KR20210073142A - 반도체 장치 - Google Patents

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한동환
윤승찬
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역, 상기 게이트 구조물의 적어도 일측에서 상기 소스/드레인 영역 상에 배치되는 콘택 플러그, 및 상기 콘택 플러그의 측벽들 상의 콘택 절연층을 포함하고, 상기 콘택 플러그의 하단은 상기 소스/드레인 영역의 하단보다 낮은 레벨에 위치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역, 상기 게이트 구조물의 적어도 일측에서 상기 소스/드레인 영역 상에 배치되는 콘택 플러그, 및 상기 콘택 플러그의 측벽들 상의 콘택 절연층을 포함하고, 상기 콘택 플러그의 하단은 상기 소스/드레인 영역의 하단보다 낮은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 가지며, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 제1 및 제2 영역 상에 각각 배치되며, 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되며, 상단에 위치하는 금속-반도체층들을 포함하는 소스/드레인 영역들, 상기 게이트 구조물들의 적어도 일측에서 상기 소스/드레인 영역들이 외표면들의 일부와 접하도록 배치되며, 상기 소스/드레인 영역들의 하단보다 낮은 레벨에 위치하는 하단을 갖는 콘택 플러그들, 및 상기 콘택 플러그들의 측벽들 상의 콘택 절연층들을 포함하고, 상기 게이트 구조물들 각각은, 상기 기판 상에 순차적으로 배치되는 게이트 절연층 및 게이트 전극층, 및 상기 게이트 전극층의 상기 제1 방향을 따른 측벽들 상에 배치되는 게이트 스페이서층들을 포함하고, 상기 제1 영역에서, 상기 게이트 전극층 및 인접하는 상기 콘택 플러그 사이의 제1 거리는, 상기 제2 영역에서, 상기 게이트 전극층 및 인접하는 상기 콘택 플러그 사이의 제2 거리보다 짧을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 활성 영역들과 교차하여 제2 방향으로 연장되고 게이트 전극층들을 포함하는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 게이트 구조물들의 적어도 일측에서 상기 소스/드레인 영역들 상에 배치되는 콘택 플러그들, 상기 게이트 구조물들과 접하며, 상기 콘택 플러그들의 측벽들 전체를 둘러싸는 콘택 절연층들, 및 상기 소스/드레인 영역들의 외표면의 일부와 접하도록 위치하며, 상기 콘택 플러그들과 접하는 측벽 절연층을 포함할 수 있다.
소스/드레인 영역의 형성 후, 소스/드레인 영역 상에 콘택 절연층 및 콘택 플러그를 순차적으로 형성함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a 내지 도 2c는 도 1의 반도체 장치를 각각 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2c에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는, 기판(101), 활성 영역들(105), 소자분리층(110), 소스/드레인 영역들(150), 게이트 구조물들(160), 콘택 절연층들(170), 콘택 플러그들(180), 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100)는 활성 영역들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 영역들(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자분리층(110)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자분리층(110)의 상면의 형상은 이에 한정되지는 않는다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역들(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역들(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 설명 방식에 따라서, 기판(101)이 활성 영역들(105)을 포함하는 것으로 표현하거나, 기판(101) 상에 활성 영역들(105)이 배치되는 것으로 표현할 수 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역들(105)이 일부 리세스되며, 리세스된 활성 영역들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(105)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 영역들(105)은 소스/드레인 영역들(150)과 접촉하는 영역에서 소스/드레인 영역들(150)로부터 확산된 불순물들을 포함할 수 있다. 또한, 예시적인 실시예들에서, 활성 영역들(105)은 x 방향을 따라 소스/드레인 영역들(150)과 나란히 위치하는 상부 영역들에 교대로 적층된 제1 및 제2 반도체층들을 포함하는 형태를 가질 수도 있다. 또한, 예시적인 실시예들에서, 활성 영역들(105)은 핀(fin) 구조가 아닌 평탄한 상면을 갖는 구조를 가질 수도 있을 것이다.
소스/드레인 영역들(150)은 게이트 구조물들(160)의 양측에서, 활성 영역(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 상기 리세스 영역은 게이트 구조물들(160)의 사이에서 x 방향을 따라 연장되는 형태를 가질 수 있다. 소스/드레인 영역들(150)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)은 상단에 위치하는 금속-반도체층들(155)을 포함할 수 있다.
도 2a에 도시된 것과 같이, 소스/드레인 영역들(150)의 상면은, x 방향을 따른 단면에서, 실질적으로 평탄하며, 기판(101)의 상면과 실질적으로 공면을 이룰 수 있다. 또한, 소스/드레인 영역들(150)의 상면은, x 방향을 따른 단면에서, 게이트 구조물들(160)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(150)과 게이트 구조물들(160)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역들(150)의 금속-반도체층들(155)이 기판(101) 상으로 돌출되도록 형성되는 경우, 소스/드레인 영역들(150)은 상면이 게이트 구조물들(160)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수도 있다. 또한, 소스/드레인 영역들(150)은 인접하는 게이트 구조물들(160)의 사이에서 게이트 구조물들(160)과 중첩되지 않도록 게이트 스페이서층들(164)의 외측면들의 하부에 배치될 수 있으나 이에 한정되지는 않는다. 예를 들어, 소스/드레인 영역들(150)은 x 방향을 따라 게이트 구조물들(160)의 하부로 확장된 형태를 가질 수도 있다.
또한, 소스/드레인 영역들(150)은 평탄한 상기 상면의 하부에서, 원형의 일부, 타원형의 일부, 또는 이와 유사한 형상의 굴곡진 형상을 가질 수 있다. 다만, 이와 같은 하부의 형상은 인접하는 게이트 구조물들(160) 사이의 거리, 활성 영역들(105)의 높이 등에 따라 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)의 상면은 전체가 콘택 절연층들(170) 및 콘택 플러그들(180)로 덮일 수 있다. 따라서, 소스/드레인 영역들(150)의 상면에서, 하나의 소스/드레인 영역(150)의 x 방향을 따른 폭은, 상부의 콘택 플러그(180)의 폭 및 콘택 플러그(180) 양측의 두 개의 콘택 절연층들(170)의 폭의 합과 실질적으로 동일할 수 있다.
도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)은 y 방향을 따른 단면이 오각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)은 경사진 외표면들을 가질 수 있다. 구체적으로, 소스/드레인 영역들(150)의 상기 외표면들은 활성 영역들(105)로부터 y 방향을 따른 폭이 증가하도록 경사를 갖고 상부로 연장되는 제1 면들 및 상기 제1 면들로부터 y 방향을 따른 폭이 감소하도록 경사를 갖고 상부로 연장되며 서로 연결되는 제2 면들을 가질 수 있다. 상기 제2 면들은 상부면으로 지칭될 수 있을 것이다. 상기 제1 면들 중 외측의 제1 면들은 측벽 절연층들(170R)과 접하고, 상기 제2 면들은 콘택 플러그들(180)과 접할 수 있다. 또한, 상기 제1 면들 중 활성 영역들(105)의 사이에 위치하는 내측의 제1 면들에는 측벽 절연층들(170R)이 배치되지 않을 수 있다.
도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)은 y 방향을 따라 인접하는 활성 영역들(105)의 사이에서 서로 연결된 형태를 가질 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소스/드레인 영역들(150)은 y 방향을 따라 인접하는 활성 영역들(105)의 사이에서 금속-반도체층들(155)에 의해 연결되는 것이 아니라, 금속-반도체층들(155) 외의 영역에 의해 연결된 형태를 가질 수도 있다. 소스/드레인 영역들(150)이 인접하는 활성 영역들(105) 사이에서 서로 연결된 영역의 하부에는, 소자분리층(110)과의 사이의 에어-갭 영역(AG)이 존재할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에 따라, 측벽 절연층들(170R)이 배치된 외측의 상기 제1 측면들의 하부에도 일부 에어-갭 영역(AG)이 더 존재할 수 있다.
금속-반도체층들(155)은 소스/드레인 영역들(150)의 상면을 이루도록 소스/드레인 영역들(150)의 상부에 배치될 수 있다. 이에 따라, 금속-반도체층들(155)은 콘택 플러그들(180)과 상면을 통해 직접 접촉할 수 있다. 금속-반도체층들(155)은 소스/드레인 영역들(150)과 콘택 플러그들(180) 사이의 접촉 저항을 낮출 수 있다. 예시적인 실시예들에서, 금속-반도체층들(155)의 상면은 기판(101) 상으로 일부 돌출된 형태를 가질 수도 있다. 실시예들에서, 소스/드레인 영역들(150) 내의 금속-반도체층들(155)의 배치는 다양하게 변경될 수 있다. 예시적인 실시예들에서, 금속-반도체층들(155)은 도 2b의 단면에서, 소스/드레인 영역들(150)의 상기 제1 면들을 포함하는 하부에는 배치되지 않고, 상부에만 배치될 수 있다.
소스/드레인 영역들(150)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(150)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 금속-반도체층들(155)은 소스/드레인 영역들(150)의 하부 영역에 포함되는 반도체 원소 및 금속 원소를 포함할 수 있다. 금속-반도체층들(155)은 예를 들어, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있으며, 여기에서 실리콘(Si) 대신 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수도 있다.
게이트 구조물들(160)은 활성 영역들(105)의 상부에서 활성 영역들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 즉, "채널 영역"은, 트랜지스터의 결핍(depletion) 영역을 포함하는 영역으로서, 활성 영역들(105)에서 게이트 구조물들(160)과 교차하며 게이트 구조물들(160)에 인접한 영역을 지칭할 수 있다. 게이트 구조물(160)은 게이트 절연층(162), 게이트 전극층(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
게이트 절연층(162)은 활성 영역(105)과 게이트 전극층(165)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 절연층(162)은 복수의 층으로 구성되거나, 게이트 전극층(165)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극층(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 분리되어 배치될 수도 있다.
게이트 스페이서층들(164)은 게이트 전극층(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극층(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있으며, 외측면의 경사도도 다양하게 변경될 수 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들(164)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(166)은 게이트 전극층(165)의 상부에 배치될 수 있으며, 게이트 전극층(165)과 게이트 스페이서층들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
콘택 플러그들(180)은 상부로부터 기판(101)을 향해 연장되어 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은, 도 2a 및 도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)을 리세스하지 않고 소스/드레인 영역들(150)의 상면과 접하도록 소스/드레인 영역들(150) 상에 배치될 수 있다. 콘택 플러그들(180)의 하면은 게이트 구조물들(160)의 하면과 실질적으로 동일한 높이에 위치하거나, 그보다 높은 레벨에 위치할 수 있다. 콘택 플러그들(180)은 도시되지 않은 상부에서 비아(via) 또는 배선 라인과 연결될 수 있다.
콘택 플러그들(180)은 x 방향을 따라 10 nm보다 큰 폭, 예를 들어, 10 nm 내지 100 nm이 범위의 폭을 가질 수 있다. 콘택 플러그들(180)의 폭이 상기 범위보다 작은 경우 콘택 저항이 증가되고 공정 난이도가 증가할 수 있으며, 상기 범위보다 큰 경우 반도체 장치(100)의 크기가 커질 수 있다.
콘택 플러그들(180)은 y 방향을 따라 소스/드레인 영역들(150)의 길이보다 긴 길이를 갖도록 배치될 수 있다. 예를 들어, 도 2b에 도시된 것과 같이, 콘택 플러그(180)는 y 방향을 따른 단면에서 소스/드레인 영역(150)의 양 단부들로부터 외측으로 이격되어, 소스/드레인 영역(150)을 완전히 덮도록 배치될 수 있다. 이에 따라, 콘택 플러그들(180)은 소스/드레인 영역들(150)보다 하부로 상대적으로 깊게 연장될 수 있다. 예를 들어, 콘택 플러그들(180)의 하단(180LE) 또는 최하면은 소스/드레인 영역들(150)의 하단(150LE) 또는 최하면보다 낮은 레벨 또는 낮은 높이에 위치할 수 있다. 예를 들어, 콘택 플러그들(180)의 하단(180LE)은 소스/드레인 영역들(150)의 상기 제1 면들보다 하부에 위치할 수 있다. 콘택 플러그들(180)의 y 방향을 따른 길이는, 콘택 플러그들(180)과 게이트 전극층들(165)의 사이의 기생 캐패시턴스를 고려하여 결정될 수 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면들을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
콘택 플러그들(180)은 상기와 같이, 소스/드레인 영역들(150)의 프로파일이 유지되도록 소스/드레인 영역들(150)을 실질적으로 거의 리세스하지 않고, 도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)의 상기 제2 측면들의 프로파일을 따라 배치되므로 접촉 면적이 최대화되어 콘택 저항이 감소될 수 있다. 또한, 소스/드레인 영역들(150)을 이용하여 트랜지스터의 채널 영역에 응력(stress)을 전하의 이동도(mobility)를 제어하는 경우에도, 소스/드레인 영역들(150)은 리세스되지 않으므로, 응력이 약화되지(released) 않을 수 있다.
콘택 절연층들(170)은 x 방향을 따른 콘택 플러그들(180)의 양 측벽들 상에 배치될 수 있다. 콘택 절연층들(170)은 콘택 플러그들(180)과 게이트 구조물들(160)의 사이 및 콘택 플러그들(180)과 층간 절연층(190)의 사이를 채우도록 배치될 수 있다. 콘택 절연층들(170)은 도 1에 도시된 것과 같이, 평면도 상에서 콘택 플러그들(180) 각각의 측벽들 전체를 완전히 둘러싸는 할로우(hollow) 형태를 가질 수 있다. 콘택 절연층들(170)은 실질적으로 균일한 두께로 콘택 플러그들(180)을 둘러쌀 수 있다. 특히, 콘택 절연층(170)은, 콘택 플러그(180)와 함께 인접하는 게이트 구조물들(160)의 사이 영역을 채우며, 게이트 구조물들(160) 각각의 게이트 스페이서층(164)과 접하도록 배치될 수 있다. 콘택 절연층들(170)의 하면들은 금속-반도체층들(155)의 상면과 접할 수 있다. 콘택 절연층들(170)은 y 방향에서 소스/드레인 영역들(150)의 양 단부들로부터 소스/드레인 영역들(150)의 외측으로 이격되어 배치될 수 있다.
콘택 절연층들(170)의 측벽들은 게이트 스페이서층들(164)의 형상을 따라 기울기 또는 굴곡을 가질 수 있다. 도면들에서, 콘택 절연층들(170)에서 콘택 플러그들(180)과 접하는 측면은 기판(101)의 상면에 수직한 것으로 도시되었으나, 이에 한정되지 않으며 마주하는 타측면에 대응되는 형상을 가질 수 있다. 콘택 절연층들(170)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다. 실시예들에 따라, 콘택 절연층들(170)은 에어-갭으로 이루어질 수도 있다.
측벽 절연층들(170R)은, 도 2b에 도시된 것과 같이, 소스/드레인 영역들(150)의 상기 제1 면들 중 y 방향을 따라 외측에 위치하는 제1 면들 상에 배치될 수 있다. 측벽 절연층들(170R)은 외측의 제1 면들 상으로부터, 소스/드레인 영역들(150)과 인접하는 소자분리층(110) 상으로 절곡되어 연장될 수 있다. 측벽 절연층들(170R)은 소스/드레인 영역들(150)의 외표면들 상에 콘택 절연층들(170)과 함께 형성되었다가, 제거되지 않고 잔존하는 층들일 수 있다. 따라서, 측벽 절연층들(170R)은, 콘택 절연층들(170)과 동일한 물질로 이루어질 수 있으며, 평면도 상에서 전체가 소스/드레인 영역들(150)과 중첩되도록 위치할 수 있다. 소스/드레인 영역들(150) 및 소자분리층(110)과 접하는 측벽 절연층들(170R)의 두께, 형상, 및 배치는 실시예들에 따라 다양하게 변경될 수 있다.
층간 절연층(190)은 콘택 절연층들(170)의 외측에서 기판(101) 및 소자분리층(110) 상에 배치될 수 있으며, 도시하지 않은 게이트 구조물들(160) 및 콘택 플러그들(180)의 상부로 연장될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 제조 공정에 따라 다른 단계에서 형성된 복수의 층들로 구성될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 4a는 도 3의 반도체 장치를 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'를 따라서 절단한 단면들을 도시하고, 도 4b는 도 3의 반도체 장치를 절단선 Ⅵ-Ⅵ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 3 내지 도 4b에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 3 내지 도 4b를 참조하면, 반도체 장치(100a)는, 제1 및 제2 영역들(R1, R2)을 갖는 기판(101), 활성 영역들(105), 소자분리층(110), 제1 및 제2 소스/드레인 영역들(150A, 150B), 게이트 구조물들(160), 콘택 절연층들(170), 콘택 플러그들(180), 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100a)는 서로 교차하는 활성 영역들(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터들을 포함할 수 있으며, 예를 들어, 제1 영역(R1)에는 PMOS 트랜지스터들이 배치되고, 제2 영역(R2)에는 NMOS 트랜지스터들이 배치될 수 있다. 이하에서, 도 1 내지 도 2c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
기판(101) 및 활성 영역들(105)은 제1 및 제2 영역들(R1, R2)에서 서로 다른 도전형의 불순물들을 포함할 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 서로 다른 물질을 포함할 수 있다. 특히, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 제1 및 제2 금속-반도체층들(155A, 155B)은 제1 및 제2 영역들(R1, R2)에서 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제1 영역(R1)의 제1 금속-반도체층들(155A)은 니켈 실리사이드(NiSi)를 포함하고, 제2 영역(R2)의 제2 금속-반도체층들(155B)은 티타늄 실리사이드(TiSi)를 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극층들(165)의 경우도 제1 및 제2 영역들(R1, R2)에서 서로 다른 금속 물질을 포함할 수 있다.
제1 영역(R1)에서, x 방향을 따라 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 제1 거리(D1)는, 제2 영역(R2)에서, x 방향을 따라 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 제2 거리(D2)보다 짧을 수 있다. 이는 서로 다른 도전형의 트랜지스터들 사이에서, 콘택 플러그들(180)과 게이트 전극층들(165)의 사이의 기생 캐패시턴스를 최적화하기 위한 것일 수 있다.
특히, 본 실시예에서는 콘택 절연층들(170)의 x 방향을 따른 두께는 제1 및 제2 영역들(R1, R2)에서 일정하고, 게이트 스페이서층들(164)의 두께가 서로 다를 수 있다. 구체적으로, 게이트 스페이서층들(164)은, 제1 영역(R1)에서 제1 두께(T1)를 갖고, 제2 영역(R2)에서 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가질 수 있다. 이하에서, 두께 또는 폭 등은 각각 평균적인 수치 또는 동일 높이에서의 수치를 의미할 수 있다. 실시예들에 따라, 제2 영역(R2)에서 게이트 스페이서층(164)은 제1 영역(R1)에서와 동일한 제1 층외에, 상기 제1 층 상에 형성된 제2 층을 더 포함할 수도 있다. 또한, 콘택 플러그들(180)은, 제1 영역(R1)에서 x 방향을 따라 제1 폭(W1)을 갖고, 제2 영역(R2)에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있으나, 이에 한정되지는 않는다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5에서는 도 4a에 대응하는 영역들을 도시한다.
도 5를 참조하면, 반도체 장치(100b)에서는, 게이트 스페이서층들(164)의 x 방향을 따른 두께는 제1 및 제2 영역들(R1, R2)에서 일정하고, 콘택 절연층들(170)의 두께가 서로 다를 수 있다. 구체적으로, 콘택 절연층들(170)은, 제1 영역(R1)에서 x 방향을 따라 제3 두께(T3)를 갖고, 제2 영역(R2)에서 제3 두께(T3)보다 두꺼운 제4 두께(T4)를 가질 수 있다. 또한, 콘택 플러그들(180)은, 제1 영역(R1)에서 x 방향을 따라 제1 폭(W1)을 갖고, 제2 영역(R2)에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있으나, 이에 한정되지는 않으며 동일한 것도 가능할 것이다.
이에 따라, 반도체 장치(100b)에서도, 제1 영역(R1)에서의 x 방향을 따른 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 거리는, 제2 영역(R2)에서의 x 방향을 따른 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 거리보다 짧을 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 6a 및 도 6b에서는, 제1 및 제2 영역들(R1, R2)의 경계에서 y 방향을 따른 단면들을 도시한다.
도 6a를 참조하면, 반도체 장치(100c)에서, 제1 및 제2 영역들(R1, R2)의 경계에서 콘택 절연층들(170)의 일부가 서로 접할 수 있다. 제1 영역(R1) 단부의 콘택 절연층(170)과 제2 영역(R2) 단부의 콘택 절연층(170)이 서로 접할 수 있다. 이 경우, 제1 영역(R1) 단부의 콘택 절연층(170) 및 제2 영역(R2) 단부의 콘택 절연층(170) 중 어느 하나는 다른 하나보다 상대적으로 얇은 두께를 가질 수도 있다.
도 6b를 참조하면, 반도체 장치(100d)에서, 콘택 플러그들(180)은 상부로부터 기판(101)을 향하면서 폭이 감소하는 경사진 측면들을 가질 수 있다. 또한, 제1 및 제2 영역들(R1, R2)의 경계에서 제1 영역(R1) 단부의 콘택 절연층(170)은, 제2 영역(R2) 단부의 콘택 절연층(170)과 접하며 일부만 잔존할 수 있다. 이러한 구조는 제2 영역(R2)의 콘택 절연층(170)의 형성 시에, 먼저 형성된 제1 영역(R1)의 콘택 절연층(170)이 일부 제거되어 이루어질 수 있다. 다만, 실시예들에서 잔존하는 제1 영역(R1)의 콘택 절연층(170)의 잔존하는 높이 및 형상은 다양하게 변경될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 8에서는, 도 7의 반도체 장치를 절단선 Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ'를 따라서 절단한 단면들을 도시한다.
도 7 및 도 8을 참조하면, 반도체 장치(100e)는, 제3 및 제4 영역들(R3, R4)을 갖는 기판(101), 활성 영역들(105), 소자분리층(110), 소스/드레인 영역들(150), 제1 및 제2 게이트 구조물들(160A, 160B), 콘택 절연층들(170), 콘택 플러그들(180), 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100e)는 서로 교차하는 활성 영역들(105)과 제1 및 제2 게이트 구조물들(160A, 160B)을 중심으로 배치되는 트랜지스터들을 포함할 수 있으며, 예를 들어, 제3 및 제4 영역들(R3, R4)의 트랜지스터들은 서로 다른 피치(pitch)를 갖고, 이에 따라 서로 다른 채널 영역의 길이를 가질 수 있다. 이 경우, 제3 및 제4 영역들(R3, R4)의 트랜지스터들은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있다.
게이트 전극층들(165)은 제3 영역(R3)에서 x 방향을 따라 제3 폭(W3)을 갖고, 제4 영역(R4)에서 x 방향을 따라 제3 폭(W3)보다 큰 제4 폭(W4)을 가질 수 있다. 또한, 콘택 절연층들(170)의 제3 및 제4 영역들(R3, R4)에서 두께가 서로 다를 수 있다. 구체적으로, 콘택 절연층들(170)은, 제3 영역(R3)에서 제5 두께(T5)를 갖고, 제4 영역(R4)에서 제5 두께(T5)보다 두꺼운 제6 두께(T6)를 가질 수 있다. 또한, 콘택 플러그들(180)은, 제3 영역(R3)에서 x 방향을 따라 제5 폭(W5)을 갖고, 제4 영역(R4)에서 제5 폭(W5)보다 큰 제6 폭(W6)을 가질 수 있으나, 이에 한정되지는 않는다. 게이트 스페이서층들(164)의 x 방향을 따른 두께는 제3 및 제4 영역들(R3, R4)에서 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다. 이에 따라, 반도체 장치(100e)에서도, 제3 영역(R3)에서의 x 방향을 따른 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 제1 거리(D1)는, 제4 영역(R4)에서의 x 방향을 따른 게이트 전극층들(165)과 콘택 플러그들(180) 사이의 제3 거리(D3)보다 짧을 수 있다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다. 도 9a 내지 도 9c는 도 2a 내지 도 2c에 대응되는 영역들의 일부를 도시한다.
도 9a 내지 도 9c를 참조하면, 반도체 장치(100f)는, 기판(101), 기판(101) 상의 활성 영역들(105), 소자분리층(110), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160f), 콘택 절연층들(170), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100f)는 게이트 구조물들(160f)이 활성 영역들(105)과 채널 구조물들(140)의 사이 및 채널 구조물들(140)의 나노 시트 형상의 복수의 채널층들(141, 142, 143)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 반도체 장치(100f)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160f)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
채널 구조물(140)은 활성 영역들(105) 상에서 활성 영역들(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면들과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160f)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물들(160f)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 영역들(105)이 게이트 전극층들(165)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조물들(160f)은 활성 영역들(105) 및 채널 구조물들(140)의 상부에서 활성 영역들(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160f)과 교차되는 활성 영역들(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 각각의 게이트 구조물(160f)은 게이트 전극층(165), 게이트 전극층(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 절연층들(162), 게이트 전극층(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극층(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 절연층(162)은 활성 영역(105)과 게이트 전극층(165)의 사이 및 채널 구조물(140)과 게이트 전극층(165)의 사이에 배치될 수 있으며, 게이트 전극층(165)의 표면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 절연층(162)은 게이트 전극층(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다.
게이트 전극층(165)은 활성 영역들(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(165)은 게이트 절연층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극층(165)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극층(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극층(165)과 마주하는 측면이 게이트 전극층(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
예시적인 실시예들에서, 상기 MBCFETTM 구조의 트랜지스터는, 도 1 내지 도 8을 참조하여 상술한 반도체 장치의 일 영역에 추가적으로 배치되는 것도 가능할 것이다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 10a 내지 도 10k에서는 도 3 내지 도 4b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 10a 내지 도 10e, 및 도 10f 내지 도 10k에서는 도 4a에 대응되는 단면들을 도시하고, 도 10f에서는 도 4b에 대응되는 단면을 도시한다.
도 10a를 참조하면, 기판(101)을 패터닝하여 소자분리층(110)을 형성함으로써 활성 영역들(105)을 형성한 후, 희생 게이트 구조물들(SG) 및 게이트 스페이서층들(164)을 형성할 수 있다.
먼저, 마스크층을 이용하여 기판(101)을 이방성 식각하여 트렌치들을 형성함으로써 활성 영역들(105)을 형성할 수 있다. 기판(101)은 제1 및 제2 영역들(R1, R2)을 포함할 수 있으며, 활성 영역들(105)은 제1 및 제2 영역들(R1, R2)에서 서로 다른 도전형의 불순물들을 포함할 수 있다. 트렌치 영역들은 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 영역들(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다. 소자분리층(110)은 상기 트렌치 영역들을 절연성 물질로 매립한 후 활성 영역들(105)의 상면을 따라 평탄화함으로써 형성될 수 있다.
다음으로, 활성 영역들(105) 상에 활성 영역들(105)과 교차하여 y 방향으로 연장되는 라인 형태를 갖도록 희생 게이트 구조물들(SG)을 형성할 수 있다. 희생 게이트 구조물들(SG)은 후속 공정을 통해 도 4a와 같이 게이트 구조물들(160)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(SG)은 제1 내지 제3 희생 게이트층들(SG1, SG2, SG3)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(SG1, SG2)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(SG1, SG2)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(SG1)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(SG2)은 폴리 실리콘을 포함할 수 있다. 제3 희생 게이트층(SG3)은 제1 및 제2 희생 게이트층들(SG1, SG2)을 패터닝하는 데 이용될 수 있으며, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 다만, 희생 게이트 구조물(SG)의 구조는 실시예들에서 다양하게 변경될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물(SG)의 측벽 상에 형성될 수 있으며, 활성 영역들(105) 상에 일부가 잔존할 수 있다. 희생 게이트 구조물(SG) 상에는 희생 게이트 구조물(SG) 및 기판(101)을 덮는 층간 절연층(190)이 형성될 수 있다. 층간 절연층(190)의 두께는 실시예들에서 다양하게 변경될 수 있으며, 예를 들어, 희생 게이트 구조물(SG)의 상면과 동일하거나 유사한 높이를 갖는 것도 가능할 것이다.
도 10b를 참조하면, 제1 영역(R1)에서, 희생 게이트 구조물들(SG)의 양측에서 층간 절연층(190)을 제거하여 제1 개구부들(OP1)을 형성하고, 희생 게이트 구조물들(SG)의 사이로 노출된 활성 영역(105)을 리세스하여 제2 개구부들(OP2)을 형성할 수 있다.
먼저, 별도의 마스크층들을 이용하여, 제1 영역(R1)에서 도 4a의 제1 소스/드레인 영역들(150A), 콘택 절연층들(170), 및 콘택 플러그들(180)이 배치될 영역을 오픈할 수 있다. 상기 오픈 영역은 희생 게이트 구조물들(SG)이 개재된 직사각형 형상의 영역일 수 있다.
층간 절연층(190) 및 활성 영역(105)은, 희생 게이트 구조물들(SG)의 사이에서, 서로 다른 식각제를 이용하여 순차적으로 제거할 수 있다. 즉, 본 실시예에서는, 제1 소스/드레인 영역들(150A)이 형성될 영역 및 콘택 플러그들(180)이 형성될 영역을 동시에 또는 순차적으로 식각하여 형성할 수 있다. 제2 개구부들(OP2)은, 도 10b에 도시된 것과 같이 게이트 스페이서층들(164)의 외측면으로부터 연결되도록 게이트 스페이서층들(164)의 사이에 형성되거나, 게이트 스페이서층들(164)의 하부 또는 희생 게이트 구조물들(SG)의 하부로 확장된 형태를 갖도록 형성될 수 있다. 선택적으로, 제2 개구부들(OP2)의 형성 후, 별도의 공정을 통해 리세스된 활성 영역(105)의 표면을 큐어링(curing)하는 공정이 수행될 수도 있다.
도 10c를 참조하면, 제2 개구부들(OP2)에 제1 소스/드레인 영역들(150A)을 형성할 수 있다.
제1 소스/드레인 영역들(150A)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 활성 영역(105)으로부터 성장시켜 형성한 에피택셜층일 수 있다. 실시예들에 따라, 제1 소스/드레인 영역들(150A)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있다.
도 10d를 참조하면, 제1 소스/드레인 영역들(150A)의 일부를 금속화(metallization)시켜 제1 소스/드레인 영역들(150A)의 제1 금속-반도체층들(155A)을 형성할 수 있다.
예를 들어, 제1 소스/드레인 영역들(150A)이 실리콘(Si)을 포함하는 경우, 제1 금속-반도체층들(155A)은 금속화 공정에 의해 금속 실리사이드층으로 형성될 수 있다. 예를 들어, 제1 금속-반도체층들(155A)은 니켈 실리사이드(NiSi)를 포함할 수 있다.
제1 금속-반도체층들(155A)의 상면들은, 제1 금속-반도체층들(155A)의 형성 두께에 따라, 활성 영역(105)의 상면과 실질적으로 공면을 이루거나 활성 영역(105)의 상면보다 높게 위치할 수 있다. 다만, 제1 금속-반도체층들(155A)의 두께가 과도하게 두꺼울 경우 기생 캐패시턴스가 증가할 수 있으며, 제1 금속-반도체층들(155A)이 제2 개구부들(OP2)의 상단보다 낮게 형성되는 경우, 제1 소스/드레인 영역들(150A)의 응력이 감소할 수 있다.
다만, 실시예들에 따라, 제1 금속-반도체층들(155A)은 도 10e를 참조하여 하기에 설명하는 콘택 절연층들(170)의 형성 후에 형성될 수도 있을 것이다. 이 경우, 측벽 절연층들(170R)(도 10f 참조)이 먼저 형성된 상태이므로, 제1 금속-반도체층들(155A)은 제1 소스/드레인 영역들(150A)의 제1 면들 중 적어도 외측의 제1 면들 상에는 형성되지 않을 수 있다. 제1 소스/드레인 영역들(150A)이 인접하는 활성 영역들(105) 상에서 연결되도록 형성된 경우에도, 제1 금속-반도체층들(155A)은 제1 소스/드레인 영역들(150A)의 제1 면들 중 적어도 내측의 제1 면들 상에는 형성되지 않을 수 있다.
도 10e 및 도 10f를 참조하면, 제1 개구부들(OP1) 내에서, 층간 절연층(190) 및 게이트 스페이서층들(164)의 측면들 상에 콘택 절연층들(170)을 형성할 수 있다.
콘택 절연층들(170)은 라이너(liner)의 형태를 가질 수 있다. 콘택 절연층들(170)은 절연 물질을 균일한 두께로 노출된 영역들에 형성하고, z 방향으로부터 일부 제거하여 제1 소스/드레인 영역들(150A)의 상면들이 노출되게함으로써 형성할 수 있다. 콘택 절연층들(170)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있으며, 유전율이 상대적으로 낮은 물질로 이루어지는 것이 기생 캐패시턴스의 측면에서 유리할 수 있다. 도면에는 편의 상 콘택 절연층들(170)의 모든 측면들이 수직한 것으로 도시하였으나, 콘택 절연층들(170)은 게이트 스페이서층들(164)의 프로파일을 따른 형상을 가질 수 있다.
도 10f에 도시된 것과 같이, 희생 게이트 구조물들(SG)의 사이의 영역에서, 제1 개구부(OP1)는 소스/드레인 영역들(150A) 및 소자분리층(110)이 노출되도록 형성되며, 콘택 절연층들(170)은 제1 소스/드레인 영역들(150A)의 양단으로부터 각각 외측으로 이격되어 층간 절연층들(190)의 측면들 상에 형성될 수 있다. 특히, 콘택 절연층들(170)은, 점선으로 표시한 것과 같이, 제1 소스/드레인 영역들(150A)의 외측면들을 모두 둘러싸도록 형성되었다가, 상부로부터 소정 두께로 제거되어, 제1 소스/드레인 영역들(150A)의 하부에서 외측의 제1 면들 상에만 적어도 일부가 잔존하여 측벽 절연층들(170R)을 이룰 수 있다. 또한, 소자분리층(110)의 상면 상에도 형성되었다가, 제1 소스/드레인 영역들(150A)과 중첩되지 않는 영역에서 제거될 수 있다. 즉, 본 공정에 의해, 측벽 절연층들(170R)은 평면도 상에서 제1 소스/드레인 영역들(150A)과 중첩되는 영역에서, 제1 소스/드레인 영역들(150A)의 하부 및 소자분리층(110)의 상면 상에 배치될 수 있다.
도 10g를 참조하면, 콘택 절연층들(170)의 사이에서 제1 소스/드레인 영역들(150A) 상에 콘택 플러그들(180)을 형성한 후, 상부 층간 절연층(195)을 형성하고, 제2 영역(R2)에 제1 및 제2 개구부들(OP1', OP2')을 형성할 수 있다.
먼저, 콘택 절연층들(170)의 사이에 도전성 물질을 증착하고, 평탄화 공정을 수행함으로써, 콘택 플러그들(180)을 형성할 수 있다. 상기 평탄화 공정에서, 제3 희생 게이트층(SG3)이 정지층(stopper layer)으로 이용될 수 있다. 다음으로, 상부에, 상부 층간 절연층(195)을 형성할 수 있다.
콘택 플러그들(180)은 이와 같이, 제1 소스/드레인 영역들(150A) 상의 층을 식각하여 형성하는 것이 아니라, 제1 개구부(OP)를 포함하는 오픈 영역을 매립하도록 형성되므로, 제1 소스/드레인 영역들(150A)을 리세스하지 않고 형성될 수 있다. 따라서, 제1 소스/드레인 영역들(150A)과의 접촉 면적이 확보될 수 있으며, 하단에서의 폭도 확보될 수 있어, 제1 소스/드레인 영역들(150A)의 응력이 풀리거나 콘택 저항이 증가하는 것을 방지할 수 있다. 또한, 콘택 플러그들(180)의 크기를 제어할 수 있어, 후속에서 형성되는 게이트 구조물들(160)과 접촉하는 불량의 발생도 방지할 수 있다.
제1 및 제2 개구부들(OP1', OP2')은 도 10b를 참조하여 상술한 것과 같은 방법으로 형성될 수 있다. 제2 영역(R2)에서, 희생 게이트 구조물들(SG)의 양측에서 층간 절연층(190)을 제거하여 제1 개구부들(OP1')을 형성하고, 희생 게이트 구조물들(SG)의 사이로 노출된 활성 영역(105)을 리세스하여 제2 개구부들(OP2')을 형성할 수 있다.
도 10h를 참조하면, 제2 개구부들(OP2)에 제2 소스/드레인 영역들(150B)을 형성하고, 제2 소스/드레인 영역들(150B)의 일부를 금속화시켜 제2 소스/드레인 영역들(150B)의 제2 금속-반도체층들(155B)을 형성할 수 있다.
제2 소스/드레인 영역들(150B) 및 제2 금속-반도체층들(155B)은 도 10c 및 도 10d를 참조하여 상술한 것과 같은 방법으로 형성될 수 있다. 다만, 제2 소스/드레인 영역들(150B)은 제1 소스/드레인 영역들(150A)과 다른 물질을 포함할 수 있으며, 제2 금속-반도체층들(155B)도 제1 금속-반도체층들(155A)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 금속-반도체층들(155B)은 티타늄 실리사이드(TiSi)를 포함하도록 형성될 수 있다.
도 10i를 참조하면, 제1 개구부들(OP1') 내에서, 층간 절연층(190) 및 게이트 스페이서층들(164)의 측면들 상에 콘택 절연층들(170)을 형성할 수 있다.
콘택 절연층들(170)은 도 10e 및 도 10f를 참조하여 상술한 것과 같은 방법으로 형성될 수 있다. 이에 의해, y 방향을 따른 도시되지 않은 단면에서, 제2 소스/드레인 영역들(150B)의 하부의 외측면들 및 소자분리층(110) 상에도 측벽 절연층들(170R)이 형성될 수 있다.
도 10j를 참조하면, 콘택 절연층들(170)의 사이에서 제2 소스/드레인 영역들(150B) 상에 콘택 플러그들(180)을 형성한 후, 평탄화 공정을 수행할 수 있다.
콘택 플러그들(180)은 도 10g를 참조하여 상술한 것과 같은 방법으로 형성될 수 있다. 다음으로, 제1 및 제2 영역들(R1, R2)에 대하여 평탄화 공정을 수행하여, 상부의 상부 층간 절연층(195)을 제거할 수 있다. 실시예들에 따라, 상기 평탄화 공정 중에, 희생 게이트 구조물들(SG), 콘택 절연층들(170), 콘택 플러그들(180), 및 층간 절연층(190)도 상부로부터 일부 제거될 수 있다.
예시적인 실시예들에서, 콘택 절연층들(170)을 에어-갭으로 형성하려는 경우, 본 단계에서 증착된 콘택 절연층(170) 물질을 선택적으로 제거할 수도 있다.
도 10k를 참조하면, 제1 및 제2 영역들(R1, R2)에서, 희생 게이트 구조물(SG)을 제거하여 제3 개구부들(OP3)을 형성할 수 있다.
희생 게이트 구조물(SG)은 하부의 활성 영역들(105) 및 소자분리층(110)에 대하여 선택적으로 제거될 수 있다. 희생 게이트 구조물(SG)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
다음으로, 도 4a를 함께 참조하면, 제3 개구부들(OP3) 내에 게이트 절연층들(162), 게이트 전극층들(165), 및 게이트 캡핑층들(166)을 형성하여 최종적으로 게이트 구조물들(160)을 형성할 수 있다.
게이트 절연층들(162)은 제3 개구부들(OP3)의 바닥면을 따라 형성될 수 있으며, 측면들을 따라 상부로 연장되도록 형성될 수도 있다. 게이트 절연층들(162), 게이트 전극층들(165), 및 게이트 캡핑층들(166)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용하여 층간 절연층(190) 상에 잔존하는 물질을 제거할 수 있다. 본 단계에서, 게이트 캡핑층들(166) 및 게이트 스페이서층들(164)도 상부로부터 일부 제거되어 최종적으로 높이가 낮아질 수 있다. 다만, 실시예들에 따라, 게이트 구조물들(160)의 형성 공정은 도 10b를 참조하여 상술한 제1 및 제2 개구부들(OP1, OP2)의 형성 이전에 수행될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 130: 내부 스페이서층
140: 채널 구조물 141, 142, 143: 채널층
150: 소스/드레인 영역 160: 게이트 구조물
162, 163: 게이트 절연층 164: 게이트 스페이서층
165: 게이트 전극층 166: 게이트 캡핑층
170: 콘택 절연층 170R: 측벽 절연층
180: 콘택 플러그 190: 층간 절연층

Claims (20)

  1. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역;
    상기 게이트 구조물의 적어도 일측에서 상기 소스/드레인 영역 상에 배치되는 콘택 플러그; 및
    상기 콘택 플러그의 측벽들 상의 콘택 절연층을 포함하고,
    상기 콘택 플러그의 하단은 상기 소스/드레인 영역의 하단보다 낮은 레벨에 위치하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 콘택 플러그는 상기 제2 방향에서 상기 소스/드레인 영역의 길이보다 긴 길이를 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 콘택 절연층은 상기 제2 방향에서 상기 소스/드레인 영역의 단부로부터 외측으로 이격되어 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 콘택 절연층은 평면도 상에서 상기 콘택 플러그를 둘러싸도록 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 소스/드레인 영역은 상기 제1 방향을 따라 평탄한 상면을 가지며, 상기 콘택 플러그는 상기 소스/드레인 영역의 상기 상면과 접촉되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 소스/드레인 영역의 외표면의 일부와 접하도록 위치하며, 상기 콘택 플러그와 접하는 측벽 절연층을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 소스/드레인 영역은 상기 제2 방향을 따른 단면에서, 상기 활성 영역으로부터 상부로 경사지게 연장되는 제1 면을 포함하고,
    상기 측벽 절연층은 상기 제1 면 상에 위치하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 측벽 절연층은 전체가 평면도 상에서 상기 소스/드레인 영역과 중첩되도록 위치하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 구조물의 하면은, 상기 콘택 플러그의 하면과 실질적으로 동일하거나 상기 콘택 플러그의 하면보다 낮은 레벨에 위치하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들을 더 포함하고,
    상기 게이트 구조물은 상기 복수의 채널층들을 둘러싸는 반도체 장치.
  11. 제1 및 제2 영역을 가지며, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 제1 및 제2 영역 상에 각각 배치되며, 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되며, 상단에 위치하는 금속-반도체층들을 포함하는 소스/드레인 영역들;
    상기 게이트 구조물들의 적어도 일측에서 상기 소스/드레인 영역들이 외표면들의 일부와 접하도록 배치되며, 상기 소스/드레인 영역들의 하단보다 낮은 레벨에 위치하는 하단을 갖는 콘택 플러그들; 및
    상기 콘택 플러그들의 측벽들 상의 콘택 절연층들을 포함하고,
    상기 게이트 구조물들 각각은, 상기 기판 상에 순차적으로 배치되는 게이트 절연층 및 게이트 전극층, 및 상기 게이트 전극층의 상기 제1 방향을 따른 측벽들 상에 배치되는 게이트 스페이서층들을 포함하고,
    상기 제1 영역에서, 상기 게이트 전극층 및 인접하는 상기 콘택 플러그 사이의 제1 거리는, 상기 제2 영역에서, 상기 게이트 전극층 및 인접하는 상기 콘택 플러그 사이의 제2 거리보다 짧은 반도체 장치.
  12. 제11 항에 있어서,
    상기 콘택 절연층들은 상기 제1 방향에서 상기 게이트 스페이서층들과 접하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 영역에서, 상기 게이트 스페이서층들은 상기 제1 방향을 따라 제1 두께를 갖고, 상기 제2 영역에서, 상기 게이트 스페이서층들은 상기 제1 방향을 따라 상기 제1 두께보다 두꺼운 제2 두께를 갖는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 영역에서, 상기 콘택 절연층들은 상기 제1 방향을 따라 제3 두께를 갖고, 상기 제2 영역에서, 상기 콘택 절연층들은 상기 제1 방향을 따라 상기 제3 두께보다 두꺼운 제4 두께를 갖는 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 영역에서, 상기 콘택 플러그들은 상기 제1 방향을 따라 제1 폭을 갖고, 상기 제2 영역에서, 상기 콘택 플러그들은 상기 제1 방향을 따라 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.
  16. 제11 항에 있어서,
    상기 제1 영역 및 상기 제2 영역의 경계에서, 상기 제1 영역 상의 상기 콘택 절연층은 상기 제2 영역 상의 상기 콘택 절연층과 접하도록 배치되는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 영역 및 상기 제2 영역의 경계에서, 상기 제1 영역 상의 상기 콘택 절연층은 일부만 잔존하여, 상기 제2 영역 상의 상기 콘택 절연층과 다른 형상을 갖는 반도체 장치.
  18. 제11 항에 있어서,
    상기 금속-반도체층들은, 상기 제1 영역과 상기 제2 영역에서 서로 다른 물질을 포함하는 반도체 장치.
  19. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 활성 영역들과 교차하여 제2 방향으로 연장되고 게이트 전극층들을 포함하는 게이트 구조물들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 게이트 구조물들의 적어도 일측에서 상기 소스/드레인 영역들 상에 배치되는 콘택 플러그들;
    상기 게이트 구조물들과 접하며, 상기 콘택 플러그들의 측벽들 전체를 둘러싸는 콘택 절연층들; 및
    상기 소스/드레인 영역들의 외표면의 일부와 접하도록 위치하며, 상기 콘택 플러그들과 접하는 측벽 절연층을 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 콘택 절연층들 각각은 균일한 두께로 상기 콘택 플러그들 각각을 둘러싸는 반도체 장치.
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