CN111415991A - 半导体器件 - Google Patents

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CN111415991A
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张星旭
金奇奂
郑秀珍
金奉秀
曹荣大
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Abstract

一种半导体器件包括：衬底上沿第一方向延伸的有源区；衬底上与有源区相交并沿第二方向延伸的栅结构；以及在栅结构的至少一侧的有源区上的源/漏区，其中源/漏区包括：在第一方向上彼此间隔开的多个第一外延层，该多个第一外延层包括第一导电类型的第一杂质；以及填充该多个第一外延层之间的空间的第二外延层，第二外延层包括第一导电类型的第二杂质。

Description

半导体器件
相关申请的交叉引用
题为“半导体器件”的向韩国知识产权局于2019年1月8日提交的韩国专利申请号10-2019-0002425、于2019年1月25日提交的韩国专利申请号10-2019-0009967以及于2019年6月11日提交的韩国专利申请号10-2019-0068894的全部内容通过引用的方式并入本文。
技术领域
实施例涉及一种半导体器件。
背景技术
随着对半导体器件的高性能、高速度、多功能等的需求不断地增加，半导体器件的集成密度也随之增大。为了满足对半导体器件的高集成度的需求，已经研发出了具有精细图案的半导体器件，并且图案之间可以具有精细的宽度或精细的间隔距离。
发明内容
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：衬底上沿第一方向延伸的有源区；衬底上与有源区相交并沿第二方向延伸的栅结构；以及在栅结构的至少一侧的有源区上的源/漏区，其中源/漏区包括：在第一方向上彼此间隔开的多个第一外延层，该多个第一外延层包括第一导电类型的第一杂质；以及填充该多个第一外延层之间的空间的第二外延层，第二外延层包括第一导电类型的第二杂质。
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：衬底上沿第一方向延伸的有源区；有源区上的多个沟道层，该多个沟道层在垂直于第一方向的第三方向上彼此间隔开；衬底上与有源区和该多个沟道层相交并沿第二方向延伸的栅结构，栅结构围绕该多个沟道层；以及在栅结构的至少一侧的有源区上的源/漏区，源/漏区与该多个沟道层接触，其中源/漏区包括：该多个沟道层在第一方向上彼此面对的侧表面上的多个第一外延层，该多个第一外延层中的每一个包括第一导电类型的第一杂质；以及第二外延层，第二外延层填充该多个第一外延层之间的空间并且包括第一导电类型的第二杂质。
实施例可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上沿第一方向延伸并且具有沟道区的有源结构；与沟道区相交并沿第二方向延伸的栅结构；以及栅结构两侧的源/漏区，其中每一个源/漏区包括：第一半导体层，第一半导体层包括第一浓度的第一杂质；以及第一半导体层与沟道区之间的多个第二半导体层，该多个第二半导体层彼此分离以分别与沟道区接触，并且包括第二浓度的第二杂质，第二浓度低于第一浓度。
附图说明
通过参考附图详细地描述示例性实施例，本领域技术人员将清楚各特征，附图中：
图1示出了根据示例性实施例的半导体器件的平面图；
图2示出了根据示例性实施例的半导体器件的截面图；
图3A和图3B示出了根据示例性实施例的半导体器件的放大图；
图4示出了根据示例性实施例的半导体器件的截面图；
图5示出了根据示例性实施例的半导体器件中的源/漏区的杂质浓度的曲线图；
图6A至图6G按顺序示出了根据示例性实施例的制造半导体器件的方法中一些阶段的截面图；
图7示出了根据示例性实施例的半导体器件的平面图；
图8示出了根据示例性实施例的半导体器件的截面图；
图9至图11示出了根据示例性实施例的半导体器件的截面图；
图12A和图12B示出了根据示例性实施例的半导体器件的截面图；
图13示出了根据示例性实施例的半导体器件的截面图；以及
图14A至图14L按顺序示出了根据示例性实施例的制造半导体器件的方法中一些阶段的截面图。
具体实施方式
图1示出了根据示例性实施例的半导体器件的平面图。
图2示出了根据示例性实施例的半导体器件的截面图。例如，图2示出了图1的半导体器件沿线I-I′和II-II′截取的截面图。为了便于描述，在图1和图2中仅示出了半导体器件的主要元件。
参照图1和图2，半导体器件100可以包括衬底101、有源区105、器件隔离层110、源/漏区150、栅结构160、接触塞180和层间绝缘层190。半导体器件100可以包括FinFET器件，即，有源区105具有鳍结构的晶体管。FinFET器件可以包括在彼此相交的有源区105和栅结构160周围的晶体管。例如，晶体管可以是NMOS晶体管。
衬底101可以具有在x方向和y方向上延伸的上表面(例如，可以位于由x方向和y方向形成的平面中)。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。在一种实施方式中，IV族半导体可以包括例如硅、锗或硅锗。衬底101可以没置为例如体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
器件隔离层110可以在衬底101上限定有源区105。可以通过例如浅沟槽隔离(STI)工艺形成器件隔离层110。在一种实施方式中，器件隔离层110还可以包括进一步朝向衬底101的下部延伸的区域。在一种实施方式中，器件隔离层110可以具有弯曲的上表面，其高度(例如，在z方向上相对于衬底101的高度)可以朝着有源区105增加。器件隔离层110可以由绝缘材料形成。器件隔离层110可以由例如氧化物、氮化物或其组合形成。
有源区105可以由器件隔离层110限定，并且可以在衬底101中或衬底101上沿第一方向(例如，x方向)延伸。有源区105可以从衬底101突出(例如，沿z方向)。有源区105的上端可以远离器件隔离层110的上表面或者在器件隔离层110的上表面上方突出一定高度(例如，沿z方向)。在一种实施方式中，有源区105可以是衬底101的一部分，或者可以包括从衬底101生长的外延层。在栅结构160的两侧区域中或在栅结构160的两侧区域处，有源区105在衬底上101的一部分可以是凹入的，并且源/漏区150可以处于凹入的有源区105中。
有源区105可以包括含杂质的掺杂区105D。掺杂区105D可以处于其中设置或包含了源/漏区150的凹入区的外部区域中(例如，在外侧)，使得掺杂区105D可以与源/漏区150接触。掺杂区105D可以包括导电类型与源/漏区150中包括的杂质的导电类型相同且浓度低于源/漏区150中包括的杂质的浓度的杂质。在一种实施方式中，掺杂区105D可以是源/漏区150的一部分。在一种实施方式中，掺杂区105D可以包括第一杂质，例如砷(As)，并且砷(As)可以以约1×1015/cm3至2×1015/cm3的浓度掺杂。与单个源/漏区150接触的掺杂区105D可以在一个方向(例如，x方向)上彼此间隔开，并且可以位于该源/漏区150的两侧壁上。在一种实施方式中，可以省略掺杂区105D。
源/漏区150可以位于栅结构160两侧其中有源区105凹入的凹入区中。凹入区可以在x方向上延伸(例如，在栅结构160之间)，并且可以具有在沿x方向截取的两端上的内侧壁以及在内侧壁之间的底表面。源/漏区150可以是晶体管的源区或漏区。源/漏区150的上表面所在的高度可以类似或高于(例如，距离衬底101更远)栅结构160的下表面的高度。在示例性实施例中，源/漏区150和栅结构160的相对高度可以改变。在一种实施方式中，源/漏区150可以具有抬升源/漏形式，在这种形式中，源/漏区150的上表面高于栅结构160(例如，栅电极165)的下表面(例如，面向衬底的表面)。
在y方向上截取的源/漏区150的截面图可以具有例如五边形形状、六边形形状或类似于五边形或六边形的形状。在一种实施方式中，源/漏区150可以具有各种形状，并且可以具有例如多边形、圆形和矩形中的一种形状。在x方向上截取的源/漏区150的截面图的上表面可以是平面的，如图2所示，并且上表面的下部可以具有与圆形的一部分或一段、椭圆形的一部分或一段等类似的弯曲形状。在示例性实施例中，上述形状可以根据相邻栅结构160之间的距离、有源区105的高度等而改变。
源/漏区150可以包括依次层叠的第一外延层152和第二外延层154。第二外延层154可以填充第一外延层152之间的空间。第一外延层152和第二外延层154可以包括硅(Si)，并且也可以包括不同元素和/或不同浓度的杂质。在示例性实施例中，源/漏区150中包括的外延层的数量可以改变。
第一外延层152可以包括浓度比掺杂区105D中包括的杂质的浓度高的杂质。杂质可以是掺杂区105D中包括的第一杂质，或者可以是与第一杂质不同的第二杂质。在一种实施方式中，第一外延层152可以包括第一导电类型的杂质，例如砷(As)和/或磷(P)，并且可以是例如SiAs层、SiP层、SiPC层或SiGeP层。例如，杂质的浓度可以是约2×1020/cm3至约8×1020/cm3。第一导电性可以是例如n型导电性。第一外延层152可以是具有外延生长的晶体结构的层，并且可以进一步包括生长用籽晶层。
第一外延层152可以位于凹入区的两侧壁(例如，在x方向上彼此相对)上的掺杂区105D上。例如，类似于掺杂区105D，第一外延层152可以在相邻栅结构160之间在有源区105的延伸方向上在源/漏区150的两个内侧壁上彼此间隔开。在一种实施方式中，第一外延层152的厚度可以是例如约3nm至约5nm。如上所述，第一外延层152可以与掺杂区105D一起在源/漏区150的两个内侧壁上彼此间隔开，并且可以有效防止由第二外延层154的杂质扩散所引起的短沟道效应。例如，第一外延层152的第一杂质可以包括尺寸比第二外延层154中包括的第二杂质的元素的尺寸大的元素。例如，可以更有效地防止第二杂质的扩散，从而防止短沟道效应。
第二外延层154可以完全填充凹入区，并且可以是包括浓度比第一外延层152中包括的杂质的浓度高的杂质的区域。第二外延层154可以是外延生长的层，并且可以具有连续连接到第一外延层152的晶体结构。第一外延层152和第二外延层154可以是外延层，并且可以防止在第一外延层152和第二外延层154是掺杂区的情况下由离子注入工艺引起的膜损伤，进而改善半导体器件100的电性能。
第二外延层154中包括的杂质可以与第一外延层152中包括的杂质相同或不同。例如，第一外延层152可以包括第一浓度的第一导电类型的第一杂质，而第二外延层154可以包括第二浓度的相同第一导电类型的第二杂质，第二浓度高于第一浓度。在一种实施方式中，第二外延层154可以是包括磷(P)的SiP层，并且杂质的浓度可以是例如约3.1×1021/cm3至约3.9×1021/cm3。在一种实施方式中，掺杂区105D可以包括砷(As)，第一外延层152可以是SiAs层，并且第二外延层154可以是SiP层。第二外延层154的第二杂质可以部分地扩散到相邻的第一外延层152和掺杂区105D中，并且可以部分地包括在第一外延层152和掺杂区105D中。类似地，第一外延层152的第一杂质可以部分地扩散到相邻的第二外延层154和掺杂区105D中，并且可以部分地包括在第二外延层154和掺杂区105D中。例如，第一外延层152可以包括第一杂质的浓度最大的区域，第二外延层154可以包括第二杂质的浓度恒定且比第一外延层152中包括的杂质的浓度高的区域。
第二外延层154可以在凹入区的底表面上与衬底101的有源区105接触。例如，第二外延层154可以位于凹入区的底表面上去除了或已经去除了掺杂区105D和第一外延层152的区域中。第二外延层154可以是在有源区105的延伸方向上彼此间隔开的第一外延层152的上部中或之间的单层。例如，在半导体器件100中，第二外延层154可以在沿有源区105的延伸方向截取的源/漏区150的中央区域中去除第一外延层152之后形成。例如，第二外延层154(源/漏区150中包括相对较高浓度的杂质的区域)的体积可以增大，并且半导体器件100的电性能可以进一步得到改善。
栅结构160可以与有源区105相交，并且可以在有源区105的上部中或上部上沿一个方向(例如，y方向)延伸。晶体管的沟道区可以形成在与栅结构160相交或栅结构160下方的有源区105中。“沟道区”可以指晶体管的包括耗尽区在内的区域，并且可以指有源区105与栅结构160相交并与栅结构160相邻的区域。栅结构160可以包括例如第一栅介电层162、第二栅介电层163、栅电极165、栅隔墙层164和栅覆盖层166。
第一栅介电层162和第二栅介电层163可以位于有源区105与栅电极165之间，第一栅介电层162可以位于(例如，仅位于)栅电极165的下表面上的第二栅介电层163的下表面(例如，面向衬底的表面)上，并且第二栅介电层163可以覆盖栅电极165的下表面和两侧表面。在一种实施方式中，可以省略第一栅介电层162和第二栅介电层163之一。第一栅介电层162和第二栅介电层163可以包括例如氧化物、氮化物或高k材料。高k材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。高k材料可以是例如以下中的一种：氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAIxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)。
栅电极165可以包括导电材料。例如，栅电极165可以包括金属氮化物材料如氮化钛膜(TiN)、氮化钽膜(TaN)或氮化钨膜(WN)和/或金属材料如铝(Al)、钨(W)、钼(Mo)等，或者半导体材料如掺杂多晶硅。栅电极165可以包括多层，例如两层或更多层。根据半导体器件100的构造，栅电极165可以在至少一部分相邻的晶体管之间彼此分离。
栅隔墙层164可以位于栅电极165的两侧表面上。栅隔墙层164可以使源/漏区150与栅电极165绝缘。在一种实施方式中，栅隔墙层164可以具有多层结构。栅隔墙层164可以由例如氧化物、氮化物、氮氧化物和/或低k材料膜形成。
栅覆盖层166可以位于栅电极165的上部中或上部上，并且栅覆盖层166的下表面和侧表面均可以被栅电极165和栅隔墙层164围绕。
层间绝缘层190可以覆盖源/漏区150和栅结构160，并覆盖器件隔离层110。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的一种，并且可以包括低k材料膜。
接触塞180可以穿透层间绝缘层190并可以连接到源/漏区150，并且可以将电信号施加到源/漏区150。如图1所示，接触塞180可以位于源/漏区150上，并且可以具有在y方向上比源/漏区150的长度短的长度。在一种实施方式中，接触塞180可以具有在y方向上比源/漏区150的长度长的长度。在一种实施方式中，接触塞180可以根据纵横比而具有下部宽度小于上部宽度的倾斜侧表面。在一种实施方式中，接触塞180可以凹入或者可以延伸到源/漏区150中一定深度。在一种实施方式中，接触塞180可以不凹入到源/漏区150中，并且可以与源/漏区150的上表面(例如，平坦的上表面)接触。
图3A和图3B示出了根据示例性实施例的半导体器件的放大图。图3A和图3B以放大形式示出了与图1所示的区域“A”相对应的区域。
参照图3A，在半导体器件100a中，源/漏区150a可以具有如下的形式：比起前述示例性实施例，第二外延层154向下凹入更深(例如，在z方向上更靠近衬底101)。第二外延层154可以位于如下区域上：该区域从形成第一外延层152之前的凹入区的下端以第一长度L1凹入得更深。例如，第二外延层154可以进一步从掺杂区105D的下表面向下突出。在一种实施方式中，第一长度L1可以改变。
参照图3B，在半导体器件100b中，源/漏区150b可以具有如下的形式：比起前述示例性实施例，第二外延层154向下凹入较浅。例如，掺杂区105D可以没有在源/漏区150b的下部中或下部处划分到两侧(例如，在x方向上分离)，并且可以形成单个连续区域。例如，在源/漏区150b的下部，掺杂区105D可以不被第二外延层154划分。此外，从第一外延层152扩散的杂质可以留在与去除了第一外延层152的源/漏区150b的下端相接触的有源区105中。
图4示出了根据示例性实施例的半导体器件的截面图。图4示出了与沿着图1中的线I-I′截取的截面相对应的区域。
参照图4，在半导体器件100c中，源/漏区150c可以包括各自均集成为单个连续层的第一外延层152c和第二外延层154。与图2所示的半导体器件100a不同，在第二外延层154的下部，掺杂区105D可以是单层，并且第一外延层152c可以是单层。第一外延层152c的厚度可以是不同的，例如，其在凹入区的(沿x方向截取的)侧壁上的厚度可以不同于其在凹入区的底表面(其中设置源/漏区150c)上的厚度。第一外延层152c可以在凹入区的侧壁上具有第一厚度T1，并且可以在凹入区的底表面上具有比第一厚度T1大的第二厚度T2。在一种实施方式中，第二厚度T2可以是第一厚度T1的两倍或更大。上述结构可以通过调整通过凹入区暴露出的有源区105的晶面类型来控制。晶面类型可以指由米勒指数表示的晶面。
图5示出了根据示例性实施例的半导体器件中的源/漏区的杂质浓度的曲线图。
图5示出了沿深度方向(例如，朝向衬底101的z方向)从源/漏区150的上表面开始分析的图4所示的半导体器件100c的源/漏区150的杂质浓度。采用二次离子质谱法(SIMS)进行分析，并且此图说明了如下示例的分析结果：第一外延层152c是包括约6.5×1020/cm3的砷(As)的SiAs层，第二外延层154是包括约3.8×1021/cm3的磷(P)的SiP层。分别参照右侧和左侧的不同纵轴确定磷(P)的第一浓度和砷(As)的第二浓度，并且每根纵轴是彼此独立的。
如图所示，可以理解，在与表面相邻的区域中，磷(P)的浓度恒定的区段L2可以是第二外延层154的区域；在下部，包括砷(As)的浓度具有最大值的区域的区段L1可以是第一外延层152c的区域。例如，即使在制造半导体器件100c的过程中杂质部分地扩散到外围区域时，也可以如图所示地清楚地识别出第一外延层152c和第二外延层154的每个区域。
图6A至图6G按顺序示出了根据示例性实施例的制造半导体器件的方法中一些阶段的截面图。图6A至图6G示出了用于制造图1和图2所示的半导体器件的方法的示例性实施例，并且示出了与图2所示的区域相对应的区域。
参照图6A，可以通过对衬底101进行图案化来限定有源区105，可以形成器件隔离层110，并且可以形成牺牲栅结构170。
可以通过使用掩模层对衬底101进行各向异性蚀刻来形成沟槽，从而形成有源区105。沟槽区可以具有相对较高的纵横比，沟槽区的宽度可以向下减小，并且有源区105可以具有其(例如，在y方向上的)宽度可以向上减小的形状(例如，靠近衬底101的有源区105在y方向上的宽度可以大于远离衬底101的有源区105在y方向上的宽度)。可以通过用绝缘材料填充沟槽区并且沿着有源区105的上表面对沟槽区进行平坦化来形成器件隔离层110。
牺牲栅结构170可以以与有源区105相交并在y方向上延伸的线形位于有源区105中或有源区105上。牺牲栅结构170可以位于如下的区域中：在该区域中，如图2所示的示例，通过后续工艺设置第一栅介电层162和第三栅介电层163以及栅电极165。牺牲栅结构170可以包括第一牺牲栅层172和第二牺牲栅层175以及掩模图案层176。可以使用掩模图案层176来对第一牺牲栅层172和第二牺牲栅层175进行图案化。
在一种实施方式中，第一牺牲栅层172和第二牺牲栅层175可以分别是绝缘层和导电层。在一种实施方式中，第一牺牲栅层172和第二牺牲栅层175可以集成为单个层。在一种实施方式中，第一牺牲栅层172可以包括氧化硅，并且第二牺牲栅层175可以包括多晶硅。掩模图案层176可以包括氧化硅和/或氮化硅。在示例性实施例中，牺牲栅结构170的结构可以改变。
参照图6B，栅隔墙层164可以位于牺牲栅结构170的两侧壁上，并且可以通过使牺牲栅结构170之间暴露的有源区105凹入来形成凹入区RC。
栅隔墙层164可以位于牺牲栅结构170的侧表面上。栅隔墙层164可以由低k材料形成。例如，栅隔墙层164可以包括SiO、SiN、SiCN、SiOC、SiON和SiOCN中的一种。
可以通过使有源区105从上表面凹入一定深度(例如，在z方向上朝向衬底101)来形成凹入区RC。例如，在凹入工艺中，可以通过依次执行干法蚀刻工艺和湿法蚀刻工艺来形成凹入区RC。例如，在此工艺中，有源区105在牺牲栅结构170的外部区域或外侧中或附近的高度可以小于在牺牲栅结构170的下部中的高度。在一种实施方式中，凹入区RC可以具有延伸到栅隔墙层164的下部和牺牲栅结构170的下部或者在栅隔墙层164的下部和牺牲栅结构170的下部下方延伸的形式。在一种实施方式中，在凹入工艺之后，可以执行用于修复凹入的有源区105的表面的工艺。
参照图6C，可以通过将杂质注入到有源区105来形成源/漏区150的掺杂区105D，并且可以形成源/漏区150的第一外延层152。
可以通过使用牺牲栅结构170和栅隔墙层164作为掩模将杂质注入到有源区105中来形成掺杂区105D。杂质可以是例如砷(As)。掺杂区105D可以沿着凹入区RC的下表面和侧表面(例如，内表面)形成在有源区105的暴露的上表面上。
可以使用例如选择性外延生长(SEG)工艺从有源区105生长第一外延层152。第一外延层152可以通过原位掺杂工艺而包括第一杂质。第一外延层152可以是SiAs层、SiP层、SiPC层、SiC层或SiGeP层。第一外延层152中包括的砷(As)和/或磷(P)的浓度可以高于掺杂区105D中包括的砷(As)的浓度。第一外延层152可以沿着凹入区RC的下表面和侧表面形成在掺杂区105D上。第一外延层152可以在凹入区RC的底表面上或底表面处具有比在侧面上相对更大的厚度，或者可以在侧表面和底表面上具有基本上均匀的厚度，这取决于通过凹入区RC暴露出的有源区105的晶面。
参照图6D，可以从凹入区RC的(沿x方向截取的)中央(例如，底部)区域中去除掺杂区105D的一部分和第一外延层152的一部分。
用于去除掺杂区105D和第一外延层152的工艺可以使用掩模层执行，或者可以在不使用掩模层的情况下执行。可以使用例如干法蚀刻工艺来作为去除工艺。例如，可以从凹入区RC的底表面去除掺杂区105D和第一外延层152，并且可以暴露出衬底101的有源区105。因此，掺杂区105D和第一外延层152可以被划分到凹入区RC的每一个内壁的两侧(例如，可以彼此分开并且位于凹入区RC的内壁上)。
在图3A和图3B的示例性实施例中，暴露的有源区105可以在去除工艺期间进一步凹入一定深度，或者可以凹入得较少。在图4的示例性实施例中，可以不执行上述蚀刻工艺。
参照图6E，可以形成填充凹入区RC的源/漏区150的第二外延层154。
可以使用SEG工艺从第一外延层152生长第二外延层154。第二外延层154可以通过原位掺杂工艺而包括第二杂质。例如，第二外延层154可以是SiP层。第二外延层154中包括的磷(P)的浓度可以高于第一外延层152中包括的砷(As)或磷(P)的浓度。例如，可以形成源/漏区150。
第二外延层154可以沿着凹入区RC的底表面和侧表面形成在第一外延层152上。例如，第二外延层154可以在源/漏区150的中央(例如，底部)区域中与有源区105接触。在一种实施方式中，可以在从源/漏区150的中央区域去除掺杂区105D和第一外延层152的一部分之后形成第二外延层154，并且可以保证第二外延层154的体积。
参照图6F，可以在源/漏区150上形成层间绝缘层190，并且可以去除牺牲栅结构170。
层间绝缘层190可以通过如下方式形成：沉积绝缘材料以覆盖源/漏区150、牺牲栅结构170和栅隔墙层164，并执行平坦化工艺以暴露第二牺牲栅层175或掩模图案层176的上表面。在一种实施方式中，可以在平坦化工艺中去除掩模图案层176。层间绝缘层190可以包括氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低k材料。
可以相对于下部的有源区105和器件隔离层110选择性地去除包括第一牺牲栅层172和第二牺牲栅层175在内的剩余牺牲栅结构170，由此形成开口OR。可以使用干法蚀刻工艺和湿法蚀刻工艺中的至少一种工艺来作为用于去除牺牲栅结构170的工艺。
参照图6G，可以通过在开口OR中形成第一栅介电层162和第二栅介电层163、栅电极165和栅覆盖层166来形成栅结构160。
第一栅介电层162和第二栅介电层163可以沿着开口OR的侧壁和底表面大体上共形地形成。第一栅介电层162和第二栅介电层163中的每一个可以包括氧化物、氮化物或高k材料。栅电极165可以填充第一栅介电层162和第二栅介电层163的内部空间。栅电极165可以包括金属或半导体材料。
在形成第一栅介电层162和第二栅介电层163以及栅电极165之后，可以使用平坦化工艺如化学机械抛光(CMP)工艺来去除留在层间绝缘层190上的材料。
返回参照图2，可以形成接触塞180。
可以通过对层间绝缘层190进行图案化来形成接触孔，并且可以用导电材料填充接触孔来形成接触塞180。可以通过使用诸如光刻胶图案之类的掩模层去除栅结构160的两侧区域上的层间绝缘层190来形成接触孔。接触孔的下表面可以具有沿着源/漏区150的上表面形成的曲率。在去除层间绝缘层190时，源/漏区150的上部可以部分地凹入。在示例性实施例中，接触塞180的形状和位置可以改变。
图7示出了根据示例性实施例的半导体器件的平面图。
图8示出了根据示例性实施例的半导体器件的截面图。图8示出了图7所示的半导体器件沿着线III-III′和IV-IV′截取的截面图。为了便于描述，在图7和图8中仅示出了半导体器件的主要元件。
参照图7和图8，半导体器件100d可以包括衬底101、衬底101上的有源区105、沟道结构140(包括有源区105中在例如z方向上彼此竖直地间隔开的多个沟道层141、142和143)、与多个沟道层141、142和143接触的源/漏区150d、与有源区105相交的栅结构160a以及连接到源/漏区150d的接触塞180。半导体器件100d可以进一步包括器件隔离层110、内隔墙层130和层间绝缘层190。栅结构160a可以包括栅介电层162、栅电极165、隔墙层164和栅覆盖层166。
在半导体器件100d中，有源区105可以具有鳍结构，并且栅电极165可以位于有源区105与沟道结构140之间以及沟道结构140的多个沟道层141、142和143之间。例如，半导体器件100d可以包括由沟道结构140、源/漏区150d和栅结构160a形成的栅环绕型场效应晶体管。例如，晶体管可以是NMOS晶体管。在下面的描述中，图1和图2中相同的附图标记表示相同的元件，不再赘述。
沟道结构140可以包括在有源区105中在垂直于有源区105的上表面的方向(例如，z方向)上彼此间隔开的两个或多个沟道层，即第一至第三沟道层141、142和143。第一至第三沟道层141、142和143可以连接到源/漏区150d，并且可以与有源区105的上表面间隔开。第一至第三沟道层141、142和143可以在y方向上具有与有源区105的宽度相同或相似的宽度，并且可以在x方向上具有与栅结构160a的宽度相同或相似的宽度。在一种实施方式中，第一至第三沟道层141、142和143也可以具有减小的宽度，使得第一至第三沟道层141、142和143的侧表面在x方向上位于栅结构160a的下部中或下部下方。
第一至第三沟道层141、142和143可以由半导体材料形成。例如，第一至第三沟道层141、142和143可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。第一至第三沟道层141、142和143可以由例如与衬底101的材料相同的材料形成。在示例性实施例中，单个沟道结构140中包括的沟道层141、142和143的数量和形状可以改变。在一种实施方式中，另一沟道层可以位于有源区105与栅电极165相接触的区域中。
源/漏区150d可以位于沟道结构140的两侧区域上的有源区105中。源/漏区150d可以包括分别位于沟道结构140的第一至第三沟道层141、142和143的侧表面上的第一外延层152d，以及填充第一外延层152d之间的空间的第二外延层154d。第一外延层152d和第二外延层154d可以是包括硅(Si)的半导体层，并且可以包括不同类型和/或不同浓度的杂质。
第一外延层152d可以是包括浓度比有源区105中包括的杂质浓度高的杂质的区域。在一种实施方式中，第一外延层152d可以包括例如砷(As)和/或磷(P)，并且可以是例如SiAs层、SiP层、SiPC层、SiC层、SiPAs层或SiGeP层。第一外延层152d可以从第一至第三沟道层141、142和143外延生长，并且可以位于沟道结构140的(在x方向上或相对于x方向的)两侧表面上。第一外延层152d可以不位于源/漏区150d的底表面上或底表面处。在一种实施方式中，第一外延层152d的厚度可以是例如约4nm至约8nm。第一外延层152d可以位于沟道结构140的两侧表面上，并且可以有效地防止因为第二外延层154d中包括的杂质的扩散而发生的短沟道效应。
第一外延层152d可以在z方向上竖直地设置的多个沟道层141、142和143之间彼此分开。第一外延层152d可以从由内隔墙层130以及第一至第三沟道层141、142和143形成的侧表面突出(例如，朝向第二外延层154d)。第一外延层152d可以在平面上(例如，当在z方向上观察时)不与内隔墙层130重叠。
第二外延层154d可以完全填充相邻沟道结构140之间的区域，可以围绕第一外延层152d的在其上第一外延层152d不与沟道结构140相接触的表面，并且可以覆盖内隔墙层130的侧表面。第二外延层154d可以填充彼此之间上下(例如，在z方向上)间隔开的第一外延层152d之间的空间。例如，第二外延层154d的至少一部分可以在平面上(例如，当在z方向上观察时)与第一外延层152d重叠。
第二外延层154d可以是包括如下杂质的区域：其中杂质的浓度高于第一外延层152d中包括的杂质的浓度。第二外延层154d可以从第一外延层152d外延生长。第二外延层154d中包括的杂质可以与第一外延层152d中包括的杂质相同或不同。例如，第二外延层154d可以是包括磷(P)的SiP层。在一种实施方式中，第一外延层152d可以是SiAs外延层，而第二外延层154d可以是SiP外延层。
第二外延层154d的杂质可以部分地扩散到相邻的第一外延层152d中，并且可以以比第二外延层154d中包括的杂质的浓度低的浓度而部分地包括在第一外延层152d中。在一种实施方式中，第一外延层152d的杂质可以部分地扩散到相邻的第二外延层154d中，并且可以以相对较低的浓度而部分地包括在第二外延层154d中。第一外延层152d和第二外延层154d可以是外延层，并且可以防止在第一外延层152d和第二外延层154d是掺杂区的情况下由离子注入工艺引起的膜损伤，进而改善半导体器件100d的电性能。
在一种实施方式中，在半导体器件100d中，第一外延层152d可以从相邻栅结构160a与沟道结构140之间源/漏区150d在有源区105的延伸方向上的中央区域部分地去除，并且可以形成第二外延层154d。例如，第二外延层154d(包括相对较高浓度的杂质)的体积可以在源/漏区150d中增大，并且第一外延层152d(包括相对较低浓度的杂质)可以仅以相对较小的体积位于沟道结构140的侧表面上，从而改善半导体器件100d的电性能。在一种实施方式中，第一外延层152d可以不留在与最下部的第一沟道层141的侧表面相邻的中央区域中，并且可以确保第一沟道层141的电功能。
在一种实施方式中，源/漏区150d还可以包括在第一外延层152d的内部区域中的第一至第三沟道层141、142和143中的至少一个掺杂区，比如，图1和图2所示的示例性实施例中的半导体器件100的掺杂区105D。
栅结构160a可以与有源区105和沟道结构140相交，并且在有源区105和沟道结构140的上部沿一个方向(例如，y方向)延伸。晶体管的沟道区可以形成在与栅结构160a相交的有源区105和沟道结构140中。栅结构160a可以包括栅电极165、栅电极165与多个沟道层141、142和143之间的栅介电层162、栅电极165的侧表面上的栅隔墙层164以及栅电极165的上表面上的栅覆盖层166。
栅介电层162可以位于有源区105与栅电极165之间以及位于沟道结构140与栅电极165之间，并且可以覆盖栅电极165的至少部分表面。例如，栅介电层162可以围绕栅电极165的除了最上方的表面之外的全部表面。在一种实施方式中，栅介电层162可以延伸到栅电极165与栅隔墙层164之间的区域。栅介电层162可以包括例如氧化物、氮化物或高k材料。
栅电极165可以填充多个沟道层141、142和143之间的空间，并且可以延伸到有源区105的上部中的沟道结构140的上部。栅电极165可以通过栅介电层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料。在一种实施方式中，栅电极165可以包括例如金属氮化物材料如氮化钛膜(TiN)、氮化钽膜(TaN)或氮化钨膜(WN)和/或金属材料如铝(A1)、钨(W)、钼(Mo)等，或者半导体材料如掺杂多晶硅。栅电极165可以包括多层，例如两层或更多层。根据半导体器件100d的构造，栅电极165可以通过至少一部分相邻的晶体管之间的分离部分而彼此分离。
内隔墙层130可以与沟道结构140之间的栅电极165并排。在第三沟道层143的下部，栅电极165可以通过内隔墙层130与源/漏区150d间隔开并电隔离。在一种实施方式中，内隔墙层130面对栅电极165的侧表面可以具有朝向栅电极165向内弯曲的内弯曲形状。内隔墙层130可以由例如氧化物、氮化物或氮氧化物形成，并且可以由低k材料形成。
接触塞180可以穿透层间绝缘层190，并且可以从上部竖直地(例如，在z方向上)延伸到下部。在一种实施方式中，接触塞180可以向下延伸超出第三沟道层143(例如，更靠近衬底101)。在一种实施方式中，接触塞180可以凹入至或延伸到与第二沟道层142的上表面齐平。在一种实施方式中，接触塞180可以不凹入到源/漏区150d中，并且可以与源/漏区150d的上表面(例如，平坦的上表面)接触。
图9至图11示出了根据示例性实施例的半导体器件的截面图。图9至图11示出了与沿着图7中的线III-III′和IV-IV′截取的截面相对应的区域。
参照图9，半导体器件100e中的源/漏区150e可以进一步包括第一侧表面外延层152e1和第二外延层154e，并且还可以包括在源/漏区150e的下端上的第一下部外延层152e2。
第一下部外延层152e2可以与第一侧表面外延层152e1一起形成，并且可以由与第一侧表面外延层152e1的材料相同的材料形成。例如，第一下部外延层152e2可以包括SiAs、SiP、SiPC、SiC、SiGeAs和SiGeP中的至少一种。根据有源区105的晶面，第一下部外延层152e2的厚度可以大于第一侧表面外延层152e1的厚度。在一种实施方式中，第一下部外延层152e2的上部的宽度可以窄于下部的宽度，并且第一下部外延层152e2可以具有向上弯曲的形状(例如，第一下部外延层152e2的宽度可以随着相对于衬底101的高度增加而减小)。在一种实施方式中，源/漏区150e的下表面可以具有向下弯曲的形状，并且在示例性实施例中，第一下部外延层152e2的形状可以改变。
参照图10，在半导体器件100f的源/漏区150f中，第一外延层152f可以(例如，连续地)延伸到沟道结构140的多个沟道层141、142和143的侧表面上或沿沟道结构140的多个沟道层141、142和143的侧表面延伸，并且还可以延伸到内隔墙层130的侧表面上或沿内隔墙层130的侧表面延伸。第一外延层152f可以延伸到源/漏区150f的下部，并且可以在下端与有源区105接触。在一种实施方式中，第一外延层152f可以不留在源/漏区150f的下端部分的中央区域中。第一外延层152f可以在源/漏区150f的多个沟道层141、142和143的侧表面上具有相对较大的厚度，因此可以具有曲率。第二外延层154f可以填充第一外延层152f之间的空间。
参照图11，在半导体器件100g中的源/漏区150g中，第一外延层152g可以(例如，连续地)沿着沟道结构140的多个沟道层141、142和143的侧表面和内隔墙层130的侧表面延伸，并且可以在下端形成源/漏区150g的下表面。例如，第一外延层152g可以完全围绕第二外延层154g的下表面和(在x方向上的)侧表面。例如，第二外延层154g可以不直接接触有源区105。在一种实施方式中，第一外延层152g可以在上端接触(例如，直接接触)栅隔墙层164。
在一种实施方式中，第一外延层152g的厚度可以不是均匀的。第一外延层152g可以在多个沟道层141、142和143的侧壁上具有第三厚度T3(例如，沿x方向测量)，并且可以在下部具有比第三厚度T3大的第四厚度T4(例如，沿z方向测量)。在一种实施方式中，第四厚度T4可以是第三厚度T3的两倍或更大。该结构可以通过源/漏区150g的下部的有源区105的晶面来控制。在源/漏区150g的(沿x方向截取的)两侧区域上第一外延层152g可以在多个沟道层141、142和143的侧表面上具有相对较大的厚度，因此可以具有曲率。在一种实施方式中，源/漏区150g的下表面的形状可以改变。例如，下表面的弯曲部分的深度可以不同。在一种实施方式中，源/漏区150g的下表面上的第一外延层152g的形状也可以改变。
图12A和图12B示出了根据示例性实施例的半导体器件的截面图。图12A和图12B示出了与沿着图7中的线III-III′和IV-IV′截取的截面相对应的区域。
参照图12A，与参考图8所述的前述示例性实施例不同，半导体器件100h可以不包括内隔墙层130。栅电极165可以在沟道结构140的多个沟道层141、142和143之间沿x方向向外扩展或延伸。例如，下部的栅结构160a的(沿x方向截取的)两侧表面可以与沟道结构140的两侧表面上下并排(例如，在z方向上对齐)。
参照图12B，与参考图8所述的前述示例性实施例不同，在半导体器件100i中，沟道结构140和内隔墙层130的(沿x方向截取的)两侧表面可以位于(例如，窄于)栅结构160a的下部。例如，沟道结构140可以具有比栅结构160a的上部的宽度相对小的宽度(例如，在x方向上)。
在一种实施方式中，如图12B所示，沟道结构140和内隔墙层130的(沿x方向截取的)两侧表面可以位于或窄于栅隔墙层164的下部。在一种实施方式中，所述侧表面可以位于或对准于栅电极165的下部。
图13示出了根据示例性实施例的半导体器件的截面图。图13示出了与沿着图7中的线IV-IV′截取的截面相对应的区域。
参照图13，在半导体器件100j中，有源区105a和沟道结构140a的宽度可以与图8所示的示例不同。有源区105a和沟道结构140a均可以具有相对较小的宽度，因此沟道结构140a的多个沟道层141a、142a和143a中的每一个可以具有圆形形状或椭圆形形状，其中在沿y方向截取的截面图上，长轴与短轴之间的差相对较小。例如，在图8所示的示例性实施例中多个沟道层141、142和143中的每一个可以在y方向上具有约20nm至50nm的宽度，而该示例性实施例中的多个沟道层141a、142a和143a中的每一个可以在y方向上具有约3nm至12nm的宽度。如上所述，在示例性实施例中，有源区105a和沟道结构140a的宽度和形状可以改变。
图14A至图14L按顺序示出了根据示例性实施例的制造半导体器件的方法中一些阶段的截面图。图14A至图14L示出了用于制造图7和图8所示的半导体器件的方法的示例性实施例，并且示出了与图8所示的区域相对应的截面。
参照图14A，可以在衬底101上交替地层叠牺牲层120和多个沟道层141、142和143。
牺牲层120可以通过后续工艺替换为栅介电层162和栅电极165，如图7所示。牺牲层120可以由相对于多个沟道层141、142和143具有蚀刻选择性的材料形成。多个沟道层141、142和143可以包括与牺牲层120的材料不同的材料。例如，牺牲层120和多个沟道层141、142和143可以包括半导体材料(包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种)并且可以包括不同的材料，并且牺牲层120和多个沟道层141、142和143可以包括或可以不包括杂质。例如，牺牲层120可以包括硅锗(SiGe)，并且多个沟道层141、142和143可以包括硅(Si)。
可以通过将衬底101用作籽晶执行外延生长工艺，来形成牺牲层120和多个沟道层141、142和143。牺牲层120和多个沟道层141、142和143中的每一个可以具有约1A至100nm的厚度。在示例性实施例中，与牺牲层120交替层叠的多个沟道层141、142和143的层数可以改变。
参照图14B，可以通过去除牺牲层120和多个沟道层141、142和143的堆叠结构以及一部分衬底101，来形成有源结构。
有源结构可以包括交替层叠的牺牲层120和多个沟道层141、142和143，并且还可以包括有源区105，其中通过去除一部分衬底101，有源区105突出到衬底101的上表面上或从衬底101的上表面突出。有源结构可以具有在一个方向(例如，x方向)上延伸的线形，并且可以在y方向上彼此间隔开。
在去除了一部分衬底101的区域中，可以通过用绝缘材料填充该区域并将绝缘材料构造为凹入以使得有源区105突出，来形成器件隔离层110。器件隔离层110的上表面可以低于有源区105的上表面(例如，在z方向上更靠近衬底101)。
参照图14C，可以在有源结构上形成牺牲栅结构170和栅隔墙层164。
牺牲栅结构170可以是形成在如下区域中的牺牲结构：在该区域中，栅介电层162和栅电极165将通过后续工艺位于沟道结构140的上部，如图8所示。牺牲栅结构170可以包括：顺序地层叠的第一牺牲栅层172和第二牺牲栅层175，以及掩模图案层176。可以使用掩模图案层176来对第一牺牲栅层172和第二牺牲栅层175进行图案化。在一种实施方式中，第一牺牲栅层172和第二牺牲栅层175可以分别是例如绝缘层和导电层。第一牺牲栅层172和第二牺牲栅层175可以集成为单层。在一种实施方式中，第一牺牲栅层172可以包括氧化硅，第二牺牲栅层175可以包括多晶硅。掩模图案层176可以包括氧化硅和/或氮化硅。牺牲栅结构170可以具有与有源结构相交且在一个方向上延伸的线形。在一种实施方式中，牺牲栅结构170可以在y方向上延伸并且可以在x方向上彼此间隔开。
栅隔墙层164可以位于牺牲栅结构170的两侧壁上。可以通过沿着牺牲栅结构170和有源结构的上表面和侧表面形成厚度均匀的膜并执行各向异性蚀刻工艺，来形成栅隔墙层164。栅隔离层164可以由低k材料形成，并且可以包括SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
参照图14D，可以通过去除牺牲栅结构170之间暴露的牺牲层120和多个沟道层141、142和143来形成凹入区RC，从而形成沟道结构140。
可以使用牺牲栅结构170和栅隔墙层164作为掩模来去除暴露的牺牲层120和多个沟道层141、142和143。例如，多个沟道层141、142和143中的每一个可以在x方向上具有有限的长度，并且可以形成沟道结构140。在一种实施方式中，如图12B所示，可以在牺牲栅结构170的下部从牺牲栅结构170的侧表面部分地去除牺牲层120和沟道结构140，并且在x方向上截取的两侧表面可以位于牺牲栅结构170和栅隔墙层164的下部。
参照图14E，暴露的牺牲层120可以从侧表面被部分地去除。
牺牲层120可以通过湿法蚀刻工艺相对于沟道结构140被选择性地蚀刻，并且可以从在x方向上截取的侧表面被去除一定深度。在一种实施方式中，牺牲层120可以通过如上所述的侧表面蚀刻工艺而具有向内凹入的侧表面。在一种实施方式中，牺牲层120的侧表面的形状可以改变。
参照图14F，可以在已经去除了牺牲层120的区域中形成内隔墙层130。
内隔墙层130可以通过如下方式形成：用绝缘材料填充已经去除了牺牲层120的区域，并从沟道结构140的外部区域中去除该绝缘材料。在一种实施方式中，内隔墙层130可以由与栅隔墙层164相同的材料形成。在一种实施方式中，内隔墙层130可以包括SiN、SiCN、SiOCN、SiBCN和SiBN中的至少一种。
参照图14G，可以在牺牲栅结构170的两侧区域或两侧在凹入区RC中形成籽晶层152S(用于形成源/漏区150d)。
籽晶层152S可以通过SEG工艺形成在第一至第三沟道层141、142和143的侧表面上，并且还可以形成在有源区105中凹入区RC的底表面上。籽晶层152S可以包括浓度比将在后续工艺中形成的第一外延层152d和第二外延层154d中包括的杂质的浓度低的杂质，或者可以不包括杂质。例如，通过籽晶层152S可以促进第一外延层152d的生长或者可以减少晶格失配。在一种实施方式中，可以省略用于形成籽晶层152S的工艺。
参照图14H，可以在凹入区RC中形成源/漏区150d的第一外延层152d。
第一外延层152d可以通过从籽晶层152S外延生长而形成，并且可以通过原位掺杂工艺而包括杂质。第一外延层152d可以是SiAs层、SiP层、SiPC层、SiC层、SiPAs层或SiGeP层。第一外延层152d可以形成在有源区105上第一至第三沟道层141、142和143的侧表面上以及凹入区RC的底表面上。在一种实施方式中，第一至第三沟道层141、142和143上的第一外延层152d可以具有从第一至第三沟道层141、142和143的侧表面弯曲的向外弯曲表面(例如，向外凸出的表面)。在一种实施方式中，凹入区RC的底表面上的第一外延层152d可以在有源区105的表面上具有向上弯曲或凸出的表面。在一种实施方式中，如图10和图11所示，可以执行制造工艺，同时在上述工艺中控制第一外延层152d的生长速度和生长厚度。
参照图14I，可以在牺牲栅结构170之间去除有源区105上(例如，凹入区RC的底部处)的第一外延层152d。
可以使用掩模层或者使用牺牲栅结构170作为掩模(而不使用另外的掩模)来执行用于去除第一外延层152d的工艺。例如，可以使用干法蚀刻工艺作为去除工艺。例如，可以从凹入区RC的底表面去除第一外延层152d，并且可以暴露出衬底101的有源区105。例如，第一外延层152d可以仅位于(例如，可以留在)第一至第三沟道层141、142和143的侧表面上。在一种实施方式中，如图9和图11所示，可以不执行上述工艺。
参照图14J，可以形成源/漏区150d的第二外延层154d以填充凹入区RC。
第二外延层154d可以使用SEG工艺从第一外延层152d和有源区105生长，并且可以形成为原位掺杂的半导体层，例如SiP层。第二外延层154d中包括的磷(P)的浓度可以高于第一外延层152d中包括的砷(As)或磷(P)的浓度。因此，可以形成源/漏区150d。
第二外延层154d可以与第一外延层152d一起具有类似于椭圆的形式，并且第二外延层154d的上表面可以是平面的。第二外延层154d可以填充在z方向上上下设置的第一外延层152d之间的空间，并且可以填充凹入区RC在x方向上的两侧表面上的第一外延层152d之间的空间。第二外延层154d可以在源/漏区150d的中央区域与有源区105接触。可以在从源/漏区150d的中央区域去除第一外延层152d之后形成第二外延层154d，可以确保第一沟道层141作为沟道区的功能，并且第二外延层154d的体积可以相对增加，使得半导体器件的电性能可以得到改善。
在源/漏区150d中，第一外延层152d和第二外延层154d可以外延生长。例如，在通过上述工艺形成的源/漏区150d中，第一外延层152d与第二外延层154d之间的边界在显微镜图像中可能不太明显。第一外延层152d和第二外延层154d的组成可以彼此不同，并且第一外延层152d和第二外延层154d可以通过诸如透射电子显微镜能量色散X射线光谱(TEM-EDX)分析之类的分析而基本上区分开。
参照图14K，可以形成层间绝缘层190，并且可以去除牺牲层120和牺牲栅结构170。
可以通过形成覆盖牺牲栅结构170和源/漏区150d的绝缘膜并执行平坦化工艺来形成层间绝缘层190。
可以相对于栅隔墙层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅结构170。可以通过去除牺牲栅结构170来形成上间隙区域UR，并且可以通过去除通过上间隙区域UR暴露出的牺牲层120来形成下间隙区域LR。例如，当牺牲层120包括硅锗(SiGe)并且沟道结构140包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂执行湿法蚀刻工艺来选择性地去除牺牲层120。在去除工艺期间，可以由层间绝缘层190和内隔墙层130保护源/漏区150d。
参照图14L，栅结构160a可以位于上间隙区域UR和下间隙区域LR中。
栅介电层162可以共形地覆盖上间隙区域UR和下间隙区域LR的内表面。栅电极165可以完全填充上间隙区域UR和下间隙区域LR，并且可以从上间隙区域UR的上部去除一定深度。栅覆盖层166可以形成在上间隙区域UR中已经去除了栅电极165的区域中。例如，可以形成包括栅介电层162、栅电极165、栅隔墙层164和栅覆盖层166的栅结构160a。
返回参考图8，可以形成接触塞180。
可以通过对层间绝缘层190进行图案化来形成接触孔，并且可以通过用导电材料填充接触孔来形成接触塞180。接触孔的下表面可以凹入或延伸到源/漏区150d中，或者可以具有沿着源/漏区150d的上表面形成的弯曲部。在一种实施方式中，接触塞180的形状和位置可以改变。
作为总结和回顾，为了克服缩小尺寸的平面金属氧化物半导体FET(MOSFET)在操作性能方面的局限性，包括FinFET在内的半导体器件可以具有三维沟道。
根据前述示例性实施例，通过控制源/漏区的结构，可以提供电性能得到改善的半导体器件。
一个或多个实施例可以提供一种电性能得到改善的半导体器件。
根据实施例，第一杂质可以包括尺寸比第二杂质的元素的尺寸大的元素。例如，可以更有效地防止第二杂质的扩散，从而防止短沟道效应。
在此已经公开了示例性实施例，尽管采用了特定术语，但是这些术语应仅以一般性和描述性意义来使用并解释，而不是用于限制的目的。在某些情况下，在提交本申请时对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或要素可以单独地使用或者与结合其他实施例描述的特征、特性和/或要素相结合地使用，除非另有明确说明。因此，本领域技术人员将理解，可以在形式和细节上作出各种改变而不背离如所附权利要求书中阐述的本发明的精神和范围。

Claims (20)

1.一种半导体器件，包括：
衬底上沿第一方向延伸的有源区；
所述衬底上与所述有源区相交并沿第二方向延伸的栅结构；以及
在所述栅结构的至少一侧的所述有源区上的源/漏区，
其中所述源/漏区包括：
在所述第一方向上彼此间隔开的多个第一外延层，所述多个第一外延层包括第一导电类型的第一杂质；以及
填充所述多个第一外延层之间的空间的第二外延层，所述第二外延层包括所述第一导电类型的第二杂质。
2.根据权利要求1所述的半导体器件，其中：
所述多个第一外延层中的每一个包括第一浓度的所述第一杂质；并且
所述第二外延层包括第二浓度的所述第二杂质，所述第二浓度高于所述第一浓度。
3.根据权利要求1所述的半导体器件，其中：
所述第一杂质包括砷As，并且
所述第二杂质包括磷P。
4.根据权利要求1所述的半导体器件，其中：
所述多个第一外延层是SiAs层，并且
所述第二外延层是SiP层。
5.根据权利要求1所述的半导体器件，其中：
所述有源区包括与所述多个第一外延层相接触的掺杂区，所述掺杂区包括所述第一杂质，并且
所述掺杂区在所述第一方向上彼此间隔开。
6.根据权利要求5所述的半导体器件，其中：
所述多个第一外延层中的每一个包括第一浓度的所述第一杂质，并且
所述掺杂区中的每一个包括第三浓度的所述第一杂质，所述第三浓度低于所述第一浓度。
7.根据权利要求1所述的半导体器件，其中：
所述有源区包括在所述栅结构的所述至少一侧从其上表面凹入的凹入区，并且
所述源/漏区位于所述凹入区中。
8.根据权利要求7所述的半导体器件，其中：
所述多个第一外延层位于所述凹入区的两个侧壁中的每一个侧壁上，并且
所述第二外延层填充所述凹入区的其余部分。
9.根据权利要求1所述的半导体器件，其中：
所述多个第一外延层还包括所述第二杂质，并且
所述第二外延层还包括所述第一杂质。
10.根据权利要求9所述的半导体器件，其中所述第一杂质在所述多个第一外延层、所述第二外延层和所述有源区中的浓度在所述多个第一外延层中具有最大值。
11.根据权利要求1所述的半导体器件，还包括所述有源区上的多个沟道层，所述多个沟道层在与所述第一方向和所述第二方向垂直的第三方向上彼此间隔开，
其中所述栅结构围绕所述多个沟道层。
12.根据权利要求11所述的半导体器件，其中所述多个第一外延层：
在所述多个沟道层的侧表面上，并且
在所述第三方向上彼此间隔开。
13.根据权利要求12所述的半导体器件，其中所述多个第一外延层包括：
分别在所述多个沟道层的所述侧表面上的第一区，所述第一区在所述第三方向上彼此间隔开，以及
第二区，所述第二区与所述第一区间隔开并且在所述源/漏区的下端处的所述有源区上。
14.根据权利要求11所述的半导体器件，其中所述多个第一外延层沿着所述有源区上的所述多个沟道层的侧面连续地延伸。
15.一种半导体器件，包括：
衬底上沿第一方向延伸的有源区；
所述有源区上的多个沟道层，所述多个沟道层在垂直于所述第一方向的第三方向上彼此间隔开；
所述衬底上与所述有源区和所述多个沟道层相交并沿第二方向延伸的栅结构，所述栅结构围绕所述多个沟道层；以及
在所述栅结构的至少一侧的所述有源区上的源/漏区，所述源/漏区与所述多个沟道层接触，
其中所述源/漏区包括：
所述多个沟道层在所述第一方向上的侧表面上的多个第一外延层，所述多个第一外延层中的每一个包括第一导电类型的第一杂质；以及
第二外延层，所述第二外延层填充所述多个第一外延层之间的空间并且包括所述第一导电类型的第二杂质。
16.根据权利要求15所述的半导体器件，其中所述多个第一外延层在所述第三方向上彼此间隔开。
17.根据权利要求16所述的半导体器件，其中所述第二外延层在所述第三方向上彼此间隔开的所述多个第一外延层之间延伸。
18.根据权利要求15所述的半导体器件，还包括所述多个沟道层中每一个的下表面上的所述栅结构的两侧的内隔墙层，
其中所述多个第一外延层相对于由所述内隔墙层和所述沟道层形成的侧表面在所述第一方向上朝向所述第二外延层突出。
19.一种半导体器件，包括：
在衬底上沿第一方向延伸并且具有沟道区的有源结构；
与所述沟道区相交并沿第二方向延伸的栅结构；以及
所述栅结构两侧的源/漏区，
其中每一个所述源/漏区包括：
第一半导体层，所述第一半导体层包括第一浓度的第一杂质；以及
所述第一半导体层与所述沟道区之间的多个第二半导体层，所述多个第二半导体层彼此分离以分别与所述沟道区接触，并且包括第二浓度的第二杂质，所述第二浓度低于所述第一浓度。
20.根据权利要求19所述的半导体器件，其中所述第一杂质和所述第二杂质具有相同的导电类型。
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