KR20200086607A - 반도체 장치 - Google Patents

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KR20200086607A KR1020190068894A KR20190068894A KR20200086607A KR 20200086607 A KR20200086607 A KR 20200086607A KR 1020190068894 A KR1020190068894 A KR 1020190068894A KR 20190068894 A KR20190068894 A KR 20190068894A KR 20200086607 A KR20200086607 A KR 20200086607A
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따라 서로 이격되어 배치되며, 제1 도전형의 제1 불순물들을 포함하는 복수의 제1 에피택셜층들, 및 상기 복수의 제1 에피택셜층들의 사이를 채우고, 제1 도전형의 제2 불순물들을 포함하는 제2 에피택셜층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따라 서로 이격되어 배치되며, 제1 도전형의 제1 불순물들을 포함하는 복수의 제1 에피택셜층들, 및 상기 복수의 제1 에피택셜층들의 사이를 채우고, 제1 도전형의 제2 불순물들을 포함하는 제2 에피택셜층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물, 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은, 상기 제1 방향을 따라 상기 복수의 채널층들의 측면들 상에 배치되며, 각각 제1 도전형의 제1 불순물들을 포함하는 복수의 제1 에피택셜층들, 및 상기 복수의 제1 에피택셜층들의 사이를 채우고, 제1 도전형의 제2 불순물들을 포함하는 제2 에피택셜층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며 채널 영역들을 갖는 활성 구조물, 상기 채널 영역들과 교차하며 제2 방향으로 연장되는 게이트 구조물들, 및 상기 제1 방향을 따라 상기 게이트 구조물들의 양 측에 배치되는 소스/드레인 영역들을 포함하고, 상기 소스/드레인 영역들 각각은, 제1 농도의 제1 불순물들을 포함하는 제1 반도체층, 및 상기 제1 반도체층과 상기 채널 영역들의 사이에서 상기 채널 영역들과 각각 접하도록 서로 분리되어 배치되며, 상기 제1 농도보다 낮은 제2 농도의 제2 불순물들을 포함하는 복수의 제2 반도체층들을 포함할 수 있다.
소스/드레인 영역의 구조를 제어함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치에서 소스/드레인 영역의 불순물들의 농도를 분석한 그래프이다.
도 6a 내지 도 6g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 9 내지 도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 14a 내지 도 14l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 활성 영역(105), 소자분리층(110), 소스/드레인 영역들(150), 게이트 구조물들(160), 콘택 플러그들(180), 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100)는 활성 영역(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 영역(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 트랜지스터들은 NMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자분리층(110)의 상면의 형상은 이에 한정되지는 않는다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
활성 영역(105)은 불순물들을 포함하는 도핑 영역들(105D)을 가질 수 있다. 도핑 영역들(105D)은 소스/드레인 영역들(150)과 접하도록 소스/드레인 영역들(150)이 배치되는 리세스 영역의 외측에 배치될 수 있다. 도핑 영역들(105D)은 소스/드레인 영역들(150)과 동일한 도전형의 불순물들을 소스/드레인 영역들(150)보다 저농도로 포함할 수 있다. 다만, 설명하는 방식에 따라, 도핑 영역들(105D)은 소스/드레인 영역들(150)의 일부로 해석될 수도 있을 것이다. 예를 들어, 도핑 영역들(105D)은, 제1 불순물들, 예를 들어, 비소(As)를 포함할 수 있으며, 비소(As)는 약 1×1015/cm3 내지 2×1015/cm3의 농도로 도핑될 수 있다. 하나의 소스/드레인 영역(150)과 접하는 도핑 영역들(105D)은 일 방향, 예를 들어, x 방향을 따라 서로 이격되어 소스/드레인 영역(150)의 양 측벽 상에 위치할 수 있다. 다만, 실시예들에 따라, 도핑 영역들(105D)은 생략되는 것도 가능하다.
소스/드레인 영역들(150)은 게이트 구조물들(160)의 양측에서, 활성 영역(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 상기 리세스 영역은 게이트 구조물들(160)의 사이에서 x 방향을 따라 연장되며, x 방향을 따른 양단에 위치하는 내측벽들 및 내측벽들 사이의 바닥면을 가질 수 있다. 소스/드레인 영역들(150)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)의 상면은, 도 2에 도시된 것과 같이, 게이트 구조물들(160)의 하면과 유사하거나 하면보다 높은 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(150)과 게이트 구조물들(160)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역들(150)은 상면이 게이트 구조물들(160), 특히 게이트 전극들(165)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수도 있다.
소스/드레인 영역들(150)은 y 방향을 따른 도시되지 않은 단면이 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 또한, 소스/드레인 영역들(150)은 도 2에 도시된 것과 같이 x 방향을 따른 단면이 대체로 평탄한 상면을 가지며, 상기 상면의 하부로 원형의 일부, 타원형의 일부, 또는 이와 유사한 형상의 굴곡진 형상을 가질 수 있다. 다만, 이와 같은 형상은 인접하는 게이트 구조물들(160) 사이의 거리, 활성 영역(105)의 높이 등에 따라 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 순서대로 적층되는 제1 에피택셜층들(152) 및 제2 에피택셜층(154)을 포함할 수 있다. 제2 에피택셜층(154)은 제1 에피택셜층들(152)의 사이를 채우도록 배치될 수 있다. 제1 에피택셜층들(152) 및 제2 에피택셜층(154)은 모두 실리콘(Si)을 포함할 수 있으며, 서로 다른 원소 및/또는 농도의 불순물들을 포함할 수 있다. 다만, 실시예들에서 소스/드레인 영역(150)을 이루는 에피택셜층들의 개수는 다양하게 변경될 수 있다.
제1 에피택셜층(152)은 불순물들을 도핑 영역들(105D)보다 고농도로 포함하는 영역일 수 있다. 상기 불순물들은 도핑 영역들(105D)에 포함된 제1 불순물들이거나, 상기 제1 불순물들과 다른 제2 불순물들일 수 있다. 예를 들어, 제1 에피택셜층(152)은 비소(As) 및/또는 인(P)과 같은 제1 도전형의 불순물들을 포함할 수 있으며, 예를 들어 SiAs층, SiP층, SiPC층, 또는 SiGeP층일 수 있으며, 불순물들의 농도는 약 2×1020/cm3 내지 약 8×1020/cm3의 범위일 수 있다. 상기 제1 도전형은, 예를 들어 n-형일 수 있다. 제1 에피택셜층(152)은 에피택셜 성장된 결정 구조를 갖는 층일 수 있으며, 성장을 위한 시드층을 더 포함할 수 있다.
제1 에피택셜층(152)은 x 방향을 따라 상기 리세스 영역의 양측벽 상에서 도핑 영역들(105D) 상에 배치될 수 있다. 따라서, 제1 에피택셜층(152)은 도핑 영역들(105D)과 유사하게, 인접하는 게이트 구조물들(160)의 사이에서 활성 영역(105)의 연장 방향을 따라 소스/드레인 영역들(150)의 양쪽 내측벽에 서로 이격되어 배치될 수 있다. 제1 에피택셜층(152)의 두께는 약 3 nm 내지 약 5 nm의 범위일 수 있으나, 이에 한정되지는 않는다. 제1 에피택셜층(152)은 도핑 영역들(105D)과 함께, 이와 같이 소스/드레인 영역들(150)의 양쪽 내측벽에 서로 이격되어 배치됨으로써, 제2 에피택셜층(154의 불순물들의 확산에 따른 단채널효과(short channel effect)를 효과적으로 억제할 수 있다. 예를 들어, 제1 에피택셜층(152)의 제1 불순물들은 제2 에피택셜층(154) 내의 제2 불순물들보다 크기가 큰 원소를 포함할 수 있다. 이 경우, 제2 불순물들의 확산을 더욱 효과적으로 방지함으로써, 상술한 단채널효과가 더욱 효과적으로 억제될 수 있다.
제2 에피택셜층(154)은 상기 리세스 영역을 완전히 채우도록 배치될 수 있으며, 불순물들을 제1 에피택셜층(152)보다 고농도로 포함하는 영역일 수 있다. 제2 에피택셜층(154)은 에피택셜 성장된 층일 수 있으며, 이에 따라 제1 에피택셜층(152)과 연속적으로 연결되는 결정구조를 가질 수 있다. 제1 에피택셜층(152) 및 제2 에피택셜층(154)은 모두 에피택셜층으로 형성되므로, 도핑 영역으로 형성되는 경우에 발생할 수 있는 이온 주입 공정에 따른 막질의 손상을 방지할 수 있어, 반도체 장치(100)의 전기적 특성이 향상될 수 있다.
상기 불순물들은 제1 에피택셜층(152)에 포함된 불순물들과 동일하거나 다를 수 있다. 예를 들어, 제1 에피택셜층(152)은 제1 도전형의 제1 불순물들을 제1 농도로 포함하고, 제2 에피택셜층(154)은 동일한 도전형인 제1 도전형의 제2 불순물들을 상기 제1 농도보다 높은 제2 농도로 포함할 수 있다. 예를 들어, 제2 에피택셜층(154)은 인(P)을 포함하는 SiP층일 수 있으며, 불순물들의 농도는 약 3.1×1021/cm3 내지 약 3.9×1021/cm3의 범위일 수 있다. 예시적인 실시예에서, 도핑 영역들(105D)은 비소(As)를 포함하고, 제1 에피택셜층(152)은 SiAs층이고, 제2 에피택셜층(154)은 SiP층일 수 있다. 제2 에피택셜층(154)의 제2 불순물들 중 일부는 인접한 제1 에피택셜층(152) 및 도핑 영역들(105D)으로 확산되어, 제1 에피택셜층(152) 및 도핑 영역들(105D) 내에도 일부 포함될 수 있다. 마찬가지로, 제1 에피택셜층(152)의 제1 불순물들 중 일부는 인접한 제2 에피택셜층(154) 및 도핑 영역들(105D)으로 확산되어, 제2 에피택셜층(154) 및 도핑 영역들(105D) 내에도 일부 포함될 수 있다. 이 경우에도, 제1 에피택셜층(152)은 제1 불순물들의 농도가 최대인 영역을 포함하고, 제2 에피택셜층(154)은 제2 불순물들의 농도가 제1 에피택셜층(152)에서보다 높으며 일정한 영역을 포함할 수 있다.
제2 에피택셜층(154)은 상기 리세스 영역의 바닥면에서 기판(101)의 활성 영역(105)과 접촉하도록 배치될 수 있다. 즉, 제2 에피택셜층(154)은 상기 리세스 영역의 바닥면에서 도핑 영역들(105D) 및 제1 에피택셜층(152)이 제거된 영역 상에 배치될 수 있다. 제2 에피택셜층(154)은 활성 영역(105)의 연장 방향을 따라 서로 이격되어 배치된 제1 에피택셜층들(152)의 상부에 하나의 층으로 배치될 수 있다. 이와 같이, 반도체 장치(100)에서는, 활성 영역(105)의 연장 방향을 따른 소스/드레인 영역들(150)의 중앙 영역에서, 제1 에피택셜층(152)을 제거한 후 제2 에피택셜층(154)을 형성한다. 따라서, 소스/드레인 영역들(150) 내에서 상대적으로 고농도의 불순물 영역인 제2 에피택셜층(154)의 부피가 증가될 수 있어, 반도체 장치(100)의 전기적 특성이 더욱 향상될 수 있다.
게이트 구조물들(160)은 활성 영역(105)의 상부에서 활성 영역(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 즉, "채널 영역"은, 트랜지스터의 결핍(depletion) 영역을 포함하는 영역으로서, 활성 영역(105)에서 게이트 구조물들(160)과 교차하며 게이트 구조물들(160)에 인접한 영역을 지칭할 수 있다. 게이트 구조물(160)은 제1 및 제2 게이트 유전층들(162, 163), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
제1 및 제2 게이트 유전층들(162, 163)은 활성 영역(105)과 게이트 전극들(165)의 사이에 배치될 수 있으며, 제1 게이트 유전층(162)은 게이트 전극들(165)의 하면 상에서 제2 게이트 유전층(163)의 하면 상에 배치되고, 제2 게이트 유전층(163)은 게이트 전극들(165)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 유전층들(162, 163) 중 어느 하나는 생략될 수도 있다. 제1 및 제2 게이트 유전층들(162, 163)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극들(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 분리되어 배치될 수도 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서층들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 플러그(180)는 층간 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1에 도시된 것과 같이 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 다만, 실시예들에 따라, 콘택 플러그(180)는 소스/드레인 영역(150)을 리세스하지 않고, 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도들이다. 도 3a 및 도 3b는 각각 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 3a를 참조하면, 반도체 장치(100a)에서, 소스/드레인 영역(150a)은 제2 에피택셜층(154)이 하부로 보다 깊게 리세스된 형태를 가질 수 있다. 제2 에피택셜층(154)은, 제1 에피택셜층들(152)이 형성되기 이전의 리세스 영역의 하단으로부터 제1 길이(L1)로 더 깊게 리세스된 영역 상에 배치될 수 있다. 따라서, 제2 에피택셜층(154)은 도핑 영역들(105D)의 하면으로부터 하부로 더욱 돌출된 형태를 가질 수 있다. 예시적인 실시예들에서 제1 길이(L1)는 다양하게 변경될 수 있을 것이다.
도 3b를 참조하면, 반도체 장치(100b)에서, 소스/드레인 영역(150b)은 제2 에피택셜층(154)이 하부로 보다 얕게 리세스된 형태를 가질 수 있다. 이 경우, 소스/드레인 영역(150b)의 하부에서 도핑 영역(105D)은 양측으로 분리되지 않고 하나의 영역을 이룰 수 있다. 즉, 소스/드레인 영역(150b)의 하부에서 도핑 영역(105D)은 제2 에피택셜층(154)에 의해 분할되지 않을 수 있다. 또한, 제1 에피택셜층(152)이 제거된 소스/드레인 영역(150b)의 하단과 접촉하는 활성 영역(105)에는 제1 에피택셜층(152)으로부터 확산된 불순물들이 잔존할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 4에서는 도 1의 절단선 I-I'를 따른 단면에 대응하는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100c)에서, 소스/드레인 영역(150c)은 각각 하나의 층으로 이루어진 제1 및 제2 에피택셜층들(152c, 154)을 포함할 수 있다. 도 2의 반도체 장치(100a)에서와 달리, 도핑 영역(105D) 및 제1 에피택셜층(152c)이 각각 제2 에피택셜층(154)의 하부에서 하나의 층으로 배치될 수 있다. 다만, 제1 에피택셜층(152c)은 소스/드레인 영역(150c)이 배치되는 리세스 영역의 x 방향을 따른 측벽 상에서와 바닥면 상에서의 두께가 서로 다를 수 있다. 제1 에피택셜층(152c)은 상기 리세스 영역의 측벽 상에서는 제1 두께(T1)를 갖고, 상기 리세스 영역의 바닥면 상에서는 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 예를 들어, 제2 두께(T2)는 제1 두께(T1)의 두 배 이상일 수 있다. 이러한 구조는 상기 리세스 영역을 통해 노출되는 활성 영역(105)의 결정면의 종류를 조절함으로써 제어될 수 있으며, 상기 결정면의 종류는 밀러 지수(Miller index)로 표현되는 결정면을 의미한다.
도 5는 예시적인 실시예들에 따른 반도체 장치에서 소스/드레인 영역의 불순물들의 농도를 분석한 그래프이다.
도 5를 참조하면, 도 4와 같은 반도체 장치(100c)의 소스/드레인 영역(150)을 상면으로부터 깊이 방향, 즉, z 방향으로 분석한 불순물들의 농도가 도시된다. 분석은 SIMS(Secondary-ion mass spectrometry)를 이용하여 수행되었으며, 제1 에피택셜층(152c)은 약 6.5×1020/cm3의 비소(As)를 포함하는 SiAs층이고, 제2 에피택셜층(154)은 약 3.8×1021/cm3의 인(P)을 포함하는 SiP층인 경우의 분석 결과가 도시된다. 인(P)의 제1 농도 및 비소(As)의 제2 농도는 각각 우측 및 좌측의 서로 다른 세로축을 참조하며, 각각의 세로축은 서로 독립적이다.
도시된 것과 같이, 표면에 인접한 영역에서 인(P)의 농도가 일정한 구간(L2)이 제2 에피택셜층(154)의 영역에 해당하고, 하부에서 비소(As)의 농도가 최대값을 갖는 영역을 포함하는 구간(L1)이 제1 에피택셜층(152c)의 영역에 해당하는 것으로 해석할 수 있다. 따라서, 반도체 장치(100c)의 제조 공정에 따라, 불순물들이 일부 주변으로 확산되더라도, 도시된 것과 같이 제1 및 제2 에피택셜층들(152c, 154) 각각의 영역이 식별될 수 있음을 알 수 있다.
도 6a 내지 도 6g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 6a 내지 도 6g에서는 도 1 및 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2에 대응되는 단면들을 도시한다.
도 6a를 참조하면, 기판(101)을 패터닝하여 활성 영역(105)을 정의하고 소자분리층(110)을 형성한 후, 희생 게이트 구조물들(170)을 형성할 수 있다.
먼저, 마스크층을 이용하여 기판(101)을 이방성 식각하여 트렌치들을 형성함으로써 활성 영역(105)을 형성할 수 있다. 트렌치 영역들은 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 영역(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다. 소자분리층(110)은 상기 트렌치 영역들을 절연성 물질로 매립한 후 활성 영역(105)의 상면을 따라 평탄화함으로써 형성될 수 있다.
다음으로, 활성 영역(105) 상에 활성 영역(105)과 교차하여 y 방향으로 연장되는 라인 형태를 갖도록 희생 게이트 구조물들(170)을 형성할 수 있다. 희생 게이트 구조물들(170)은 후속 공정을 통해 도 2와 같이 제1 및 제3 게이트 유전층들(162, 163) 및 게이트 전극(165)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(170)은 제1 및 제2 희생 게이트층들(172, 175) 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다.
제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 다만, 희생 게이트 구조물(170)의 구조는 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 희생 게이트 구조물(170)의 양 측벽 상에 게이트 스페이서층들(164)을 형성하고, 희생 게이트 구조물들(170)의 사이에서 노출된 활성 영역(105)을 리세스하여 리세스 영역(RC)을 형성할 수 있다.
먼저, 게이트 스페이서층들(164)은 희생 게이트 구조물(170)의 측면 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
다음으로, 활성 영역(105)을 상면으로부터 소정 깊이로 리세스하여 리세스 영역(RC)을 형성할 수 있다. 상기 리세스 공정은 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 이에 의해 본 단계에서 활성 영역(105)은 희생 게이트 구조물들(170)의 하부에서보다 희생 게이트 구조물들(170)의 외측에서 낮은 높이를 가질 수 있다. 실시예들에 따라, 리세스 영역(RC)은 게이트 스페이서층들(164)의 하부 또는 희생 게이트 구조물들(170)의 하부로 연장되는 형태를 가질 수 있다. 선택적으로, 상기 리세스 공정 후, 별도의 공정을 통해 리세스된 활성 영역(105)의 표면을 큐어링(curing)하는 공정이 수행될 수도 있다.
도 6c를 참조하면, 활성 영역(105)에 불순물을 주입하여 소스/드레인 영역(150)의 도핑 영역(105D)을 형성한 후, 소스/드레인 영역(150)의 제1 에피택셜층(152)을 형성할 수 있다.
먼저, 도핑 영역(105D)은 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여 활성 영역(105)에 불순물들을 주입함으로써 형성될 수 있다. 상기 불순물들은 예를 들어, 비소(As)일 수 있다. 도핑 영역(105D)은 리세스 영역(RC)의 하면 및 측면 전체를 따라, 노출된 활성 영역(105)의 상부 표면에 형성될 수 있다.
다음으로, 제1 에피택셜층(152)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 활성 영역(105)으로부터 성장시켜 형성할 수 있다. 제1 에피택셜층(152)은 인-시추(in-situ) 도핑에 의해 제1 불순물들을 포함할 수 있다. 제1 에피택셜층(152)은 SiAs층, SiP층, SiPC층, SiC층, 또는 SiGeP층층일 수 있다. 제1 에피택셜층(152) 내의 비소(As) 및/또는 인(P)의 농도는 도핑 영역(105D) 내의 비소(As)의 농도보다 높을 수 있다. 제1 에피택셜층(152)은 도핑 영역(105D) 상에서 리세스 영역(RC)의 하면 및 측면 전체를 따라 형성될 수 있다. 제1 에피택셜층(152)은 리세스 영역(RC)을 통해 노출된 활성 영역(105)의 결정면에 따라서, 리세스 영역(RC)의 측면에서보다 바닥면에서 상대적으로 두껍게 형성되거나, 또는 측면 및 바닥면에서 실질적으로 균일한 두께로 성장될 수 있다.
도 6d를 참조하면, 리세스 영역(RC)의 x 방향을 따른 중앙 영역에서 도핑 영역(105D)의 일부 및 제1 에피택셜층(152)의 일부를 제거할 수 있다.
도핑 영역(105D) 및 제1 에피택셜층(152)의 제거 공정은 별도의 마스크층을 이용하거나, 마스크층이 없이 수행될 수 있다. 상기 제거 공정은, 예를 들어, 건식 식각 공정을 이용할 수 있다. 이에 의해, 리세스 영역(RC)의 바닥면에서 도핑 영역(105D) 및 제1 에피택셜층(152)이 제거되어 기판(101)의 활성 영역(105)이 노출될 수 있다. 이에 의해, 도핑 영역(105D) 및 제1 에피택셜층(152)은 리세스 영역(RC)의 내측벽 상에 각각 양측으로 분리되어 배치될 수 있다.
도 3a 및 도 3b의 실시예의 경우, 상기 제거 공정 중에, 노출된 활성 영역(105)이 소정 깊이로 더 리세스되거나 적게 리세스되어 형성될 수 있다. 도 4의 실시예의 경우, 본 단계가 생략되어 제조될 수 있다.
도 6e를 참조하면, 리세스 영역(RC)을 채우는 소스/드레인 영역(150)의 제2 에피택셜층(154)을 형성할 수 있다.
제2 에피택셜층(154)은 SEG 공정을 이용하여 제1 에피택셜층(152)으로부터 성장시켜 형성될 수 있다. 제2 에피택셜층(154)은 인-시추 도핑에 의해 제2 불순물들을 포함한 형태로 형성될 수 있다. 예를 들어, 제2 에피택셜층(154)은 SiP층일 수 있다. 이 경우, 제2 에피택셜층(154) 내의 인(P)의 농도는 제1 에피택셜층(152) 내의 비소(As) 또는 인(P)의 농도보다 높을 수 있다. 이에 의해, 소스/드레인 영역(150)이 최종적으로 형성될 수 있다.
제2 에피택셜층(154)은 제1 에피택셜층(152) 상에서 리세스 영역(RC)의 바닥면 및 측면 전체를 따라 형성될 수 있다. 따라서, 제2 에피택셜층(154)은 소스/드레인 영역(150)의 중앙 영역에서 활성 영역(105)과 접촉될 수 있다. 또한, 제2 에피택셜층(154)은 소스/드레인 영역(150)의 중앙 영역에서 도핑 영역(105D) 및 제1 에피택셜층(152)이 일부 제거된 후 형성되므로, 부피가 확보될 수 있다.
도 6f를 참조하면, 소스/드레인 영역들(150) 상에 층간 절연층(190)을 형성하고, 희생 게이트 구조물(170)을 제거할 수 있다.
먼저, 층간 절연층(190)은 소스/드레인 영역들(150), 희생 게이트 구조물(170), 및 게이트 스페이서층들(164)을 덮도록 절연 물질을 증착한 후, 제2 희생 게이트층(175) 또는 마스크 패턴층(176)의 상면이 노출되도록 평탄화 공정을 수행함으로써 형성될 수 있다. 실시예들에 따라, 상기 평탄화 공정에서, 제마스크 패턴층(176)이 제거될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
다음으로, 제1 및 제2 희생 게이트층들(172, 175)을 포함하는 잔존하는 희생 게이트 구조물(170)이 하부의 활성 영역(105) 및 소자분리층(110)에 대하여 선택적으로 제거되어, 개구부들(OR)이 형성될 수 있다. 희생 게이트 구조물(170)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 6g를 참조하면, 개구부들(OR) 내에 제1 및 제2 게이트 유전층들(162, 163), 게이트 전극(165), 및 게이트 캡핑층(166)을 형성하여 최종적으로 게이트 구조물(160)을 형성할 수 있다.
제1 및 제2 게이트 유전층들(162, 163)은 개구부들의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1 및 제2 게이트 유전층들(162, 163)은 각각 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 게이트 전극(165)은 제1 및 제2 게이트 유전층들(162, 163)의 내측 공간을 채우도록 형성될 수 있다. 게이트 전극(165)은 금속 또는 반도체 물질을 포함할 수 있다.
제1 및 제2 게이트 유전층들(162, 163) 및 게이트 전극(165)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용하여 층간 절연층(190) 상에 잔존하는 물질을 제거할 수 있다.
다음으로, 도 2를 함께 참조하면, 콘택 플러그(180)를 형성할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 상기 콘택 홀은, 포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 게이트 구조물(160)의 양 측에서 층간 절연층(190)을 제거함으로써 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150)의 상면을 따른 굴곡을 가질 수도 있다. 층간 절연층(190)의 제거 시, 소스/드레인 영역들(150)의 상부가 일부 리세스될 수 있다. 실시예들에서, 콘택 플러그(180)의 형상 및 배치는 다양하게 변경될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 8은 각각 도 7의 반도체 장치를 절단선 Ⅲ-Ⅲ' 및 IV-IV'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 7 및 도 8에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 7 및 도 8을 참조하면, 반도체 장치(100d)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150d), 활성 영역(105)과 교차하여 연장되는 게이트 구조물들(160a), 및 소스/드레인 영역들(150d)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100d)는, 소자분리층들(110), 내부 스페이서층들(130), 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160a)은 게이트 유전층(162), 게이트 전극(165), 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이 및 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이에 배치될 수 있다. 이에 따라, 반도체 장치(100d)는 채널 구조물들(140), 소스/드레인 영역들(150d), 및 게이트 구조물들(160a)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 예를 들어 NMOS 트랜지스터들일 수 있다. 이하에서, 도 1 및 도 2과 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150d)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 영역(105)이 게이트 전극(165)과 접하는 영역에 채널층이 더 위치할 수도 있다.
소스/드레인 영역들(150d)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150d)은 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 상에 배치되는 제1 에피택셜층들(152d) 및 제1 에피택셜층들(152d)의 사이를 채우는 제2 에피택셜층(154d)을 포함할 수 있다. 제1 에피택셜층들(152d) 및 제2 에피택셜층(154d)은 모두 실리콘(Si)을 포함하는 반도체층일 수 있으며, 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다.
제1 에피택셜층(152d)은 불순물들을 활성 영역(105)보다 고농도로 포함하는 영역일 수 있다. 예를 들어, 제1 에피택셜층(152d)은 비소(As) 및/또는 인(P)을 포함할 수 있으며, SiAs층, SiP층, SiPC층, SiC층, SiPAs층, 또는 SiGeP층일 수 있다. 제1 에피택셜층들(152d)은 제1 내지 제3 채널층들(141, 142, 143)로부터 에피택셜 성장된 층일 수 있으며, x 방향을 따라 채널 구조물(140)의 양 측면 상에 배치될 수 있다. 제1 에피택셜층(152d)은 소스/드레인 영역들(150d)의 바닥면 상에는 배치되지 않을 수 있다. 제1 에피택셜층(152d)의 두께는 약 4 nm 내지 약 8 nm의 범위일 수 있으나, 이에 한정되지는 않는다. 제1 에피택셜층(152d)은 이와 같이 채널 구조물(140)의 양 측면에 배치됨으로써, 제2 에피택셜층(154d) 내의 불순물들의 확산에 따라 발생하는 단채널효과를 효과적으로 억제할 수 있다.
제1 에피택셜층들(152d)은 z 방향을 따라 수직하게 배치되는 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 서로 분리되어 배치될 수 있다. 또한, 제1 에피택셜층들(152d)은 내부 스페이서층들(130)과 제1 내지 제3 채널층들(141, 142, 143)이 이루는 측면으로부터 제2 에피택셜층(154d)을 향하여 돌출되도록 배치될 수 있다. 제1 에피택셜층들(152d)은 평면 상에서 내부 스페이서층들(130)과 중첩되지 않도록 배치될 수 있다.
제2 에피택셜층(154d)은 인접하는 채널 구조물들(140)의 사이 영역을 완전히 채우도록 배치될 수 있으며, 제1 에피택셜층(152d)이 채널 구조물(140)과 접하지 않는 면을 둘러싸고, 내부 스페이서층들(130)의 측면도 덮도록 배치될 수 있다. 제2 에피택셜층(154d)은 상하로 이격되어 배치되는 제1 에피택셜층들(152d)의 사이를 채우도록 배치될 수 있다. 따라서, 제2 에피택셜층(154d)은 평면 상에서 적어도 일부가 제1 에피택셜층들(152d)과 중첩될 수 있다.
제2 에피택셜층(154d)은 불순물들을 제1 에피택셜층(152d)보다 고농도로 포함하는 영역일 수 있다. 제2 에피택셜층(154d)은 제1 에피택셜층(152d)으로부터 에피택셜 성장된 층일 수 있다. 상기 불순물들은 제1 에피택셜층(152d)에 포함된 불순물들과 동일하거나 다를 수 있다. 예를 들어, 제2 에피택셜층(154d)은 인(P)을 포함하는 SiP층일 수 있다. 예시적인 실시예에서, 제1 에피택셜층(152d)은 SiAs 에피택셜층이고, 제2 에피택셜층(154d)은 SiP 에피택셜층일 수 있다.
제2 에피택셜층(154d)의 불순물들 중 일부는 인접한 제1 에피택셜층(152d)으로 확산되어, 제1 에피택셜층(152d) 내에도 제2 에피택셜층(154d)에서보다 저농도로 일부 포함될 수 있다. 또한, 제1 에피택셜층(152d)의 불순물들 중 일부는 인접한 제2 에피택셜층(154d)으로 확산되어, 제2 에피택셜층(154d) 내에도 저농도로 일부 포함될 수 있다. 제1 에피택셜층(152d) 및 제2 에피택셜층(154d)은 모두 에피택셜층으로 형성되므로, 도핑 영역으로 형성되는 경우에 발생할 수 있는 이온 주입 공정에 따른 막질의 손상을 방지할 수 있어, 반도체 장치(100d)의 전기적 특성이 향상될 수 있다.
또한, 반도체 장치(100d)에서는 인접하는 게이트 구조물들(160a) 및 채널 구조물(140)의 사이에서 활성 영역(105)의 연장 방향을 따라 소스/드레인 영역들(150d)의 중앙 영역에서 제1 에피택셜층(152d)을 일부 제거한 후 제2 에피택셜층(154d)을 형성한다. 따라서, 소스/드레인 영역들(150d) 내에서 상대적으로 고농도의 불순물들을 포함하는 제2 에피택셜층(154d)의 부피가 증가될 수 있으며, 저농도의 불순물들을 포함하는 제1 에피택셜층(152d)이 채널 구조물(140)의 측면 상에만 상대적으로 작은 부피로 배치될 수 있어, 반도체 장치(100d)의 전기적 특성이 더욱 향상될 수 있다. 또한, 최하부의 제1 채널층(141)의 측면에 인접한 상기 중앙 영역에 제1 에피택셜층(152d)이 잔존하지 않으므로, 제1 채널층(141)의 전기적인 기능이 확보될 수 있다.
실시예들에 따라, 소스/드레인 영역들(150d)도 제1 에피택셜층(152d)의 내측의 제1 내지 제3 채널층들(141, 142, 143)에, 도 1 및 도 2를 참조하여 상술하나 반도체 장치(100)의 도핑 영역(105D)과 같은 적어도 하나의 도핑 영역을 더 포함할 수 있다.
게이트 구조물(160a)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160a)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160a)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극(165)의 측면들 상의 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100d)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150d)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다
콘택 플러그(180)는 층간 절연층(190)을 관통하여 상부로부터 수직하게 하부로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제3 채널층(143)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제2 채널층(142)의 상면까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150d)을 리세스하지 않고, 소스/드레인 영역(150d)의 상면을 따라 접촉되도록 배치될 수도 있다.
도 9 내지 도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 9 내지 도 11에서는 도 7의 절단선 Ⅲ-Ⅲ' 및 IV-IV'를 따른 단면들에 대응하는 영역들을 도시한다.
도 9를 참조하면, 반도체 장치(100e)에서 소스/드레인 영역(150e)은, 제1 측면 에피택셜층들(152e1) 및 제2 에피택셜층(154e) 외에, 소스/드레인 영역(150e)의 하단에 위치하는 제1 하부 에피택셜층(152e2)을 더 포함할 수 있다.
제1 하부 에피택셜층(152e2)은 제1 측면 에피택셜층들(152e1)과 함께 형성되어 동일한 물질로 이루어질 수 있으며, 예를 들어, SiAs, SiP, SiPC, SiC, SiGeAs, 및 SiGeP 중 적어도 하나를 포함할 수 있다. 활성 영역(105)의 결정면에 따라, 제1 하부 에피택셜층(152e2)은 제1 측면 에피택셜층들(152e1)보다 두꺼운 두께를 가질 수 있다. 또한, 제1 하부 에피택셜층(152e2)은 상부의 폭이 하부의 폭보다 좁으며 상부로 볼록한 형상을 가질 수 있다. 소스/드레인 영역(150e)의 하면의 형상은 실시예들에 따라 아래로 볼록한 형상 등을 가질 수 있으며, 이에 따라, 제1 하부 에피택셜층(152e2)의 형상도 실시예들에서 다양하게 변경될 수 있다.
도 10을 참조하면, 반도체 장치(100f)에서 소스/드레인 영역(150f)은, 제1 에피택셜층들(152f)이 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 측면 상뿐아니라, 내부 스페이서층들(130)의 측면 상으로 연장된 형태를 가질 수 있다. 제1 에피택셜층들(152f)은 소스/드레인 영역(150f)의 하부로 연장되어, 하단에서 활성 영역(105)과 접촉할 수 있다. 다만, 제1 에피택셜층들(152f)은 소스/드레인 영역(150e)의 하단부에서 중앙 영역에는 잔존하지 않을 수 있다. 제1 에피택셜층(152f)은 소스/드레인 영역(150f)의 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 상대적으로 두껍게 형성될 수 있으며, 이에 의한 굴곡들을 가질 수 있다.
도 11을 참조하면, 반도체 장치(100g)에서 소스/드레인 영역(150g)은, 제1 에피택셜층(152g)이 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 측면 및 내부 스페이서층들(130)의 측면을 따라 연장되고, 하단에서 소스/드레인 영역(150g)의 하면을 이루는 형태를 가질 수 있다. 이에 따라, 제1 에피택셜층(152g)은 x 방향을 따라 제2 에피택셜층(154g)의 하면 및 측면을 완전히 둘러싸는 형태를 가질 수 있다. 따라서, 제2 에피택셜층(154g)은 활성 영역(105)과 직접 접촉하지 않을 수 있다. 제1 에피택셜층(152g)은 상단에서는 게이트 스페이서층들(164)과 접촉할 수 있으나, 이에 한정되지는 않는다.
예시적인 실시예들에서, 제1 에피택셜층(152g)의 두께는 균일하지 않을 수 있다. 제1 에피택셜층(152g)은 제1 내지 제3 채널층들(141, 142, 143)의 측벽 상에서는 제3 두께(T3)를 갖고, 하부에서는 제3 두께(T3)보다 큰 제4 두께(T4)를 가질 수 있다. 일 실시예에서, 제4 두께(T4)는 제3 두께(T3)의 두 배 이상일 수 있다. 이러한 구조는 소스/드레인 영역(150g) 하부의 활성 영역(105)의 결정면에 따라 제어될 수 있다. 또한, 제1 에피택셜층(152g)은 소스/드레인 영역(150g)의 x 방향을 따른 양 측에서도, 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 상대적으로 두껍게 형성될 수 있으며, 이에 의한 굴곡들을 가질 수 있다. 또한, 소스/드레인 영역(150g)의 하면의 형상은 실시예들에 따라 아래로 볼록한 정도가 변경될 수 있으며, 이에 따라, 소스/드레인 영역(150g)의 하면 상에서 제1 에피택셜층(152g)의 형상도 함께 변경될 수 있다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 12a 및 도 12b에서는 도 7의 절단선 III-III' 및 IV-IV'를 따른 단면들에 대응하는 영역들을 도시한다.
도 12a를 참조하면, 반도체 장치(100h)는 도 8을 참조하여 상술한 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 게이트 전극(165)은 x 방향을 따라 확장되어 배치될 수 있다. 따라서, x 방향을 따른 게이트 전극(165)의 양 측면은 채널 구조물(140)의 양 측면과 상하로 나란하게 위치할 수 있다.
도 12b를 참조하면, 반도체 장치(100i)는 도 8을 참조하여 상술한 실시예에서와 달리, 채널 구조물들(140) 및 내부 스페이서층들(130)의 x 방향을 따른 양 측면들이 게이트 구조물들(160a)의 하부에 위치할 수 있다. 즉, 채널 구조물(140)은 게이트 구조물(160a)보다 상대적으로 좁은 폭을 가질 수 있다.
도 12b에서, 채널 구조물들(140) 및 내부 스페이서층들(130)의 x 방향을 따른 양 측면들은 게이트 스페이서층들(164)의 하부에 위치하는 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에 따라 상기 측면들은 게이트 전극(165)의 하부에 위치할 수도 있을 것이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 13에서는 도 7의 절단선 IV-IV'를 따른 단면에 대응하는 영역을 도시한다.
도 13을 참조하면, 반도체 장치(100j)는 활성 영역(105a) 및 채널 구조물(140a)의 폭이 도 8의 실시예에서와 상이할 수 있다. 활성 영역(105a) 및 채널 구조물(140a)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널 구조물(140a)의 복수의 채널층들(141a, 142a, 143a)이 각각 y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 예를 들어, 도 8의 실시예에서, 복수의 채널층들(141, 142, 143)은 y 방향을 따라 약 20 nm 내지 50 nm의 폭을 갖고, 본 실시예의 복수의 채널층들(141a, 142a, 143a)은 y 방향을 따라 약 3 nm 내지 12 nm의 폭을 가질 수 있다. 이와 같이, 실시예들에서, 활성 영역(105a) 및 채널 구조물(140a)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 14a 내지 도 14l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 14a 내지 도 14l에서는 도 7 및 도 8의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 8에 대응되는 단면들을 도시한다.
도 14a를 참조하면, 기판(101) 상에 희생층들(120) 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 7과 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 채널층들(141, 142, 143) 각각은 약 1 ÅA 내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 14b를 참조하면, 희생층들(120) 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 14c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 8과 같이, 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 희생 게이트 구조물들(170) 및 상기 활성구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 14d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이루게 된다. 도 12d의 실시예에서와 같이, 희생 게이트 구조물들(170)의 하부에서, 희생층들(120) 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)의 하부에 위치할 수도 있다.
도 14e를 참조하면, 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 14f를 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 14g를 참조하면, 희생 게이트 구조물들(170)의 양 측에서, 리세스 영역(RC)에 소스/드레인 영역들(150d)을 형성하기 위한 시드층(152S)을 형성할 수 있다.
시드층(152S)은 SEG 공정에 의해 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에 형성될 수 있으며, 리세스 영역(RC)의 바닥면에서 활성 영역(105) 상에도 형성될 수 있다. 시드층(152S)은 후속 공정에서 형성되는 제1 및 제2 에피택셜층들(152d, 154d)보다 낮은 농도의 불순물들을 포함하거나 불순물을 포함하지 않을 수 있다. 예를 들어, 시드층(152S)에 의해 제1 에피택셜층들(152d)의 성장이 촉진되거나, 격자 불일치(lattice mismatch)가 감소될 수 있다. 다만, 시드층(152S)의 형성은 실시예들에 따라 생략될 수도 있다.
도 14h를 참조하면, 리세스 영역(RC)에 소스/드레인 영역들(150d)의 제1 에피택셜층(152d)을 형성할 수 있다.
제1 에피택셜층(152d)은 시드층(152S)으로부터 에피택셜 성장에 의해 형성될 수 있으며, 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 제1 에피택셜층(152d)은 예를 들어, SiAs층, SiP층, SiPC층, SiC층, 또는 SiGeP층일 수 있다. 제1 에피택셜층(152d)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 및 리세스 영역(RC)의 바닥면에서 활성 영역(105) 상에 형성될 수 있다. 제1 에피택셜층(152d)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에서 외측으로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 제1 에피택셜층(152d)은 리세스 영역(RC)의 바닥면에서 활성 영역(105)의 표면 상에 위로 볼록한 면을 갖도록 형성될 수 있으나 이에 한정되지는 않는다. 도 10 및 도 11의 실시예들의 경우, 본 단계에서 제1 에피택셜층(152d)의 성장 속도 및 두께가 제어됨으로써 제조될 수 있다.
도 14i를 참조하면, 희생 게이트 구조물들(170)의 사이에서, 활성 영역(105) 상의 제1 에피택셜층(152d)을 제거할 수 있다.
제1 에피택셜층(152d)의 제거 공정은 별도의 마스크층을 이용하거나, 별도의 마스크층이 없이 희생 게이트 구조물들(170)을 마스크로 이용하여 수행될 수 있다. 상기 제거 공정은, 예를 들어, 건식 식각 공정을 이용할 수 있다. 이에 의해, 리세스 영역(RC)의 바닥면에서 제1 에피택셜층(152d)이 제거되어 기판(101)의 활성 영역(105)이 노출될 수 있다. 이에 의해, 제1 에피택셜층(152d)은 제1 내지 제3 채널층들(141, 142, 143)의 측면 상에만 배치될 수 있다. 도 9 및 도 11의 실시예들의 경우, 본 단계가 생략되어 제조될 수 있다.
도 14j를 참조하면, 리세스 영역(RC)을 채우도록 소스/드레인 영역(150d)의 제2 에피택셜층(154d)을 형성할 수 있다.
제2 에피택셜층(154d)은 SEG 공정을 이용하여 제1 에피택셜층들(152d) 및 활성 영역(105)으로부터 성장될 수 있으며, 인-시추 도핑된 반도체층, 예를 들어, SiP층일 수 있다. 제2 에피택셜층(154d) 내의 인(P)의 농도는 제1 에피택셜층들(152d) 내의 비소(As) 또는 인(P)의 농도보다 높을 수 있다. 이에 의해, 소스/드레인 영역(150d)이 최종적으로 형성될 수 있다.
제2 에피택셜층(154d)은 제1 에피택셜층(152d)과 함께 타원형과 유사한 형상을 이루고, 상면은 상대적으로 평탄한 면을 가질 수 있다. 제2 에피택셜층(154d)은 z 방향을 따라 상하로 배치되는 제1 에피택셜층들(152d)의 사이를 채우고, x 방향을 따라 리세스 영역(RC)의 양 측면에 위치하는 제1 에피택셜층들(152d)의 사이를 채우도록 형성될 수 있다. 제2 에피택셜층(154d)은 소스/드레인 영역(150d)의 중앙 영역에서 활성 영역(105)과 접촉될 수 있다. 제2 에피택셜층(154d)은 소스/드레인 영역(150d)의 중앙 영역에서 제1 에피택셜층(152d)이 제거된 후 형성되므로, 최하부의 제1 채널층(141)의 채널 영역으로서의 기능이 확보될 수 있으며, 제2 에피택셜층(154d)의 부피가 상대적으로 증가되어 반도체 장치의 전기적 특성이 향상될 수 있다.
소스/드레인 영역(150d)에서, 제1 및 제2 에피택셜층들(152d, 154d)은 모두 에피택셜 성장되어 형성될 수 있다. 따라서, 최종적으로 형성된 소스/드레인 영역(150d)에서, 제1 에피택셜층들(152d)과 제2 에피택셜층(154d)의 경계는 현미경 사진 상으로 식별되지 않을 수 있다. 다만, 이 경우에도 제1 에피택셜층들(152d) 및 제2 에피택셜층(154d)은 물질의 조성이 상이하므로 TEM-EDX(Transmission Electron Microscopy Energy-Dispersive X-ray spectroscopy) 등의 분석을 통해 실질적으로 구분될 수 있다.
도 14k를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150d)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 게이트 스페이서층들(164), 층간 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150d)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 14l을 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160a)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160a)이 형성될 수 있다.
다음으로, 도 8을 함께 참조하면, 콘택 플러그(180)를 형성할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150d) 내로 리세스되거나 소스/드레인 영역들(150d)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그(180)의 형상 및 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
141, 142, 143: 채널층 150: 소스/드레인 영역
152: 제1 에피택셜층 154: 제2 에피택셜층
160: 게이트 구조물 162, 163: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
166: 게이트 캡핑층 170: 희생 게이트 구조물
180: 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따라 서로 이격되어 배치되며, 제1 도전형의 제1 불순물들을 포함하는 복수의 제1 에피택셜층들; 및
    상기 복수의 제1 에피택셜층들의 사이를 채우고, 제1 도전형의 제2 불순물들을 포함하는 제2 에피택셜층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 에피택셜층들 각각은 상기 제1 불순물들을 제1 농도로 포함하고, 상기 제2 에피택셜층은 상기 제2 불순물들을 상기 제1 농도보다 높은 제2 농도로 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 불순물들은 비소(As)를 포함하고, 상기 제2 불순물들은 인(P)을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 활성 영역은, 상기 복수의 제1 에피택셜층들과 접하며 상기 제1 불순물들을 포함하는 도핑 영역들을 갖고, 상기 도핑 영역들은 상기 제1 방향을 따라 서로 이격되어 배치되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 복수의 제1 에피택셜층들 각각은 상기 제1 불순물들을 제1 농도로 포함하고, 상기 도핑 영역은 상기 제1 불순물들을 상기 제1 농도보다 낮은 제3 농도로 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 복수의 제1 에피택셜층들은 상기 제2 불순물들을 더 포함하고,
    상기 제2 에피택셜층은 상기 제1 불순물들을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 불순물들의 농도는 상기 복수의 제1 에피택셜층들 내에서 최대 값을 갖는 반도체 장치.
  8. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따라 상기 복수의 채널층들의 측면들 상에 배치되며, 각각 제1 도전형의 제1 불순물들을 포함하는 복수의 제1 에피택셜층들; 및
    상기 복수의 제1 에피택셜층들의 사이를 채우고, 제1 도전형의 제2 불순물들을 포함하는 제2 에피택셜층을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 복수의 제1 에피택셜층들은, 상하로 배치된 상기 복수의 채널층들 사이에서 서로 분리되어 배치되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 복수의 채널층들을 따라 상하로 분리되어 배치되는 상기 복수의 제1 에피택셜층들의 사이에는, 상기 제2 에피택셜층이 배치되는 반도체 장치.
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