KR20230126035A - 반도체 장치 - Google Patents

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KR20230126035A
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정수진
김겸
김다혜
장인규
전경빈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 복수의 채널층들과 접촉하도록 배치되며, 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함하는 소스/드레인 영역; 및 상기 활성 영역과 접촉하며 상기 소스/드레인 영역의 아래에 배치되는 하부 구조물을 포함할 수 있다. 상기 하부 구조물은, 상기 활성 영역 상에 배치되며, 절연 물질을 포함하는 제1 층; 상기 제1 층 상에 배치되며, 제2 반도체 물질을 포함하는 제2 층; 및 상기 제1 층과 상기 제2 층에 의해 정의되는 에어 갭을 포함할 수 있다. 상기 제2 층의 상기 제2 반도체 물질은,도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 복수의 채널층들과 접촉하도록 배치되며, 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함하는 소스/드레인 영역; 및 상기 활성 영역과 접촉하며 상기 소스/드레인 영역의 아래에 배치되는 하부 구조물을 포함할 수 있다. 상기 하부 구조물은, 상기 활성 영역 상에 배치되며, 절연 물질을 포함하는 제1 층; 상기 제1 층 상에 배치되며, 제2 반도체 물질을 포함하는 제2 층; 및 상기 제1 층과 상기 제2 층에 의해 정의되는 에어 갭을 포함할 수 있다. 상기 제2 층의 상기 제2 반도체 물질은, 도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 적어도 일 측에서 상기 복수의 채널층들과 접촉하도록 배치되는 소스/드레인 영역; 및 상기 활성 영역과 접촉하며 상기 소스/드레인 영역의 아래에 배치되고, 상기 활성 영역으로부터 순차적으로 배치되는 제1 층, 에어 갭 및 제2 층을 포함하는 하부 구조물을 포함할 수 있다. 상기 하부 구조물의 상기 제2 층은, 상기 소스/드레인 영역과 접촉하는 상면, 상기 활성 영역과 접촉하는 부분을 적어도 포함하는 측면, 및 상기 제1 층과 접촉하며, 상기 에어 갭을 캡핑하는 하면을 포함할 수 있다. 상기 소스/드레인 영역은 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함하고, 상기 제2 층은,도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되며 채널 영역 및 리세스 영역을 포함하는 활성 구조물; 상기 리세스 영역 내에 배치되는 하부 구조물; 상기 하부 구조물 상에 배치되고, 제1 도전형의 제1 불순물로 도핑된 소스/드레인 영역; 및 상기 제1 방향을 따른 상기 소스/드레인 영역의 양 측에 배치되고, 상기 채널 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물들을 포함할 수 있다. 상기 하부 구조물은, 상기 활성 구조물과 접촉하며, 절연 물질을 포함하는 제1 층; 상기 제1 층 상에 배치되고, 반도체 물질을 포함하는 제2 층; 및 상기 제1 층과 상기 제2 층 사이에 개재되는 에어 갭을 포함할 수 있다. 상기 제2 층의 상기 반도체 물질은, 도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
소스/드레인 영역 아래에 누설 전류를 저감하기 위한 하부 구조물을 배치함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이도, 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8a 내지 도 8j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
설명의 편의를 위하여, 도 1 내지 도 3에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105)의 리세스 영역에 배치되는 하부 구조물(130), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 하부 구조물(130) 상에서 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역(150), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 및 소스/드레인 영역(150)에 연결되는 콘택 플러그(180)를 포함할 수 있다.
반도체 장치(100)는, 활성 영역(105)을 정의하는 소자분리층들(110)을 더 포함할 수 있다. 반도체 장치(100)는, 활성 영역(105), 채널 구조물(140) 및 소스/드레인 영역(150)을 덮는 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 스페이서층(161), 게이트 유전층(162), 게이트 전극층(163) 및 게이트 캡핑층(164)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극층(163)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물(140), 소스/드레인 영역(150), 및 게이트 구조물(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 즉 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 트랜지스터는 예를 들어, NMOS 또는 PMOS 트랜지스터일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향(X)으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스될 수 있다. 활성 영역(105)의 리세스 영역에 하부 구조물(130)의 적어도 일부가 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
하부 구조물(130)은 활성 영역(105)과 접촉하도록 배치될 수 있다. 하부 구조물(130)의 적어도 일부는 활성 영역(105)의 리세스 영역에 배치될 수 있다. 하부 구조물(130)은 활성 영역(105)으로부터 순차적으로 배치되는 제1 층(131), 에어 갭(132) 및 제2 층(133)을 포함할 수 있다. 에어 갭(132)은 제1 층(131) 및 제2 층(133)에 의해 정의될 수 있다.
제1 층(131)은 활성 영역(105)의 리세스 영역 내에서, 활성 영역(105)과 접촉하도록 배치될 수 있다. 제1 층(131)은 활성 영역(105)의 리세스 영역의 굴곡을 따라 배치될 수 있다. 예시적인 실시예들에서, 제1 층(131)은 활성 영역(105) 및 소자분리층(110)의 형상을 따라, 대략 U자 형상을 가질 수 있다. 예를 들어, 제1 층(131)은 U자 형상의 내면, U자 형상의 외면, 및 내면과 외면을 연결하는 상단부를 포함할 수 있다. 제1 층(131)의 상단부와 적어도 접촉하며, 제2 층(133)이 제1 층(131) 상에 배치될 수 있다. 제1 층(131)의 U자 형상의 내면 상에는, 에어 갭(132)이 배치될 수 있다.
다만, 제1 층(131)의 형상은 상술한 것에 한정되지 않는다. 예를 들어, 제1 층(131)의 형상은 활성 영역(105)의 리세스 영역의 형상에 따라 달라질 수 있다. 구체적으로, 활성 영역(105)의 리세스 영역의 형상은 아래로 볼록한 정도가 변경될 수 있으며, 이에 따라 제1 층(131)의 형상이 변경될 수도 있다. 또한, 도 2 및 도 3에는 제1 층(131)의 상단부가 평평한 형상으로 도시되어 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 제1 층(131)의 상단부는 비스듬히 기울어진 평면, 곡면 등의 형상을 가질 수도 있다.
제1 층(131)은 활성 영역(105)의 리세스 영역에 컨포멀하게 배치되며, 전 구간에 걸쳐 균일한 두께를 가질 수 있다. 다만, 제1 층(131)의 두께는 이에 한정되지 않는다. 예를 들어, 제1 층(131)은 하부 두께에 비해 상대적으로 얇은 상부 두께를 가질 수도 있다. 일 실시예에서, 제1 층(131)의 두께는 상부로 갈수록 점차적으로 얇아질 수 있다.
제2 층(133)은 제1 층(131) 상에서, 제1 층(131)과 접촉하도록 배치될 수 있다. 제2 층(133)은 제1 층(131)과 접촉하는 하면, 활성 영역(105)과 접촉하는 부분을 적어도 포함하는 측면, 및 소스/드레인 영역(150)과 접촉하는 상면을 포함할 수 있다.
제2 층(133)의 상면은 제1 채널층(141)의 하면 이하의 레벨에 배치될 수 있다. 예시적인 실시예들에서, 제2 층(133)의 상면은 활성 영역(105)의 최상면보다 높은 레벨에 배치될 수 있다. 다만, 제2 층(133)의 상면의 위치는 이에 한정되지 않으며, 도 4 및 도 5에 도시된 실시예들과 같이 변경되는 것도 가능하다.
제2 층(133)의 측면의 일부는 활성 영역(105)과 접촉할 수 있다. 제2 층(133)의 측면의 나머지 부분은 내부 스페이서층들(IS)과 접촉할 수 있다. 다만, 하부 구조물(130)의 위치에 따라, 도 4 및 도 5에 도시된 실시예들과 같이, 제2 층의 측면 전체가 활성 영역(105)과만 접촉할 수도 있다.
제2 층(133)의 하면은 황성 영역(105)의 최상면 이하의 레벨에 배치될 수 있다. 제2 층(133)의 하면은 제1 층(131)과 접촉할 수 있다. 제2 층(133)은 제1 층(131)의 내면에 의해 형성되는 빈 공간을 캡핑하여, 에어 갭(132)을 정의할 수 있다. 즉, 에어 갭(132)은 제1 층(131)의 내면과 제2 층(133)의 하면에 의해 정의되어, 제1 층(131)과 제2 층(133) 사이에 개재될 수 있다. 도 2 및 도 3 에서는 제2 층(133)의 상면 및 하면이 평평한 형상으로 도시되어 있으나, 이에 한정되지 않으며, 제2 층(133)의 상면 및 하면은 굴곡진 형상을 가질 수도 있다.
제1 층(131)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층(131)은 실리콘(Si)을 포함할 수 있으며, 예를 들어 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나의 절연 물질을 포함할 수 있다. 제1 층(131) 및 에어 갭(132)은 소스/드레인 영역(150)으로부터 활성 영역(105)로의 누설 전류를 저감할 수 있다.
제2 층(133)은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 제2 층(133)은 실리콘(Si), 실리콘-게르마늄(SiGe) 등의 ₃족 반도체를 포함할 수 있다.
제2 층(133)의 반도체 물질은도전형을 갖지 않거나, 소스/드레인 영역(150)과 다른 도전형을 가질 수 있다. 즉, 소스/드레인 영역(150)이 제1 도전형의 제1 불순물로 도핑된 경우, 제2 층(133)은 도전형을 갖지 않거나, 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제2 층(133)은 불순물을 함유하지 않거나, 제1 불순물과 다른 제2 불순물을 함유할 수 있다.
예시적인 실시예에서, 소스/드레인 영역(150)이 n형 불순물(e.g., 인(P))으로 도핑된 경우, 제2 층(133)은 불순물로 도핑되지 않거나, 탄소(C), 질소(N), 산소(O) 등의 불순물을 포함하여 도전형을 갖지 않거나, p형 불순물(e.g., 붕소(B))로 도핑되어 p형 도전형을 가질 수 있다. 다른 실시예에서, 소스/드레인 영역(150)이 p형 불순물(e.g., 붕소(B))로 도핑된 경우, 제2 층(133)은 불순물로 도핑되지 않거나, 탄소(C), 질소(N), 산소(O) 등의 불순물을 포함하여 도전형을 갖지 않거나, n형 불순물(e.g., 인(P))으로 도핑되어 n형 도전형을 가질 수 있다.
제2 층(133)이 불순물로 도핑되는 경우, 불순물의 농도는 0초과 약 1ⅹ1020at/cm3의 범위를 가질 수 있다. 예를 들어, 제2 층(133)의 불순물의 농도는 약 1×1017at/cm3 내지 약 1×1020at/cm3의 범위를 가질 수 있다. 불순물의 농도가 상기 범위를 가짐으로써, 누설 전류가 충분히 저감될 수 있다.
제2 층(133)에 포함된 불순물 및 소스/드레인 영역(150)에 포함된 불순물의 원소의 종류는 한정되지 않는다. 예시적인 실시예들에서, 제1 불순물 및 제2 불순물은 각각, 비소(As), 안티몬(Sb), 인(P), 붕소(B), 갈륨(Ga), 탄소(C), 산소(O) 및 질소(N) 중 하나 이상을 포함할 수 있다.
하부 구조물(130)은 반도체 장치(100)의 누설 전류를 저감할 수 있다. 절연 물질을 포함하는 제1 층(131)과 에어 갭(132)은, 소스/드레인 영역(150)으로부터 활성 영역(105)로 누설되는 전류, 즉 접합 누설 전류(juction leakage current)가 발생할 확률을 저감할 수 있다. 제2 층(133)은 소스/드레인 영역들(150) 사이의 누설 전류, 즉 펀치 쓰루(punch through) 현상이 발생할 확률을 저감할 수 있다. 즉, 하부 구조물(130)은 반도체 장치(100)의 접합 누설 전류 및 펀치 쓰루 현상을 방지하여, 반도체 장치(100)의 전기적 특성을 향상하여 신뢰성을 개선할 수 있다.
제1 층(131) 및 제2 층(133)은 물질의 조성이 상이하므로, 제1 층(131), 에어 갭(132) 및 제2 층(133)은 TEM-EDS(Transmission Electron Microscopy Energy-Dispersive X-ray spectroscopy) 등의 분석을 통해 실질적으로 구분될 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 기판(101)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 아래에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역(150)은 게이트 구조물(160)의 적어도 일측에서, 제1 내지 제3 채널층들(141, 142, 143)과 접촉하도록 배치될 수 있다. 소스/드레인 영역(150)은 하부 구조물(130) 상에 배치될 수 있다. 예를 들어, 소스/드레인 영역(150)은 하부 구조물(130)의 제2 층(133)과 접촉하도록 배치될 수 있다.
소스/드레인 영역(150)은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 도 2 및 도 3에는 소스/드레인 영역(150)이 단일 층으로 도시되어 있으나, 이에 한정되지 않는다. 소스/드레인 영역(150)은 조성이 서로 다른 복수의 층으로 적층될 수도 있다.
소스/드레인 영역(150)의 상면은, 도 2 및 도 3에 도시된 것과 같이, 최상부 채널층인 제3 채널층(143)의 상면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역(150)과 채널 구조물(140)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역(150)의 상면이 최상부 채널층인 제3 채널층(143)의 상면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수도 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극층(163), 게이트 전극층(163)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극층(163)의 측면들 상의 스페이서층들(161), 및 게이트 전극층(163)의 상면 상의 게이트 캡핑층(164)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극층(163)의 사이 및 채널 구조물(140)과 게이트 전극층(163)의 사이에 배치될 수 있으며, 게이트 전극층(163)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극층(163)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극층(163)과 스페이서층들(161)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극층(163)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(163)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극층(163)은 도전성 물질을 포함할 수 있다. 예를 들어, 금속 질화물(e.g., 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 및 텅스텐 질화막(WN) 중 적어도 하나), 금속 물질(e.g., 알루미늄(Al), 텅스텐(W), 및 몰리브덴(Mo) 중 적어도 하나) 및 실리콘(e.g., 도핑된 폴리 실리콘) 중 적어도 하나를 포함할 수 있다.
게이트 전극층(163)은 2개 이상의 다중층으로 구성될 수도 있다. 스페이서층들(161)은 게이트 전극층(163)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(161)은 소스/드레인 영역(150)과 게이트 전극층(163)을 절연시킬 수 있다. 스페이서층들(161)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(161)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(164)은 게이트 전극층(163)의 상부에 배치될 수 있으며, 게이트 전극층(163)과 스페이서층들(161)에 의해 하면이 둘러싸일 수 있다.
내부 스페이서층들(IS)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(IS)은 제1 내지 제3 채널층들(141, 142, 143) 각각의 하면 상에서, x 방향을 따른 게이트 구조물(160)의 양 측에 배치될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)의 아래에서, 게이트 전극(165)은 내부 스페이서층들(IS)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다.
내부 스페이서층들(IS)의 게이트 전극(165)과 마주하는 일 측면은, 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서들(IS)의 소스/드레인 영역(150)과 마주하는 타 측면은, 제1 내지 제3 채널층들(141, 142, 143)과 실질적으로 공면(coplanar)을 이룰 수 있다. 다만, 내부 스페이서들(IS)의 형상은 이에 한정되지 않는다.
내부 스페이서층들(IS)은 산화물, 질화물, 산질화물 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 내부 스페이서층들(IS)은 하부 구조물(130)의 제1 층(131)과 동일한 물질을 포함할 수 있다.
콘택 플러그(180)는 층간 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 콘택 플러그(180)는 예를 들어, 금속 질화물(e.g., 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 적어도 하나) 및 금속 물질(e.g., 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo) 중 적어도 하나) 중 적어도 하나를 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역(150), 게이트 구조물(160) 및 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다
도 4 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 도시한 것이다.
도 4 내지 도 7의 실시예에서, 앞선 도 1 내지 도 3과 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 내지 도 3과 다른 실시예를 설명하기 위한 것이다. 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100a)의 부분 확대도이다. 도 4는 도 2의 'A' 영역에 대응되는 부분을 도시한 것이다.
도 4의 반도체 장치(100a)는 하부 구조물(130a) 및 소스/드레인 영역(150a)의 형상에 있어서, 도 1 내지 도 3의 반도체 장치(100)와 차이가 있다.
도 4를 참조하면, 하부 구조물(130a)의 전체가 활성 영역(105)의 리세스 영역 내에 배치될 수 있다. 제2 층(133a)의 상부면은 활성 영역(105)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 층(133a)의 측면 전체는 활성 영역(105)과 접촉하며, 내부 스페이서층들(IS)과 접촉하지 않을 수 있다. 소스/드레인 영역(150a)은 활성 영역(105)의 상면 레벨까지 연장될 수 있다.
도 4의 하부 구조물(130a)의 제1 층(131a) 및 에어 갭(132a)의 형상은, 앞선 도 1 내지 도 3의 실시예와 동일할 수 있다. 도 4의 하부 구조물(130a)의 제2 층(133a)은, 앞선 도 1 내지 도 3의 실시예와 비교하여, 상대적으로 작은 높이를 가질 수 있다. 이로써, 하부 구조물(130a)의 제2 층(133a)의 상면은, 앞선 실시예들에 비해 낮은 높이 레벨에 위치할 수 있다. 다만, 하부 구조물(130a)의 구성 요소들의 형상은 이에 한정되지 않는다. 일부 실시예들에서, 제1 층(131a)과 제2 층(133a)의 상대적인 높이가 변경될 수 있다. 예를 들어, 제1 층(131a)은 제2 층(133a)의 높이보다 작은 높이를 가질 수 있으며, 이에 따라 에어 갭(132a)의 형상도 변경될 수 있다. 다른 실시예들에서, 제1 층(131a), 에어 갭(132a) 및 제2 층(133a)의 높이는, 앞선 도 1 내지 도 3의 실시예와 동일하게 유지된 채, 활성 영역(105)의 리세스 영역의 깊이가 증가할 수도 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)의 부분 확대도이다. 도 5는 도 2의 'A' 영역에 대응되는 부분을 도시한 것이다.
도 5의 반도체 장치(100b)는 하부 구조물(130b) 및 소스/드레인 영역(150b)의 형상에 있어서, 도 1 내지 도 3의 반도체 장치(100)와 차이가 있다.
도 5를 참조하면, 하부 구조물(130b)의 전체가 활성 영역(105)의 리세스 영역 내에 배치될 수 있다. 제2 층(133b)의 상부면은 활성 영역(105)의 상면보다 낮은 레벨에 위치할 수 있다. 제2 층(133a)의 측면 전체는 활성 영역(105)과 접촉하며, 내부 스페이서층들(IS)과 접촉하지 않을 수 있다. 소스/드레인 영역(150a)은 활성 영역(105)의 상면보다 낮은 레벨까지 연장될 수 있다.
앞선 도 4의 실시예에서 설명한 바와 같이, 하부 구조물(130b)의 제1 층(131b), 에어 갭(132b) 및 제2 층(133b)의 형상은 도 5에 도시된 것에 한정되지 않는다. 하부 구조물(130b)을 구성하는 요소들 각각의 형상은, 반도체 장치의 크기, 누설 전류 등을 고려하여 다르게 변경될 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치(100c)의 단면도이고, 도 6b는 예시적인 실시예들에 따른 반도체 장치(100c)의 부분 확대도이다. 도 6b는 도 6a의 'B' 영역을 확대하여 도시한 것이다.
도 6a 및 도 6b의 반도체 장치(100c)는 소스/드레인 영역(150c)의 구조에 있어서, 도 1 내지 도 3의 반도체 장치(100)와 차이가 있다.
도 6a 및 도 6b를 참조하면, 소스/드레인 영역(150c)은 복수의 제1 패턴들(151) 및 제2 패턴(152)을 포함할 수 있다. 제1 패턴들(151)은 x 방향을 따른 복수의 채널층들의 양 측면 상에 배치될 수 있다. 제1 패턴들(151)은 서로 이격되어 배치될 수 있다.
제1 패턴들(151)은 하부 구조물(130)의 제2 층(133)과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 패턴들(151)과 제2 층(133)은 도전형을 갖지 않는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 패턴들(151) 및 제2 층(133)은 도전형을 갖지 않는 실리콘(Si) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 패턴들(151) 및 제2 층(133)은 불순물로 도핑되지 않거나, 또는 탄소(C), 산소(O), 질소(N) 등의 불순물을 포함하여 도전형을 갖지 않을 수 있다. 제1 패턴들(151)의 크기는 단채널 효과(Short channel effect)의 개선 정도, 저항 크기 등을 고려하여 변경될 수 있다.
제2 패턴(152)은 하부 구조물(130)의 제2 층(133) 상에 배치되며, 복수의 제1 패턴들(151)을 둘러싸도록 배치될 수 있다. 제2 패턴(152)은 n형 또는 p형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제2 패턴(152)은 비소(As), 안티몬(Sb), 인(P), 붕소(B), 갈륨(Ga) 등으로 도핑된 실리콘(Si) 또는 실리콘-게르마늄(SiGe)일 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100d)의 단면도이다. 도 7에서는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들에 대응하는 영역들을 도시한다. 설명의 편의를 위하여, 도 7에서는 반도체 장치의 주요 구성요소들만을 도시하였다. 도 7에서 도 1 내지 도 3과 동일한 도면 번호는 대응되는 구성을 나타낸다.
도 7을 참조하면, 반도체 장치(100d)는, 활성 영역(105), 소자분리층(110), 소스/드레인 영역(150), 게이트 구조물(160), 콘택 플러그(180) 및 층간 절연층(190)을 포함할 수 있다. 반도체 장치(100d)는 활성 영역(105)의 핀(fin) 구조를 갖는 트랜지스터인 finFET 소자를 포함할 수 있다. FinFET 소자는 서로 교차하는 활성 영역(105)과 게이트 구조물(160)을 중심으로 배치되는 트랜지스터일 수 있다. 예를 들어, finFET 소자는 NMOS 또는 PMOS 트랜지스터일 수 있다.
활성 구조물은 활성 영역(105), 채널 영역 및 리세스 영역을 포함할 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역(105)에 트랜지스터들의 채널 영역들이 형성될 수 있다. 채널 영역은, 트랜지스터들의 결핍(depletion) 영역을 포함하는 영역으로서, 활성 영역(105)에서 게이트 구조물들(160)과 교차하여 게이트 구조물들(160)에 인접한 영역을 지칭할 수 있다.
활성 영역(105)의 리세스 영역에는 하부 구조물(130) 및 소스/드레인 영역(150)이 배치될 수 있다. 소스/드레인 영역(150)은 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함할 수 있다. 하부 구조물(130)의 제2 층은 제1 도전형과 다른 제2 도전형을 갖거나, 또는 도전형을 갖지 않는 제2 반도체 물질을 포함할 수 있다. 하부 구조물(130)의 제1 층은 절연 물질을 포함할 수 있다.
활성 영역(105)과 소스/드레인 영역(150) 사이에 배치된 하부 구조물(130)은 반도체 장치(100d)의 누설 전류를 저감하여, 반도체 장치(100d)의 전기적 특성을 향상하고 신뢰성을 개선할 수 있다.
도 8a 내지 도 8j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8j는 도 1 내지 도 3의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2에 대응하는 단면들을 도시한다.
도 8a를 참조하면, 기판(101) 상에 희생층들(120) 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2과 같이 게이트 유전층(162) 및 게이트 전극층(163)으로 교체되는 층일 수 있다. 희생층들(120)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 채널층들(141, 142, 142)은 실리콘(Si)을 포함하고, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
희생층들(120) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 채널층들(141, 142, 143) 각각은 약 1 Å 내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 8b를 참조하면, 희생층들(120) 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 8c를 참조하면, 활성 구조물들 상에 희생 게이트 구조물들(170) 및 스페이서층들(161)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140)의 상부에서 게이트 유전층(162) 및 게이트 전극층(163)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(171, 172), 및 마스크 패턴층(173)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(171, 172)은 마스크 패턴층(173)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(171, 172)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(171)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(172)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(173)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
스페이서층(161)은 희생 게이트 구조물들(170) 및 활성 구조물들을 덮도록 형성될 수 있다. 스페이서층(161)은 희생 게이트 구조물들(170) 및 활성 구조물들의 상면 및 측면을 따라 균일한 두께의 막으로 형성될 수 있다. 스페이서층들(161)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 8d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 희생 게이트 구조물들(170)의 측면 상에 형성된 게이트 스페이서층들(161)을 마스크로 이용하여, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며, 채널 구조물(140)을 이루게 된다.
희생 게이트 구조물들(170)의 상면을 덮은 스페이서층(161)이 제거될 수 있다. 이와 함께, 희생 게이트 구조물들(170)의 측면을 덮은 스페이서층(161)의 상부가 제거될 수 있다. 그 결과, 희생 게이트 구조물들(170)의 양 측벽 상에 복수의 스페이서층들(161)이 서로 이격되어 형성될 수 있다.
도 8e를 참조하면, 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 측면 식각에 의해 내측으로 오목한 측면을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 8f를 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서층들(IS)을 형성하고, 리세스 영역(RC)의 하부에 제1 층(131)을 형성할 수 있다.
리세스 영역(RC) 및 희생층들(120)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 절연 물질을 제거함으로써, 내부 스페이서층들(IS) 및 제1 층(131)을 형성할 수 있다. 채널 구조물들(140)의 외측에 증착된 절연 물질을 제거함과 함께, 활성 영역(105)의 표면에 증착된 절연 물질의 일부가 함께 제거될 수 있다. 이로써, 제1 층(131)은 활성 영역(105)의 상면보다 낮은 높이 레벨에 위치할 수 있다.
제1 층(131)과 내부 스페이서층들(IS)은 동일한 절연 물질로 형성될 수 있다. 제1 층(131) 및 내부 스페이서층들(IS)은 예를 들어, SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 층(131)과 내부 스페이서층들(IS)은, 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다.
도 8g를 참조하면, 제1 층(131) 상에 제2 층(133)을 형성하고, 채널 구조물(140)들의 측면 상에 예비 패턴들(DP)을 형성할 수 있다.
제2 층(133) 및 예비 패턴들(DP)은 예를 들어, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 제2 층(133)은 SEG 공정을 이용하여 활성 영역(105)으로부터 성장시켜 형성할 수 있다. 예비 패턴들(DP)은 SEG 공정을 이용하여 제1 내지 제3 채널층들(141, 142, 143)로부터 성장시켜 형성할 수 있다. 제2 층(133)과 예비 패턴들(DP)은 동일한 물질로 형성할 수 있다.
일 실시예들에서, 제2 층(133) 및 예비 패턴들(DP)은 인-시추 도핑에 의해, 불순물로 도핑될 수 있다. 제2 층(133) 및 예비 패턴들(DP)에 포함된 불순물은, 최종 구조에서의 소스/드레인 영역(도 2의 150)에 포함된 불순물과 다를 수 있다. 예를 들어, 반도체 장치가 NMOS 트랜지스터를 포함하는 경우, 제2 층(133) 및 예비 패턴들(DP)은 p형 불순물로 도핑될 수 있다. 예를 들어, 반도체 장치가 PMOS 트랜지스터를 포함하는 경우, 제2 층(133) 및 예비 패턴들(DP)은 n형 불순물로 도핑될 수 있다.
다른 실시예들에서, 제2 층(133) 및 예비 패턴들(DP)은 탄소(C), 산소(O), 질소(N) 등을 포함하여 도전형을 갖지 않거나, 또는 불순물로 도핑되지 않을 수 있다. 제2 층(133) 및 예비 패턴들(DP)은 예를 들어, 실리콘(Si)으로 형성될 수 있다.
도 8h를 참조하면, 리세스 영역(도 8g의 RE) 내의 예비 패턴들(도 8g DP)을 제거한 후, 소스/드레인 영역(150)을 형성할 수 있다.
채널 구조물들(140)의 측면 상에 형성된 예비 패턴들(도 8g의 DP)을 선택적으로 제거하고, 리세스 영역(도 8g의 RE) 내에 제2 층(133)을 잔존시킬 수 있다. 이후, 제2 층(133) 상에 리세스 영역(도 8g의 RE)을 채우는 소스/드레인 영역(150)을 형성할 수 있다. 소스/드레인 영역(150)은 제2 층(133) 및 채널 구조물들(140)으로부터 SEG에 의해 형성될 수 있으며, 인-시추 도핑에 의해 불순물로 도핑될 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(150)은 제2 층(133)에 함유된 불순물과 다른 도전형의 불순물로 도핑될 수 있다. 예를 들어, 반도체 장치가 NMOS 트랜지스터를 포함하는 경우, 제2 층(133)은 p형 불순물로 도핑되고, 소스/드레인 영역(150)은 n형 불순물로 도핑될 수 있다. 예를 들어, 반도체 장치가 PMOS 트랜지스터를 포함하는 경우, 제2 층(133)은 n형 불순물로 도핑되고, 소스/드레인 영역(150)은 p형 불순물로 도핑될 수 있다.
다만, 다른 실시예들에서, 도 8h에 도시된 바와 달리, 예비 패턴들(도 8g의 DP)의 전부 또는 일부가 리세스 영역(도 8g의 RE) 내에 잔존할 수 있다. 예를 들어, 예비 패턴들(도 8g의 DP)이 도전형을 갖지 않거나, 불순물로 도핑되지 않은 반도체 물질로 형성되는 경우, 예비 패턴들(도 8g의 DP)의 전부 또는 일부가 리세스 영역(도 8g의 RE) 내에 잔존할 수 있다. 이 경우, 도 6a 및 도 6b에 도시된 반도체 장치(100c)가 제조될 수 있으며, 예비 패턴들(도 8g의 DP)은 제1 패턴(도 6a 및 도 6b의 151)을 구성할 수 있다. 제1 패턴(도 6a 및 도 6b의 151)은 제2 패턴(도 6a 및 도 6b의 152)과 반대 도전형을 갖지 않으므로, 전류의 흐름을 방해하지 않으면서도 단채널 효과를 저감할 수 있다.
도 8i를 참조하면, 소스/드레인 영역(150) 상에서 인접하는 희생 게이트 구조물들(170) 사이에 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 스페이서층들(161), 층간 절연층(190), 및 채널층들(141, 142, 143)에 대하여 선택적으로 제거될 수 있다. 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
도 8j를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물(160)을 형성할 수 있다.
게이트 유전층(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성할 수 있다. 게이트 전극층(163)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성할 수 있다. 게이트 전극층(163) 및 스페이서층들(161)은 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극층(163) 및 스페이서층들(161)이 제거된 영역에 게이트 캡핑층(164)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극층(163), 스페이서층들(161), 및 게이트 캡핑층(164)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
다음으로, 도 2를 함께 참조하면, 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다.
콘택 홀의 하면은 소스/드레인 영역들(150) 내로 리세스되어, 콘택 플러그(180)는 소스/드레인 영역(150)의 일부를 관통하도록 형성될 수 있다. 다만, 콘택 플러그(180)의 형상 및 배치는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105: 활성 영역 110: 소자분리층
120: 희생층 130: 하부 구조물
131: 제1 층 132: 에어 갭
133: 제2 층 140: 채널 구조물
150: 소스/드레인 영역 160: 게이트 구조물
161: 스페이서층들 162: 게이트 유전층
163: 게이트 전극 164: 게이트 캡핑층
170: 희생 게이트 구조물 180: 콘택 플러그
190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 복수의 채널층들과 접촉하도록 배치되며, 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함하는 소스/드레인 영역; 및
    상기 활성 영역과 접촉하며 상기 소스/드레인 영역의 아래에 배치되는 하부 구조물을 포함하고,
    상기 하부 구조물은,
    상기 활성 영역 상에 배치되며, 절연 물질을 포함하는 제1 층;
    상기 제1 층 상에 배치되며, 제2 반도체 물질을 포함하는 제2 층; 및
    상기 제1 층과 상기 제2 층에 의해 정의되는 에어 갭을 포함하고,
    상기 제2 층의 상기 제2 반도체 물질은, 도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 갖는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 물질은 상기 제1 불순물을 제1 농도로 함유하고,
    상기 제2 반도체 물질은 상기 제1 불순물과 다른 제2 불순물을 상기 제1 농도보다 작은 제2 농도로 함유하고,
    상기 제2 농도는 1×1017at/cm3 내지 1×1020at/cm3인, 반도체 장치.
  3. 제1항에 있어서,
    상기 소스/드레인 영역은,
    상기 제1 방향을 따른 상기 복수의 채널층들의 양 측에 이격되어 배치되는 복수의 제1 패턴들, 및
    상기 제2 층 상에서 상기 복수의 제1 패턴들을 둘러싸도록 배치되는 제2 패턴을 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 층의 상기 제2 반도체 물질은 도전형을 갖지 않고,
    상기 복수의 제1 패턴들은 상기 제2 반도체 물질과 동일한 물질을 포함하고,
    상기 제2 패턴은 상기 제1 반도체 물질을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 채널층들 각각의 하면 상에서, 상기 제1 방향을 따른 상기 게이트 구조물의 양 측에 배치되는 내부 스페이서층들을 더 포함하고,
    상기 내부 스페이서층들은 상기 제1 층의 상기 절연 물질과 동일한 물질을 포함하는, 반도체 장치.
  6. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 복수의 채널층들과 접촉하도록 배치되는 소스/드레인 영역; 및
    상기 활성 영역과 접촉하며 상기 소스/드레인 영역의 아래에 배치되고, 상기 활성 영역으로부터 순차적으로 배치되는 제1 층, 에어 갭 및 제2 층을 포함하는 하부 구조물을 포함하고,
    상기 하부 구조물의 상기 제2 층은,
    상기 소스/드레인 영역과 접촉하는 상면,
    상기 활성 영역과 접촉하는 부분을 적어도 포함하는 측면, 및
    상기 제1 층과 접촉하며, 상기 에어 갭을 캡핑하는 하면을 포함하고,
    상기 소스/드레인 영역은 제1 도전형의 제1 불순물로 도핑된 제1 반도체 물질을 포함하고,
    상기 제2 층은, 도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 갖는, 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 층의 상기 상면은, 상기 복수의 채널층들 중 최하부 채널층의 하면 이하의 레벨에 배치되는, 반도체 장치.
  8. 제6항에 있어서,
    상기 제2 층의 상기 하면은, 상기 활성 영역의 최상면 이하의 레벨에 배치되는, 반도체 장치.
  9. 제6항에 있어서,
    상기 복수의 채널층들 각각의 하면 상에서, 상기 제1 방향을 따른 상기 게이트 구조물의 양 측에 배치되는 내부 스페이서층들을 더 포함하고,
    상기 제2 층의 상기 측면은, 상기 복수의 내부 스페이서층들 중 일부와 접촉하는 부분을 포함하는, 반도체 장치.
  10. 제1 방향으로 연장되며 채널 영역 및 리세스 영역을 포함하는 활성 구조물;
    상기 리세스 영역 내에 배치되는 하부 구조물;
    상기 하부 구조물 상에 배치되고, 제1 도전형의 제1 불순물로 도핑된 소스/드레인 영역; 및
    상기 제1 방향을 따른 상기 소스/드레인 영역의 양 측에 배치되고, 상기 채널 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물들을 포함하고,
    상기 하부 구조물은,
    상기 활성 구조물과 접촉하며, 절연 물질을 포함하는 제1 층;
    상기 제1 층 상에 배치되고, 반도체 물질을 포함하는 제2 층; 및
    상기 제1 층과 상기 제2 층 사이에 개재되는 에어 갭을 포함하되,
    상기 제2 층의 상기 반도체 물질은, 도전형을 갖지 않거나, 상기 제1 도전형과 다른 제2 도전형을 갖는, 반도체 장치.
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