KR20230052331A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230052331A
KR20230052331A KR1020210134871A KR20210134871A KR20230052331A KR 20230052331 A KR20230052331 A KR 20230052331A KR 1020210134871 A KR1020210134871 A KR 1020210134871A KR 20210134871 A KR20210134871 A KR 20210134871A KR 20230052331 A KR20230052331 A KR 20230052331A
Authority
KR
South Korea
Prior art keywords
layer
source
layers
insulating
insulating layer
Prior art date
Application number
KR1020210134871A
Other languages
English (en)
Inventor
염동혁
박성화
이관흠
임세찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210134871A priority Critical patent/KR20230052331A/ko
Priority to US17/732,811 priority patent/US20230109987A1/en
Priority to CN202211235733.4A priority patent/CN115966571A/zh
Publication of KR20230052331A publication Critical patent/KR20230052331A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 제1 및 제2 활성 영역들; 각각의 상기 제1 및 제2 활성 영역 상에 배치되고, 상기 제1 방향으로 연장되는 제1 및 제2 절연 구조물들; 각각의 상기 제1 및 제2 절연 구조물들 상에 수직하게 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 각각의 상기 제1 및 제2 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 및 제2 게이트 구조물들; 상기 제1 게이트 구조물의 적어도 일측에서 상기 제1 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 제1 도전형의 불순물로 도핑된 제1 소스/드레인 영역; 상기 제2 게이트 구조물의 적어도 일측에서 상기 제2 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 상기 제1 도전형과 상이한 제2 도전형의 불순물로 도핑된 제2 소스/드레인 영역; 을 포함할 수 있다. 상기 제1 절연 구조물의 적어도 일부는 상기 제1 소스/드레인 영역의 측면 상으로 연장되고, 상기 제2 절연 구조물의 적어도 일부는 상기 제2 소스/드레인 영역의 측면 상으로 연장될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 제1 및 제2 활성 영역들; 각각의 상기 제1 및 제2 활성 영역 상에 배치되고, 상기 제1 방향으로 연장되는 제1 및 제2 절연 구조물들; 각각의 상기 제1 및 제2 절연 구조물들 상에 수직하게 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 각각의 상기 제1 및 제2 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 및 제2 게이트 구조물들; 상기 제1 게이트 구조물의 적어도 일측에서 상기 제1 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 제1 도전형의 불순물로 도핑된 제1 소스/드레인 영역; 상기 제2 게이트 구조물의 적어도 일측에서 상기 제2 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 상기 제1 도전형과 상이한 제2 도전형의 불순물로 도핑된 제2 소스/드레인 영역; 을 포함할 수 있다. 상기 제1 절연 구조물의 적어도 일부는 상기 제1 소스/드레인 영역의 측면 상으로 연장되고, 상기 제2 절연 구조물의 적어도 일부는 상기 제2 소스/드레인 영역의 측면 상으로 연장될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 배치되고, 상기 제1 방향으로 연장되는 절연 구조물; 상기 절연 구조물 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 적어도 일측에서 상기 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함할 수 있다. 상기 소스/드레인 영역은 단결정 실리콘, 단결정 실리콘 탄화물 또는 단결정 실리콘-게르마늄을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상부에 이격 배치되는 채널층들; 상기 활성 영역 상부에 배치되고, 상기 채널층들과 접촉하는 제1 및 제2 소스/드레인 영역들; 상기 기판 상에서 상기 활성 영역 및 상기 채널층과 교차하여 제2 방향으로 연장되는 게이트 구조물; 및 각각의 상기 제1 및 제2 소스/드레인 영역의 하부면과 접촉하면서 상기 활성 영역 상면에 배치되는 제1 및 제2 절연 구조물들;을 포함할 수 있다. 상기 제1 절연 구조물은 상기 제2 절연 구조물과 다른 물질을 포함할 수 있다.
누설 전류를 방지하기 위한 절연 구조물을 포함함으로써, 신뢰성이 향상된 반도체 장치가 제동될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I', II-II', Ⅲ-Ⅲ', Ⅳ-Ⅳ'를 따라 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(1)는 제1 및 제2 영역(R1,R2)을 포함할 수 있다. 제1 및 제2 영역(R1,R2)에는 각각 제1 및 제2 반도체 소자가 배치될 수 있다. 예를 들어, 제1 반도체 소자는 p형 트랜지스터(pFET)를 포함하고, 제2 반도체 소자는 n형 트랜지스터(nFET)를 포함할 수 있다.
제1 영역(R1)의 제1 반도체 소자는 기판(101), 기판(101) 상의 제1 활성 영역(105A), 제1 활성 영역(105A) 상의 제1 절연 구조물, 제1 절연 구조물 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143, 144)을 포함하는 제1 채널 구조물(140), 제1 활성 영역(105A)과 교차하여 연장되는 제1 게이트 구조물(160), 복수의 채널층들(141, 142, 143, 144)과 접촉되는 제1 소스/드레인 영역(150) 및 제1 소스/드레인 영역들(150)에 연결되는 제1 콘택 플러그(180)를 포함할 수 있다. 제1 반도체 소자는, 소자분리층들(110A)을 더 포함할 수 있다. 제1 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 제1 및 제2 스페이서층들(163,164), 및 게이트 캡핑층(166)을 포함할 수 있다.
제1 반도체 소자에서는, 제1 활성 영역(105A)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 채널 구조물들(140)의 복수의 채널층들(141, 142, 143, 144)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 제1 반도체 소자는 제1 채널 구조물들(140), 제1 소스/드레인 영역들(150), 및 제1 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110A,110B)은 기판(101)에서 활성 영역(105A,105B)을 정의할 수 있다. 소자분리층(110A,110B)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110A,110B)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110A,110B)은 활성 영역(105A,105B)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110A,110B)은 활성 영역(105A,105B)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110A,110B)은 절연 물질로 이루어질 수 있다. 소자분리층(110A,110B)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105A,105B)은 기판(101) 내에서 소자분리층(110A,110B)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105A,105B)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105A,105B)의 상단은 소자분리층(110A,110B)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105A,105B)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 영역(105A,105B)의 소자분리층(110A,110B)과 인접한 측면에 라이너(106,206)가 배치될 수 있다. 라이너들(106,206)은 절연성 물질을 포함할 수 있고, 예를 들어, 실리콘 질화물을 포함할 수 있다.
제1 절연 구조물은 제1 내지 제3 하부 절연층들(121,122,123)을 포함하는 복수의 층들을 포함할 수 있다. 제1 절연 구조물은 제1 활성 영역(105A) 상에 배치될 수 있다. 제1 절연 구조물은 제1 활성 영역(105A)의 상면과 접촉하고, 채널층(141) 및 제1 소스/드레인 영역(150)의 하면과 접촉하도록 배치될 수 있다.
제1 하부 절연층(121)과 제3 하부 절연층(123)은 동일한 물질을 포함할 수 있으며, 제2 하부 절연층(122)은 제1 및 제3 하부 절연층들(121,123)과 상이한 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 절연층들(121,122,123)은 각각 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
제1 하부 절연층(121)은 활성 영역(105A)의 상면에 활성 영역(105A)과 중첩되어 배치될 수 있다. 제1 하부 절연층(121)은 활성 영역(105A)을 따라 제1 방향, 예를 들어 x 방향으로 연장될 수 있다. 또한, 제1 하부 절연층(121)은 제2 방향, 예를 들어 y 방향으로도 연장될 수 있다. 즉, 제1 하부 절연층(121)은 소자분리층(110A)의 상면의 적어도 일부를 덮도록 배치될 수 있다.
제2 하부 절연층(122)은 제1 하부 절연층(121)의 상면에 제1 하부 절연층(121)과 중첩되어 배치될 수 있다. 제2 하부 절연층(122)은 활성 영역(105A)을 따라 제1 방향, 예를 들어 x 방향으로 연장될 수 있다. 제2 하부 절연층(122)의 y 방향을 따른 폭은 제1 활성 영역(105A)의 y 방향을 따른 폭과 실질적으로 동일하거나 유사할 수 있다.
제3 하부 절연층(123)은 제2 하부 절연층(122)의 상면에 제2 하부 절연층(122)과 중첩되어 배치될 수 있다. 제3 하부 절연층(123)은 제1 활성 영역(105A)을 따라 제1 방향, 예를 들어 x 방향으로 연장될 수 있다. 제3 하부 절연층(123)은 제1 소스/드레인 영역(150)의 측면 상으로 연장될 수 있다. 일 실시예에서, 제3 하부 절연층(123)은 제1 소스/드레인 영역(150)의 표면 전체를 둘러쌀 수 있다.
제1 내지 제3 하부 절연층들(121,122,123)은 각각 균일한 두께를 가질 수 있다. 또한, 제1 및 제3 하부 절연층들(121,123)은 서로 동일한 두께를 가질 수 있고, 제2 하부 절연층(122)은 제1 및 제3 하부 절연층들(121,123)과 동일하거나 상이한 두께를 가질 수 있다. 일 실시예에서, 제2 하부 절연층(122)의 두께는 제1 및 제3 하부 절연층들(121,123)의 두께보다 얇을 수 있다. 제1 내지 제3 하부 절연층들(121,122,123)의 두께의 합은 약 10nm 내지 약 100nm 일 수 있다. 상기 범위를 하회하는 경우, 인접한 소스/드레인 영역 사이의 누설 전류가 차단되는 효과가 충분히 발휘되지 않을 수 있다. 상기 범위를 상회하는 경우 절연층의 두께가 커져서 공정 상의 비효율이 초래될 수 있다.
제1 측부 절연층(125)은 제1 소스/드레인 영역(150)의 측면의 적어도 일부를 덮도록 배치될 수 있다. 제1 측부 절연층(125)은 x 방향을 따른 제1 소스/드레인 영역(150)의 측면과 제1 소스/드레인 영역(150)의 상기 측면 상으로 연장된 제3 하부 절연층(123) 사이에 배치될 수 있다. 제1 측부 절연층(125)은 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
제1 보호층(126)은 제1 소스/드레인 영역(150)의 y 방향을 따른 측면의 적어도 일부를 덮도록 배치될 수 있다. 제1 보호층(126)은 제1 소스/드레인 영역(150)의 측면과 제1 소스/드레인 영역(150)의 측면 상으로 연장된 제3 하부 절연층(123) 사이에 배치될 수 있다. 제1 보호층(126)은 제1 측부 절연층(125)에 의해 둘러싸이지 않은 제1 소스/드레인 영역(150)의 측면을 둘러싸도록 배치될 수 있다. 제1 보호층(126)은 실리콘(Si)을 포함할 수 있다.
즉, 제1 소스/드레인 영역(150)의 y 방향을 따른 측면은 제1 채널 구조물(140)과 접촉하고, 제1 소스/드레인 영역(150)의 x 방향을 따른 측면의 적어도 일부는 제1 측부 절연층(125)과 접촉하고, x 방향을 따른 측면의 나머지 부분은 제1 보호층(126)과 접촉할 수 있다.
제2 절연 구조물은 제4 내지 제6 하부 절연층들(221,222,223)을 포함하는 복수의 층들을 포함할 수 있다. 제2 절연 구조물은 제2 활성 영역(105B) 상에 배치될 수 있다. 제2 절연 구조물은 제2 활성 영역(105B)의 상면과 접촉하고, 채널층(241) 및 제2 소스/드레인 영역(250)의 하면과 접촉하도록 배치될 수 있다.
제4 하부 절연층(221)과 제6 하부 절연층(223)은 동일한 물질을 포함할 수 있으며, 제5 하부 절연층(222)은 제4 및 제6 하부 절연층들(221,223)과 상이한 물질을 포함할 수 있다.
제4 및 제6 하부 절연층들(221,223)은 제1 및 제3 하부 절연층들(121,123)과 상이한 물질을 포함할 수 있다. 즉, 제1 소스/드레인 영역(150) 및 제1 채널 구조물(140)의 하부에 배치된 제1 절연 구조물은, 제2 소스/드레인 영역(250) 및 제2 채널 구조물(240)의 하부에 배치된 제2 절연 구조물과 상이한 물질을 포함할 수 있다.
제1 측부 절연층(125)은 제1 소스/드레인 영역(150)의 측면의 적어도 일부를 덮도록 배치될 수 있다. 제1 측부 절연층(125)은 제1 소스/드레인 영역(150)의 측면과 제1 소스/드레인 영역(150)의 측면 상으로 연장된 제3 하부 절연층(123) 사이에 배치될 수 있다. 제1 측부 절연층(125)은 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
제2 보호층(226)은 제2 소스/드레인 영역(250)의 측면의 적어도 일부를 덮도록 배치될 수 있다. 제2 보호층(226)은 제2 소스/드레인 영역(250)의 측면과 제2 소스/드레인 영역(250)의 측면 상으로 연장된 제6 하부 절연층(223) 사이에 배치될 수 있다. 제2 보호층(226)은 제2 측부 절연층(225)에 의해 둘러싸이지 않은 제2 소스/드레인 영역(250)의 측면을 둘러싸도록 배치될 수 있다. 제2 보호층(226)은 실리콘(Si)을 포함할 수 있다.
즉, 제2 소스/드레인 영역(250)의 y 방향을 따른 측면은 제2 채널 구조물(240)과 접촉하고, 제2 소스/드레인 영역(250)의 x 방향을 따른 측면의 적어도 일부는 제2 측부 절연층(225)과 접촉하고, x 방향을 따른 측면의 나머지 부분은 제2 보호층(226)과 접촉할 수 있다.
제1 채널 구조물(140)은 각각 제1 활성 영역(105A) 상에서 제1 활성 영역(105A)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들을 포함할 수 있다. 제1 채널 구조물(140)은 제1 소스/드레인 영역(150)과 연결되면서, 제1 활성 영역(105A)의 상면과는 이격될 수 있다. 제1 채널층(141)의 하면은 제3 하부 절연층(123)의 상면과 접촉될 수 있다. 제1 내지 제4 채널층들(141,142,143,144)은 y 방향에서 제1 활성 영역(105A)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 제1 게이트 구조물(160)보다 작은 폭을 가질 수 있다. 예를 들어, 제1 내지 제4 채널층들(141,142,143,144)은 x 방향에서 게이트 전극(165), 게이트 유전층(162) 및 제1 스페이서층들(163)의 적층체의 폭과 동일하거나 유사한 폭을 가질 수 있다. 제1 내지 제4 채널층들(141,142,143,144)은 x 방향에서 제1 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수 있다.
제1 내지 제4 채널층들(141,142,143,144)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제4 채널층들(141,142,143,144)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143, 144)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 제1 채널층(141)이 제3 하부 절연층(123)의 상면으로부터 이격 형성되어, 제1 채널층(141)과 제3 하부 절연층(123) 사이에 게이트 전극(165)이 배치될 수도 있다.
제1 소스/드레인 영역들(150)은 제1 채널 구조물(140)의 양측에서, 제1 절연 구조물 상에 배치될 수 있다. 제1 소스/드레인 영역(150)은, 제1 채널 구조물(140)의 제1 내지 제4 채널층들(141,142,143,144) 각각의 측면 및 제1 소스/드레인 영역(150)의 하단에서 제3 하부 절연층(123)의 상면을 덮도록 배치될 수 있다. 제1 소스/드레인 영역(150)은 제1 절연 구조물의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 제1 소스/드레인 영역들(150)은 실리콘-게르마늄(SiGe)으로 형성될 수 있으며, 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(150)은 p형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등을 포함할 수 있다. 또한, 제1 소스/드레인 영역들(150)은 단결정의 실리콘-게르마늄을 포함할 수 있다.
제1 소스/드레인 영역들(150)은 y 방향을 따른 단면이 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 제1 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 또한, 제1 소스/드레인 영역들(150)은 x 방향을 따른 단면이 대체로 평탄한 상면을 가지며, 상기 상면의 하부로 원형의 일부, 타원형의 일부, 또는 이와 유사한 형상의 굴곡진 형상을 가질 수 있다. 다만, 이와 같은 형상은 인접하는 제1 게이트 구조물들(160) 사이의 거리, 제1 활성 영역(150)의 높이 등에 따라 실시예들에서 다양하게 변경될 수 있다.
제1 게이트 구조물(160)은 제1 활성 영역(105A) 및 제1 채널 구조물들(140)의 상부에서 제1 활성 영역(105A) 및 제1 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 게이트 구조물(160)과 교차되는 제1 활성 영역(105A) 및/또는 제1 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 제1 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141,142,143,144) 사이의 게이트 유전층(162), 게이트 전극(165)의 측면들 상의 제1 및 제2 스페이서층들(163,164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 제1 활성 영역(105A)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 제1 활성 영역(105A)의 상부에서 복수의 채널층들(141, 142, 143, 144)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143, 144)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(1)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
제1 및 제2 스페이서층들(163, 164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 전극(165)의 측면 상에 제1 스페이서층(163)이 배치되고, 제1 스페이서층(163)의 측면 상에 제2 스페이서층(164)이 배치될 수 있다. 제1 및 제2 스페이서층들(163, 164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 스페이서층들(163, 164)의 개수 및 형상은 실시예들에 따라 다양하게 변경될 수도 있다. 스페이서층들(163, 164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 스페이서층들(164)에 의해 하면이 둘러싸일 수 있다.
제1 콘택 플러그(180)는 층간 절연층(185)을 관통하여 제1 소스/드레인 영역(150)과 연결될 수 있으며, 제1 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 제1 콘택 플러그(180)는 도 2에 도시된 것과 같이 제1 소스/드레인 영역(150)과 전기적으로 연결되도록 배치될 수 있다. 제1 콘택 플러그(180)는 상부의 폭과 하부의 폭이 일정하게 연장될 수 있으나, 이에 한정되지 않는다. 제1 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수도 있다. 제1 콘택 플러그(180)는 상부로부터 예를 들어, 제4 채널층(144)보다 아래로 연장될 수 있다. 제1 콘택 플러그(180)는 예를 들어, 제3 채널층(143)의 상면에 대응되는 높이까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제1 콘택 플러그(180)는 제1 소스/드레인 영역(150)을 리세스하지 않고, 제1 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다. 제1 콘택 플러그(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
층간 절연층(185)은 제1 소스/드레인 영역들(150) 및 제1 게이트 구조물들(160)을 덮으며, 도 2에 도시된 바와 같이 제1 소자분리층(110A)을 덮도록 배치될 수 있다. 층간 절연층(185)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 2에서 동일한 해칭으로 도시된 바와 같이, 제1 게이트 구조물(160)의 구성 요소들은 절연층들과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 스페이서층(163) 및 제1 측부 절연층(125)과 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 또한, 제2 스페이서층(164), 제1 하부 절연층(121) 및 제3 하부 절연층(123)은 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 두께를 가질 수 있다.
다음으로, 제2 영역(R2)에 배치된 제2 반도체 소자에 대해 설명한다. 제2 반도체 소자의 구성 요소 중 제1 반도체 소자와 관련하여 상술한 설명과 중복되는 설명은 생략한다.
제2 영역(R2)의 제2 반도체 소자는 기판(101), 기판(101) 상의 제2 활성 영역(105B), 제2 활성 영역(105B) 상의 제2 절연 구조물, 제2 절연 구조물 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(241,242,243,244)을 포함하는 제2 채널 구조물(240), 제2 활성 영역(105B)과 교차하여 연장되는 제1 게이트 구조물(160B), 복수의 채널층들(241,242,243,244)과 접촉되는 제2 소스/드레인 영역(250) 및 제2 소스/드레인 영역들(250)에 연결되는 제2 콘택 플러그(280)를 포함할 수 있다. 제2 반도체 소자는, 소자분리층들(110B)을 더 포함할 수 있다. 제2 게이트 구조물(260)은, 게이트 유전층(262), 게이트 전극(265), 제1 및 제2 스페이서층들(263,264), 및 게이트 캡핑층(266)을 포함할 수 있다.
제2 반도체 소자에서는, 활성 영역(105B)이 핀(fin) 구조를 갖고, 게이트 전극(265)이 채널 구조물들(240)의 복수의 채널층들(241,242,243,244)의 사이, 및 채널 구조물(240)의 상부에 배치될 수 있다. 이에 따라, 제2 반도체 소자는 제2 채널 구조물들(240), 제2 소스/드레인 영역들(150), 및 제2 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 포함할 수 있다.
제2 소스/드레인 영역들(250)은 실리콘(Si)으로 형성될 수 있으며, 제1 소스/드레인 영역들(150)의 제1 도전형과 다른 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 제2 소스/드레인 영역들(250)은 n형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등을 포함할 수 있다. 또한, 제2 소스/드레인 영역들(250)은 단결정의 실리콘(Si)을 포함할 수 있다.
제2 절연 구조물은 제4 내지 제6 하부 절연층들(221,222,223)을 포함하는 복수의 층들을 포함할 수 있다. 제2 절연 구조물은 제2 활성 영역(105B) 상에 배치될 수 있다. 제2 절연 구조물은 제2 활성 영역(105B)의 상면과 접촉하고, 채널층(241) 및 제2 소스/드레인 영역(250)의 하면과 접촉하도록 배치될 수 있다.
제4 하부 절연층(221)과 제6 하부 절연층(223)은 동일한 물질을 포함할 수 있으며, 제5 하부 절연층(222)은 제4 및 제6 하부 절연층들(221,223)과 다른 물질을 포함할 수 있다. 예를 들어, 제4 내지 제6 하부 절연층들(221,222,223)은 각각 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
제4 내지 제6 하부 절연층들(221,222,223)은 각각 실질적으로 균일한 두께를 가질 수 있다. 제4 내지 제6 하부 절연층들(221,223)은 실질적으로 동일한 두께를 가질 수 있고, 제5 하부 절연층(222)은 제4 및 제6 하부 절연층들(221,223)과 동일하거나 상이한 두께를 가질 수 있다. 일 실시예에서, 제5 하부 절연층(222)의 두께는 제4 및 제6 하부 절연층들(221,223)의 두께보다 작을 수 있다.
제4 및 제6 하부 절연층들(221,223)은 제1 및 제3 하부 절연층들(121,123)과 다른 물질을 포함할 수 있다. 즉, 제1 절연 구조물은 제2 절연 구조물과 다른 물질을 포함할 수 있다. 제5 하부 절연층(222)은 제2 하부 절연층(122)과 동일하거나 상이한 물질을 포함할 수 있다.
제2 측부 절연층(225)은 제2 소스/드레인 영역(250)의 측면의 적어도 일부를 덮도록 배치될 수 있다. 제2 측부 절연층(225)은 제2 소스/드레인 영역(250)의 측면과 제2 소스/드레인 영역(250)의 측면 상으로 연장된 제6 하부 절연층(223) 사이에 배치될 수 있다. 제2 측부 절연층(225)은 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
제2 보호층(226)은 제2 소스/드레인 영역(250)의 측면의 적어도 일부를 덮도록 배치될 수 있다. 제2 보호층(226)은 제2 소스/드레인 영역(250)의 측면과 제2 소스/드레인 영역(250)의 측면 상으로 연장된 제6 하부 절연층(223) 사이에 배치될 수 있다. 제2 보호층(226)은 제2 측부 절연층(225)에 의해 둘러싸이지 않은 제2 소스/드레인 영역(250)의 측면을 둘러싸도록 배치될 수 있다. 제2 보호층(226)은 실리콘(Si)을 포함할 수 있다.
제2 게이트 구조물(260)은 제2 활성 영역(205) 및 제2 채널 구조물들(240)의 상부에서 제2 활성 영역(205) 및 제2 채널 구조물들(240)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제2 게이트 구조물(260)과 교차되는 제2 활성 영역(105B) 및/또는 제2 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 제2 게이트 구조물(260)은 제2 게이트 전극(265), 게이트 전극(265)과 복수의 채널층들(241, 242, 243, 244) 사이의 제2 게이트 유전층(262), 제2 게이트 전극(265)의 측면들 상의 제3 및 제4 스페이서층들(263,264), 및 제2 게이트 전극(265)의 상면 상의 제2 게이트 캡핑층(266)을 포함할 수 있다.
도 2에 도시된 실시예를 참조하면, 제2 게이트 구조물(260)의 구성 요소들은 절연층들(221,222,223,224,225)과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 스페이서층(263) 및 제2 측부 절연층(225)은 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 또한, 제3 스페이서층(263), 제2 측부 절연층(225), 제1 스페이서층(163) 및 제1 측부 절연층(125)은 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 두께를 가질 수 있다. 또한, 제4 스페이서층(264), 제4 하부 절연층(221) 및 제6 하부 절연층(223)은 동일한 물질을 포함할 수 있으며, 실질적으로 동일한 두께를 가질 수 있다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 단면도들이다. 도 3 내지 도 6의 실시예에서, 앞선 도 1 및 도 2와 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다. 도 3 내지 도 6의 실시예에서, 앞선 도 1 및 도 2와 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 및 도 2와 다른 실시예를 설명하기 위한 것이며, 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 3을 참조하면, 제1 반도체 장치(1a)에서, 제1 게이트 구조물(160a)은 제5 스페이서층(167)을 더 포함하고, 제2 게이트 구조물(260a)은 제7 스페이서층(267)을 더 포함할 수 있다. 제5 및 제7 스페이서층들(167,267)은 각각 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다. 제5 스페이서층(167)은 제1 게이트 전극(165)과 제1 스페이서층(163) 사이에 배치될 수 있으며, 최상부의 채널층(144)의 상부면 일부를 덮도록 연장될 수 있다. 제7 스페이서층(267)은 제2 게이트 전극(265)과 제3 스페이서층(263) 사이에 배치될 수 있으며, 최상부 채널층(244)의 상부면 일부를 덮도록 연장될 수 있다.
다음으로, 도 4를 참조하면, 반도체 장치(1b)에서, 제1 절연 구조물은 단일층으로 구성되고, 제2 절연 구조물은 단일층으로 구성될 수 있다. 제1 반도체 장치(1b)에서, 제1 절연 구조물의 하부 절연층(121b)은 제1 소스/드레인 영역(150)의 표면을 덮도록 연장(도 4의 124)될 수 있다. 하부 절연층(121b)의 두께는 절연층(124)의 두께의 대략 2배일 수 있다. 마찬가지로, 제2 절연 구조물의 하부 절연층(221b)은 제2 소스/드레인 영역(250)의 표면을 덮도록 연장(도 4의 224)될 수 있다. 하부 절연층(221b)의 두께는 절연층(224)의 두께의 대략 2배일 수 있다.
다음으로, 도 5를 참조하면, 반도체 장치(1c)에서, 제2 영역(R2)에 배치된 제2 반도체 소자는 내부 스페이서층들(230)을 더 포함할 수 있다. 내부 스페이서층들(230)은 제2 채널 구조물(240)의 사이에서 제2 게이트 전극(265)과 나란하게 배치될 수 있다. 제4 채널층(244)의 하부에서, 제2 게이트 전극(265)은 내부 스페이서층들(230)에 의해 제2 소스/드레인 영역들(250)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(230)은 제2 게이트 전극(265)과 마주하는 측면이 제2 게이트 전극(265)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(230)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율 막으로 이루어질 수 있다.
이와 반대로, 제1 영역(R1)에 배치된 제1 반도체 소자가 내부 스페이서층들(230)을 더 포함할 수 있다. 내부 스페이이서층들(230)은 제1 채널 구조물(140)의 사이에서 제1 게이트 전극(165)과 나란하게 배치될 수 있다. 일 실시예에서, 제1 영역(R1)에 배치된 제1 반도체 소자 및 제2 영역(R2)에 배치된 제2 반도체 소자 모두 내부 스페이서층들(230)을 포함할 수 있다.
다음으로, 도 6을 참조하면, 반도체 장치(1d)에서, 제1 영역(R1)에 배치된 제1 반도체 소자는 소스/드레인 영역(150)의 측면을 둘러싸는 제7 절연층(127)을 더 포함할 수 있다. 제7 절연층(127)은 제1 내지 제3 하부 절연층들(121d,122d,123d)과 상이한 물질을 포함할 수 있다. 일 실시예에서, 제7 절연층(127)은 제2 영역(R2)에 배치된 제2 반도체 소자의 제4 및 제6 하부 절연층들(221d,223d)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 제1 반도체 소자의 제7 절연층(127)은, 제1 하부 절연층(121d) 및 제3 하부 절연층(123d)과 동일한 두께로 형성될 수 있다. 일 실시예에서, 제1 반도체 소자의 제1, 제3 및 제7 하부 절연층들(121d,123d,127)은 제2 반도체 소자의 제4 및 제6 하부 절연층들(221d,223d)의 두께보다 얇을 수 있다. 일 실시예에서, 제1 반도체 소자의 제2 하부 절연층(122d)의 두께는 제2 반도체 소자의 제5 하부 절연층(222d)의 두께보다 클 수 있다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 7a 내지 도 7g에서는 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2에 대응되는 단면들을 도시한다.
도 7a를 참조하면, 기판(101)의 제1 및 제2 영역(R1,R2)에서, 활성 영역(105A,105B) 상에 희생층들(111,112,113,114)과 채널층들(141,142,143,144)을 교대로 적층하여 활성 구조물들을 형성할 수 있다. 또한, 기판(101)의 제1 및 제2 영역(R1,R2)에서, 활성 구조물들 상에 희생 게이트 구조물들(170)을 형성하고, 희생 게이트 구조물(170) 및 활성 구조물들을 덮도록 제1 절연층(IL1)으로 컨포멀(conformal)하게 형성할 수 있다.
희생층들(112,113,114)은 후속 공정을 통해 도 2와 같이 게이트 유전층(162,262) 및 게이트 전극(165,265)으로 교체되는 층일 수 있다. 최하부 희생층(111)은 후속 공정을 통해 도 2와 같이 절연 구조물들(120,220)로 교체되는 층일 수 있다.
희생층들(111,112,113,114)은 채널층들(141,142,143,144)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141,142,143,144)은 희생층들(111,112,113,114)과 다른 물질을 포함할 수 있다. 희생층들(111,112,113,114) 및 채널층들(141,142,143,144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(111,112,113,114)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141,142,143,144)은 실리콘(Si)을 포함할 수 있다.
희생층들(111,112,113,114)의 두께는 서로 동일하거나 상이할 수 있다. 일 실시예에서, 절연 구조물로 교체되는 최하부 희생층(111)의 두께는, 나머지 희생층들(112,113,114)의 두께보다 클 수 있다. 이 경우, 최하부 희생층(111)의 불순물 농도는 나머지 희생층들(112,113,114)의 불순물 농도보다 클 수 있다. 이로써, 최하부 희생층(111)의 식각률을 나머지 희생층들(112,113,114)의 식각률보다 크게 하여, 최하부 희생층(111)과 나머지 희생층들(112,113,114)을 동시에 제거할 수 있다. 희생층들(111,112,113,114) 및 채널층들(141, 142, 143) 각각은 약 1
Figure pat00001
내지 100 nm의 범위의 두께를 가질 수 있다. 최하부 희생층(111)은 약 20at% 내지 약 50at%의 불순물 농도를 가질 수 있다.
희생층들(111,112,113,114)과 교대로 적층되는 채널층들(141,142,143,114)의 층 수는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 희생층들 및 채널층들은 각각 3개 이상일 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물들(140,240)의 상부에서 게이트 유전층(162,262) 및 게이트 전극(165,265)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
제1 절연층(IL1)은 SiN, SiO, SiCN, SiOC, SiON, SiOCN 및 SiBCN 중 적어도 하나를 포함할 수 있다.
도 7b를 참조하면, 기판(101)의 제2 영역(R2) 상에는, 희생 게이트 구조물들(170) 및 활성 구조물을 제1 캡핑층(CL1)이 형성될 수 있다. 제2 영역(R2)에 제1 캡핑층(CL1)이 형성된 후에, 제1 영역(R1)의 제1 절연층(IL1)의 일부가 에칭에 의해 제거될 수 있다. 구체적으로, 희생 게이트 구조물들(170)의 마스크 패턴층들(176)의 상부면에 형성된 제1 절연층(IL1)이 제거되고, 이와 함께 마스크 패턴층들(176)의 상부면과 인접한 측면에 형성된 제1 절연층(IL1)의 일부가 함께 제거될 수 있다. 그 결과, 희생 게이트 구조물들(170)의 측면 상에 제1 스페이서층들(163)이 형성될 수 있다. 또한, 인접한 희생 게이트 구조물들(170) 사이의 활성 구조물의 상부면에 형성된 제1 절연층(IL1)이 제거되고, 이와 함께 활성 구조물의 상부면과 인접한 측면에 형성된 제1 절연층(IL1)의 일부가 함께 제거될 수 있다. 그 결과, 제1 측부 절연층(125)이 제1 활성 영역(105A)의 상부면보다 높은 레벨에 형성될 수 있다.
인접한 희생 게이트 구조물들(170) 사이의 활성 구조물의 일부를 제거하여 리세스 영역을 형성한 후, 리세스 영역에 제1 소스/드레인 영역들(150)을 형성할 수 있다. 예를 들어, 제2 내지 제4 희생층들(112,113,114) 및 제1 내지 제4 채널층들(141,142,143,144)의 일부가 제거되어 형성된 리세스 영역에, 제1 소스/드레인 영역들(150)이 형성될 수 있다. 제1 소스/드레인 영역들(150)은 선택적 에피택셜 성장(epitaxial growth) 공정에 의해 제1 내지 제4 채널층들(141, 142, 143, 144)의 측면 상 및 리세스 영역의 바닥면에서 최하부 희생층(111) 상에 형성될 수 있다. 소스/드레인 영역들(150)은 실리콘-게르마늄(SiGe)을 포함하고, 인-시추 도핑에 의해 p형 불순물, 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등을 포함할 수 있다. 또한, 제1 소스/드레인 영역들(150)은 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
일 실시예에서, 제1 소스/드레인 영역은 복수의 에피택셜 층들을 포함할 수 있고, 이 중 최외각 에피택셜 층은 불순물 농도가 약 10at% 이하이고, 두께가 약 1nm 이상일 수 있다. 예를 들어, 최외각 에피택셜 층은 불순물 농도가 약 1at% 이상 약 10at% 이하이고, 두께가 약 1nm 이상 약 50nm 이하일 수 있다. 최외각 에피택셜 층이 상기 불순물 농도 및 두께를 가짐으로써, 이후 희생층 제거 공정에서, 제1 소스/드레인 영역(150)의 최외각 층의 손상 없이 희생층만을 선택적으로 제거할 수 있다.
제1 측부 절연층(125)에 의해 둘러싸이지 않은 제1 소스/드레인 영역(150)의 측면 상에는 보호층(126)이 형성될 수 있다. 예를 들어, 보호층(126)은 에피택셜 성장 공정에 의해 형성될 수 있다.
도 7c를 참조하면, 제1 영역(R1)의 소자분리층(110)이 에칭되어 소자분리층(110)의 상면이 최하부 희생층(111)의 하면보다 낮은 레벨에 배치될 수 있다. 이와 함께, 제1 영역(R1)의 제1 활성 영역(105A)의 측면에 형성된 라이너(106)도 함께 에칭될 수 있다. 그 결과, 최하부 희생층(111)의 측면이 노출될 수 있다.
도 7d를 참조하면, 제1 영역(R1)에서 최하부 희생층(111)이 제거되고, 제2 절연층(IL2)이 제1 소스/드레인 영역(150), 희생 게이트 구조물(170), 제1 활성 영역(105A) 및 소자분리층(110)의 표면을 컨포멀하게 덮도록 형성될 수 있다. 또한, 최하부 희생층(111)이 제거된 공간에서, 제1 활성 영역(105A)의 상면 상에 제1 하부 절연층(121)이 제1 방향으로 연장되도록 형성되고, 채널 구조물(140) 및 제1 소스/드레인 영역(150)의 하면 상에 제3 하부 절연층(123)이 제1 방향으로 연장되도록 형성될 수 있다. 즉, 제2 절연층(IL2), 제1 및 제3 하부 절연층들(121,123)은 동시에 형성될 수 있다. 제1 하부 절연층(121)은 제1 활성 영역(105A)에 인접한 소자분리층(110)으로 연장될 수 있다.
제1 및 제3 하부 절연층들(121,123) 사이에 제2 하부 절연층(122)이 형성될 수 있다. 일 실시예에서, 제2 하부 절연층(122)이 제1 및 제3 하부 절연층들(121,123) 사이에 형성됨과 동시에, 제2 하부 절연층과 동일한 물질의 절연층이 제2 절연층(IL2) 상에 컨포멀하게 형성될 수 있다. 제2 절연층(IL2) 상에 형성된 절연층은 이후 공정에서 제거되어, 도 7d와 같은 구조가 형성될 수 있다.
제2 하부 절연층(122)은 제1 및 제3 하부 절연층들(121,123)과 다른 물질을 포함할 수 있으며, 두께가 상이할 수 있다. 이로써, 제1 내지 제3 하부 절연층들(121,122,123)을 포함하는 제1 절연 구조물이 형성될 수 있다. 또한, 제3 하부 절연층(123)은 제1 소스/드레인 영역(150)의 측면 상으로 연장될 수 있다.
도 7e를 참조하면, 기판(101)의 제2 영역(R2) 상에 형성된 제1 캡핑층(CL1)을 제거하고, 기판(101)의 제1 영역(R1) 상에, 희생 게이트 구조물들(170) 및 활성 구조물을 덮는 제2 캡핑층(CL2)이 형성될 수 있다. 제1 영역(R1)에 제2 캡핑층(CL2)이 형성된 후에, 제2 영역(R2)의 제1 절연층(IL1)의 일부가 에칭에 의해 제거될 수 있다. 구체적으로, 희생 게이트 구조물들(170)의 마스크 패턴층들(176)의 상부면에 형성된 제1 절연층(IL1)이 제거되고, 이와 함께 마스크 패턴층들(176)의 상부면과 인접한 측면에 형성된 제1 절연층(IL1)의 일부가 함께 제거될 수 있다. 그 결과, 희생 게이트 구조물들(170)의 측면 상에 제3 스페이서층들(263)이 형성될 수 있다. 또한, 인접한 희생 게이트 구조물들(170) 사이의 활성 구조물의 상부면에 형성된 제1 절연층(IL1)이 제거되고, 이와 함께 활성 구조물의 상부면과 인접한 측면에 형성된 제1 절연층(IL1)의 일부가 함께 제거될 수 있다. 그 결과, 제2 측부 절연층(225)이 제2 활성 영역(105B)의 상부면보다 높은 레벨에 형성될 수 있다.
인접한 희생 게이트 구조물들(170) 사이의 활성 구조물의 일부를 제거하여 리세스 영역을 형성한 후, 리세스 영역에 제2 소스/드레인 영역들(250)을 형성할 수 있다. 예를 들어, 제2 내지 제4 희생층들(112,113,114) 및 제1 내지 제4 채널층들(141,142,143,144)의 일부가 제거되어 형성된 리세스 영역에, 제2 소스/드레인 영역들(250)이 형성될 수 있다. 제2 소스/드레인 영역들(250)은 선택적 에피택셜 성장 공정에 의해 제1 내지 제4 채널층들(141, 142, 143, 144)의 측면 상 및 리세스 영역의 바닥면에서 최하부 희생층(111) 상에 형성될 수 있다. 제2 소스/드레인 영역들(250)은 실리콘-게르마늄(SiGe)을 포함하고, 인-시추 도핑에 의해 n형 불순물, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등을 포함할 수 있다. 또한, 제2 소스/드레인 영역들(250)은 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
제2 측부 절연층(225)에 의해 둘러싸이지 않은 제2 소스/드레인 영역(250)의 측면 상에는 보호층(226)이 형성될 수 있다. 예를 들어, 보호층(226)은 에피택셜 성장 공정에 의해 형성될 수 있다.
도 7f를 참조하면, 제2 영역(R1)의 소자분리층(110)이 에칭되어 소자분리층(110)의 상면이 최하부 희생층(111)의 하면보다 낮은 레벨에 배치될 수 있다. 이와 함께, 제2 영역(R2)의 제2 활성 영역(105B)의 측면에 형성된 라이너(206)도 함께 에칭될 수 있다. 그 결과, 최하부 희생층(111)의 표면이 노출될 수 있다.
도 7g를 참조하면, 제2 영역(R2)에서 최하부 희생층(111)이 제거되고, 제3 절연층(IL3)이 제2 소스/드레인 영역(150), 희생 게이트 구조물(170), 제2 활성 영역(205) 및 소자분리층(110)의 표면을 컨포멀하게 덮도록 형성될 수 있다. 또한, 최하부 희생층(111)이 제거된 공간에서, 제2 활성 영역(105B)의 상면 상에 제4 하부 절연층(221)이 제1 방향으로 연장되도록 형성되고, 채널 구조물(240) 및 제2 소스/드레인 영역(250)의 하면 상에 제6 하부 절연층(223)이 제1 방향으로 연장되도록 형성될 수 있다. 즉, 제3 절연층(IL3), 제4 및 제6 절연층들(221,223)은 동시에 형성될 수 있다. 제4 하부 절연층(221)은 소자분리층(110)으로 연장될 수 있다.
제4 및 제6 하부 절연층들(221,223) 사이에 제5 하부 절연층(222)이 형성될 수 있다. 일 실시예에서, 제5 하부 절연층(222)이 제4 및 제6 하부 절연층들(221,223) 사이에 형성됨과 동시에, 제5 하부 절연층과 동일한 물질의 절연층이 제3 절연층(IL3) 상에 컨포멀하게 형성될 수 있다. 제3 절연층(IL3) 상에 형성된 절연층은 이후 공정에서 제거되어, 도 7g와 같은 구조가 형성될 수 있다.
제5 하부 절연층(222)은 제4 및 제6 하부 절연층들(221,223)과 다른 물질을 포함할 수 있으며, 두께가 상이할 수 있다. 이로써, 제4 내지 제6 하부 절연층들(221,222,223)을 포함하는 제2 절연 구조물이 형성될 수 있다. 또한, 제6 하부 절연층(223)은 제2 소스/드레인 영역(250)의 측면 상으로 연장될 수 있다.
이후, 기판(101)의 제1 영역(R1) 상에 형성된 캡핑층(CL2)을 제거하고, 제1 영역(R1)에 층간 절연층(185)을 형성하고, 제2 영역(R2)에 층간 절연층(285)을 형성할 수 있다. 또한, 희생층들(112,113,114) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(185,285)은 희생 게이트 구조물들(170), 제1 및 제2 소스/드레인 영역들(150,250)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
제1 및 제2 영역들(R1,R2)에서 희생층들(112,113,114) 및 희생 게이트 구조물들(170)은 제1 내지 제4 스페이서층들(163,164,263,264), 층간 절연층(185,285), 및 채널층들(141,142,143,144)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(112,113,114)을 제거하여 하부 갭 영역들을 형성할 수 있다. 예를 들어, 희생층들(112,113,114)이 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141,142,143,144)이 실리콘(Si)을 포함하는 경우, 희생층들(112,113,114)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
다음으로, 도 2를 함께 참조하면, 제1 및 제2 영역들(R1,R2)에서 상부 갭 영역들 및 하부 갭 영역들 내에 게이트 구조물들(160,260)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들 및 하부 갭 영역들의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들 및 하부 갭 영역들을 완전히 매립하도록 형성한 후, 상부 갭 영역들에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 제1 영역(R1)에서 게이트 유전층(162), 게이트 전극(165), 제1 및 제2 스페이서층들(163,164), 및 게이트 캡핑층(166)을 포함하는 제1 게이트 구조물들(160)이 형성되고, 제2 영역(R2)에서 게이트 유전층(262), 게이트 전극(265), 제3 및 제4 스페이서층들(263,264), 및 게이트 캡핑층(266)을 포함하는 제2 게이트 구조물들(260)이 형성될 수 있다.
이후, 콘택 플러그들(180,280)을 형성할 수 있다. 먼저, 층간 절연층들(185)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그들(180,280)을 형성할 수 있다. 상기 콘택 홀의 하면은 제1 및 제2 소스/드레인 영역들(150,250) 내로 리세스되거나 제1 및 제2 소스/드레인 영역들(150,250)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그들(180,280)의 형상 및 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101 : 기판 105 : 활성 영역
110 : 소자분리층 140 : 채널 구조물
141,142,143,144 : 채널층 160 : 게이트 구조물
162 : 게이트 유전층 165 : 게이트 전극
163,164 : 스페이서층들 166 : 게이트 캡핑층
180 : 콘택 플러그 185 : 층간 절연층
121 : 제1 하부 절연층 122 : 제2 하부 절연층
123 : 제3 하부 절연층 124 : 제1 측부 절연층
221 : 제4 하부 절연층 222 : 제5 하부 절연층
223 : 제6 하부 절연층 224 : 제2 측부 절연층
127 : 제7 절연층 126 : 제1 보호층
226 : 제2 보호층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 제1 및 제2 활성 영역들;
    각각의 상기 제1 및 제2 활성 영역 상에 배치되고, 상기 제1 방향으로 연장되는 제1 및 제2 절연 구조물들;
    각각의 상기 제1 및 제2 절연 구조물들 상에 수직하게 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 각각의 상기 제1 및 제2 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 및 제2 게이트 구조물들;
    상기 제1 게이트 구조물의 적어도 일측에서 상기 제1 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 제1 도전형의 불순물로 도핑된 제1 소스/드레인 영역; 및
    상기 제2 게이트 구조물의 적어도 일측에서 상기 제2 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉하고, 상기 제1 도전형과 상이한 제2 도전형의 불순물로 도핑된 제2 소스/드레인 영역; 을 포함하되,
    상기 제1 절연 구조물의 적어도 일부는 상기 제1 소스/드레인 영역의 상기 제2 방향에서의 측면 상으로 연장되고,
    상기 제2 절연 구조물의 적어도 일부는 상기 제2 소스/드레인 영역의 상기 제2 방향에서의 측면 상으로 연장되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상기 측면과 상기 제1 소스/드레인 영역의 상기 측면 상으로 연장되는 상기 제1 절연 구조물 사이에 배치되는 제1 측부 절연층을 더 포함하고,
    상기 제2 소스/드레인 영역의 상기 측면과 상기 제2 소스/드레인 영역의 상기 측면 상으로 연장되는 상기 제2 절연 구조물 사이에 배치되는 제2 측부 절연층을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 절연 구조물은 상기 제1 활성 영역 상에 순차적으로 적층된 제1 내지 제3 하부 절연층들을 포함하고,
    상기 제2 절연 구조물은 상기 제2 활성 영역 상에 순차적으로 적층된 제4 내지 제6 하부 절연층들을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 하부 절연층은 상기 제1 소스/드레인 영역의 상기 측면 상으로 연장되고,
    상기 제6 하부 절연층은 상기 제2 소스/드레인 영역의 상기 측면 상으로 연장되는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 게이트 구조물은 제1 게이트 전극층, 상기 제1 게이트 전극층의 외측에 배치된 제1 스페이서층, 및 상기 제1 스페이서층의 외측에 배치된 제2 스페이서층을 포함하고,
    상기 제2 게이트 구조물은 제2 게이트 전극층, 상기 제2 게이트 전극층의 외측에 배치된 제3 스페이서층, 및 상기 제3 스페이서층의 외측에 배치된 제4 스페이서층을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 스페이서층, 상기 제1 하부 절연층 및 상기 제3 하부 절연층은 동일한 물질을 포함하고,
    상기 제4 스페이서층, 상기 제4 하부 절연층 및 상기 제6 하부 절연층은 동일한 물질을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 절연 구조물은 단일층으로 구성되는 반도체 장치.
  8. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 배치되고, 상기 제1 방향으로 연장되는 절연 구조물;
    상기 절연 구조물 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 절연 구조물 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역을 포함하고,
    상기 절연 구조물은 상기 복수의 채널층들 중 최하부 채널층 및 상기 소스/드레인 영역의 하면과 접촉하는 반도체 장치.
  9. 제8항에 있어서,
    상기 절연 구조물은 상기 활성 영역의 상에 순차적으로 적층된 제1 내지 제3 하부 절연층들을 포함하고,
    상기 제1 및 제3 하부 절연층들은 실질적으로 동일한 두께를 포함하는 반도체 장치.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역의 상부에 이격 배치되는 채널층들;
    상기 활성 영역의 상부에 배치되고, 상기 채널층들과 접촉하는 제1 및 제2 소스/드레인 영역들;
    상기 기판 상에서 상기 활성 영역 및 상기 채널층과 교차하여 제2 방향으로 연장되는 게이트 구조물; 및
    각각의 상기 제1 및 제2 소스/드레인 영역의 하부면과 접촉하면서 상기 활성 영역의 상면에 배치되는 제1 및 제2 절연 구조물들;을 포함하고,
    상기 제1 절연 구조물은 상기 제2 절연 구조물과 다른 물질을 포함하는 반도체 장치.





KR1020210134871A 2021-10-12 2021-10-12 반도체 장치 KR20230052331A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210134871A KR20230052331A (ko) 2021-10-12 2021-10-12 반도체 장치
US17/732,811 US20230109987A1 (en) 2021-10-12 2022-04-29 Semiconductor device
CN202211235733.4A CN115966571A (zh) 2021-10-12 2022-10-10 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210134871A KR20230052331A (ko) 2021-10-12 2021-10-12 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230052331A true KR20230052331A (ko) 2023-04-20

Family

ID=85798607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210134871A KR20230052331A (ko) 2021-10-12 2021-10-12 반도체 장치

Country Status (3)

Country Link
US (1) US20230109987A1 (ko)
KR (1) KR20230052331A (ko)
CN (1) CN115966571A (ko)

Also Published As

Publication number Publication date
US20230109987A1 (en) 2023-04-13
CN115966571A (zh) 2023-04-14

Similar Documents

Publication Publication Date Title
KR20210014829A (ko) 반도체 장치
US11710796B2 (en) Semiconductor devices
KR20210080662A (ko) 반도체 장치
KR20220099596A (ko) 반도체 장치
KR20200136519A (ko) 반도체 장치
US20220285511A1 (en) Semiconductor device
KR20220154266A (ko) 반도체 장치
KR20230052331A (ko) 반도체 장치
US20230395684A1 (en) Semiconductor device
EP4336549A1 (en) Semiconductor device including gate structures and gate isolation structure
US20240105776A1 (en) Semiconductor devices
US20220406919A1 (en) Semiconductor devices
EP4312274A2 (en) Gate-all-around semiconductor devices comprising two-dimensional protective layers
US20240006503A1 (en) Semiconductor devices
US20230187519A1 (en) Semiconductor devices
US20230223451A1 (en) Semiconductor devices
US20230215867A1 (en) Semiconductor device
KR20230077399A (ko) 반도체 소자
KR20220150490A (ko) 반도체 소자
KR20240049893A (ko) 반도체 소자
KR20230027350A (ko) 반도체 소자
KR20230010871A (ko) 반도체 장치
KR20230023874A (ko) 반도체 소자
KR20230036580A (ko) 반도체 장치
KR20230166596A (ko) 반도체 소자