KR20230036580A - 반도체 장치 - Google Patents

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KR20230036580A
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gate electrode
upper capping
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천정환
신홍식
류경민
백봉관
백종민
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역에 연결되는 제1 콘택 플러그 및 상기 게이트 구조물과 연결되는 제2 콘택 플러그를 포함하는 콘택 플러그들을 포함하되, 상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고, 상기 제2 콘택 플러그는, 상기 캡핑층을 관통하여 상기 게이트 전극과 연결되고, 상기 상부 캡핑층을 관통하는 볼록한 측면을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역에 연결되는 제1 콘택 플러그 및 상기 게이트 구조물과 연결되는 제2 콘택 플러그를 포함하는 콘택 플러그들을 포함하되, 상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고, 상기 제2 콘택 플러그는, 상기 캡핑층을 관통하여 상기 게이트 전극과 연결되고, 상기 상부 캡핑층을 관통하는 볼록한 측면을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 활성 영역 상에서 서로 수직하게 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고 상기 복수의 채널층들을 둘러싸는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역, 및 상기 소스/드레인 영역에 연결되는 제1 콘택 플러그 및 상기 게이트 구조물과 연결되는 제2 콘택 플러그를 포함하는 콘택 플러그를 포함하되, 상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고, 상기 제2 콘택 플러그는, 상기 캡핑층을 관통하여 상기 게이트 전극과 연결되고, 상기 상부 캡핑층을 관통하는 볼록한 측면을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역, 및
상기 소스/드레인 영역에 연결되는 콘택 플러그를 포함하되, 상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고, 상기 게이트 구조물들은 서로 평행하게 연장되는 제1 게이트 구조물 및 제2 게이트 구조물을 포함하고, 상기 제1 게이트 구조물의 제1 상부 캡핑층과 상기 제2 게이트 구조물의 제2 상부 캡핑층은 다른 모양을 가질 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 게이트 전극 상의 하부 캡핑층 및 식각 내성이 높은 상부 캡핑층을 형성하여 자기 정렬 콘택(Self-align Contact, SAC) 형성 공정 상에서 게이트 전극을 보호할 수 있다. 특히, 라인 타입의 자기 정렬 콘택(line SAC) 형성 공정 상에서 노출된 게이트 전극을 보호하는 상부 캡핑층을 포함함으로써 생산 수율이 향상된 반도체 장치가 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 평면도이다. 도 2a 내지 도 2d는 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 단면도이다. 도 2a는 도 1의 반도체 장치(100)를 절단선 I-I'을 따라서 절단한 단면을 도시하고, 도 2b는 도 1의 반도체 장치(100)를 절단선 II-II'를 따라서 절단한 단면을 도시하고, 도 2c는 도 1의 반도체 장치(100)를 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면을 도시하며, 도 2d는 도 1의 반도체 장치(100)를 절단선 Ⅳ-Ⅳ'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2d에서 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2d를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105)을 서로 분리하는 소자분리층들(107), 활성 영역들(105) 상에 배치되는 채널층들(140), 채널층들(140)과 접촉되는 소스/드레인 영역들(150), 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160), 콘택 플러그들(170, 180) 및 층간 절연층(190)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ 족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 영역들(105)은 기판(101)의 상면과 평행한 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다. 활성 영역들(105)은 기판(101)의 상부면으로부터 수직한 z 방향으로 돌출될 수 있다. 활성 영역들(105)의 상단은 소자분리층들(107)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역들(105)이 일부 리세스되며, 리세스된 활성 영역들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예에서, 활성 영역들(105)은 서로 인접한 제1 활성 영역(105a) 및 제2 활성 영역(105b)을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 각각 x 방향으로 연장되는 라인 모양 또는 바 모양을 가질 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 이격되어 평행하게 연장될 수 있으나, 이에 한정되는 것은 아니다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105a)이 제1 도전형을 갖는 경우에, 제2 활성 영역(105b)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 도전형은 N형의 도전형일 수 있고, 상기 제2 도전형은 P형의 도전형일 수 있다.
소자분리층들(107)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자분리층들(107)은 활성 영역들(105) 사이에 배치될 수 있다. 소자분리층들(107)은 활성 영역들(105)의 상부 보다 낮은 레벨의 상부를 가질 수 있다. 이에 따라, 소자분리층들(107)은 활성 영역들(105)의 상부를 일부 노출 시킬 수 있다. 예시적인 실시예에서, 소자분리층들(107)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으나 이에 한정되는 것은 아니다. 소자분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(107)은 절연 물질로 이루어질 수 있다. 소자분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
채널층들(140)은 활성 영역들(105) 상에서 기판(101)과 수직한 z 방향으로 서로 이격되면서 적층될 수 있다. 채널층들(140)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면과는 이격될 수 있다. 채널층들(140)은 y 방향에서 활성 영역들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있다. 채널층들(140)은 3개로 도시되어 있으나, 채널층들의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널층들(140)은 활성 영역들(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다. 채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 각각 서로 동일한 물질을 포함할 수 있으나, 실시예에 따라 서로 다른 물질을 포함할 수도 있다.
예시적인 실시예에서, 채널층들(140)은 제1 활성 영역(105a) 상에 배치되는 제1 채널층들 및 제2 활성 영역(105b) 상에 배치되는 제2 채널층들을 포함할 수 있다.
소스/드레인 영역들(150)은 채널층들(140)의 적어도 일측에서, 활성 영역들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널층들(140) 각각의 측면 및 소스/드레인 영역들(150)의 하단에서 활성 영역들(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)은 채널층들(140)과 접촉할 수 있다. 소스/드레인 영역들(150)은 활성 영역들(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다.
예시적인 실시예에서, 소스/드레인 영역들(150)은 제1 활성 영역(105a) 상에 배치되는 제1 소스/드레인 영역(150a) 및 제2 활성 영역(105b) 상에 배치되는 제2 소스/드레인 영역(150b)을 포함할 수 있다. 제1 및 제2 소스/드레인 영역들(105a, 105b)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역(150a)은 상기 제2 도전형을 가질 수 있고, 제2 소스/드레인 영역(150b)은 상기 제1 도전형을 가질 수 있다. 즉, 제1 소스/드레인 영역(150a)과 제1 활성 영역(105a)은 다른 도전형을 가질 수 있다.
실시예들에 따라, 제1 소스/드레인 영역(150a)은 y 방향을 따라 인접하는 활성 영역들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다.
게이트 구조물들(160)은 활성 영역들(105) 및 채널층들(140)의 상부에서 활성 영역들(105) 및 채널층들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역들(105) 및/또는 채널층들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다.
게이트 구조물들(160) 각각은 게이트 유전층(162), 게이트 전극(165), 스페이서 구조물(164), 및 캡핑층(166, 167)을 포함할 수 있다. 채널층들(140)의 사이에서 게이트 구조물들(160) 각각의 상면 및 하면이 채널층들(140)과 접할 수 있다.
게이트 유전층(162)은 활성 영역들(105) 각각과 게이트 전극(165)의 사이 및 채널층들(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서 구조물(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constanct)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다중층으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역들(105)의 상에서 채널층들(140)의 사이를 채우며 채널층들(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 채널층들(140)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다. 게이트 전극(165)은 트랜지스터 영역들에 따라, 서로 다른 물질을 포함할 수 있다.
스페이서 구조물(164)은 게이트 전극(165)의 양 측벽 상에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 스페이서 구조물(164) 각각의 상부의 폭이 하부의 폭보다 작은 부분을 포함할 수 있다. 스페이서 구조물(164)은 기판(101)을 향하여 볼록한 상면을 포함할 수 있다. 다만, 실시예에 따라 스페이서 구조물(164)의 형태는 다양하게 변경될 수 있다. 스페이서 구조물(164)은 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 스페이서 구조물(164)은 실시예들에 따라 다중층으로 이루어질 수 있다. 스페이서 구조물(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있다.
캡핑층(166, 167)은 게이트 전극(165) 상에 배치될 수 있다. 캡핑층(166, 167)은 게이트 전극(165)을 형성한 이후의 후속 공정에서 게이트 전극(165)을 식각으로부터 보호하기 위한 구조물일 수 있다. 캡핑층(166, 167)은 콘택 플러그 형성 공정 상에서 콘택 플러그(180)가 자기 정렬되도록 지지하는 구조물일 수 있다. 다만, 캡핑층(166, 167)의 역할은 이에 한정되지 않는다.
캡핑층(166, 167)은 게이트 전극(165)의 상부에 배치되는 하부 캡핑층(166) 및 하부 캡핑층(166) 상에 배치되는 상부 캡핑층(167)을 포함할 수 있다.
하부 캡핑층(166)은 게이트 전극(165) 및 스페이서 구조물(164)의 상부에 배치될 수 있으며, 게이트 전극(165)과 스페이서 구조물(164)에 의해 하면의 적어도 일부가 둘러싸일 수 있다. 예시적인 실시예에서, 하부 캡핑층(166)은 기판(101)을 향하여 볼록한 모양의 하면을 포함할 수 있다. 하부 캡핑층(166)의 상기 하면은 게이트 전극(165) 및 스페이서 구조물(164)을 덮을 수 있다. 게이트 전극(165)의 상면 및 스페이서 구조물(164)의 상면은 공면을 이룰 수 있다. 하부 캡핑층(166)의 x 방향으로의 폭은 게이트 전극(165) 및 게이트 전극의 양 측벽에 배치된 스페이서 구조물들(164)의 폭의 합과 동일하거나 유사할 수 있으나, 이에 한정되는 것은 아니다. 하부 캡핑층(166)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다.
상부 캡핑층(167)은 하부 캡핑층(166) 상에 배치될 수 있다. 상부 캡핑층(167)의 측면은 제1 콘택 플러그(170) 및 층간 절연층(190)과 접촉할 수 있다. 상부 캡핑층(167)은 하부 캡핑층(166)과 동일하거나 유사한 유전상수를 가지면서 하부 캡핑층(166)보다 식각 내성이 높은 절연 물질을 포함할 수 있다. 즉, 상부 캡핑층(167)은 하부 캡핑층(166)과 서로 다른 물질을 포함할 수 있다. 상부 캡핑층(167)은 예를 들어, 알루미늄 산화물(AlxOy)을 포함할 수 있다. 상부 캡핑층(167)의 제1 두께는 하부 캡핑층(166)의 제2 두께보다 작을 수 있다. 다만, 캡핑층(166, 167)의 두께는 이에 한정되지 않고, 실시예들에 따라, 상기 제1 두께가 상기 제2 두께보다 클 수도 있다. 예를 들어, 상부 캡핑층(167) 형성 이후에 식각 공정 단계 수에 따라 상부 캡핑층(167)의 두께를 조절함에 따라 상기 제1 두께 및 상기 제2 두께는 달라질 수 있다. 상부 캡핑층(167)의 x 방향으로의 제1 폭은 하부 캡핑층(166)의 x 방향으로의 제2 폭과 실질적으로 동일할 수 있다. 이에 따라, 상부 캡핑층(167)의 측면은 하부 캡핑층(166)의 측면과 공면을 이룰 수 있다.
예시적인 실시예에서, 게이트 구조물들(160)은 서로 이격되어 평행하게 연장하는 제1 게이트 구조물(160a) 및 제2 게이트 구조물(160b)을 포함할 수 있다. 도 16 및 도 17a를 참조할 때, 제1 게이트 구조물(160a)은 하드마스크(HM) 형성 단계에서 하드마스크(HM)에 의해 상면이 덮이는 게이트 구조물일 수 있고, 제2 게이트 구조물(160b)은 상면의 적어도 일부가 노출되는 게이트 구조물일 수 있다. 예시적인 실시예에서, 제1 게이트 구조물(160a) 및 제2 게이트 구조물(160b)은 복수 개일 수 있다. 예를 들어, 도 16을 참조할때, 인접하는 제1 게이트 구조물들(160a) 사이에 제2 게이트 구조물(160b)이 2개가 배치된 것으로 도시되어 있으나, 실시예에 따라 하드마스크(HM)의 크기를 달리하여 제2 게이트 구조물(160b)의 개수는 다양하게 변경될 수 있다. 제1 게이트 구조물(160a)의 상부 캡핑층(167)의 상면은 제2 게이트 구조물(160b)의 상부 캡핑층(167)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 채널층들(140)의 사이에서 게이트 전극(165)과 나란하게 배치되는 내부 스페이서층들을 더 포함할 수 있다. 채널층들(140) 중 최상부에 배치된 채널층의 하부에 위치한 게이트 전극(165)은 상기 내부 스페이서층들에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 상기 내부 스페이서층들은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 상기 내부 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 실시예에 따라, 상기 내부 스페이서층들은 생략될 수도 있다.
콘택 플러그들(170, 180)은 소스/드레인 영역들(150)에 연결되는 제1 콘택 플러그(170) 및 게이트 구조물들(160)에 연결되는 제2 콘택 플러그(180)를 포함할 수 있다.
제1 콘택 플러그(170)는 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 제1 콘택 플러그(170)는 도 1에 도시된 것과 같이 소스/드레인 영역들(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역들(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 제1 콘택 플러그(170)는 종횡비에 따라 기판(101)을 향하는 방향으로 폭이 감소하는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 콘택 플러그(170)가 상기 경사진 측면을 갖는 경우, 제1 콘택 플러그(170)는 인접한 게이트 구조물들(160)의 상부 캡핑층들(167) 간의 간격을 최대 폭으로 하여 기판(101)을 향할수록 폭이 감소할 수 있다. 제1 콘택 플러그(170)는 소스 드레인 영역들(150)로부터 일정 깊이만큼 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제1 콘택 플러그(170)는 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
제1 콘택 플러그(170)는 서로 인접한 게이트 구조물들(160) 사이에서 소스/드레인 영역들(150)로 연장하여 소스/드레인 영역들(150)과 접촉할 수 있다. 예시적인 실시예에서, 제1 콘택 플러그(170)는 인접하는 제1 게이트 구조물(160a)과 제2 게이트 구조물(160b)의 사이 및 인접하는 제2 게이트 구조물들(160b) 사이에서 소스/드레인 영역들(150)로 연장할 수 있다.
제1 콘택 플러그(170)는 게이트 구조물들(160)에 의해 정렬되는 자기 정렬 콘택(Self-align Contact, SAC)일 수 있다. 제1 콘택 플러그(170)는 인접한 게이트 구조물들(160)의 상부 캡핑층(167) 및 하부 캡핑층(166)에 의해 정렬될 수 있다. 제1 콘택 플러그(170)는 상부 캡핑층(167) 및 하부 캡핑층(166)의 적어도 일측면을 덮으며 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)에 연결될 수 있다. 즉, 제1 콘택 플러그(170)의 적어도 일부는 상부 캡핑층(167) 및 하부 캡핑층(166)과 접촉할 수 있다. 이에 따라, 제1 콘택 플러그(170)는 캡핑층(166, 167)의 적어도 일측을 따라 기판(101)과 수직한 z 방향으로 연장될 수 있다.
제1 콘택 플러그(170)는 제1 플러그층(171) 및 제1 배리어층(172)을 포함할 수 있다. 제1 플러그층(171)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 제1 배리어층(172)은 제1 플러그층(171)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 제1 배리어층(172)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다.
제2 콘택 플러그(180)는 캡핑층(166, 167)을 관통하여 게이트 전극(165)과 연결될 수 있으며, 게이트 전극(165)에 전기적인 신호를 인가할 수 있다. 제2 콘택 플러그(180)는 상부 캡핑층(167)을 관통하면서 볼록한 측면을 가질 수 있다. 즉, 제2 콘택 플러그(180)는 상부 캡핑층(167)의 상면 혹은 하면을 관통하는 부분의 평면적보다 상부 캡핑층(167)의 상면과 하면 사이의 레벨을 관통하는 부분의 평면적이 더 클 수 있다. 상기 볼록한 측면은 상부 캡핑층(167)에 대한 습식 식각(wet etch) 공정에 의한 구조일 수 있다. 제2 콘택 플러그(180)는 하부 캡핑층(167)을 관통하면서 볼록한 측면을 포함하지 않을 수 있다. 즉, 하부 캡핑층(166)에 대한 식각 공정은 상부 캡핑층(167)에 대한 식각 공정과 상이하여 하부 캡핑층(166)을 관통하는 제2 콘택 플러그(180)의 측면은 상부 캡핑층(167)을 관통하는 제2 콘택 플러그(180)의 측면과 다른 구조를 가질 수 있다. 예시적인 실시예에서, 하부 캡핑층(166)을 관통하는 제2 콘택 플러그(180)의 상기 측면은 기판(101)과 수직한 일직선 모양일 수 있으나, 이에 한정되지 않고 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수도 있다.
제2 콘택 플러그(180)는 게이트 전극(165)으로부터 일정 깊이만큼 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제2 콘택 플러그(180)는 게이트 전극(165)을 리세스하지 않고, 게이트 전극(165)의 상면을 따라 접촉되도록 배치될 수도 있다.
실시예에 따라, 제2 콘택 플러그(180)는 도 1에서 도시된 것과 달리 게이트 구조물들(160) 상에서 다양한 위치에 배치될 수 있다.
제2 콘택 플러그(180)는 제2 플러그층(181) 및 제2 배리어층(182)을 포함할 수 있다. 제2 플러그층(181)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 제2 배리어층(182)은 제2 플러그층(181)의 측면 및 하면을 컨포멀하게 덮을 수 있다. 제2 배리어층(182)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제2 플러그층(181)은 제1 플러그층(171)과 동일한 물질을 포함할 수 있고, 제2 배리어층(182)은 제2 배리어층(172)과 동일한 물질을 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층들(107)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 층간 절연층(190)의 하부면을 덮는 절연성 라이너(191)를 더 포함할 수 있다. 절연성 라이너(191)는 층간 절연층과 다른 물질, 예를 들어 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다. 절연성 라이너(191)는 소자분리층들(107)과 층간 절연층(190) 사이에 배치되며 제1 콘택 플러그(170)와 접촉하지 않는 소스/드레인 영역들(150)의 표면으로 연장될 수 있다. 또한, 절연성 라이너(191)는 게이트 구조물들(160)의 측면들 상으로 연장될 수 있다.
예시적인 실시예에서, 하부 캡핑층(166)의 하면은 게이트 전극(165), 스페이서 구조물(164), 및 스페이서 구조물(164)의 측면들 상으로 연장되는 절연성 라이너(191)를 덮을 수 있다. 하부 캡핑층(166)은 기판(101)을 향하여 볼록한 모양의 하면을 포함할 수 있다. 하부 캡핑층(166)의 x 방향으로의 폭은 게이트 전극(165), 게이트 전극의 양 측벽에 배치된 스페이서 구조물들(164), 및 상기 스페이서 구조물들(164)의 양 측벽에 배치된 절연성 라이너(191)의 폭의 합과 동일하거나 유사할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예에서, 반도체 장치(100)는, 제1 활성 영역(105a), 상기 제1 채널 구조물, 제1 소스/드레인 영역(150a), 및 게이트 구조물들(160)을 포함하는 제1 트랜지스터(TR1)와 제2 활성 영역(105b), 상기 제2 채널 구조물, 제2 소스/드레인 영역(150b), 및 게이트 구조물들(160)을 포함하는 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2) 중 어느 하나는 NMOS 트랜지스터 영역일 수 있고, 나머지 하나는 PMOS 트랜지스터 영역일 수 있다.
제1 및 제2 트랜지스터들(TR1, TR2)은, 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105)과 채널층들(140)의 사이, 채널층들(140) 각각의 사이, 및 채널층들(140)의 상부에 배치될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(TR1, TR2)은 채널층들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around, GAA)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터일 수 있다.
다만, 실시예에 따라 상술한 설명들과 달리, 제1 및 제2 트랜지스터들(TR1, TR2)은 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105) 및 활성 영역들(105) 상에 배치된 하나의 채널층의 상면 및 측면을 덮을 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 하나의 채널층, 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 핀(Fin)형 전계 효과 트랜지스터일 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치(100a)를 도시하는 단면도이다. 도 3은 도 1의 절단선 I-I'을 따라서 절단한 단면에 대응하는 영역을 도시한다. 도 4는 예시적인 실시예들에 따른 반도체 장치(100a)의 일부를 도시하는 부분 확대도이다. 도 4는 도 3의 'A' 영역 및 'B'영역을 확대하여 도시한 도면이다.
도 3 및 도 4를 참조하면, 반도체 장치(100a)는 도 3과 다른 상부 캡핑층(167) 구조를 포함할 수 있다. 제1 게이트 구조물(160a)은 제1 상부 캡핑층(167a)을 포함할 수 있고, 제2 게이트 구조물(160b)은 제2 상부 캡핑층(167b)을 포함할 수 있다. 제1 상부 캡핑층(167a) 및 제2 상부 캡핑층(167b)은 서로 동일한 물질을 포함할 수 있다. 제1 상부 캡핑층(167a) 및 제2 상부 캡핑층(167b)은 서로 다른 모양을 가질 수 있다. 예시적인 실시예에서, 제1 상부 캡핑층(167a)의 상면은 각진 모서리부를 가질 수 있고, 제2 상부 캡핑층(167b)의 상면은 라운드진 모서리부를 가질 수 있다. 도 17a 및 도 18a를 참조할 때, 제1 상부 캡핑층(167a)의 상면은 하드마스크(HM)에 의해 보호되어 식각되지 않으나, 제2 상부캡핑층(167b)의 상면은 노출되어 식각될 수 있다. 제2 상부 캡핑층(167b)은 식각 내성이 높은 물질을 포함하여 모서리부만 식각되어 상기 라운드진 모서리부를 포함할 수 있다. 이에 따라, 제1 상부 캡핑층(167a)의 두께는 제2 상부 캡핑층(167b)의 두께와 실질적으로 동일할 수 있다. 다만, 실시예에 따라 제2 상부 캡핑층(167b)이 모서리부와 함께 상면의 일부가 식각되더라도 평탄화 공정 등의 후속공정을 통해 제1 상부 캡핑층(167a) 및 제2 상부 캡핑층(167b)의 두께는 실질적으로 동일할 수 있다. 이러한 경우에도, 제2 상부 캡핑층(167b)은 상기 라운드진 모서리부를 포함하여 제1 상부 캡핑층(167a)과 다른 모양을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)를 도시하는 단면도이다. 도 5은 도 1의 절단선 I-I'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100b)는 상부 캡핑층(167)의 하면이 라운드진 모서리부를 갖는 게이트 구조물들(160)을 포함할 수 있다. 상부 캡핑층(167)은 하부 캡핑층(166)의 하면을 덮으면서 하부 캡핑층(166) 상에 배치될 수 있다. 하부 캡핑층(166)은 상부 캡핑층(167)의 상기 라운드진 모서리부를 따라 연장하며 상부 캡핑층(167)의 하면과 접촉할 수 있다. 상부 캡핑층(167)의 x 방향으로의 제1 폭은 하부 캡핑층(166)의 x 방향으로의 제2 폭과 실질적으로 동일할 수 있다. 이에 따라, 상부 캡핑층(167)의 측면과 하부 캡핑층(166)의 측면은 공면을 이룰 수 있다.
예시적인 실시예에서, 도 3의 반도체 장치(100a)는 도 5의 상부 캡핑층(167)의 구조를 더 포함할 수 있다. 즉, 제1 상부 캡핑층(167a) 및 제2 상부 캡핑층(167b) 각각은, 상면은 서로 다른 모양을 가지면서, 하면은 동일하게 라운드진 모서리부를 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100c)를 도시하는 단면도이다. 도 6은 도 1의 절단선 I-I'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100c)는 하부 캡핑층(166)의 x 방향으로의 폭과 상부 캡핑층(167)의 x 방향으로의 폭이 다른 게이트 구조물들(160)을 포함할 수 있다. 상부 캡핑층(167)의 x 방향으로의 제1 폭은 하부 캡핑층(166)의 x 방향으로의 제2 폭보다 클 수 있다. 이에 따라, 캡핑층(166, 167)은 상부 캡핑층(167) 및 하부 캡핑층(166) 사이에 배치되는 단차를 더 포함할 수 있다. 제1 콘택 플러그(170)는 상부 캡핑층(167)의 측면을 따라 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)에 연결될 수 있다. 제1 콘택 플러그(170)는 상부 캡핑층(167)의 측면을 따라 연장함에 따라, 상부 캡핑층(167)보다 작은 폭을 가지는 하부 캡핑층(166)과 접촉하지 않을 수 있다. 즉, 제1 콘택 플러그(170)는 상부 캡핑층(167)의 측면과 접촉하면서 하부 캡핑층(166)과 이격되어 배치될 수 있다. 상부 캡핑층(167)의 x 방향으로의 폭이 도 2의 반도체 장치(100)에 비해 증가함에 따라, 인접한 게이트 구조물들(160) 간의 간격이 좁아질 수 있다. 이에 따라, 제1 콘택 플러그(170)는 좁아진 게이트 구조물들(160) 사이에서 소스/드레인 영역들(150)로 연장하여 도 2의 제1 콘택 플러그보다 좁은 폭을 가질 수 있다. 예시적인 실시예에서, 제1 콘택 플러그(170)는 종횡비에 따라 기판(101)을 향하는 방향으로 폭이 감소하는 경사진 측면을 포함할 수 있고, 인접한 게이트 구조물들(160)의 상부 캡핑층들(167) 간의 간격을 최대 폭으로 하여 기판(101)을 향할수록 폭이 감소할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100d)를 도시하는 단면도이다. 도 7은 도 1의 절단선 I-I'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100d)는 캡핑층(166, 167)은 게이트 전극(165), 스페이서 구조물(164), 및 층간 절연층(190)의 적어도 일부를 관통할 수 있다. 도 2의 반도체 장치(100)와 달리, 하부 캡핑층(166)은 게이트 전극(165) 및 스페이서 구조물(164)뿐만 아니라 층간 절연층(190)에 의해 하면이 둘러싸일 수 있다. 예시적인 실시예에서, 하부 캡핑층(166) 및 상부 캡핑층(167)의 x 방향으로의 폭은 동일할 수 있으나, 도 6에서 도시한 것처럼 하부 캡핑층(166)의 x 방향으로의 폭과 상부 캡핑층(167)의 x 방향으로의 폭이 다를 수 있다.
도 8 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8 내지 도 19는 도 1 내지 도 2d의 반도체 장치(100)를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 8, 도 12, 도 16, 및 도 19은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위해 순차적으로 나타낸 평면도들이고, 도 9a, 도 10a, 도 11a, 도 13a, 도 14a, 도 15a, 도 17a, 및 도 18은 도 1, 도 8, 도12, 도 16, 및 도 19의 Ⅰ-Ⅰ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 9b, 도 11b, 도 13b, 도 14b, 도 15b, 및 도 17b는 도 1, 도 8, 도 12, 도 16, 및 도 19의Ⅱ-Ⅱ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 9c, 도 11c, 도 13c, 도 14c, 도 15c, 및 도 17c는 도 1, 도 8, 도 12, 도 16, 및 도 19의 Ⅲ-Ⅲ'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 9d, 도 10b, 도 11d, 및 도 17d는 도 1, 도 8, 도 12, 도 16, 및 도 19의 Ⅳ-Ⅳ'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 8, 도 9a, 도 9b, 도 9c, 및 도 9d를 참조하면, 기판(101) 상에 활성 구조물들(105, 111, 140)을 형성하고, 활성 구조물들(105, 111, 140)과 교차하는 희생 게이트 구조물들(SG)을 형성하고, 희생 게이트 구조물들(SG)의 양 측벽 상에 스페이서 구조물(164)을 형성할 수 있다.
기판(101) 상에 교대로 적층된 희생층들(111) 및 채널층들(140)을 형성하고, 상기 교대로 적층된 희생층들(111) 및 채널층들(140), 및 기판(101)의 적어도 일부를 식각하여 활성 영역들(105)을 정의하는 트렌치를 형성하여 활성 구조물들(105, 111, 140)을 형성할 수 있다. 활성 구조물들(105, 111, 140)은 활성 영역들(105), 및 활성 영역들(105 상에서 교대로 적층된 희생층들(111) 및 채널층들(140)을 포함할 수 있다.
희생층들(111) 및 채널층들(140)은 에피택셜 성장 공정에 의해 형성될 수 있다. 희생층들(111)은 후속 공정을 통해 도 2a와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(111)은 채널층들(140)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 희생층들(111) 및 채널층들(140)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있다. 희생층들(111)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(140)은 실리콘(Si)을 포함할 수 있다. 예시적인 실시예에서, 채널층들(140)은 3개의 층이 실질적으로 동일한 두께를 갖고 적층될 수 있으나, 이에 한정되지 않고 채널층들의 개수 및 두께는 실시예들에 따라 다양하게 변경될 수 있다.
활성 영역들(105)은 상기 트렌치에 의해 정의되는 영역일 수 있다. 활성 영역들(105)은 기판(101)의 일부를 제거하여 기판(101)의 상면으로 돌출되도록 형성된 영역일 수 있다. 활성 영역들(105)은 기판(101)으로부터 수직한 방향인 z 방향으로 돌출된 모양일 수 있고, 기판(101)과 동일한 물질로 형성될 수 있다. 활성 영역들(105)은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있고, 서로 y 방향으로 이격되어 배치될 수 있다.
예시적인 실시예에서, 활성 구조물들(105, 111, 112)은 y 방향으로 서로 이격되어 배치되는 제1 활성 구조물 및 제2 활성 구조물을 포함할 수 있다. 상기 제1 활성 구조물은 제1 활성 영역(105a), 제1 활성 영역(105a) 상에서 교대로 적층되는 제1 희생층들 및 제1 채널층들을 포함하고, 상기 제2 활성 구조물은 제2 활성 영역(105b), 제2 활성 영역(105b) 상에서 교대로 적층되는 제2 희생층들 및 제2 채널층들을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 상기 제1 채널층들 및 상기 제2 채널층들은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105a) 및 상기 제1 채널층들은 동일한 도전형을 갖고, 제2 활성 영역(105b) 및 상기 제2 채널층들도 동일한 도전형을 가질 수 있다. 예시적인 실시예에서, 제1 활성 영역(105a)은 N형의 도전형이고 제2 활성 영역(105b)은 P형의 도전형일 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연성 물질을 일부 제거함으로써 소자분리층들(107)이 형성될 수 있다. 소자분리층들(107)은 활성 영역들(105)의 일부 측면을 덮도록 형성될 수 있다. 소자분리층들(107)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다. 소자분리층들(107)은 실리콘 산화물을 포함할 수 있다.
다음으로, 활성 구조물들(105, 111, 140)을 가로지르고 서로 평행한 희생 게이트 구조물들(SG)을 형성할 수 있다. 희생 게이트 구조물들(SG) 각각은 일 방향, 예를 들어, y 방향으로 연장되는 라인 형태일 수 있다. 희생 게이트 구조물들(SG)은, 후속 공정을 통해 도 2a와 같이 채널층들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(SG)은 희생 게이트층(SGL), 및 희생 게이트 캡핑층(SGC)을 포함할 수 있다. 희생 게이트층(SGL)은, 예를 들어 폴리실리콘으로 이루어질 수 있고, 희생 게이트 캡핑층(SGC)은 실리콘 질화막으로 이루어질 수 있다.
예시적인 실시예에서, 희생 게이트 구조물들(SG) 각각은 희생 게이트층(SGL) 아래에 배치되는 희생 게이트 절연층을 더 포함할 수 있다. 상기 희생 게이트 절연층은 희생 게이트층(SGL)과 식각 선택비가 있는 물질로 이루어질 수 있고, 예를 들어 열산화물, 실리콘 산화물 및 실리콘 질화물 중 하나일 수 있다.
다음으로, 희생 게이트 구조물들(SG)의 양 측벽 상에 스페이서 구조물(164)을 형성할 수 있다. 스페이서 구조물(164)은 희생 게이트 절연층(SGI)의 측면과 접촉할 수 있다. 스페이서 구조물(164)은 희생 게이트 구조물들(SG) 및 활성 구조물들(105, 111, 140)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이 구조물(164)은, 절연성 물질, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 8, 도 10a, 및 도 10b를 참조하면, 희생 게이트 구조물들(SG) 및 스페이서 구조물(164)을 식각 마스크로 이용하여 희생층들(111) 및 채널층들(140)의 일부를 식각하여 활성 영역들(105)을 노출시키고, 상기 노출된 활성 영역들(105) 상에 배치되는 소스/드레인 영역들(150)을 형성할 수 있다.
희생 게이트 구조물들(SG) 사이에서, 노출된 희생층들(111) 및 채널층들(140)을 제거하여 리세스부를 형성하고 활성 영역들(105)을 노출시킬 수 있다. 상기 리세스부를 깊게 형성하여 기판(101)의 일부를 리세스할 수 있으나, 이에 한정되지 않고 상기 리세스부의 하면이 기판(101)에 접촉하도록 리세스할 수도 있다.
본 단계에서, 상기 리세스부에 의해 노출된 희생층들(111)의 측면으로부터 일부를 더 제거할 수 있다. 상기 리세스부에 의해 노출된 희생층들은 예를 들어, 습식 식각 공정에 의해 채널층들(140)에 대하여 선택적으로 식각되어 x 방향을 따른 측면으로부터 일부 제거될 수 있다. 다음으로, 희생층들(111)의 측면의 일부가 제거된 영역에 내부 스페이서층들을 형성할 수 있다. 상기 내부 스페이서 층들은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 상기 내부 스페이서 층들은 스페이서 구조물(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 다만, 실시예들에 따라, 희생층들(111)의 일부를 제거하고 상기 내부 스페이서층들을 형성하는 단계는 생략될 수도 있다.
다음으로, 희생 게이트 구조물들(SG) 및 스페이서 구조물(164)의 적어도 일측에서, 활성 영역들(105) 상에 소스/드레인 영역들(150)을 형성할 수 있다.
소스/드레인 영역들(150)은 상기 리세스부 내에서 에피택셜 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(150)은 예를 들어, 인-시츄(in-situ) 도핑에 의해 불순물들을 포함할 수 있다.
도 8, 도 11a, 도 11b, 도 11c, 및 도 11d를 참조하면, 절연성 라이너(191) 및 층간 절연층(190)을 차례로 형성하고, 희생 게이트층(SGL)이 노출될 때까지 평탄화 공정을 수행할 수 있다.
절연성 라이너(191)는 희생 게이트 구조물들(SG), 스페이서 구조물(164), 소스 드레인 영역들(150), 및 소자분리층들(107)을 덮을 수 있다. 층간 절연층(190)은 절연성 라이너(191)의 측면 및 상면을 덮을 수 있다. 층간 절연층(190)은 실리콘 산화물 또는 저유전체로 형성될 수 있고, 절연성 라이너(191)는 층간 절연층(190)과 다른 물질, 예를 들어 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 상기 평탄화 공정을 통해 스페이서 구조물(164)의 일부와 희생 게이트 캡핑층(SGC)이 제거될 수 있다.
도 12, 도 13a, 도 13b, 및 도 13c를 참조하면, 희생층들(111) 및 희생 게이트 구조물들(SG)을 제거하고 게이트 유전층(162), 게이트 전극(165), 및 하부 캡핑층(166)을 형성할 수 있다.
희생층들(111) 및 희생 게이트 구조물들(SG)은 스페이서 구조물(164), 층간 절연층(190), 및 채널층들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(SG)을 제거하여 상부 갭 영역을 형성한 후, 다음으로 상기 상부 갭 영역들을 통해 노출된 희생층들(111)을 제거하여 하부 갭 영역들을 형성할 수 있다. 예를 들어, 희생층들(111)이 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(111)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
다음으로, 상기 상부 갭 영역 및 상기 하부 갭 영역 내에 게이트 유전층(162) 및 게이트 전극(165)이 차례로 형성될 수 있다. 게이트 유전층(162)은 상기 상부 갭 영역들 및 상기 하부 갭 영역들의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상기 상부 갭 영역들 및 상기 하부 갭 영역들을 완전히 매립하여 형성될 수 있다.
다음으로, 게이트 전극(165)의 상부 및 스페이서 구조물(164)의 상부로부터 소정 깊이로 부분식각하여 상부면의 높이를 낮추고, 상기 상부면이 낮아지면서 형성되는 공간 내에 절연성 물질을 매립하고, 평탄화 공정을 수행하여 하부 캡핑층(166)을 형성될 수 있다. 상기 평탄화 공정은 층간 절연층(190)의 상면이 노출되도록 수행될 수 있으나, 실시예에 따라 층간 절연층(190)의 상부면 일부를 리세스할 수도 있다. 하부 캡핑층(166)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다.
다만, 실시예에 따라, 본 단계에서 희생층들(111) 및 희생 게이트 구조물들(SG)을 제거하고 게이트 전극(165) 및 게이트 유전층(162)의 형성하는 단계없이 희생 게이트 구조물들(SG)을 리세스하여 하부 캡핑층(166)을 형성할 수 있다. 이에 따르면, 후속 공정을 통해 상부 캡핑층(167, 도 15a 참조)을 형성한 이후에 희생층들(111) 및 희생 게이트 구조물들(SG)을 제거하고 게이트 전극(165) 및 게이트 유전층(162)의 형성할 수 있다.
도 12, 도 14a, 도 14b, 및 도 14c를 참조하면, 하부 캡핑층(166)의 상부로부터 소정 깊이만큼 일부 제거하여 리세스부(RP)를 형성할 수 있다. 리세스부(RP)는 하부 캡핑층(166) 일부를 층간 절연층(190)에 대하여 선택적으로 식각하여 형성될 수 있다. 예시적인 실시예에서, 리세스부(RP)의 측면은 하부 캡핑층(166)의 측면과 공면을 이룰 수 있다. 리세스부(RP)는 후속 공정을 통해, 도 2a의 상부 캡핑층이 형성되는 영역일 수 있다.
본 단계에서, 하부 캡핑층(166)과 동일한 폭을 갖는 리세스부(RP)를 형성하기 위하여 식각 공정을 수행하는 과정에서 리세스부(RP)의 하부면이 라운드진 형태로 식각하는 경우 도 5의 반도체 장치(100b)를 형성할 수 있다.
본 단계에서, 하부 캡핑층(166)보다 큰 폭을 갖는 영역을 노출시키는 식각 마스크를 이용하여 리세스부(RP)를 형성하여 도 6의 반도체 장치(100c)를 형성할 수 있다. 이에 따라, 제1 콘택 플러그(180a)의 폭을 조절할 수 있다.
도 12, 도 15a, 도 15b, 및 도 15c를 참조하면, 리세스부(RP)내에 상부 캡핑층(167)을 형성할 수 있다. 리세스부(RP) 및 층간 절연층(190)을 덮는 절연성 물질을 형성하고 평탄화 공정을 수행하여 층간 절연층(190)의 상면을 노출시킴으로써 상부 캡핑층(167)을 형성할 수 있다. 상부 캡핑층(167)은 하부 캡핑층(166)과 다른 절연성 물질을 포함할 수 있다. 상부 캡핑층(167)은 층간 절연층(190)과의 식각 선택비가 높으면서 하부 캡핑층(166)과 비슷한 유전상수를 갖는 물질을 포함할 수 있다. 상부 캡핑층(167)은 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다. 이에 따라, 게이트 유전층(162), 게이트 전극(165), 스페이서 구조물(164), 하부 캡핑층(166), 및 상부 캡핑층(167)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
도 16, 도 17a, 도 17b, 도 17c, 및 도 17d를 참조하면, 활성 영역들(105) 상에서 제2 상부 캡핑층(167b) 및 층간 절연층(190)의 적어도 일부를 노출시키는 하드마스크(HM)를 형성할 수 있다.
게이트 구조물들(160)은 서로 이격되어 평행하는 제1 게이트 구조물(160a) 및 제2 게이트 구조물(160b)을 포함할 수 있다. 제1 게이트 구조물(160a) 상에는 하드마스크(HM)가 배치되어 제1 게이트 구조물(160a)을 덮고, 제2 게이트 구조물(160b)의 적어도 일부 상에는 하드마스크(HM)가 배치되지 않을 수 있다. 이에 따라, 제2 게이트 구조물(160b)의 상면의 적어도 일부는 노출될 수 있다. 제1 게이트 구조물(160a)은 제1 상부 캡핑층(167a)을 포함하고, 제2 게이트 구조물(160b)은 제2 상부 캡핑층(167b)을 포함할 수 있다.
하드마스크(HM)는 노광 및 식각공정을 수행하여 일 방향, 예를 들어 x 방향으로 연장하는 라인 모양의 개구부를 가질 수 있다. 이에 따라, 도 17a를 참조할 때, 제1 상부 캡핑층(167a) 상에 하드마스크(HM)가 형성되고 제2 상부 캡핑층(167b) 및 층간 절연층(190)의 일부 상에는 하드마스크(HM)가 형성되지 않을 수 있다. 다만, 실시예에 따라 상기 노광 및 식각 공정의 얼라인 문제로 제1 상부 캡핑층(167a)의 일부 상에 하드마스크(HM)가 형성되어 제1 상부 캡핑층(167a)의 일부가 노출될 수도 있다.
실시예에 따라, 도 16과 달리 하드마스크(HM)의 상기 개구부는 활성 영역들(105)뿐만 아니라 스페이서 구조물(164)이 연장하는 방향, 예를 들어 y 방향으로 연장하도록 넓게 형성할 수 있다. 이에 따라, 하드마스크(HM)는 제1 활성 영역(105a), 제2 활성 영역(105b), 및 소자분리층들(107)의 적어도 일부 상에서 상기 개구부를 형성할 수 있다. 이에 따르면, 상기 개구부에 대한 후속 공정을 통해 제1 활성 영역(105a) 상의 제1 소스/드레인 영역(150a) 및 제2 활성 영역(105b) 상의 제2 소스/드레인 영역(150b)을 동시에 연결하는 공통 콘택 플러그를 형성할 수 있다.
도 16 및 도 18을 참조할 때, 활성 영역들(105) 상에서 층간 절연층(190)을 선택적으로 식각하고, 상부 캡핑층(167) 및 하부 캡핑층(166)을 이용하여 콘택 홀(H)을 형성할 수 있다.
콘택 홀(H)은 하드마스크(HM)를 식각마스크로 이용하여 식각 공정을 수행하여 형성될 수 있다. 하드마스크(HM)의 상기 개구부에 의해 노출된 층간 절연층(190)의 상면 및 제2 상부 캡핑층(167b)의 상면에 대해 식각 공정이 수행될 수 있다. 층간 절연층(190)은 상기 식각 공정 상에서 제2 상부 캡핑층(167b)에 대하여 식각 선택비가 높을 수 있다. 층간 절연층(190)은 예를 들어, 제2 상부 캡핑층(167b)에 대하여 상기 식각 공정에서 식각 선택비가 약 15 내지 20 대 1의 범위일 수 있다. 제2 상부 캡핑층(167b)은 제2 하부 캡핑층(166b)에 비해 높은 식각 내성을 가질 수 있다. 이에 따라, 제2 상부 캡핑층(167b)은 제2 하부 캡핑층(167b)이 상기 식각 공정을 통해 식각되어 상면의 높이가 낮아지는 것을 보호하고, 층간 절연층(190)만 선택적으로 식각되도록 할 수 있다. 층간 절연층(190)만 선택적으로 식각됨에 따라, 하드마스크(HM)가 배치되는 제1 상부 캡핑층(167a)과 하드마스크(HM)가 배치되지 않아 노출된 제2 상부 캡핑층(167b)의 두께는 실질적으로 동일할 수 있다.
층간 절연층(190)만 선택적으로 식각하는 공정에서, 콘택 홀(H)은 상부 캡핑층(167) 및 하부 캡핑층(166)의 측면을 따라 기판(101)과 수직한 방향으로 층간 절연층(190)을 이방성 식각함으로써 형성될 수 있다. 상부 캡핑층(167) 및 하부 캡핑층(166)은 층간 절연층(190)에 대하여 식각 내성이 강한 물질을 포함하여 상기 식각 공정 상에서 측면이 식각되지 않고 콘택 홀(H)을 형성하도록 할 수 있다. 이에 따라, 상부 캡핑층(167) 및 하부 캡핑층(166)은 자기 정렬 콘택(Self-align Contact, SAC)을 형성하기 위한 콘택 홀(H)을 형성할 수 있다. 콘택 홀(H)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 접촉할 수 있다. 예시적인 실시예에서, 콘택 홀(H)은 소스/드레인 영역들(150)을 향하는 방향으로 폭이 감소하여 기울어진 측면을 가질 수 있다.
실시예에 따라, 도 16과 달리 하드마스크(HM)의 상기 개구부를 일방향, 예를 들어, y 방향으로 연장하도록 형성함에 따라, 라인 모양의 콘택 트렌치가 형성될 수도 있다. 이에 따르면, 층간 절연층(190)은 제2 상부 캡핑층(167b)에 대하여 선택적으로 식각되고, y 방향으로 연장되는 상부 캡핑층(167)의 적어도 일측에서 라인 모양의 트렌치가 형성될 수 있다.
본 단계에서, 제2 상부 캡핑층(167b)은 모서리가 식각되어 라운드진 모서리부를 가질 수 있고, 이에 따라 도 3의 반도체 장치를 형성할 수 있다. 상기 식각 공정 상에서 제2 상부 캡핑층(167b)의 모서리부가 식각되더라도 상면은 식각되지 않아 제1 상부 캡핑층(167a)과 실질적으로 동일한 두께를 가질 수 있다. 다만, 실시예에 따라, 제2 상부 캡핑층(167b)의 상면이 식각될 수 있으나, 평탄화 공정 등과 같은 후속 공정을 수행하여 제1 상부 캡핑층(167a) 및 제2 상부 캡핑층(167b)의 두께는 실질적으로 동일할 수 있다.
도 19 및 도 2a을 참조할 때, 제1 콘택 플러그(170)를 형성할 수 있다.
하드마스크(HM)를 제거하고, 제1 배리어층(172)을 컨포멀하게 형성할 수 있다. 제1 배리어층(172)은 콘택 홀(H)의 측면 및 바닥면을 덮을 수 있다. 다음으로, 전도성 물질을 콘택 홀(H)에 매립하고, 상부 캡핑층(167)의 상면이 노출되도록 평탄화 공정을 수행하여 제1 플러그층(171)을 형성할 수 있다. 이에 따라, 자기 정렬 콘택(SAC)인 제1 콘택 플러그(170)를 형성할 수 있다.
다음으로, 도 1, 도 2b, 및 도 2c를 함께 참조하면, 제2 콘택 플러그(180)를 형성할 수 있다.
제2 콘택 플러그(180)는 게이트 구조물들(160)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀에 제2 배리어층(182) 및 제2 플러그층(181)을 차례로 증착함으로써 형성될 수 있다. 상기 콘택 홀은 상부 캡핑층(167) 및 하부 캡핑층(166)을 차례로 관통하여 게이트 전극(165)과 접촉할 수 있다. 실시예에 따라, 상기 콘택 홀은 게이트 전극(165) 내로 리세스하면서 연장하여 게이트 전극(165)과 접촉할 수도 있다.
상기 콘택 홀은 상부 캡핑층(167)을 관통하는 상부 콘택 홀 및 하부 캡핑층(166)을 관통하는 하부 콘택 홀을 포함할 수 있다. 상기 콘택 홀은 상기 상부 콘택 홀 및 상기 하부 콘택 홀을 형성하는 두 단계의 식각 공정을 포함한 공정을 수행하여 형성될 수 있다. 상기 상부 콘택홀은 상부 캡핑층(167)이 식각 내성이 강한 물질을 포함함에 따라 습식 식각(wet etch) 공정을 통해 상부 캡핑층(167)을 관통하여 형성될 수 있다. 이에 따라, 상기 상부 콘택홀은 상부 캡핑층(167)이 등방성 식각되어 측면이 볼록한 모양을 가질 수 있다. 상기 하부 콘택 홀은 건식 식각(dry etch) 공정을 통해 하부 캡핑층(166)을 관통하여 형성될 수 있다. 이에 따라, 상기 하부 콘택 홀은 상기 상부 콘택홀과 달리 이방성 식각되어 직선 모양의 측면을 가질 수 있다. 상기 상부 콘택 홀은 기판(101)과 수직한 방향의 측면을 가질 수 있으나, 실시예에 따라, 기판(101)과 수직한 방향으로부터 기울어진 측면을 가질 수도 있다.
상기 콘택 홀에 제2 배리어층(182) 및 제2 플러그층(181)을 차례로 증착하고 평탄화 공정을 수행하여 제2 콘택 플러그(180)를 형성할 수 있다. 실시예들에서, 제2 콘택 플러그(180)의 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역들
107: 소자분리층들 111: 희생층들
140: 채널층들 150: 소스/드레인 영역들
160: 게이트 구조물들 166: 하부 캡핑층
167: 상부 캡핑층 170: 제1 콘택 플러그
180: 제2 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물;
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역에 연결되는 제1 콘택 플러그 및 상기 게이트 구조물과 연결되는 제2 콘택 플러그를 포함하는 콘택 플러그들을 포함하되,
    상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고,
    상기 제2 콘택 플러그는, 상기 캡핑층을 관통하여 상기 게이트 전극과 연결되고, 상기 상부 캡핑층을 관통하는 볼록한 측면을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 구조물은 복수 개이고,
    상기 복수의 게이트 구조물들은 서로 평행하게 연장되는 제1 게이트 구조물 및 제2 게이트 구조물을 포함하고,
    상기 제1 게이트 구조물의 상기 상부 캡핑층과 상기 제2 게이트 구조물의 상기 상부 캡핑층은 다른 모양을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 구조물의 상기 상부 캡핑층의 상면은 각진 모서리부를 갖고,
    상기 제2 게이트 구조물의 상기 상부 캡핑층의 상면은 라운드진 모서리부를 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 콘택 플러그는 상기 캡핑층의 적어도 일측면을 덮으며 상기 기판과 수직한 방향으로 연장되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 하부 캡핑층의 하면은 상기 기판을 향하여 볼록한 모양을 갖고,
    상기 하부 캡핑층의 상기 하면은 상기 게이트 전극 및 상기 스페이서 구조물을 덮으며,
    상기 스페이서 구조물의 상면 및 상기 게이트 전극의 상면은 공면을 이루는 반도체 장치.
  6. 제1 항에 있어서,
    상기 하부 캡핑층과 상기 상부 캡핑층은 서로 다른 물질을 포함하고,
    상기 상부 캡핑층은 알루미늄 산화물을 포함하는 반도체 장치.
  7. 기판 상에서 제1 방향으로 연장되며, 불순물 영역을 포함하는 활성 영역;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양 측벽 상에서 상기 제2 방향으로 연장하는 스페이서 구조물, 및 상기 게이트 전극 및 상기 스페이서 구조물 상에 배치되는 캡핑층을 포함하는 게이트 구조물들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 및
    상기 소스/드레인 영역에 연결되는 콘택 플러그를 포함하되,
    상기 캡핑층은 하부 캡핑층 및 상기 하부 캡핑층 상에 배치되는 상부 캡핑층을 포함하고,
    상기 게이트 구조물들은 서로 평행하게 연장되는 제1 게이트 구조물 및 제2 게이트 구조물을 포함하고, 상기 제1 게이트 구조물의 제1 상부 캡핑층과 상기 제2 게이트 구조물의 제2 상부 캡핑층은 다른 모양을 갖는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 상부 캡핑층의 상면은 상기 제2 상부 캡핑층의 상면과 동일한 레벨에 배치되는 반도체 장치.
  9. 제7 항에 있어서,
    상기 콘택 플러그는 서로 인접한 상기 게이트 구조물들 상의 상부 캡핑층들 및 하부 캡핑층들 사이를 채우는 반도체 장치.
  10. 제7 항에 있어서,
    상기 하부 캡핑층은 실리콘 질화물을 포함하고, 상기 상부 캡핑층은 알루미늄 산화물을 포함하는 반도체 장치.
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