KR20210080662A - 반도체 장치 - Google Patents

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KR20210080662A
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박범진
배동일
김대원
김태영
정주희
신재훈
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 서로 대향하는 제1 측면들 및 상기 제1 측면들과 연결된 제1 엣지부를 갖는 활성 패턴, 상기 활성 패턴 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 패턴 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들, 상기 활성 패턴의 상기 제1 엣지부와 인접하여 배치되며, 서로 마주하는 제2 측면들 및 상기 제2 측면들과 연결된 제2 엣지부를 갖고, 상기 활성 패턴 상에 서로 교대로 적층된 복수의 제1 반도체층들 및 복수의 제2 반도체층들을 포함하는 반도체 구조물, 상기 기판 상에서 상기 제2 방향으로 연장되며, 상기 활성 패턴의 상기 제1 엣지부 및 상기 반도체 구조물의 상기 제2 엣지부를 둘러싸는 제2 게이트 전극, 및 상기 반도체 구조물과 상기 제2 게이트 전극 사이의 블록킹층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 서로 대향하는 제1 측면들 및 상기 제1 측면들과 연결된 제1 엣지부를 갖는 활성 패턴, 상기 활성 패턴 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들, 상기 기판 상에서 상기 활성 패턴 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들, 상기 활성 패턴의 상기 제1 엣지부와 인접하여 배치되며, 서로 마주하는 제2 측면들 및 상기 제2 측면들과 연결된 제2 엣지부를 갖고, 상기 활성 패턴 상에 서로 교대로 적층된 복수의 제1 반도체층들 및 복수의 제2 반도체층들을 포함하는 반도체 구조물, 상기 기판 상에서 상기 제2 방향으로 연장되며, 상기 활성 패턴의 상기 제1 엣지부 및 상기 반도체 구조물의 상기 제2 엣지부를 둘러싸는 제2 게이트 전극, 및 상기 반도체 구조물과 상기 제2 게이트 전극 사이의 블록킹층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 분리 영역에 의해 복수의 영역으로 분할되며, 상기 분리 영역을 향해 노출된 제1 엣지부를 갖는 활성 패턴, 상기 활성 패턴 상에 수직하게 서로 이격되어 순차적으로 배치되는 제1 내지 제3 채널층들, 상기 기판 상에서 상기 활성 패턴과 교차하여 제2 방향으로 연장되며, 상기 제1 내지 제3 채널층들을 둘러싸는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되며, 상기 제1 내지 제3 채널층들과 접촉되는 소스/드레인 영역들, 상기 활성 패턴 상에 서로 교대로 적층된 제1 반도체층들 및 제2 반도체층들을 포함하고, 상기 분리 영역을 향해 노출된 제2 엣지부를 갖는 반도체 구조물, 및 상기 반도체 구조물의 상면, 측면들, 및 상기 제2 엣지부 중 적어도 하나를 덮는 블록킹층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되며, 분리 영역에 의해 복수의 영역으로 분할되는 활성 패턴, 상기 활성 패턴 상에서 상기 분리 영역에 인접하여 배치된 반도체 구조물, 상기 기판 상에서 상기 활성 패턴과 교차하여 제2 방향으로 연장되는 제1 게이트 전극, 상기 기판 상에서 상기 반도체 구조물과 교차하여 제2 방향으로 연장되며, 상기 반도체 구조물을 둘러싸는 제2 게이트 전극, 상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되는 소스/드레인 영역들, 및 상기 반도체 구조물을 덮는 블록킹층을 포함할 수 있다.
분리 영역에서 노출된 반도체 구조물을 덮는 블록킹층을 배치함으로써 소스/드레인 영역들을 보호하여, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 4 내지 도 10은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 도 3은 도 1의 'A' 영역을 확대하여 도시한다.
먼저, 도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 패턴(105), 활성 패턴(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 패턴(105)과 교차하여 연장되는 제1 및 제2 게이트 구조물들(160, 170), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110), 반도체 구조물(120), 블록킹층(130), 및 층간 절연층(190)을 더 포함할 수 있다. 반도체 구조물(120)은 제1 반도체층들(121) 및 제2 반도체층들(122)을 포함할 수 있다. 제1 및 제2 게이트 구조물들(160, 170)은 각각 제1 및 제2 게이트 유전층(162, 172), 제1 및 제2 게이트 전극(165, 175), 제1 및 제2 스페이서층들(164, 174), 및 제1 및 제2 게이트 캡핑층(166, 176)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 패턴(105)이 핀(fin) 구조를 갖고, 제1 게이트 전극(165)이 활성 패턴(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 제1 게이트 구조물들(160)에 의한 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않고, 활성 패턴(105)이 핀(fin) 구조를 갖고 게이트 전극과 교차되는 활성 패턴(105)에 트랜지스터의 채널 영역이 형성된 트랜지스터인 FinFET일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 패턴(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 패턴(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 패턴(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 패턴(105)은 분리 영역(SR)에 의해 제1 방향, 예를 들어 x 방향을 따라 복수의 영역으로 분할될 수 있으며, 제2 방향, 예를 들어 y 방향에서 서로 대향하는 제1 측면들(S1) 및 제1 측면들(S1)과 연결되며 분리 영역(SR)을 향해 노출된 제1 엣지부(E1)를 가질 수 있다. 분리 영역(SR)은 트랜지스터들을 제1 방향, 예를 들어 x 방향에서 서로 분리시킬 수 있다. 활성 패턴(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 제1 및 제2 게이트 구조물들(160, 170)의 양측에서는 기판(101) 상의 활성 패턴(105)이 일부 리세스되며, 리세스된 활성 패턴(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 따라서, 도 2에 도시된 것과 같이, 채널 구조물(140) 및 제1 및 제2 게이트 구조물(160, 170)의 하부에서 활성 패턴(105)은 상대적으로 높은 높이를 가질 수 있다. 실시예들에 따라, 활성 패턴(105)은 불순물들을 포함할 수 있고, 활성 영역들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다.
소자분리층(110)은 기판(101)에서 활성 패턴(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(110)은 활성 패턴(105)의 상부 측벽들을 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 패턴(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자분리층(110)은 활성 패턴(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자분리층(110)의 상면의 형상은 이에 한정되지는 않는다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 도 2에 도시된 것과 같이, 소자분리층(110)은 제1 및 제2 게이트 구조물(160, 170)의 하부 및 외측에서의 상면의 높이가 서로 다를 수 있다. 다만, 이는 제조 공정에 따른 형상으로, 실시예들에 따라 상면의 높이 차이는 다양하게 변경될 수 있다.
채널 구조물(140)은 활성 패턴(105) 상에서 활성 패턴(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 패턴(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 패턴(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 제1 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 채널 구조물(140)의 양측에서, 활성 패턴(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 패턴(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역(150)은 활성 패턴(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다. 소스/드레인 영역들(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
제1 게이트 구조물(160)은 활성 패턴(105) 및 채널 구조물들(140)의 상부에서 활성 패턴(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 게이트 구조물(160)과 교차되는 활성 패턴(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 제1 게이트 구조물(160)은 제1 게이트 전극(165), 제1 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 제1 게이트 유전층(162), 제1 게이트 전극(165)의 측면들 상의 제1 스페이서층들(164), 및 제1 게이트 전극(165)의 상면 상의 제1 게이트 캡핑층(166)을 포함할 수 있다.
제1 게이트 유전층(162)은 활성 패턴(105)과 제1 게이트 전극(165)의 사이 및 채널 구조물(140)과 제1 게이트 전극(165)의 사이에 배치될 수 있으며, 제1 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 제1 게이트 유전층(162)은 제1 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 제1 게이트 유전층(162)은 제1 게이트 전극(165)과 제1 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 제1 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
제1 게이트 전극(165)은 활성 패턴(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 제1 게이트 전극(165)은 제1 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 제1 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
제1 스페이서층들(164)은 제1 게이트 전극(165)의 양 측면에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 제1 스페이서층들(164)은 소스/드레인 영역들(150)과 제1 게이트 전극들(165)을 절연시킬 수 있다. 제1 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 제1 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
제1 게이트 캡핑층(166)은 제1 게이트 전극(165)의 상부에 배치될 수 있다. 제1 게이트 캡핑층(166)은 제1 게이트 전극(165)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 제1 게이트 캡핑층(166)의 측면들은 제1 스페이서층들(164)에 의해 둘러싸일 수 있다. 제1 게이트 캡핑층(166)의 상면은 제1 스페이서층들(164)의 상면 및 후술하는 하부 절연층(190)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 제1 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 1, 도 2, 및 도 3을 함께 참조하면, 반도체 구조물(120)은 활성 패턴(105) 상에서 활성 패턴(105)의 제1 엣지부(E1)와 인접하여 배치되며, 제2 방향, 예를 들어 y 방향에서 서로 대향하는 제2 측면들(S2) 및 제2 측면들(S2)과 연결되며 분리 영역(SR)을 향해 노출된 제2 엣지부(E2)를 가질 수 있다. 반도체 구조물(120)의 제2 엣지부(E2)의 반대측은 소스/드레인 영역들(150)과 접하도록 배치될 수 있다. 반도체 구조물(120)의 제2 엣지부(E2)는 활성 패턴(105)의 제1 엣지부(E1)와 적어도 일부가 공면을 이룰 수 있고, 반도체 구조물(120)의 제2 측면들(S2)는 활성 패턴(105)의 제1 측면들(S1)과 적어도 일부가 공면을 이룰 수 있으나, 이에 한정되는 것은 아니다.
반도체 구조물(120)은 활성 영역(105) 상에 서로 교대로 적층된 제1 반도체층들(121) 및 제2 반도체층들(122)을 포함할 수 있다. 제1 및 제2 반도체층들(121, 122)은 각각 활성 패턴(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치될 수 있으며, 소스/드레인 영역들(150)과 연결될 수 있다. 제2 반도체층들(122)은 각각 제1 내지 제3 채널층들(141, 142, 143)과 활성 패턴(105)의 상면으로부터 실질적으로 동일한 높이에 실질적으로 동일한 두께로 배치될 수 있다. 제2 반도체층들(122)은 본 발명의 트랜지스터에서 채널층의 역할을 하지 않는 더미 채널층일 수 있다. 제1 반도체층들(121)은 각각 활성 패턴(105)과 제1 채널층(141)의 사이, 제1 채널층(141)과 제2 채널층(142)의 사이, 및 제2 채널층(142)과 제3 채널층(143)의 사이에 각각 배치된 제1 게이트 전극(165) 및 162과 실질적으로 동일한 높이에 배치될 수 있다. 제1 반도체층들(121)은 본 발명의 트랜지스터에서 게이트 전극의 역할을 하지 않는 더미 게이트 전극일 수 있다.
제1 및 제2 반도체층들(121, 122)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 분술물들을 포함하거나 포함하지 않을 수 있다. 제1 반도체층들(121)은 제2 반도체층들(122)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 제2 반도체층(122)은 복수의 채널층들(141, 142, 143)과 동일한 물질로 이루어질 수 있으며, 기판(101)과 동일한 물질로 이루어질 수도 있다.
블록킹층(130)은 반도체 구조물(120)을 덮는 층일 수 있다. 블록킹층(130)은 반도체 구조물(120)의 상면, 제2 측면들(S2), 제2 엣지부(E2) 중 적어도 하나를 덮을 수 있다. 블록킹층(130)은 활성 패턴(105)의 제1 측면들(S1) 및 반도체 구조물(120)의 제2 측면들(S2)을 덮을 수 있다. 일 실시예에서, 블록킹층(130)은 반도체 구조물(120)의 제2 측면들(S2)을 일부만 덮을 수 있고, 완전히 덮을 수도 있다. 블록킹층(130)은 반도체 구조물(120)과 반도체 구조물(120)을 둘러싸는 제2 게이트 전극(175)의 사이에 배치될 수 있다. 블록킹층(130)은 활성 패턴(105)의 제1 엣지부(E1)와 제2 게이트 전극(175)의 사이 및 반도체 구조물(120)의 제2 엣지부(E2)와 제2 게이트 전극(175)의 사이에서 연장될 수 있다. 블록킹층(130)의 하부는 반도체 구조물(120) 및/또는 활성 패턴(105)의 상면보다 아래로 더 연장되어 소자분리층(110)과 접할 수 있으나, 이에 한정되는 것은 아니다. 블록킹층(130)의 모양, 두께, 및 블록킹층(130)이 반도체 구조물(120)을 덮는 영역 등은 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 블록킹층(130)이 반도체 구조물(120)의 제2 측면들(S2)을 덮는 두께와 제2 엣지부(E2)를 덮는 두께는 서로 동일할 수도 있고, 서로 다를 수도 있으며, 블록킹층(120)이 반도체 구조물(120)의 상면을 덮는 두께는 상대적으로 얇을 수도 있다.
본 발명의 일 실시예에 따라, 반도체 장치가 FinFET 트랜지스터인 경우, 반도체 구조물(120)은 활성 패턴(105)의 일부일 수 있으며 또는 소스/드레인 영역들(150)의 일부일 수 있다. 이 경우, 블록킹층(130)은 활성 패턴(105) 또는 소스/드레인 영역들(150)을 덮을 수 있다.
블록킹층(130)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe)과 같은 반도체 물질을 포함할 수 있다. 일 실시예에서, 블록킹층(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 블록킹층(130)은 제1 반도체층들(121)과 다른 물질을 포함할 수 있으며, 제2 반도체층들(122)과는 동일한 물질을 포함할 수 있다. 블록킹층(130)은 제1 반도체층들(121) 및/또는 제2 반도체층들(122)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있으며, 예를 들어, 제1 반도체층들(121)은 실리콘 게르마늄(SiGe)을 포함하고, 블록킹층(130)은 실리콘(Si)을 포함할 수 있다. 일 실시예에서, 블록킹층(130)은 반도체 구조물(120)로부터 성장된 에피택셜층을 포함할 수 있으며, 서로 다른 농도의 불순물로 도핑된 복수의 층들로 이루어질 수도 있다.
블록킹층(130)은 게이트 치환 공정시 반도체 구조물(120)과 소스/드레인 영역들(150)을 보호하는 층일 수 있다. 분리 영역(SR)에서 반도체 구조물(120)의 제2 측면들(S2) 또는 제2 엣지부(E2)가 노출되나 블록킹층(130)이 반도체 구조물(120)을 덮으므로, 블록킹층(130)은 후술할 공정에서 희생 게이트 전극층이 제거될 때 제1 반도체층(121) 및/또는 제2 반도체층(122)이 함께 제거되어 분리 영역(SR)과 인접한 소스/드레인 영역들(150)이 손상되는 것을 방지할 수 있다. 이로써, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
제2 게이트 구조물(170)은 활성 패턴(105) 및 반도체 구조물(120)의 상부에서 활성 패턴(105) 및 반도체 구조물(120)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제2 게이트 구조물(170)은 제2 게이트 전극(175), 제2 게이트 전극(175)과 반도체 구조물(120)의 사이의 제2 게이트 유전층(172), 제2 게이트 전극(175)의 측면들 상의 제2 스페이서층들(174), 및 제2 게이트 전극(175)의 상면 상의 제2 게이트 캡핑층(176)을 포함할 수 있다. 제2 게이트 구조물(170)은 제1 게이트 구조물(160)과 동일한 것은 그 설명을 생략하고, 다른 점에 대해서 설명하기로 한다.
제2 게이트 유전층(172)은 블록킹층(130)과 제2 게이트 전극(175)의 사이에 배치될 수 있으며, 블록킹층(130)의 상면 및 측면들을 덮고, 블록킹층(130)과 제2 게이트 전극(175)의 사이에서 반도체 구조물(120) 또는 활성 패턴(105)의 상면보다 아래로 더 연장된 부분을 포함할 수 있다. 제2 게이트 유전층(172)의 하면은 소자분리층(110)의 상면과 접할 수 있으나, 이에 한정되는 것은 아니다.
제2 스페이서층들(174)은 제2 게이트 전극(175)의 양 측면에 배치될 수 있으며, 블록킹층(130)의 상부와 접할 수 있다. 제2 스페이서층들(174)은 내측면을 통해 블록킹층(130)과 접하는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 제2 스페이서층들(174)의 하면은 블록킹층(130)의 상면과 접할 수도 있으며, 제2 스페이서층들(174)은 블록킹층(130)과 접하지 않을 수도 있다. 제2 스페이서층들(174) 중 적어도 하나는 반도체 구조물(120) 또는 활성 패턴(105)의 상면보다 아래로 더 길게 연장될 수 있으며, 제2 스페이서층들(174) 중 적어도 하나의 하면은 분리 영역(SR)에서 소자분리층(110)과 접할 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 전극(175)은 활성 패턴(105)의 제1 엣지부(E1) 및 반도체 구조물(120)의 제2 엣지부(E2)를 둘러쌀 수 있다. 제2 게이트 전극(175)은 반도체 구조물(120)의 적어도 일부를 둘러쌀 수 있으며, 반도체 구조물(120) 또는 활성 패턴(105)의 상면보다 아래로 더 연장된 부분을 포함할 수 있다. 제2 게이트 전극(175)은 본 발명의 트랜지스터에서 게이트 전극으로서의 역할을 수행하지 않는 더미 게이트 전극일 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150), 제1 및 제2 게이트 구조물들(160, 170), 및 소자분리층들(110)의 상면을 덮도록 배치될 수 있다. 층간 절연층(190)은 분리 영역(SR)에서 제2 게이트 구조물(170)의 사이에 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
콘택 플러그(180)는 상부 절연층(195) 및 하부 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1에 도시된 것과 같이 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 상부로부터 예를 들어, 제3 채널층(143)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제2 채널층(142)의 상면에 대응되는 높이까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150)을 리세스하지 않고, 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다. 콘택 플러그(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
다음으로, 도 4 내지 도 10을 참조하여, 본 발명의 반도체 장치의 실시예들에 대해 설명하기로 한다. 도 1 및 도 2를 참조하여 상술한 설명과 동일한 설명은 생략하기로 한다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 4에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100A)는 블록킹층(130a)의 하부가 제2 게이트 전극(175)의 하면의 일부를 덮을 수 있다. 블록킹층(130a)은 반도체 구조물(120)과 접하는 제2 엣지부(E2)로부터 활성 패턴(105)의 상면 아래로 연장되어 소자분리층(110)과 접할 수 있다. 블록킹층(130a)은 제1 방향, 예를 들어 x 방향에서 기판(101)의 상면에 평행하게 연장되는 연장부를 포함할 수 있다. 상기 연장부는 제2 게이트 전극(175)의 최하면의 아래에 배치될 수 있으며, 제2 스페이서층들(174) 중 적어도 하나의 하면과 접할 수 있다. 이와 같은 블록킹층(130a)의 형상은, 증착 공정에 의해 반도체 구조물(120)의 상면, 측면, 및 엣지부를 덮고, 분리 영역(SR)에서 소자분리층(110)의 상면을 덮도록 블록킹층(130a)을 형성한 후, 일부가 리세스되어 갖는 형상일 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100B)는 도 2를 참조하여 상술한 실시예에서와 달리, 블록킹층(130b)이 반도체 구조물(120)의 제2 엣지부(E2)를 덮는 면의 반대측 상에 배치된 면이 제2 스페이서층들(174)과 접할 수 있다. 블록킹층(130b)은 반도체 구조물(120)의 제2 측면들(S2) 및 제2 엣지부(E2)로부터 제2 스페이서층들(174)을 향하여 연장되어 제2 스페이서층들(174)과 접할 수 있다. 블록킹층(130b)은 반도체 구조물(120)과 반도체 구조물(120)의 제2 엣지부(E2)와 마주하는 제2 스페이서층들(174)의 내측벽의 사이의 영역을 채우도록 배치될 수 있다. 제2 게이트 유전층(172) 및 제2 게이트 전극(175)은 블록킹층(130b)과 반도체 구조물(120)의 제2 엣지부(E2)와 마주하는 제2 스페이서층들(174)의 내측벽의 사이에 배치되지 않을 수 있다.
블록킹층(130b)이 반도체 구조물(120)과 제2 스페이서층들(174)의 사이에서 갖는 y 방향에서의 폭은 상대적으로 클 수 있으며, 블록킹층(130b)은 반도체 구조물(120) 및 분리 영역(SR)과 인접한 소스/드레인 영역들(150)을 보호할 수 있다. 실시예들에 따라, 반도체 구조물(120)의 y 방향에서의 제1 폭과 캡핑층(130b)의 y 방향에서의 제2 폭은 다양하게 변경될 수 있으며, 재1 폭과 제2 폭의 비율 또한 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 6에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100C)는 도 5를 참조하여 상술한 실시예에서 블록킹층(130c)은 제1 방향, 예를 들어 x 방향에서 기판(101)의 상면에 평행하게 연장되는 연장부를 포함할 수 있다. 상기 연장부는 제2 스페이서층들(174) 중 적어도 하나의 하면과 접할 수 있다. 이와 같은 블록킹층(130c)의 형상은, 증착 공정에 의해 반도체 구조물(120)의 상면, 측면, 및 엣지부를 덮고, 분리 영역(SR)에서 소자분리층(110)의 상면을 덮도록 블록킹층(130c)을 형성한 후, 일부가 리세스되어 갖는 형상일 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100D)는 도 2를 참조하여 상술한 실시예에서와 달리, 블록킹층(130d)이 반도체 구조물(120)의 상면을 덮지 않고, 활성 패턴(105)의 제1 엣지부(E1)와 제1 측면들(S1) 및 반도체 구조물(120)의 제2 엣지부(E2)와 제2 측면들(S2)을 덮을 수 있다. 제2 게이트 유전층(172)은 반도체 구조물(120)의 상면 및 제2 측면들(S2)을 덮을 수 있다. 다른 실시예에서, 블록킹층(130d)은 반도체 구조물(120)의 상면을 덮지 않고, 반도체 구조물(120)과 반도체 구조물(120)의 제2 엣지부(E2)와 마주하는 제2 스페이서층들(174)의 내측벽의 사이의 영역을 채우도록 배치될 수도 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 8에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 8을 참조하면, 반도체 장치(100E)는 도 2를 참조하여 상술한 실시예에서와 달리, 블록킹층(130e)은 반도체 구조물(120)의 제2 엣지부(E2)와 접하는 면의 반대측의 일 면이 요철 형상을 가질 수 있다. 블록킹층(130e)은 반도체 구조물(120)로부터 성장된 에피택셜층일 수 있으며, 제1 반도체층들(121) 및 제2 반도체층들(122)이 포함하는 물질에 의해 성장 속도의 차이가 있을 수 있다. 예를 들어, 제1 반도체층들(121)이 실리콘 게르마늄(SiGe)을 포함하고, 제2 반도체층들(122)이 실리콘(Si)을 포함하는 경우, 제2 반도체층들(122)에서 실리콘(Si)의 성장 속도가 제1 반도체층들(121)에서 실리콘(Si)의 성장 속도보다 빠를 수 있다. 이에 따라, 블록킹층(130e)의 제1 반도체층들(121)과 인접한 부분은 상대적으로 돌출되어 볼록한 형상을 갖고, 블록킹층(130e)의 제2 반도체층들(122)과 인접한 부분은 상대적으로 돌출되지 않아 제2 반도체층들(122)을 향하여 내측으로 오목한 형상을 가질 수 있다. 다만, 이러한 블록킹층(130e)의 형상은 에피택셜층 성장 공정 조건에 따라 다를 수 있으므로, 도 8에 도시된 형상에 한정되지 않는다.
도 9a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9a에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 9a를 참조하면, 반도체 장치(100F)는 도 2를 참조하여 상술한 실시예에서와 달리, 제1 게이트 구조물들(160)이 내부 스페이서층들(161)을 더 포함할 수 있다. 내부 스페이서층들(161)은 채널 구조물(140)의 사이에서 제1 게이트 전극(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 각각의 하면 상에서 제1 방향, 예를 들어 x 방향을 따른 제1 게이트 구조물(140)의 양측에 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 제3 채널층(143)의 하부에서, 제1 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 제1 게이트 전극(165)과 마주하는 측면이 제1 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 내부 스페이서층들(130)은 도 9a의 실시예에 한정되지 않으며, 다른 실시예에서의 반도체 장치도 내부 스페이서층들(130)을 더 포함할 수 있다.
도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9b에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 9b를 참조하면, 제1 게이트 구조물(160)이 활성 패턴(105)의 3면, 예를 들어 활성 패턴(105)의 상면 및 y 방향을 따른 측면들을 둘러싸는 FinFET을 포함하는 반도체 장치(100G)의 단면들을 도시한다. 도 2의 실시예에서와 달리, 반도체 장치(100G)는 복수의 채널층들을 포함하지 않을 수 있으며, 제1 게이트 전극(160)과 교차되는 활성 패턴(105)에 트랜지스터의 채널 영역이 형성될 수 있다.
본 실시예에서, 반도체 구조물(120)은 활성 패턴(105) 상에서 분리 영역(SR)에 인접하여 배치될 수 있으며, 활성 패턴(105)과 연속된 구조를 이룰 수 있다. 반도체 구조물(120)은 제2 게이트 구조물(170)과 교차하는 활성 패턴(105)의 일 영역으로 이해될 수도 있다. 블록킹층(130)은 반도체 구조물(120)의 상면 및 측면들 중 적어도 하나를 덮을 수 있다.
도 9c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 9c에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 9c를 참조하면, 도 9b를 참조하여 상술한 실시예에서와 달리, 반도체 장치(100H)는 활성 패턴(105) 상에서 소스/드레인 영역들(150) 사이의 핀 구조물(107)을 포함할 수 있다. 핀 구조물(107)은 복수의 제1 실리콘 게르마늄 층(108) 및 복수의 제2 실리콘 층(109)을 포함할 수 있다. 핀 구조물(107)은 트랜지스터의 채널 영역으로 제공될 수 있다. 반도체 장치(100H)는 활성 패턴(105) 상에서 분리 영역(SR)에 인접한 반도체 구조물(120)을 포함할 수 있고, 반도체 구조물(120)은 제1 반도체층들(121) 및 제2 반도체층들(122)을 포함할 수 있다.
복수의 제1 실리콘 게르마늄 층(108) 및 복수의 제1 실리콘 층(109)은 활성 패턴(105) 상에서 서로 교대로 적층될 수 있다. 복수의 제1 실리콘 게르마늄 층(108) 및 복수의 제1 실리콘 층(109)은 z 방향에서 서로 이격되어 배치될 수 있으며, 소스/드레인 영역들(105)과 연결될 수 있다. 복수의 제1 실리콘 게르마늄 층(108) 중 최하위의 제1 실리콘 게르마늄 층(108)은 활성 패턴(105)과 접촉할 수 있다.
반도체 구조물(120)은 서로 교대로 적층된 제1 반도체층들(121) 및 제2 반도체층들(122)을 포함할 수 있다. 제1 및 제2 반도체층들(121, 122)은 각각 활성 패턴(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치될 수 있으며, 소스/드레인 영역들(150)과 연결될 수 있다. 제1 및 제2 반도체층들(121, 122)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 분술물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 제1 반도체층들(121)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, 제2 반도체층들(122)은 실리콘(Si)을 포함할 수 있다.
예시적인 실시예에서, 도 9b 및 도 9c를 참조하여 상술한 반도체 장치는, 다른 실시예에서 상술한 MBCFETTM 을 포함하는 반도체 장치와 함께 배치될 수도 있다. 예를 들어, 반도체 장치는 제1 및 제2 트랜지스터 영역을 포함할 수 있고, 제1 트랜지스터 영역은 도 9b 및/또는 도 9c를 참조하여 상술한 FinFET을 포함할 수 있고, 제2 트랜지스터 영역은 도 1 내지 도 9a를 참조하여 상술한 MBCFETTM 을 포함할 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 10에서는 도 1의 절단선 I-I', II-II' 및 III-III'를 따라서 절단한 단면들을 대응하는 영역을 도시한다.
도 10을 참조하면, 반도체 장치(100I)는 활성 패턴(105a) 및 채널 구조물(140a)의 폭이 도 2의 실시예에서와 상이할 수 있다. 활성 패턴(105a) 및 채널 구조물(140a)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널 구조물(140a)의 복수의 채널층들(141a, 142a, 143a)이 각각 y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 예를 들어, 도 2의 실시예에서, 복수의 채널층들(141, 142, 143)은 y 방향을 따라 약 20 nm 내지 50 nm의 폭을 갖고, 본 실시예의 복수의 채널층들(141a, 142a, 143a)은 y 방향을 따라 약 3 nm 내지 12 nm의 폭을 가질 수 있다. 이와 같이, 실시예들에서, 활성 영역(105a) 및 채널 구조물(140a)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 11a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11a 내지 도 19b에서는 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 11a 및 도 11b를 참조하면, 기판(101) 상에 희생층들(121') 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(121')은 후속 공정을 통해 도 2와 같이 제1 게이트 유전층(162) 및 제1 게이트 전극(165)으로 교체되는 층일 수 있으며, 일부는 반도체 구조물(120)의 제1 반도체층들(121)로 남는 층일 수 있다. 채널층들(141, 142, 143)의 일부는 도 2와 같이 반도체 구조물(120)의 제2 반도체층들(122)과 동일한 층들일 수 있다. 희생층들(121')은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(121')과 다른 물질을 포함할 수 있다. 희생층들(121') 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(121')은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(121') 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(121') 및 채널층들(141, 142, 143) 각각은 약 1 Å 내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(121')과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 12a 및 도 12b를 참조하면, 희생층들(121') 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(121') 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 패턴(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다. 상기 활성 구조물들 및 활성 패턴(105)은 x 방향에서 소정의 간격을 두고 서로 이격되어 배치될 수 있으며, 상기 활성 구조물들 및 활성 패턴(105)을 x 방향에서 서로 이격되도록 기판(101)의 일부를 제거한 영역은 분리 영역(SR)으로 정의될 수 있다. 상기 활성 구조물 및 활성 패턴(105)은 분리 영역(SR)에 의해 복수의 영역으로 분할될 수 있다. 상기 활성 구조물 중 분리 영역(SR)과 인접하여 배치되는 일 영역은, 도 2와 같이 반도체 구조물(120)과 동일한 구조물을 갖는 영역일 수 있다.
활성 패턴(105)은 서로 대향하는 제1 측면들(S1) 및 제1 측면들(S1)과 연결된 제1 엣지부(E1)를 갖도록 기판(101)의 상면으로부터 돌출될 수 있다. 기판(101)의 일부가 제거되면서 활성 패턴(105)의 제1 측면들(S1) 및 제1 엣지부(E1)가 노출될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 패턴(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 패턴(105)의 상면보다 낮게 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 활성 패턴(105) 및 상기 활성 구조물, 소자분리층(110)을 덮는 마스크층(125)을 형성할 수 있다.
마스크층(125)은 활성 구조물의 상면 및 측면을 덮되, 분리 영역(SR)과 인접한 활성 구조물의 일부는 덮지 않을 수 있다. 마스크층(125)이 덮지 않는 상기 활성 구조물의 상기 일부는 후술할 반도체 구조물이 형성될 영역일 수 있다. 마스크층(125)은 활성 패턴(105)의 제1 측면들(S1)의 일부를 덮을 수 있으며, 활성 패턴(105)의 사이에서 y 방향으로 연장되는 소자분리층(110)의 상면의 일부를 덮을 수 있다. 마스크층(125)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다
도 14a 및 도 14b를 참조하면, 활성 패턴(105) 및 상기 활성 구조물의 노출된 영역을 덮는 블록킹층(130)을 형성할 수 있다.
블록킹층(130)은 채널층들(141, 142, 143)의 노출된 일 단 및 측면들을 둘러쌀 수 있으며, 희생층들(121')의 노출된 일단 및 측면들을 둘러싸도록 형성될 수 있다. 블록킹층(130)의 상부는 제3 채널층(143)의 상면의 일부를 덮을 수 있으며, 블록킹층(130)의 하부는 활성 패턴(105)의 상면보다 아래로 연장되어 활성 패턴(105)의 측면들을 덮으며 소자분리층(110)의 상면과 접하도록 형성될 수 있다. 블록킹층(130)은 활성 패턴(105)과 상기 활성 구조물을 컨포멀하게 덮도록 형성될 수 있다.
블록킹층(130)은 채널층들(141, 142, 143)과 희생층들(121')을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 예시적인 실시예에서, 블록킹층(130)은 실리콘(Si)이 에피택셜층으로 성장한 층일 수 있다. 다른 실시예에서, 블록킹층(130)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
또는, 도 14c 및 도 14d를 참조하면, 실시예들에 따라, 블록킹층(130)은 마스크층(125)이 덮지 않는 영역을 완전히 덮도록 형성될 수 있다. 마스크층(125)에 의해 덮이지 않는 소자분리층(110)의 상면을 모두 덮을 수 있다. 블록킹층(130)은 채널층들(141, 142, 143)의 노출된 일 단 및 측면들을 둘러쌀 수 있으며, 희생층들(121')의 노출된 일단 및 측면들을 둘러싸도록 형성될 수 있다. 이후 분리 영역(SR)에서 소자분리층(110)의 상면을 덮는 블록킹층(130)의 일 영역을 리세스함으로써 도 4 또는 도 6의 연장부를 갖는 블록킹층(130a, 130c)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 마스크층(125)을 제거하고, 상기 활성 구조물들 상에 제1 희생 게이트 구조물들(160'), 제1 스페이서층들(164), 제2 희생 게이트 구조물들(170') 및 제2 스페이서층들(174)을 형성할 수 있다.
제1 희생 게이트 구조물들(160')은, 후속 공정을 통해 도 2와 같이, 채널 구조물들(140)의 상부에서 제1 게이트 유전층(162) 및 제1 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 제1 희생 게이트 구조물(160')은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(162', 165'), 및 제1 게이트 마스크 패턴층(166')을 포함할 수 있다. 제1 및 제2 희생 게이트층들(162', 165')은 제1 게이트 마스크 패턴층(166')을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(162', 165')은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(162', 165')이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(162')은 실리콘 산화물을 포함하고, 제2 희생 게이트층(165')은 폴리 실리콘을 포함할 수 있다. 제1 게이트 마스크 패턴층(166')은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 제1 희생 게이트 구조물들(160')은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 제1 희생 게이트 구조물들(160')은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
제1 스페이서층들(164)은 제1 희생 게이트 구조물들(160')의 양 측벽에 형성될 수 있다. 제1 스페이서층들(164)은 제1 희생 게이트 구조물들(160') 및 상기 활성구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 제1 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 희생 게이트 구조물들(170')은, 후속 공정을 통해 도 2와 같이, 반도체 구조물(120)의 상부에서 제2 게이트 유전층(172) 및 제2 게이트 전극(175)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 제2 희생 게이트 구조물(170')은 순차적으로 적층되는 제3 및 제4 희생 게이트층들(172', 175'), 및 제2 게이트 마스크 패턴층(176')을 포함할 수 있다. 제3 및 제4 희생 게이트층들(172', 175')은 제2 게이트 마스크 패턴층(176')을 이용하여 패터닝될 수 있다. 제2 희생 게이트 구조물들(170')은 상술한 제1 희생 게이트 구조물들(160')과 동일한 것은 그 설명을 생략하기로 한다. 다만, 제3 및 제4 희생 게이트층들(172', 175')은 각각 블록킹층(130)과 제2 스페이서층들(174) 사이에서 소자분리층(110)의 상면을 향하여 연장되도록 형성될 수 있다. 제3 희생 게이트층(172')은 블록킹층(130)의 상면 및 측면들을 덮도록 형성될 수 있다.
제2 스페이서층들(174)은 제2 희생 게이트 구조물들(170')의 양 측벽에 형성될 수 있다. 제1 스페이서층들(164)과 동일한 것은 그 설명을 생략하기로 한다. 제2 스페이서층들(174) 중 적어도 하나는 활성 패턴(105)의 상면보다 아래로 더 연장되도록 형성될 수 있으며, 제2 스페이서층들(174) 중 적어도 하나의 하면은 분리 영역(SR)에서 소자분리층(110)과 접할 수 있으나, 이에 한정되는 것은 아니다.
도 16a 및 도 16b를 참조하면, 제1 및 제2 희생 게이트 구조물들(160', 170') 사이에서, 노출된 희생층들(121') 및 채널층들(141, 142, 143)을 제거하여 채널 구조물들(140) 및 반도체 구조물(120)을 형성할 수 있다.
제1 희생 게이트 구조물들(160') 및 제1 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(121') 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이루게 된다. 실시예들에 따라, 제1 희생 게이트 구조물들(160')의 하부에서, 희생층들(121') 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 제1 희생 게이트 구조물들(160') 및 제1 스페이서층들(164)의 하부에 위치할 수 있다.
노출된 희생층들(121') 및 채널층들(141, 142, 143)을 제거하는 과정에서, 분리 영역(SR)과 인접한 희생층들(121') 및 채널층들(141, 142, 143)은 도 2에 도시된 것과 같이, 제1 반도체층들(121) 및 제2 반도체층들(122)을 포함하는 반도체 구조물(120)로 남게될 수 있다.
또는, 도 16c를 참조하면, 노출된 희생층들(121')을 측면으로부터 일부 제거할 수 있다.
희생층들(121')은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(121')은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(121')의 측면의 형상은 도시된 것에 한정되지 않는다.
이후 공정에서, 희생층들(121')이 제거된 영역에 내부 스페이서층들(161)을 형성하여 도 9와 같은 반도체 장치를 얻을 수 있다. 내부 스페이서층들(161)은 희생층들(121')이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(161)은 제1 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(161)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 내부 스페이서층들(161)은 소스/드레인 영역들(150)을 보호할 수 있다.
도 17a 및 도 17b를 참조하면, 제1 희생 게이트 구조물들(160')의 양 측에서, 활성 패턴(105) 상에 소스/드레인 영역들(150)을 형성하고, 소스/드레인 영역들(150) 상에 층간 절연층(190)을 형성하고, 희생층들(121') 및 제1 및 제2 희생 게이트 구조물들(160', 170')을 제거할 수 있다.
소스/드레인 영역들(150)은 에피텍셜 성장 공정을 수행하여 형성할 수 있다. 소스/드레인 영역들(150)은 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)과 측면을 통해 연결될 수 있다. 소스/드레인 영역들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
층간 절연층(190)은 제1 및 제2 희생 게이트 구조물들(160', 170') 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(121') 및 제1 및 제2 희생 게이트 구조물들(160', 170')은 제1 및 제2 스페이서층들(164, 174), 층간 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 제1 및 제2 희생 게이트 구조물들(160', 170')을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(121') 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 블록킹층(130) 의해 보호될 수 있다. 블록킹층(130)은 분리 영역(SR)에서 반도체 구조물(120)의 노출된 제2 측면들(S2) 또는 제2 엣지부(E2)로부터 상기 식각제가 반도체 구조물(120)로 침투하는 것을 방지할 수 있다. 이로써, 반도체 구조물(120)의 제2 측면들(S2) 또는 제2 엣지부(E2)를 통해 측면들이 노출된 제1 반도체층들(121)의 일부가 식각되어 소스/드레인 영역들(150)이 손상되는 것을 방지할 수 있다.
도 18a 및 도 18b를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 제1 및 제2 게이트 유전층들(162, 172)을 각각 형성할 수 있다.
제1 및 제2 게이트 유전층들(162, 172)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 매립하는 제1 및 제2 게이트 전극들(165, 175)을 각각 형성하고, 제1 및 제2 게이트 전극들(165, 175) 상에 제1 및 제2 게이트 캡핑층(166, 176)을 각각 형성할 수 있다.
제1 및 제2 게이트 전극들(165, 175)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 제1 및 제2 게이트 전극들(165, 175)이 제거된 영역에 제1 및 제2 게이트 캡핑층(166, 176)이 형성될 수 있다. 이에 의해, 제1 게이트 유전층(162), 제1 게이트 전극(165), 제1 스페이서층들(164), 및 제1 게이트 캡핑층(166)을 포함하는 제1 게이트 구조물들(160) 및 제2 게이트 유전층(172), 제2 게이트 전극(175), 제2 스페이서층들(174), 및 제2 게이트 캡핑층(176)을 포함하는 제2 게이트 구조물들(170)이 형성될 수 있다.
다음으로, 도 2를 참조하면, 콘택 플러그들(180)을 형성할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 콘택 홀들을 형성하고, 상기 콘택 홀들 내에 도전성 물질을 매립하여 콘택 플러그들(180)을 형성할 수 있다. 상기 콘택 홀들은, 포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 제1 및 제2 게이트 구조물(160, 170)의 양 측에서 층간 절연층(190)을 제거함으로써 형성할 수 있다. 상기 콘택 홀들의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그들(180)의 형상 및 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 120: 반도체 구조물
121: 제1 반도체층 122: 제2 반도체층
125: 마스크층 130: 블록킹층
140: 채널 구조물 141, 142, 143: 채널층
150: 소스/드레인 영역 160: 제1 게이트 구조물
161: 내부 스페이서층 162: 제1 게이트 유전층
164: 제1 스페이서층 165: 제1 게이트 전극
166: 제1 게이트 캡핑층 170: 제2 게이트 구조물
172: 제2 게이트 유전층 174: 제2 스페이서층
175: 제2 게이트 전극 176: 제2 게이트 캡핑층
180: 콘택 플러그 190: 층간 절연층

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되며, 서로 대향하는 제1 측면들 및 상기 제1 측면들과 연결된 제1 엣지부를 갖는 활성 패턴;
    상기 활성 패턴 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 패턴 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 제1 게이트 전극;
    상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들;
    상기 활성 패턴의 상기 제1 엣지부와 인접하여 배치되며, 서로 마주하는 제2 측면들 및 상기 제2 측면들과 연결된 제2 엣지부를 갖고, 상기 활성 패턴 상에 서로 교대로 적층된 복수의 제1 반도체층들 및 복수의 제2 반도체층들을 포함하는 반도체 구조물;
    상기 기판 상에서 상기 제2 방향으로 연장되며, 상기 활성 패턴의 상기 제1 엣지부 및 상기 반도체 구조물의 상기 제2 엣지부를 둘러싸는 제2 게이트 전극; 및
    상기 반도체 구조물과 상기 제2 게이트 전극 사이의 블록킹층;을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 블록킹층은 상기 활성 패턴의 상기 제1 엣지부와 상기 제2 게이트 전극 사이 및 상기 반도체 구조물의 상기 제2 엣지부와 상기 제2 게이트 전극 사이로 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 블록킹층은 상기 반도체 구조물의 상면 및 상기 제2 측면들을 둘러싸는 반도체 장치.
  4. 제1 항에 있어서,
    상기 블록킹층의 하부는 상기 제2 게이트 전극의 하면의 일부를 덮도록 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 블록킹층은 상기 반도체 구조물의 상기 제2 엣지부와 접하는 면의 반대측의 일 면이 요철 형상을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 블록킹층은 상기 복수의 제1 반도체층들과 다른 물질을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 블록킹층은 상기 복수의 제2 반도체층들과 동일한 물질을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 블록킹층은 상기 반도체 구조물로부터 성장된 에피택셜층을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 블록킹층은 Si, Ge, SiGe, SiC, 및 SiN 중 적어도 하나를 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 소스/드레인 영역들을 리세스하며 상기 소스/드레인 영역들에 연결되는 콘택 플러그들을 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 활성 패턴의 상기 제1 측면들 및 상기 제1 엣지부와 접하는 소자분리층을 더 포함하고,
    상기 블록킹층의 하면은 상기 소자분리층의 상면과 접하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 복수의 채널층들의 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 전극의 양측에 배치되며, 상기 복수의 채널층들의 외측면과 실질적으로 공면을 이루는 외측면을 갖는 내부 스페이서층들을 더 포함하는 반도체 장치.
  13. 기판 상에서 제1 방향으로 연장되며, 분리 영역에 의해 복수의 영역으로 분할되며, 상기 분리 영역을 향해 노출된 제1 엣지부를 갖는 활성 패턴;
    상기 활성 패턴 상에 수직하게 서로 이격되어 순차적으로 배치되는 제1 내지 제3 채널층들;
    상기 기판 상에서 상기 활성 패턴과 교차하여 제2 방향으로 연장되며, 상기 제1 내지 제3 채널층들을 둘러싸는 제1 게이트 전극;
    상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되며, 상기 제1 내지 제3 채널층들과 접촉되는 소스/드레인 영역들;
    상기 활성 패턴 상에 서로 교대로 적층된 제1 반도체층들 및 제2 반도체층들을 포함하고, 상기 분리 영역을 향해 노출된 제2 엣지부를 갖는 반도체 구조물; 및
    상기 반도체 구조물의 상면, 측면들, 및 상기 제2 엣지부 중 적어도 하나를 덮는 블록킹층;을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 블록킹층은 상기 반도체 구조물의 상면을 덮는 반도체 장치.
  15. 제13 항에 있어서,
    상기 블록킹층은 상기 제1 반도체층들과 다른 물질을 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 기판 상에서 상기 활성 패턴과 교차하여 상기 제2 방향으로 연장되며, 상기 반도체 구조물의 적어도 일부를 둘러싸는 제2 게이트 전극;
    상기 블록킹층과 상기 제2 게이트 전극의 사이에 배치되는 게이트 유전층; 및
    상기 제2 게이트 전극의 양 측면에 배치되는 스페이서층들;을 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 유전층은, 상기 블록킹층의 상면 및 측면들을 덮고, 상기 블록킹층과 상기 제2 게이트 전극의 사이에서 상기 반도체 구조물보다 아래로 더 연장되는 부분을 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 스페이서층들 중 적어도 하나는 상기 반도체 구조물보다 아래로 더 길게 연장되는 반도체 장치.
  19. 제13 항에 있어서,
    상기 제2 반도체층들은 각각 상기 제1 내지 제3 채널층들과 같은 높이에 배치되고, 상기 소스/드레인 영역들과 접촉되는 반도체 장치.
  20. 기판 상에서 제1 방향으로 연장되며, 분리 영역에 의해 복수의 영역으로 분할되는 활성 패턴;
    상기 활성 패턴 상에서 상기 분리 영역에 인접하여 배치된 반도체 구조물;
    상기 기판 상에서 상기 활성 패턴과 교차하여 제2 방향으로 연장되는 제1 게이트 전극;
    상기 기판 상에서 상기 반도체 구조물과 교차하여 제2 방향으로 연장되며, 상기 반도체 구조물을 둘러싸는 제2 게이트 전극;
    상기 제1 게이트 전극의 적어도 일측에서 상기 활성 패턴 상에 배치되는 소스/드레인 영역들; 및
    상기 반도체 구조물을 덮는 블록킹층;을 포함하는 반도체 장치.



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