KR102532497B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 기판의 상부 내에 배치된 소자 분리막; 상기 기판의 제1 영역에 배치된 제1 활성 패턴들 및 상기 기판의 제2 영역에 배치된 제2 활성 패턴들; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 구조체들; 및 상기 제1 영역의 상기 소자 분리막의 리세스 영역 상에 배치된 블로킹 막을 포함한다. 각각의 상기 제1 및 제2 활성 패턴들은, 서로 수직적으로 이격되어 적층된 복수의 반도체 패턴들을 포함하고, 상기 제1 활성 패턴들의 상기 반도체 패턴들과 상기 제2 활성 패턴들의 상기 반도체 패턴들은 서로 다른 도전형을 갖고, 상기 블로킹 막은 상기 제1 영역 상에 한정된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체에 관한 것으로, 보다 상세히는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 캐리어들의 이동도와 같은 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 캐리어들의 이동도와 같은 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판의 상부 내에 배치된 소자 분리막; 상기 기판의 제1 영역에 배치된 제1 활성 패턴들 및 상기 기판의 제2 영역에 배치된 제2 활성 패턴들; 상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 구조체들; 및 상기 제1 영역의 상기 소자 분리막의 리세스 영역 상에 배치된 블로킹 막을 포함할 수 있다. 각각의 상기 제1 및 제2 활성 패턴들은, 서로 수직적으로 이격되어 적층된 복수의 반도체 패턴들을 포함하고, 상기 제1 활성 패턴들의 상기 반도체 패턴들과 상기 제2 활성 패턴들의 상기 반도체 패턴들은 서로 다른 도전형을 갖고, 상기 블로킹 막은 상기 제1 영역 상에 한정될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역 상에 제1 활성 패턴 및 상기 기판의 제2 영역 상에 제2 활성 패턴을 형성하는 것, 상기 제1 및 제2 활성 패턴들 각각은 교대로 반복하여 적층된 희생 패턴들 및 반도체 패턴들을 포함하고; 상기 기판의 전면 상에 상기 제1 및 제2 활성 패턴들을 덮는 제1 블로킹 막을 형성하는 것; 상기 제2 영역을 덮고 상기 제1 영역을 노출하는 제1 포토레지스트 패턴을 형성하는 것; 상기 제1 포토레지스트 패턴에 의해 노출된 상기 제1 영역의 상기 희생 패턴들의 일부를 제거하여 제1 함몰 영역들을 형성하는 것; 및 상기 제1 함몰 영역들을 각각 채우는 제1 배리어 절연 패턴들을 형성하는 것을 포함할 수 있다. 상기 제1 블로킹 막은 상기 제1 배리어 절연 패턴들에 대해 식각 선택성을 갖고, 상기 제1 배리어 절연 패턴들이 형성될 동안 상기 제1 블로킹 막은 상기 제2 영역 상에 잔류할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 기판의 일 영역 상에서 배리어 절연 패턴들이 형성될 동안 기판의 다른 영역 상에 블로킹 막이 잔존할 수 있다. 상기 블로킹 막은 게이트 마스크 패턴들 및 게이트 스페이서들을 보호할 수 있으므로, 후속 공정에서의 공정 결함(예를 들어, 콘택 플러그와 게이트 전극간의 쇼트)을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선 및 C-C'선에 따른 단면도이고, 도 2c는 도 1의 D-D'선에 따른 단면도이고, 도 2d는 도 1의 E-E'선 및 F-F'선에 따른 단면도이다.
도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4a, 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a, 22a 및 24a는 각각 도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23의 A-A'선에 따른 단면도들이다.
도 4b, 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b, 22b 및 24b는 각각 도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 10c, 12c, 14c, 16c, 18c, 20c, 22c 및 24c는 각각 도 9, 11, 13, 15, 17, 19, 21 및 23의 D-D'선에 따른 단면도들이다.
도 10d, 12d, 14d, 16d, 18d, 20d, 22d 및 24d는 각각 도 9, 11, 13, 15, 17, 19, 21 및 23의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선 및 C-C'선에 따른 단면도이고, 도 2c는 도 1의 D-D'선에 따른 단면도이고, 도 2d는 도 1의 E-E'선 및 F-F'선에 따른 단면도이다.
도 1 및 도 2a 내지 2d를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 제1 영역(RG1) 상에 제1 트랜지스터들이 제공될 수 있고, 기판(100)의 제2 영역(RG2) 상에 제2 트랜지스터들이 제공될 수 있다.
기판(100)의 제1 및 제2 영역들(RG1, RG2)은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 상기 메모리 셀 트랜지스터들 중 일부일 수 있다.
반면, 기판(100)의 제1 및 제2 영역들(RG1, RG2)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 상기 로직 트랜지스터들 중 일부일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
제1 영역(RG1)의 상기 제1 트랜지스터들과 제2 영역(RG2)의 상기 제2 트랜지스터들은 서로 다른 도전형을 가질 수 있다. 일 예로, 제1 영역(RG1)의 상기 제1 트랜지스터들은 PMOSFET일 수 있고, 제2 영역(RG2)의 상기 제2 트랜지스터들은 NMOSFET일 수 있다.
기판(100)의 상부에 형성된 제1 및 제2 상부 패턴들(UP1, UP2)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 제1 상부 패턴들(UP1)은 제1 영역(RG1)에 배치될 수 있고, 제2 상부 패턴들(UP2)은 제2 영역(RG2)에 배치될 수 있다. 소자 분리막(ST)은 제1 및 제2 상부 패턴들(UP1, UP2) 사이의 트렌치(TR)를 채울 수 있다. 소자 분리 패턴들(ST)의 상면들은 제1 및 제2 상부 패턴들(UP1, UP2)의 상면들보다 더 낮을 수 있다.
일 예로, 기판(100)은 제1 방향(D1)으로 연장되는 분리 영역(IR)을 더 포함할 수 있다. 트렌치(TR)의 적어도 일부는 분리 영역(IR)과 수직적으로 중첩될 수 있다. 이로써 서로 인접하는 한 쌍의 상부 패턴들(UP1, UP2)이 분리 영역(IR)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제2 방향(D2)은 제1 방향(D1)과 교차하는 방향일 수 있다.
제1 상부 패턴들(UP1) 상에 제1 활성 패턴들(AP1)이 각각 제공될 수 있고, 제2 상부 패턴들(UP2) 상에 제2 활성 패턴들(AP2)이 각각 제공될 수 있다. 일 예로, 제1 활성 패턴들(AP1)은 제1 상부 패턴들(UP1)과 각각 수직적으로 중첩될 수 있으며, 제2 활성 패턴들(AP2)은 제2 상부 패턴들(UP2)과 각각 수직적으로 중첩될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 복수의 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들 각각은, 게이트 전극(GE), 게이트 전극(GE)의 측벽 및 바닥면을 따라 연장되는 게이트 절연 패턴(GI), 게이트 전극(GE)의 양 측벽들 상에 각각 제공되는 한 쌍의 게이트 스페이서들(GS), 및 게이트 전극(GE)의 상면을 덮는 게이트 캐핑 패턴(GP)을 포함할 수 있다. 게이트 절연 패턴(GI)의 상면 및 게이트 전극(GE)의 상면은, 게이트 캐핑 패턴(GP)의 바닥면과 접할 수 있다.
한편, 적어도 하나의 상기 게이트 구조체들은 분리 영역(IR) 상의 소자 분리막(ST)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 분리 영역(IR) 상의 상기 게이트 구조체들 각각은 더미 게이트 전극(DE)을 포함할 수 있다. 즉, 분리 영역(IR) 상의 더미 게이트 전극(DE)은 회로적으로 제1 및 제2 트랜지스터들의 게이트로서 기능하지 못할 수 있다. 반면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 게이트 전극(GE)은 회로적으로 제1 및 제2 트랜지스터들의 게이트로서 기능할 수 있다.
게이트 전극(GE) 및 더미 게이트 전극(DE) 각각은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 게이트 전극(GE) 및 더미 게이트 전극(DE) 각각은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 게이트 스페이서(GS) 및 게이트 캐핑 패턴(GP) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴들(AP1) 각각은, 제1 채널 패턴(CH1) 및 제1 채널 패턴(CH1)을 사이에 두고 제2 방향(D2)으로 서로 이격된 제1 소스/드레인 패턴들(SD1)을 포함할 수 있다. 제2 활성 패턴들(AP2) 각각은, 제2 채널 패턴(CH2), 및 제2 채널 패턴(CH2)을 사이에 두고 제2 방향(D2)으로 서로 이격된 제2 소스/드레인 패턴들(SD2)을 포함할 수 있다.
제1 영역(RG1) 상의 소자 분리막(ST)의 상부에 제1 리세스 영역들(RS1)이 형성되어 있을 수 있고, 제2 영역(RG2) 상의 소자 분리막(ST)의 상부에 제2 리세스 영역들(RS2)이 형성되어 있을 수 있다. 평면적 관점에서, 제1 리세스 영역들(RS1)은 제1 영역(RG1) 상의 게이트 구조체들 사이 및 제1 소스/드레인 패턴들(SD1) 사이에 위치할 수 있다. 평면적 관점에서, 제2 리세스 영역들(RS2)은 제2 영역(RG2) 상의 게이트 구조체들 사이 및 제2 소스/드레인 패턴들(SD2) 사이에 위치할 수 있다. 따라서, 제1 및 제2 리세스 영역들(RS1, RS2)의 바닥들은 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면보다 더 낮을 수 있다.
제1 채널 패턴(CH1)은 수직적으로 적층된 복수의 제1 반도체 패턴들(NS1)을 포함할 수 있다. 제1 반도체 패턴들(NS1)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 패턴들(NS1)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 제1 반도체 패턴들(NS1)은 인접하는 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다. 제1 반도체 패턴들(NS1)은 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다
제2 채널 패턴(CH2)은 수직적으로 적층된 복수의 제2 반도체 패턴들(NS2)을 포함할 수 있다. 제2 반도체 패턴들(NS2)은 제3 방향(D3)으로 서로 이격될 수 있다. 각각의 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴들(NS2)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 제2 반도체 패턴들(NS2)은 인접하는 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다. 제2 반도체 패턴들(NS2)은 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다
제1 반도체 패턴들(NS1) 각각과 동일 레벨에 위치하는 제2 반도체 패턴들(NS2) 각각은 동일 반도체층으로부터 형성된 것일 수 있다. 따라서, 동일한 레벨에 위치하는 제1 반도체 패턴(NS1)과 제2 반도체 패턴(NS2)은 서로 실질적으로 동일한 두께를 가질 수 있다. 일 예로, 제1 반도체 패턴들(NS1) 및 제2 반도체 패턴들(NS2)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다. 한편, 적층된 제1 반도체 패턴들(NS1)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 마찬가지로, 적층된 제2 반도체 패턴들(NS2)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다.
앞서 설명한 바와 같이, 게이트 전극(GE) 및 게이트 절연 패턴(GI)은 제1 및 제2 채널 패턴들(CH1, CH2)을 덮으며 제1 방향(D1)으로 연장될 수 있다. 보다 구체적으로, 게이트 전극(GE) 및 게이트 절연 패턴(GI)은 적층된 제1 반도체 패턴들(NS1) 사이의 공간들을 채울 수 있다. 여기서, 게이트 절연 패턴(GI)은 제1 반도체 패턴들(NS1)과 직접 접할 수 있으며, 게이트 전극(GE)은 게이트 절연 패턴(GI)을 사이에 두고 제1 반도체 패턴들(NS1)과 이격될 수 있다.
게이트 전극(GE) 및 게이트 절연 패턴(GI)은 적층된 제2 반도체 패턴들(NS2) 사이의 공간들을 채울 수 있다. 여기서, 게이트 절연 패턴(GI)은 제2 반도체 패턴들(NS2)과 직접 접할 수 있으며, 게이트 전극(GE)은 게이트 절연 패턴(GI)을 사이에 두고 제2 반도체 패턴들(NS2)과 이격될 수 있다.
결과적으로, 게이트 전극(GE)은 제1 및 제2 반도체 패턴들(NS1, NS2) 각각의 외주면을 둘러쌀 수 있다. 즉, 상기 제1 및 제2 트랜지스터들 각각은, 게이트 전극(GE)에 의하여 그의 외주면이 둘러싸인 채널 패턴을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
제1 소스/드레인 패턴들(SD1)과 게이트 전극(GE) 사이, 및 제2 소스/드레인 패턴들(SD2)과 게이트 전극(GE) 사이에 배리어 절연 패턴들(BP)이 제공될 수 있다.
제1 영역(RG1) 상의 배리어 절연 패턴들(BP)은 제1 반도체 패턴들(NS1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 제2 영역(RG2) 상의 배리어 절연 패턴들(BP)은 제2 반도체 패턴들(NS2)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 배리어 절연 패턴들(BP)은 게이트 절연 패턴(GI)과 직접 접할 수 있다. 일 예로, 배리어 절연 패턴들(BP)은 실리콘 질화막을 포함할 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 반도체 패턴들(NS1) 및 제1 상부 패턴들(UP1)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있고, 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴들(NS2) 및 제2 상부 패턴들(UP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다.
제1 영역(RG1)의 상기 제1 트랜지스터들이 PMOSFET인 경우, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴(CH1)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 Si보다 격자 상수가 큰 SiGe를 포함할 수 있다. 나아가 제1 소스/드레인 패턴들(SD1)은 P형의 도전형을 가질 수 있다.
제2 영역(RG2)의 상기 제2 트랜지스터들이 NMOSFET인 경우, 제2 소스/드레인 패턴들(SD2)은 제2 채널 패턴(CH2)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 Si보다 격자 상수가 작은 SiC, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si를 포함할 수 있다. 나아가 제2 소스/드레인 패턴들(SD2)은 N형의 도전형을 가질 수 있다. 한편, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 물질로 형성될 수 있기 때문에, 이들의 형태는 서로 다를 수 있다 (도 2b 및 2d 참조).
기판(100)의 제1 영역(RG1) 상에 블로킹 막(BL)이 제공될 수 있다. 블로킹 막(BL)은 제1 영역(RG1) 상의 소자 분리막(ST), 게이트 구조체들 및 제1 소스/드레인 패턴들(SD1)을 덮을 수 있다. 블로킹 막(BL)은 제1 리세스 영역들(RS1) 각각의 일부를 채울 수 있다. 블로킹 막(BL)은 제1 리세스 영역(RS1)으로부터 게이트 스페이서(GS) 상으로 연장되거나, 제1 리세스 영역(RS1)으로부터 제1 소스/드레인 패턴(SD1) 상으로 연장될 수 있다. 블로킹 막(BL)은 배리어 절연 패턴들(BP)에 대해 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어 배리어 절연 패턴들(BP)은 실리콘 질화막(SiN)을 포함할 경우, 블로킹 막(BL)은 SiOCN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다.
한편, 블로킹 막(BL)은 기판(100)의 제2 영역(RG2) 상에는 제공되지 않을 수 있다. 다시 말하면, 블로킹 막(BL)은 제2 영역(RG2)과 수직적으로 중첩되지 않으며, 제2 영역(RG2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110)은 제1 영역(RG1) 상의 블로킹 막(BL)을 직접 덮을 수 있다. 이로써, 제1 리세스 영역들(RS1)은 블로킹 막(BL)과 제1 층간 절연막(110)에 의해 채워질 수 있다. 한편, 제1 층간 절연막(110)은 제2 영역(RG2) 상의 소자 분리막(ST), 게이트 구조체들 및 제2 소스/드레인 패턴들(SD2)을 직접 덮을 수 있다. 이로써, 제2 리세스 영역들(RS2)은 제1 층간 절연막(110)에 의해 채워질 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 연결되는 제1 및 제2 콘택 플러그들(CT1, CT2)이 제공될 수 있다. 이때, 제1 콘택 플러그(CT1)는 블로킹 막(BL)을 더 관통하여 제1 소스/드레인 패턴(SD1)과 연결될 수 있다. 제1 및 제2 콘택 플러그들(CT1, CT2)은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 제1 및 제2 콘택 플러그들(CT1, CT2)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4a, 6a, 8a, 10a, 12a, 14a, 16a, 18a, 20a, 22a 및 24a는 각각 도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23의 A-A'선에 따른 단면도들이다. 도 4b, 6b, 8b, 10b, 12b, 14b, 16b, 18b, 20b, 22b 및 24b는 각각 도 3, 5, 7, 9, 11, 13, 15, 17, 19, 21 및 23의 B-B'선 및 C-C'선에 따른 단면도들이다. 도 10c, 12c, 14c, 16c, 18c, 20c, 22c 및 24c는 각각 도 9, 11, 13, 15, 17, 19, 21 및 23의 D-D'선에 따른 단면도들이다. 도 10d, 12d, 14d, 16d, 18d, 20d, 22d 및 24d는 각각 도 9, 11, 13, 15, 17, 19, 21 및 23의 E-E'선 및 F-F'선에 따른 단면도들이다.
도 3, 도 4a 및 도 4b를 참조하면, 기판(100)의 제1 영역(RG1) 및 제2 영역(RG2) 상에 희생층들(111) 및 반도체층들(112)이 교대로 반복하여 적층될 수 있다. 희생층들(111) 및 반도체층들(112)은 3회 반복 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 희생층들(111)은 반도체층들(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생층들(111)을 식각하는 공정에서, 희생층들(111)은 반도체층들(112)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성은 반도체층들(112)의 식각 속도에 대한 희생층들(111)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생층들(111)은 반도체층들(112)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 희생층들(111)은 SiGe, Si, 및 Ge 중 하나이고, 반도체층들(112)은 SiGe, Si, 및 Ge 중 다른 하나일 수 있다.
희생층들(111) 및 반도체층들(112)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 희생층들(111) 및 반도체층들(112)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(111) 및 반도체층들(112)은 기판(100)의 일 영역 상에만 선택적으로 성장(selective epitaxial growth)되는 것이 아닌, 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 희생층들(111) 및 반도체층들(112)은 실질적으로 동일한 두께로 형성될 수 있으고, 또는 서로 다른 두께로 형성될 수 있다.
도 5, 도 6a 및 도 6b를 참조하면, 희생층들(111), 반도체층들(112) 및 기판(100)을 패터닝하여, 기판(100)의 상부에 트렌치(TR)가 형성될 수 있다. 이와 동시에, 패터닝된 희생층들(111) 및 반도체층들(112)로부터 제1 예비 활성 패턴들(PAP1) 및 제2 예비 활성 패턴들(PAP2)이 형성될 수 있다. 제1 및 제2 예비 활성 패턴들(PAP1, PAP2)은 트렌치(TR)에 의해 정의되는 기판(100)의 제1 및 제2 상부 패턴들(UP1, UP2) 상에 각각 배치될 수 있다. 제1 및 제2 예비 활성 패턴들(PAP1, PAP2)은 제2 방향(D2)으로 연장되는 라인 또는 바 형태로 형성될 수 있다. 한편, 기판(100)의 분리 영역(IR) 상의 희생층들(111) 및 반도체층들(112)은 완전히 제거될 수 있다.
구체적으로, 희생층들(111)이 패터닝되어, 예비 희생 패턴들(113)이 형성될 수 있다. 반도체층들(112)이 패터닝되어, 예비 반도체 패턴들(114)이 형성될 수 있다. 따라서, 제1 및 제2 예비 활성 패턴들(PAP1, PAP2) 각각은, 교대로 반복하여 적층된 예비 희생 패턴들(113) 및 예비 반도체 패턴들(114)을 포함할 수 있다.
이어서, 트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하고, 제1 및 제2 예비 활성 패턴들(PAP1, PAP2)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 이로써, 소자 분리막(ST)의 상면은 제1 및 제2 상부 패턴들(UP1, UP2)의 상면들보다 더 낮을 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 및 제2 예비 활성 패턴들(PAP1, PAP2)을 가로지르는 희생 게이트 패턴들(131)이 형성될 수 있다. 희생 게이트 패턴들(131)은 제1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다. 적어도 하나의 희생 게이트 패턴들(131)은 분리 영역(IR) 상의 소자 분리막(ST)을 가로지르며 제1 방향(D1)으로 연장될 수 있다.
희생 게이트 패턴들(131) 상에 게이트 마스크 패턴들(135)이 각각 제공될 수 있다. 희생 게이트 패턴들(131) 및 게이트 마스크 패턴들(135)을 형성하는 것은, 기판(100) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 희생 게이트 패턴들(131) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 형성될 수 있다. 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 기판(100)의 전면 상에 제1 블로킹 막(BL1)이 형성될 수 있다. 제1 블로킹 막(BL1)은 노출된 소자 분리막(ST), 제1 및 제2 예비 활성 패턴들(PAP1, PAP2), 게이트 스페이서들(GS) 및 게이트 마스크 패턴들(135)을 직접 덮을 수 있다. 제1 블로킹 막(BL1)은 SiOCN, SiCN 및 SiON 중 적어도 하나를 이용하여 형성될 수 있다. 제1 블로킹 막(BL1)은 CVD 또는 ALD와 같은 증착 공정을 이용하여 기판(100) 상에 콘포멀하게 형성될 수 있다.
제2 영역(RG2) 상에 제1 포토레지스트 패턴(PR1)이 형성될 수 있다. 제1 포토레지스트 패턴(PR1)은 제2 영역(RG2)을 선택적으로 덮고, 제1 영역(RG1)을 노출할 수 있다. 따라서, 제1 영역(RG1) 상의 제1 블로킹 막(BL1)은 외부로 노출될 수 있다. 제1 포토레지스트 패턴(PR1)을 형성하는 것은, 기판(100)의 전면 상에 포토레지스트 막을 형성하는 것, 및 상기 포토레지스트 막에 노광 및 현상 공정을 진행하는 것을 포함할 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 포토레지스트 패턴(PR1)에 의해 노출된 제1 영역(RG1) 상의 제1 예비 활성 패턴들(PAP1)을 패터닝하여, 제1 채널 패턴들(CH1)이 형성될 수 있다. 제1 예비 활성 패턴들(PAP1)은 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 패터닝될 수 있다. 이로써, 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)에 의해 제1 상부 패턴들(UP1)의 일부가 노출될 수 있다. 제1 예비 활성 패턴들(PAP1)이 패터닝될 동안, 제2 예비 활성 패턴들(PAP2)은 제1 포토레지스트 패턴(PR1)에 의해 보호될 수 있다.
구체적으로, 제1 예비 활성 패턴들(PAP1)의 예비 희생 패턴들(113)이 패터닝되어, 희생 패턴들(115)이 형성될 수 있다. 제1 예비 활성 패턴들(PAP1)의 예비 반도체 패턴들(114)이 패터닝되어, 제1 반도체 패턴들(NS1)이 형성될 수 있다. 제1 반도체 패턴들(NS1)은 제1 채널 패턴들(CH1)을 구성할 수 있다.
한편, 제1 예비 활성 패턴들(PAP1)을 패터닝할 때, 제1 영역(RG1) 상의 제1 블로킹 막(BL1)은 완전히 제거될 수 있다. 나아가 제1 예비 활성 패턴들(PAP1)을 패터닝할 때, 제1 영역(RG1) 상의 소자 분리막(ST)의 상부가 식각될 수 있다. 이로써, 제1 영역(RG1)의 소자 분리막(ST)의 상부에 제1 리세스 영역들(RS1)이 형성될 수 있다. 평면적 관점에서, 제1 리세스 영역들(RS1)은 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)과 중첩되지 않을 수 있다.
일 예로, 제1 예비 활성 패턴들(PAP1)을 패터닝할 때, 제2 영역(RG2) 상의 제1 포토레지스트 패턴(PR1)이 함께 제거될 수 있다. 다른 예로, 제1 예비 활성 패턴들(PAP1)을 패터닝 한 후 제1 포토레지스트 패턴(PR1)을 선택적으로 제거할 수 있다. 제2 영역(RG2) 상에는 제1 블로킹 막(BL1)이 그대로 잔류할 수 있다.
이어서, 제1 영역(RG1) 상의 희생 패턴들(115)의 일부가 수평적으로 제거되어, 함몰 영역들(DR)이 형성될 수 있다. 함몰 영역들(DR)을 형성하는 것은, 희생 패턴들(115)에 대하여 식각 선택성 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 제1 반도체 패턴들(NS1)이 Si를 포함하고, 희생 패턴들(115)이 SiGe를 포함하는 경우, 함몰 영역들(DR)을 형성하는 것은 과초산(peracetic acid)을 포함하는 식각액으로 식각 공정을 수행하는 것을 포함할 수 있다.
제1 영역(RG1) 상의 함몰 영역들(DR)을 각각 채우는 배리어 절연 패턴들(BP)이 형성될 수 있다. 배리어 절연 패턴들(BP)은 제1 반도체 패턴들(NS1)을 사이에 두고 서로 수직적으로 이격될 수 있다. 구체적으로, 기판(100)의 전면 상에 배리어 절연막을 콘포멀하게 형성할 수 있다. 상기 배리어 절연막은 함몰 영역들(DR)을 채울 수 있다. 이어서, 함몰 영역들(DR) 내에만 국소적으로 배리어 절연 패턴들(BP)이 잔류할 때까지 상기 배리어 절연막을 식각할 수 있다.
한편, 제1 블로킹 막(BL1)은 상기 배리어 절연막에 대하여 식각 선택성을 가질 수 있다. 예를 들어 배리어 절연막이 실리콘 질화막(SiN)을 포함할 경우, 제1 블로킹 막(BL1)은 SiOCN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다. 따라서, 상기 배리어 절연막의 식각 공정 동안, 제1 블로킹 막(BL1)은 제2 영역(RG2) 상의 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 보호할 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제1 영역(RG1) 상의 희생 게이트 패턴들(131) 각각의 양 측에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 반도체 패턴들(NS1) 및 제1 상부 패턴들(UP1)을 씨드층으로 선택적 에피택시얼 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)은 서로 연결되어, 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)을 구성할 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 Si보다 격자 상수가 큰 SiGe로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 제1 소스/드레인 패턴들(SD1)에 P형의 불순물이 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)을 형성한 후, 기판(100)의 전면 상에 제2 블로킹 막(BL2)이 형성될 수 있다. 제2 블로킹 막(BL2)은 제1 영역(RG1) 상의 노출된 소자 분리막(ST), 제1 소스/드레인 패턴들(SD1), 게이트 스페이서들(GS) 및 게이트 마스크 패턴들(135)을 직접 덮을 수 있다. 제2 블로킹 막(BL2)은 제1 리세스 영역들(RS1)을 부분적으로 채울 수 있다. 제2 블로킹 막(BL2)은 제2 영역(RG2) 상의 제1 블로킹 막(BL1)을 직접 덮을 수 있다. 제2 블로킹 막(BL2)은 SiOCN, SiCN 및 SiON 중 적어도 하나를 이용하여 형성될 수 있다. 제2 블로킹 막(BL2)은 CVD 또는 ALD와 같은 증착 공정을 이용하여 기판(100) 상에 콘포멀하게 형성될 수 있다.
도 15 및 도 16a 내지 도 16d를 참조하면, 제1 영역(RG1) 상에 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 제2 포토레지스트 패턴(PR2)은 제1 영역(RG1)을 선택적으로 덮고, 제2 영역(RG2)을 노출할 수 있다. 따라서, 제2 영역(RG2) 상의 제2 블로킹 막(BL2)은 외부로 노출될 수 있다.
도 17 및 도 18a 내지 도 18d를 참조하면, 제2 포토레지스트 패턴(PR2)에 의해 노출된 제2 영역(RG2) 상의 제2 예비 활성 패턴들(PAP2)을 패터닝하여, 제2 채널 패턴들(CH2)이 형성될 수 있다. 제2 예비 활성 패턴들(PAP2)은 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 패터닝될 수 있다. 이로써, 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)에 의해 제2 상부 패턴들(UP2)의 일부가 노출될 수 있다. 제2 예비 활성 패턴들(PAP2)이 패터닝될 동안, 제1 활성 패턴들(AP1)은 제2 포토레지스트 패턴(PR2)에 의해 보호될 수 있다.
구체적으로, 제2 예비 활성 패턴들(PAP2)의 예비 희생 패턴들(113)이 패터닝되어, 희생 패턴들(115)이 형성될 수 있다. 제2 예비 활성 패턴들(PAP2)의 예비 반도체 패턴들(114)이 패터닝되어, 제2 반도체 패턴들(NS2)이 형성될 수 있다. 제2 반도체 패턴들(NS2)은 제2 채널 패턴들(CH2)을 구성할 수 있다.
한편, 제2 예비 활성 패턴들(PAP2)을 패터닝할 때, 제2 영역(RG2) 상의 제1 및 제2 블로킹 막들(BL1, BL2)은 완전히 제거될 수 있다. 나아가 제2 예비 활성 패턴들(PAP2)을 패터닝할 때, 제2 영역(RG2) 상의 소자 분리막(ST)의 상부가 식각될 수 있다. 이로써, 제2 영역(RG2)의 소자 분리막(ST)의 상부에 제2 리세스 영역들(RS2)이 형성될 수 있다. 평면적 관점에서, 제2 리세스 영역들(RS2)은 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)과 중첩되지 않을 수 있다.
일 예로, 제2 예비 활성 패턴들(PAP2)을 패터닝할 때, 제1 영역(RG1) 상의 제2 포토레지스트 패턴(PR2)이 함께 제거될 수 있다. 다른 예로, 제2 예비 활성 패턴들(PAP2)을 패터닝 한 후 제2 포토레지스트 패턴(PR2)을 선택적으로 제거할 수 있다. 제1 영역(RG1) 상에는 제2 블로킹 막(BL2)이 그대로 잔류할 수 있다.
이어서, 제2 영역(RG2) 상의 희생 패턴들(115)의 일부가 수평적으로 제거되어, 함몰 영역들(DR)이 형성될 수 있다. 제2 영역(RG2) 상의 함몰 영역들(DR)을 각각 채우는 배리어 절연 패턴들(BP)이 형성될 수 있다.
한편, 제2 블로킹 막(BL2) 역시 배리어 절연 패턴들(BP)에 대하여 식각 선택성을 가질 수 있다. 따라서, 제2 영역(RG2) 상에 배리어 절연 패턴들(BP)이 형성될 동안, 제2 블로킹 막(BL2)은 제1 영역(RG1) 상의 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 보호할 수 있다.
도 19 및 도 20a 내지 도 20d를 참조하면, 제2 영역(RG2) 상의 희생 게이트 패턴들(131) 각각의 양 측에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 반도체 패턴들(NS2) 및 제2 상부 패턴들(UP2)을 씨드층으로 선택적 에피택시얼 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)은 서로 연결되어, 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)을 구성할 수 있다.
제2 소스/드레인 패턴들(SD2)은 제2 채널 패턴들(CH2)에 인장성 스트레인을 제공하는 반도체 물질로 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 Si보다 격자 상수가 작은 SiC, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 제2 소스/드레인 패턴들(SD2)에 N형의 불순물이 도핑될 수 있다.
도 21 및 도 22a 내지 도 22d를 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 희생 게이트 패턴들(131)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 제1 층간 절연막(110)을 평탄화할 때, 게이트 마스크 패턴들(135)이 함께 제거될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
상기 평탄화 공정에 의하여 노출된 희생 게이트 패턴들(131)이 선택적으로 제거될 수 있다. 희생 게이트 패턴들(131)이 제거됨에 따라, 제1 채널 패턴들(CH1) 및 제2 채널 패턴들(CH2)이 노출될 수 있다. 또한 희생 게이트 패턴들(131)이 제거됨에 따라, 희생 패턴들(115)이 노출될 수 있다.
노출된 희생 패턴들(115)이 선택적으로 제거될 수 있다. 일 예로, 희생 패턴들(115)이 SiGe을 포함하고, 제1 및 제2 반도체 패턴들(NS1, NS2)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다. 한편, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 배리어 절연 패턴들(BP) 및 제1 층간 절연막(110)에 의하여 커버되어 보호될 수 있다.
희생 게이트 패턴들(131) 및 희생 패턴들(115)이 제거되어, 게이트 트렌치들(TC)이 형성될 수 있다. 게이트 트렌치들(TC) 각각은 제1 및 제2 반도체 패턴들(NS1, NS2), 게이트 스페이서들(GS), 및 배리어 절연 패턴들(BP)에 의하여 정의될 수 있다. 평면적 관점에서, 게이트 트렌치들(TC)은 제1 방향(D1)으로 연장될 수 있다.
도 23 및 도 24a 내지 도 24d를 참조하면, 각각의 게이트 트렌치들(TC) 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 한편, 분리 영역(IR) 상의 게이트 트렌치(TC) 내에는 더미 게이트 전극(DE)이 형성될 수 있다. 구체적으로, 게이트 트렌치들(TC) 내에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후, 평탄화 공정을 수행하여, 각각의 게이트 트렌치들(TC) 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)(또는 더미 게이트 전극(DE))을 형성할 수 있다.
일 예로, 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 일 예로, 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다.
게이트 절연 패턴(GI) 및 게이트 전극(GE)은 제1 반도체 패턴들(NS1) 사이의 공간들을 채우도록 형성될 수 있다. 마찬가지로, 게이트 절연 패턴(GI) 및 게이트 전극(GE)은 제2 반도체 패턴들(NS2) 사이의 공간들을 채우도록 형성될 수 있다. 게이트 전극(GE)은 게이트 절연 패턴(GI)을 사이에 두고 제1 및 제2 반도체 패턴들(NS1, NS2)과 이격되도록 형성될 수 있다.
후속으로, 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)의 상부들을 리세스하고, 리세스된 영역들에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 1 및 도 2a 내지 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 연결되는 제1 및 제2 콘택 플러그들(CT1, CT2)이 형성될 수 있다. 이때, 제1 콘택 플러그(CT1)는 블로킹 막(BL)을 더 관통하여 제1 소스/드레인 패턴(SD1)과 연결될 수 있다. 제1 및 제2 콘택 플러그들(CT1, CT2)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120)을 패터닝하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택 홀들을 형성하는 것, 및 상기 콘택 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 상기 도전막은 금속 질화물 및/또는 금속을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 영역(RG1) 상에 배리어 절연 패턴들(BP)을 형성할 동안 제2 영역(RG2)에 형성되어 있는 제1 블로킹 막(BL1)은 제2 영역(RG2)의 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 보호할 수 있다. 마찬가지로, 제2 영역(RG2) 상에 배리어 절연 패턴들(BP)을 형성할 동안 제1 영역(RG1)에 형성되어 있는 제2 블로킹 막(BL2)은 제1 영역(RG1)의 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 보호할 수 있다. 최종적으로, 블로킹 막(BL)은 제1 영역(RG1) 상에서만 잔존할 수 있다 (도 1 및 도 2a 내지 2d 참조).
본 발명의 실시예들에 따르면, 게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)이 온전히 유지됨으로써, 후속 공정에서의 공정 결함을 줄일 수 있다. 예를 들어, 손상이 방지된 게이트 스페이서들(GS)은 제1 및 제2 콘택 플러그들(CT1, CT2)을 형성할 때 제1 및 제2 콘택 플러그들(CT1, CT2)과 게이트 전극들(GE) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판의 상부 내에 배치된 소자 분리막;
    상기 기판의 제1 영역에 배치된 제1 활성 패턴들 및 상기 기판의 제2 영역에 배치된 제2 활성 패턴들;
    상기 제1 및 제2 활성 패턴들을 가로지르며 일 방향으로 연장되는 게이트 구조체들; 및
    상기 제1 영역의 상기 소자 분리막의 리세스 영역 상에 배치된 블로킹 막을 포함하되,
    각각의 상기 제1 및 제2 활성 패턴들은, 서로 수직적으로 이격되어 적층된 복수의 반도체 패턴들을 포함하고,
    상기 제1 활성 패턴들의 상기 반도체 패턴들과 상기 제2 활성 패턴들의 상기 반도체 패턴들은 서로 다른 도전형을 갖고,
    상기 블로킹 막은 상기 제1 영역 상에 한정되는 반도체 소자.
  2. 제1항에 있어서,
    평면에서 보아, 상기 리세스 영역은 상기 게이트 구조체들과 중첩되지 않는 반도체 소자.
  3. 제1항에 있어서,
    적층된 상기 반도체 패턴들 사이에 개재된 배리어 절연 패턴들을 더 포함하되,
    상기 블로킹 막은 상기 배리어 절연 패턴들에 대해 식각 선택성을 갖는 반도체 소자.
  4. 제1항에 있어서,
    각각의 상기 제1 및 제2 활성 패턴들은, 상기 반도체 패턴들을 사이에 두고 서로 이격된 한 쌍의 소스/드레인 패턴들을 더 포함하고,
    상기 블로킹 막은, 상기 리세스 영역으로부터 상기 제1 영역의 상기 소스/드레인 패턴의 측벽 상으로 연장되는 반도체 소자.
  5. 제1항에 있어서,
    각각의 상기 게이트 구조체들은, 게이트 절연 패턴 및 게이트 전극을 포함하며,
    상기 게이트 절연 패턴 및 상기 게이트 전극은, 상기 반도체 패턴들 사이의 공간들을 채우는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판은, 상기 소자 분리막에 의해 정의되는 제1 및 제2 상부 패턴들을 포함하고,
    상기 제1 상부 패턴들은 상기 제1 활성 패턴들 아래에 각각 위치하고, 상기 제2 상부 패턴들은 상기 제2 활성 패턴들 아래에 각각 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 구조체들은, 상기 기판의 분리 영역 상의 상기 소자 분리막을 가로지르는 제1 더미 게이트 구조체 및 제2 더미 게이트 구조체를 포함하고,
    평면에서 보아, 상기 리세스 영역은 상기 제1 및 제2 더미 게이트 구조체들 사이에 위치하며,
    상기 블로킹 막은, 상기 리세스 영역으로부터 상기 제1 및 제2 더미 게이트 구조체들의 측벽들 상으로 연장되는 반도체 소자.
  8. 제1항에 있어서,
    상기 리세스 영역의 바닥은 상기 게이트 구조체들 아래에 위치하는 소자 분리막의 상면보다 낮은 반도체 소자.
  9. 기판의 제1 영역 상에 제1 활성 패턴 및 상기 기판의 제2 영역 상에 제2 활성 패턴을 형성하는 것, 상기 제1 및 제2 활성 패턴들 각각은 교대로 반복하여 적층된 희생 패턴들 및 반도체 패턴들을 포함하고;
    상기 기판의 전면 상에 상기 제1 및 제2 활성 패턴들을 덮는 제1 블로킹 막을 형성하는 것;
    상기 제2 영역을 덮고 상기 제1 영역을 노출하는 제1 포토레지스트 패턴을 형성하는 것;
    상기 제1 포토레지스트 패턴에 의해 노출된 상기 제1 영역의 상기 희생 패턴들의 일부를 제거하여 제1 함몰 영역들을 형성하는 것; 및
    상기 제1 함몰 영역들을 각각 채우는 제1 배리어 절연 패턴들을 형성하는 것을 포함하되,
    상기 제1 블로킹 막은 상기 제1 배리어 절연 패턴들에 대해 식각 선택성을 갖고,
    상기 제1 배리어 절연 패턴들이 형성될 동안 상기 제1 블로킹 막은 상기 제2 영역 상에 잔류하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 활성 패턴들을 형성하는 것은:
    상기 기판 상에 교대로 반복하여 적층된 희생막들 및 반도체막들을 형성하는 것;
    상기 희생막들 및 상기 반도체막들을 패터닝하여 상기 제1 및 제2 활성 패턴들을 형성하는 것; 및
    상기 제1 및 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062782B2 (en) * 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
KR102550652B1 (ko) * 2018-04-02 2023-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
KR102546305B1 (ko) * 2018-04-20 2023-06-21 삼성전자주식회사 집적회로 소자
KR102638639B1 (ko) * 2018-05-28 2024-02-22 삼성전자주식회사 반도체 소자의 제조 방법
KR102491089B1 (ko) * 2018-07-27 2023-01-26 삼성전자주식회사 반도체 소자
KR102473659B1 (ko) 2018-08-08 2022-12-02 삼성전자주식회사 반도체 소자
KR102577262B1 (ko) * 2018-08-14 2023-09-11 삼성전자주식회사 확산 방지 영역을 갖는 반도체 소자
KR102513084B1 (ko) 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
KR20210028324A (ko) * 2019-09-03 2021-03-12 삼성전자주식회사 반도체 소자
KR20210080662A (ko) * 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220010662A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 장치
KR20220091655A (ko) * 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11908892B2 (en) * 2021-03-25 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and formation method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151639A1 (en) 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906360B2 (en) 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US7663192B2 (en) 2008-06-30 2010-02-16 Intel Corporation CMOS device and method of manufacturing same
JP5684371B2 (ja) 2011-04-14 2015-03-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8536029B1 (en) 2012-06-21 2013-09-17 International Business Machines Corporation Nanowire FET and finFET
US9263252B2 (en) 2013-01-07 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of protecting an interlayer dielectric layer and structure formed thereby
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
CN104217953B (zh) 2013-06-05 2017-06-13 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其制作方法
US9780217B2 (en) 2013-06-26 2017-10-03 Intel Corporation Non-planar semiconductor device having self-aligned fin with top blocking layer
US20150093861A1 (en) 2013-10-01 2015-04-02 Stmicroelectronics, Inc. Method for the formation of cmos transistors
US9147683B2 (en) 2014-02-18 2015-09-29 International Business Machines Corporation CMOS transistors including gate spacers of the same thickness
KR102236555B1 (ko) 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151639A1 (en) 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors

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