KR102521379B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판; 상기 NMOSFET 영역 상의 제1 활성 패턴; 상기 PMOSFET 영역 상의 제2 활성 패턴; 상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 더미 패턴; 및 상기 기판 상에서, 상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 사이의 트렌치들을 각각 채우는 소자 분리 패턴들을 포함한다. 상기 제1 및 제2 활성 패턴들의 상부들은, 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖고, 상기 제1 활성 패턴의 상기 상부와 상기 제2 활성 패턴의 상기 상부는 서로 다른 반도체 물질을 포함하며, 상기 더미 패턴의 상부는 절연 물질을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판; 상기 NMOSFET 영역 상의 제1 활성 패턴; 상기 PMOSFET 영역 상의 제2 활성 패턴; 상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 더미 패턴; 및 상기 기판 상에서, 상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 사이의 트렌치들을 각각 채우는 소자 분리 패턴들을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들의 상부들은, 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖고, 상기 제1 활성 패턴의 상기 상부와 상기 제2 활성 패턴의 상기 상부는 서로 다른 반도체 물질을 포함하며, 상기 더미 패턴의 상부는 절연 물질을 포함할 수 있다.
상기 제1 활성 패턴은, 이의 하부에 제1 하부 패턴을 포함하고, 상기 제1 하부 패턴은 제1 반도체 물질을 포함하며, 상기 제1 활성 패턴의 상기 상부는 제2 반도체 물질을 포함하고, 상기 제2 활성 패턴의 상기 상부는 상기 제1 반도체 물질을 포함할 수 있다.
상기 기판과 상기 제1 활성 패턴 사이, 상기 기판과 상기 제2 활성 패턴 사이, 및 상기 기판과 상기 더미 패턴 사이에 개재된 하부 반도체층을 더 포함하되, 상기 하부 반도체층은 상기 제1 반도체 물질을 포함하고, 상기 하부 반도체층, 상기 제1 하부 패턴 및 상기 제2 활성 패턴은 서로 일체로 연결될 수 있다.
상기 제1 반도체 물질은, 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함하고, 상기 제2 반도체 물질은, 인듐 아세닉(InAs), 갈륨 아세닉(GaAs), 알루미늄 아세닉(AlAs), 인듐 갈륨 아세닉(InGaAs), 인듐 알루미늄 아세닉(InAlAs), 인듐 알루미늄 아세닉 안티모니(InAlAsSb), 인듐 포스포러스(InP), 인듐 알루미늄 아세닉 포스포러스(InAlAsP), 인듐 갈륨 아세닉 포스포러스(InGaAsP), 갈륨 아세닉 안티모니(GaAsSb), 인듐 알루미늄 안티모니(InAlSb), 인듐 안티모니(InSb), 갈륨 안티모니(GaSb), 알루미늄 안티모니(AlSb), 인듐 갈륨 안티모니(InGaSb), 알루미늄 아세닉 안티모니(AlAsSb), 알류미늄 아세나이드(AlAs), 인듐 갈륨 포스포러스(InGaP), 갈륨 아세닉 포스포러스(GaAsP), 알루미늄 갈륨 아세나이드(AlGaAs) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 더미 패턴은, 이의 하부에 제2 하부 패턴을 포함하고, 상기 제2 하부 패턴은 상기 제1 반도체 물질을 포함할 수 있다.
상기 제2 하부 패턴의 상면은 상기 소자 분리 패턴들의 상면들보다 더 낮은 레벨에 위치할 수 있다.
상기 제1 하부 패턴의 상면은, 상기 제2 하부 패턴의 상면보다 더 높은 레벨에 위치할 수 있다.
상기 더미 패턴의 상면은, 상기 제1 및 제2 활성 패턴들의 상면들보다 더 낮은 레벨에 위치할 수 있다.
상기 더미 패턴의 상면은, 상기 소자 분리 패턴들의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 더미 패턴의 상부는, 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 가질 수 있다.
상기 더미 패턴과 상기 소자 분리 패턴 사이에 개재된 식각 방지 패턴을 더 포함할 수 있다.
상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 각각은 복수개로 제공되고, 상기 제1 활성 패턴들 사이의 트렌치의 깊이, 상기 제2 활성 패턴들 사이의 트렌치의 깊이, 및 상기 더미 패턴들 사이의 트렌치의 깊이는 서로 다를 수 있다.
상기 제1 및 제2 활성 패턴들은 일 방향을 따라 나란히 배열되고, 상기 제1 및 제2 활성 패턴들 각각은 상기 일 방향과 평행한 장축을 가지며, 상기 제1 및 제2 활성 패턴들 사이의 트렌치는 다른 트렌치들의 깊이보다 더 얕을 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 활성 패턴들, 및 상기 더미 패턴을 가로지르며, 상기 일 방향과 교차하는 방향으로 연장되는 게이트 전극을 더 포함할 수 있다. 상기 제1 활성 패턴의 상기 상부는, 상기 게이트 전극과 수직적으로 중첩되는 제1 채널 영역, 및 상기 게이트 전극의 양 측에 각각 인접하는 제1 소스/드레인 영역들을 포함하고, 상기 제2 활성 패턴의 상기 상부는, 상기 게이트 전극과 수직적으로 중첩되는 제2 채널 영역, 및 상기 게이트 전극의 양 측에 각각 인접하는 제2 소스/드레인 영역들을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴, 제2 활성 패턴, 및 상기 제1 및 제2 활성 패턴들 사이의 더미 패턴을 포함할 수 있다. 상기 제1 활성 패턴과 상기 제2 활성 패턴은 서로 다른 도전형을 갖고, 상기 제1 활성 패턴은, 이의 하부에 제1 하부 패턴, 및 상기 제1 하부 패턴 상에 제1 상부 패턴을 포함하고, 상기 더미 패턴은, 이의 하부에 제2 하부 패턴, 및 상기 제2 하부 패턴 상에 제2 상부 패턴을 포함하며, 상기 제1 하부 패턴, 상기 제2 하부 패턴, 및 상기 제2 활성 패턴은 서로 동일한 반도체 물질을 포함하고, 상기 제2 상부 패턴은 절연 물질을 포함할 수 있다.
상기 제1 상부 패턴과 상기 제2 활성 패턴은 서로 다른 반도체 물질을 포함할 수 있다.
상기 제1 하부 패턴, 상기 제2 하부 패턴, 및 상기 제2 활성 패턴은 게르마늄(Ge)을 함유하는 반도체 물질을 포함하고, 상기 제1 상부 패턴은 III-V 반도체 물질을 포함할 수 있다.
상기 반도체 소자는, 상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴을 정의하는 상기 기판 상의 소자 분리 패턴들을 더 포함하되, 상기 제1 상부 패턴의 적어도 일부는 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖고, 상기 제2 활성 패턴의 상부는 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 가질 수 있다.
상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 각각은 복수개로 제공되고, 상기 제1 활성 패턴들 사이의 상기 소자 분리 패턴의 수직 높이, 상기 제2 활성 패턴들 사이의 상기 소자 분리 패턴의 수직 높이, 및 상기 더미 패턴들 사이의 상기 소자 분리 패턴의 수직 높이는 서로 다를 수 있다.
상기 제2 상부 패턴의 적어도 일부는 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 가질 수 있다.
상기 제2 상부 패턴의 상면은, 상기 제1 상부 패턴의 상면보다 더 낮은 레벨에 위치할 수 있다.
상기 제2 상부 패턴의 바닥면은, 상기 제1 상부 패턴의 바닥면보다 더 낮은 레벨에 위치할 수 있다.
상기 반도체 소자는, 상기 기판을 직접 덮는 하부 반도체층을 더 포함하되, 상기 제1 및 제2 활성 패턴들 및 상기 더미 패턴은 상기 하부 반도체층 상에 배치되고, 상기 반도체층, 상기 제1 하부 패턴, 상기 제2 하부 패턴, 및 상기 제2 활성 패턴은 서로 일체로 연결될 수 있다.
상기 제1 상부 패턴은, 제1 소스/드레인 영역들 및 이들 사이에 개재된 제1 채널 영역을 포함하고, 상기 제2 활성 패턴의 상부는, 제2 소스/드레인 영역들 및 이들 사이에 개재된 제2 채널 영역을 포함할 수 있다.
상기 제1 활성 패턴은 NMOSFET의 활성 영역이고, 상기 제2 활성 패턴은 PMOSFET의 활성 영역일 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, NMOSFET 영역 및 제1 PMOSFET 영역을 포함하는 기판 상에 제1 반도체층을 형성하는 것; 상기 제1 반도체층의 상부를 식각하여, 상기 NMOSFET 영역과 수직적으로 중첩되는 제1 리세스 영역을 형성하는 것; 상기 제1 리세스 영역의 내측벽 상에 제1 스페이서를 형성하는 것; 상기 제1 리세스 영역을 통해 노출된 상기 제1 반도체층 상에, 상기 제1 스페이서의 측벽을 직접 덮으며 상기 제1 리세스 영역을 채우는 제2 반도체층을 형성하는 것; 및 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제1 스페이서를 패터닝하여, 제1 활성 패턴, 제2 활성 패턴, 및 제1 더미 패턴을 각각 형성하는 것을 포함할 수 있다. 상기 제1 활성 패턴, 상기 제2 활성 패턴, 및 상기 제1 더미 패턴은 핀 형태를 갖도록 패터닝될 수 있다.
상기 제2 활성 패턴을 형성하는 것은, 순차적으로 적층된 상기 제1 반도체층 및 상기 제2 반도체층을 패터닝하여, 순차적으로 적층된 하부 패턴 및 상부 패턴을 각각 형성하는 것을 포함할 수 있다.
상기 제1 더미 패턴을 형성하는 것은, 순차적으로 적층된 상기 제1 반도체층 및 상기 제1 스페이서를 패터닝하여, 순차적으로 적층된 하부 패턴 및 상부 패턴을 각각 형성하는 것을 포함할 수 있다.
상기 제1 반도체층은 게르마늄(Ge)을 함유하는 반도체 물질로 형성되고, 상기 제2 반도체층은 III-V 반도체 물질로 형성될 수 있다.
상기 기판은 상기 제1 PMOSFET 영역과 인접하는 제2 PMOSFET 영역을 더 포함할 수 있다. 상기 제조 방법은: 상기 제1 리세스 영역을 형성할 때, 상기 제1 PMOSFET 영역 및 상기 제2 PMOSFET 영역 사이의 상기 기판의 일 영역 상에 제2 리세스 영역을 형성하는 것; 상기 제1 스페이서를 형성할 때, 상기 제2 리세스 영역을 완전히 채우는 제2 스페이서를 형성하는 것; 및 상기 제1 스페이서를 패터닝할 때, 상기 제2 스페이서를 패터닝하여 제2 더미 패턴을 형성하는 것을 더 포함할 수 있다. 상기 제2 더미 패턴은 핀 형태를 갖도록 패터닝될 수 있다.
상기 제1 활성 패턴, 상기 제2 활성 패턴, 및 상기 제1 더미 패턴을 형성하는 것은, 이들을 정의하는 트렌치들을 형성하는 것을 포함하되, 상기 제1 활성 패턴을 정의하는 트렌치의 깊이, 상기 제2 활성 패턴을 정의하는 트렌치의 깊이, 및 상기 제1 더미 패턴을 정의하는 트렌치의 깊이는 서로 다르도록 형성될 수 있다.
상기 제조 방법은, 상기 제1 활성 패턴, 상기 제2 활성 패턴, 및 상기 제1 더미 패턴을 정의하는 트렌치들을 채우는 소자 분리 패턴들을 각각 형성하는 것을 더 포함할 수 있다. 상기 소자 분리 패턴들을 형성하는 것은: 상기 트렌치들을 채우는 매립 절연막을 형성하는 것; 및 상기 제1 및 제2 활성 패턴들의 상부들이 노출될 때까지 상기 매립 절연막을 리세스하는 것을 포함하며, 상기 매립 절연막을 리세스할 때, 상기 제1 더미 패턴의 상부가 함께 리세스될 수 있다.
상기 제조 방법은, 상기 제1 활성 패턴, 상기 제2 활성 패턴, 및 상기 제1 더미 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 제1 활성 패턴의 상부에, 상기 희생 게이트 패턴의 양 측에 각각 인접하는 제1 소스/드레인 영역들을 형성하는 것; 상기 제2 활성 패턴의 상부에, 상기 희생 게이트 패턴의 양 측에 각각 인접하는 제2 소스/드레인 영역들을 형성하는 것; 및 상기 희생 게이트 패턴을 게이트 전극으로 교체하는 것을 더 포함할 수 있다.
본 발명의 반도체 소자는, N형 트랜지스터의 채널 영역과 P형 트랜지스터의 채널 영역이 서로 다른 반도체 물질을 포함함으로써, 듀얼 채널(dual channel)을 갖는 CMOS를 제공할 수 있다. 이로써, 소자의 전기적 특성이 향상될 수 있다. 나아가, 본 발명의 반도체 소자의 제조 방법은, 깊은 트렌치(Deep Trench Isolation)의 형성 공정 없이 단순화된 공정으로 구현될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이며, 도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 및 11b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a의 A-A'선에 따른 단면도들이다.
도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 및 11c는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a의 B-B'선에 따른 단면도들이다.
도 9d, 10d, 및 11d는 각각 도 9a, 10a, 및 11a의 C-C'선에 따른 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 13a는 도 12의 A-A'선에 따른 단면도이고, 도 13b는 도 12의 B-B'선에 따른 단면도이며, 도 13c는 도 12의 C-C'선에 따른 단면도이다.
도 14a, 14b, 15a 및 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 14a 및 15a는 각각 도 6a 및 8a의 A-A'선에 따른 단면도들이고, 도 14b 및 15b는 각각 도 6a 및 8a의 B-B'선에 따른 단면도들다.
도 16a 내지 도 16c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 16a는 도 1의 A-A'선에 따른 단면도이고, 도 16b는 도 1의 B-B'선에 따른 단면도이며, 도 16c는 도 1의 C-C'선에 따른 단면도이다.
도 17a, 17b, 18a 및 18b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 17a 및 18a는 각각 도 3a 및 5a의 A-A'선에 따른 단면도들이고, 도 17b 및 18b는 각각 도 3a 및 5a의 B-B'선에 따른 단면도들다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 19a는 도 1의 A-A'선에 따른 단면도이고, 도 19b는 도 1의 B-B'선에 따른 단면도이며, 도 19c는 도 1의 C-C'선에 따른 단면도이다.
도 20a 및 20b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 20a는 도 6a의 A-A'선에 따른 단면도이고, 도 20b는 도 6a의 B-B'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이며, 도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 기판(100) 상에 하부 반도체층(107)이 배치될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판일 수 있으며, 상기 하부 반도체층(107)은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있다. 나아가, 상기 하부 반도체층(107)은 스트레인 경감 완충(strain relaxed buffer, SRB) 층일 수 있다. 다른 예로, 상기 하부 반도체층(107)은 그의 하부에 스트레인 경감 완충 층을 추가적으로 포함할 수 있으며, 이때 상기 스트레인 경감 완충 층의 게르마늄(Ge)의 농도는 상기 하부 반도체층(107)의 상부의 게르마늄(Ge)의 농도보다 더 낮을 수 있다.
상기 기판(100)은 NMOSFET 영역(NR) 및 PMOSFET 영역들(PR1-PR4)을 포함할 수 있다. 상기 PMOSFET 영역들(PR1-PR4)은 제1 내지 제4 PMOSFET 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 그러나, 상기 제1 내지 제4 PMOSFET 영역들(PR1, PR2, PR3, PR4)은 설명의 편의를 위해 서로 구별된 것일 수 있다. 즉, 일 예로, 상기 제1 내지 제4 PMOSFET 영역들(PR1, PR2, PR3, PR4)은 하나의 PMOSFET 영역을 구성할 수 있다.
상기 NMOSFET 영역(NR)은 N형 트랜지스터들이 배치되는 활성 영역일 수 있고, 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4) 각각은 P형 트랜지스터들이 배치되는 활성 영역일 수 있다. 상기 NMOSFET 영역(NR) 및 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4)은 서로 수평적으로 이격될 수 있다. 구체적으로, 상기 NMOSFET 영역(NR), 상기 제1 PMOSFET 영역(PR1), 및 상기 제4 PMOSFET 영역(PR4)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)을 따라 배열될 수 있다. 또한, 평면적 관점에서, 상기 NMOSFET 영역(NR), 상기 제1 PMOSFET 영역(PR1), 및 상기 제4 PMOSFET 영역(PR4)은 상기 제2 및 제3 PMOSFET 영역들(PR2, PR3) 사이에 개재될 수 있다.
본 발명의 일 실시예에 따르면, 상기 NMOSFET 영역(NR) 및 상기 제1 PMOSFET 영역(PR1)은 하나의 셀 영역(STD)을 구성할 수 있다. 상기 셀 영역(STD)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 상기 기판(100)의 상기 셀 영역(STD) 상에, 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 다시 말하면, 상기 셀 영역(STD)은 상기 에스램 셀들의 일부일 수 있다. 반면, 상기 셀 영역(STD)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 상기 기판(100)의 상기 셀 영역(STD) 상에, 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 다시 말하면, 상기 셀 영역(STD)은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다.
상기 NMOSFET 영역(NR) 상에, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(AP1)이 제공될 수 있다. 각각의 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4) 상에, 상기 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(AP2)이 제공될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 NMOSFET 영역(NR) 및 상기 제1 PMOSFET 영역(PR1) 상에 각각 세 개씩 도시되었으나, 이에 한정되지 않는다.
상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 하부 반도체층(107)으로부터 상기 기판(100)의 상면과 수직한 제3 방향(D3)으로 연장될 수 있다. 즉, 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 하부 반도체층(107)으로부터 돌출된 형태를 가질 수 있다. 나아가, 평면적 관점에서, 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다. 일 예로, 상기 제1 활성 패턴들(AP1)은 P형의 도전형을 가질 수 있으며, 상기 제2 활성 패턴들(AP2)은 N형의 도전형을 가질 수 있다.
상기 NMOSFET 영역(NR)과 상기 제1 PMOSFET 영역(PR1) 사이의 상기 기판(100)의 일 영역 상에, 상기 제2 방향(D2)으로 연장되는 적어도 하나의 더미 패턴(DP)이 제공될 수 있다. 일 예로, 상기 기판(100)의 상기 일 영역 상에는 한 개의 더미 패턴(DP)이 제공될 수 있으나, 이에 한정되지 않는다. 나아가, 상기 NMOSFET 영역(NR)과 상기 제1 방향(D1)으로 인접하는 추가적인 더미 패턴(DP)이 제공될 수 있다. 즉, 평면적 관점에서, 상기 NMOSFET 영역(NR)은 한 쌍의 더미 패턴들(DP) 사이에 개재될 수 있다.
상기 제1 PMOSFET 영역(PR1)과 상기 제4 PMOSFET 영역(PR4) 사이의 상기 기판(100)의 다른 영역 상에, 상기 제2 방향(D2)으로 연장되는 적어도 하나의 더미 패턴(DP)이 제공될 수 있다. 일 예로, 상기 기판(100)의 상기 다른 영역 상에는 두 개의 더미 패턴들(DP)이 제공될 수 있으나, 이에 한정되지 않는다.
상기 더미 패턴들(DP)은 상기 하부 반도체층(107)으로부터 상기 제3 방향(D3)으로 연장될 수 있다. 즉, 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 하부 반도체층(107)으로부터 돌출된 형태를 가질 수 있다. 나아가, 평면적 관점에서, 상기 더미 패턴들(DP)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다.
소자 분리 패턴들(ST)이 상기 제1 활성 패턴들(AP1), 상기 제2 활성 패턴들(AP2), 및 상기 더미 패턴들(DP) 사이의 제1 트렌치들(TR1)을 각각 채울 수 있다. 상기 제1 트렌치들(TR1)은 서로 평행하게 상기 제2 방향(D2)으로 연장될 수 있으며, 상기 제1 방향(D1)으로 배열될 수 있다. 다시 말하면, 상기 제1 트렌치들(TR1) 및 이들을 채우는 상기 소자 분리 패턴들(ST)은 상기 제1 활성 패턴들(AP1), 상기 제2 활성 패턴들(AP2), 및 상기 더미 패턴들(DP)을 정의할 수 있다. 일 예로, 상기 소자 분리 패턴들(ST)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 제1 활성 패턴들(AP1)은, 이의 하부에 제1 하부 패턴(LP1), 및 상기 제1 하부 패턴(LP1) 상의 제1 상부 패턴(UP1)을 포함할 수 있다. 일 예로, 상기 제1 하부 패턴(LP1)은 상기 하부 반도체층(107)과 동일한 물질을 포함할 수 있다. 다시 말하면, 상기 제1 하부 패턴(LP1)은 상기 하부 반도체층(107)과 서로 일체로 연결될 수 있다.
상기 제1 상부 패턴(UP1)은 상기 제1 하부 패턴(LP1)과는 다른 물질을 포함할 수 있다. 상기 제1 상부 패턴(UP1)은 III-V 반도체 물질을 포함할 수 있다. 일 예로, 상기 III-V 반도체 물질은, 인듐 아세닉(InAs), 갈륨 아세닉(GaAs), 알루미늄 아세닉(AlAs), 인듐 갈륨 아세닉(InGaAs), 인듐 알루미늄 아세닉(InAlAs), 인듐 알루미늄 아세닉 안티모니(InAlAsSb), 인듐 포스포러스(InP), 인듐 알루미늄 아세닉 포스포러스(InAlAsP), 인듐 갈륨 아세닉 포스포러스(InGaAsP), 갈륨 아세닉 안티모니(GaAsSb), 인듐 알루미늄 안티모니(InAlSb), 인듐 안티모니(InSb), 갈륨 안티모니(GaSb), 알루미늄 안티모니(AlSb), 인듐 갈륨 안티모니(InGaSb), 알루미늄 아세닉 안티모니(AlAsSb), 알류미늄 아세나이드(AlAs), 인듐 갈륨 포스포러스(InGaP), 갈륨 아세닉 포스포러스(GaAsP), 알루미늄 갈륨 아세나이드(AlGaAs) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 제2 활성 패턴들(AP2)은 상기 하부 반도체층(107)과 동일한 물질을 포함할 수 있다. 다시 말하면, 상기 제2 활성 패턴들(AP2)은 상기 하부 반도체층(107)과 서로 일체로 연결될 수 있다. 구체적으로, 앞서 설명한 상기 제1 활성 패턴들(AP1)과 달리, 각각의 상기 제2 활성 패턴들(AP2)은, 이의 하부 및 상부가 게르마늄(Ge)을 함유하는 동일한 반도체 물질을 포함할 수 있다.
각각의 상기 더미 패턴들(DP)은, 이의 하부에 제2 하부 패턴(LP2), 및 상기 제2 하부 패턴(LP2) 상의 제2 상부 패턴(UP2)을 포함할 수 있다. 일 예로, 상기 제2 하부 패턴(LP2)은 상기 하부 반도체층(107)과 동일한 물질을 포함할 수 있다. 다시 말하면, 상기 제2 하부 패턴(LP2)은 상기 하부 반도체층(107)과 서로 일체로 연결될 수 있다.
상기 제2 상부 패턴(UP2)은 상기 제2 하부 패턴(LP2)과는 다른 물질을 포함할 수 있다. 상기 제2 상부 패턴(UP2)은 절연 물질을 포함할 수 있다. 일 예로, 상기 제2 상부 패턴(UP2)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 패턴들(DP)의 상면들(즉, 상기 제2 상부 패턴들(UP2)의 상면들)은 상기 소자 분리 패턴들(ST)의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제2 상부 패턴들(UP2)은 절연 물질을 포함할 수 있기 때문에, 실질적으로 상기 소자 분리 패턴들(ST)과 유사한 기능을 수행할 수 있다. 예를 들어, 상기 더미 패턴들(DP)은, 상기 NMOSFET 영역(NR)과 상기 제1 PMOSFET 영역(PR1)을 서로 전기적으로 절연시킬 수 있고, 및 상기 제1 PMOSFET 영역(PR1)과 상기 제4 PMOSFET 영역(PR4)을 서로 전기적으로 절연시킬 수 있다.
상기 NMOSFET 영역(NR)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역, 상기 제1 PMOSFET 영역(PR1)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역, 및 상기 제4 PMOSFET 영역(PR4)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역 상에 상기 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)가 형성될 수 있다. 또한, 상기 NMOSFET 영역(NR)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역, 상기 제1 PMOSFET 영역(PR1)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역, 및 상기 제4 PMOSFET 영역(PR4)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역 상에 상기 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)가 형성될 수 있다.
구체적으로 상기 제2 트렌치들(TR2)은, 상기 제1 활성 패턴들(AP1)의 상부들, 상기 제2 활성 패턴들(AP2)의 상부들, 및 상기 더미 패턴들(DP)의 상부들을 관통하며 상기 제1 방향(D1)으로 연장될 수 있다. 이로써, 상기 제1 활성 패턴들(AP1)의 상부들, 상기 제2 활성 패턴들(AP2)의 상부들, 및 상기 더미 패턴들(DP)의 상부들은 상기 제2 방향(D2)으로 서로 수평적으로 이격될 수 있다. 일 예로, 도 2a를 다시 참조하면, 상기 NMOSFET 영역(NR) 상의 제1 활성 패턴(AP1)의 상부와 상기 제3 PMOSFET 영역(PR3) 상의 제2 활성 패턴(AP2)의 상부는 상기 제2 트렌치(TR2)를 사이에 두고 서로 상기 제2 방향(D2)으로 이격될 수 있다.
상기 제2 트렌치들(TR2)의 깊이는 상기 제1 트렌치들(TR1)의 깊이보다 더 얕을 수 있다. 한편, 상기 제2 트렌치들(TR2)의 바닥들은 상기 제1 상부 패턴들(UP1)의 바닥면들보다 더 낮은 레벨에 위치할 수 있다.
상기 소자 분리 패턴들(ST)이 상기 제2 트렌치들(TR2)을 각각 채울 수 있다. 다시 말하면, 평면적 관점에서, 상기 제2 트렌치(TR2)를 채우는 상기 소자 분리 패턴(ST)은, 상기 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다. 상기 제2 트렌치(TR2)를 채우는 상기 소자 분리 패턴(ST)의 상면은, 상기 제1 트렌치(TR1)를 채우는 상기 소자 분리 패턴(ST)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 트렌치(TR2)를 채우는 상기 소자 분리 패턴(ST)은 상기 제1 트렌치(TR1)를 채우는 상기 소자 분리 패턴(ST)과 다른 물질을 포함할 수 있고, 또는 동일한 물질을 포함할 수 있으며, 이에 한정되지 않는다.
각각의 상기 제1 활성 패턴들(AP1)은, 이의 상부(즉, 상기 제1 상부 패턴(UP1))에 제1 소스/드레인 영역들(SD1), 및 상기 제1 소스/드레인 영역들(SD1) 사이의 제1 채널 영역(CH1)을 포함할 수 있다. 상기 제1 채널 영역(CH1)은, 상기 소자 분리 패턴들(ST) 사이에서 상기 제3 방향(D3)으로 돌출된 핀 형태를 가질 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 활성 패턴들(AP1)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 구체적으로, 상기 제1 소스/드레인 영역들(SD1)은, 상기 소자 분리 패턴들(ST) 사이에서 상기 제3 방향(D3)으로 돌출된 에피택시얼 패턴들일 수 있다.
각각의 상기 제2 활성 패턴들(AP2)은, 이의 상부에 제2 소스/드레인 영역들(SD2), 및 상기 제2 소스/드레인 영역들(SD2) 사이의 제2 채널 영역(CH2)을 포함할 수 있다. 상기 제2 채널 영역(CH2)은, 상기 소자 분리 패턴들(ST) 사이에서 상기 제3 방향(D3)으로 돌출된 핀 형태를 가질 수 있다. 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 활성 패턴들(AP2)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 구체적으로, 상기 제2 소스/드레인 영역들(SD2)은, 상기 소자 분리 패턴들(ST) 사이에서 상기 제3 방향(D3)으로 돌출된 에피택시얼 패턴들일 수 있다.
상기 기판(100) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 게이트 구조체들(130)이 배치될 수 있다. 상기 게이트 구조체들(130)은 상기 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 즉, 상기 게이트 구조체들(130)은 상기 소자 분리 패턴들(ST) 사이로 돌출된 상기 제1 및 제2 채널 영역들(CH1, CH2)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
각각의 상기 게이트 구조체들(130)은 게이트 유전 패턴(GI), 게이트 전극(GE), 게이트 스페이서들(GS), 및 캐핑 패턴(GP)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 제1 및 제2 채널 영역들(CH1, CH2)의 상면들과 측벽들을 덮을 수 있다. 상기 제1 및 제2 채널 영역들(CH1, CH2)과 상기 게이트 전극(GE) 사이에 상기 게이트 유전 패턴(GI)이 개재될 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 전극(GE) 양 측벽들 상에 제공될 수 있다. 이때, 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(GS)과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 캐핑 패턴(GP)은 상기 게이트 전극(GE)의 상면을 덮을 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막(일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(GP) 및 상기 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
한편, 상기 제2 트렌치들(TR2)을 채우는 상기 소자 분리 패턴들(ST) 상에 더미 게이트 구조체들(135)이 각각 배치될 수 있다. 각각의 상기 더미 게이트 구조체들(135)은 상기 제2 트렌치(TR2)를 채우는 상기 소자 분리 패턴(ST)을 따라 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
각각의 상기 더미 게이트 구조체들(135)은, 앞서 설명한 게이트 구조체(130)와 유사하게, 게이트 유전 패턴(GI), 게이트 전극(GE), 게이트 스페이서들(GS), 및 캐핑 패턴(GP)을 포함할 수 있다. 그러나, 상기 더미 게이트 구조체들(135)은 상기 게이트 구조체들(130)과는 달리 상기 제1 및 제2 채널 영역들(CH1, CH2) 상에 제공되지 않기 때문에, 상기 NMOSFET 영역(NR) 및 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4)에 배치된 트랜지스터들의 게이트로의 회로적 기능은 수행하지 못할 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은, 상기 게이트 구조체들(130) 각각의 양 측 인접하여 배치될 수 있다. 일 예로, 상기 제1 소스/드레인 영역들(SD1)의 상면들은 상기 제1 채널 영역들(CH1)의 상면들보다 더 높을 수 있고, 상기 제2 소스/드레인 영역들(SD2)의 상면들은 상기 제2 채널 영역들(CH2)의 상면들보다 더 높을 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 N형의 도전형을 가질 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 P형의 도전형을 가질 수 있다.
상기 제1 소스/드레인 영역들(SD1)은 에피택시얼 패턴들로서, 상기 제1 채널 영역들(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 상기 제2 소스/드레인 영역들(SD2)은 에피택시얼 패턴들로서, 상기 제2 채널 영역들(CH2)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 상기 제1 및 제2 채널 영역들(CH1, CH2)에 각각 인장성 스트레인 및 압축성 스트레인을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 제1 및 제2 채널 영역들(CH1, CH2) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
일 예로, 상기 제1 상부 패턴들(UP1, 즉 상기 제1 채널 영역들(CH1))이 인듐 갈륨 아세닉(InGaAs)을 포함할 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 채널 영역들(CH1)과는 다른 함량을 갖는 인듐 갈륨 아세닉(InGaAs)을 포함할 수 있다. 이로써, 상기 제1 소스/드레인 영역들(SD1)은 상대적으로 상기 제1 채널 영역들(CH1)에 인장성 또는 압축성 스트레인을 제공할 수 있다.
일 예로, 상기 제2 활성 패턴들(AP2)의 상부들(즉, 상기 제2 채널 영역들(CH2))이 실리콘 게르마늄(SiGe)을 포함할 경우, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 채널 영역들(CH2)과는 다른 함량을 갖는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이로써, 상기 제2 소스/드레인 영역들(SD2)은 상대적으로 상기 제2 채널 영역들(CH2)에 압축성 또는 인장성 스트레인을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 일 단면의 관점에서, 상기 제1 소스/드레인 영역들(SD1)은 상기 제2 소스/드레인 영역들(SD2)과 다른 형태를 가질 수 있다 (도 2c 참조). 이는 앞서 설명한 바와 같이, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문이다.
상기 기판(100) 상에 제1 층간 절연막(140)이 배치될 수 있다. 상기 제1 층간 절연막(140)은 상기 게이트 구조체들(130)의 측벽들, 상기 더미 게이트 구조체들(135)의 측벽들, 및 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮을 수 있다. 상기 제1 층간 절연막(140)의 상면은, 상기 게이트 구조체들(130) 및 상기 더미 게이트 구조체들(135)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(140) 상에, 상기 게이트 구조체들(130)을 덮는 제2 층간 절연막(150)이 배치될 수 있다. 일 예로, 상기 제1 및 제2 층간 절연막들(140, 150) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 구조체들(130) 각각의 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택들(CA)은, 상기 제2 층간 절연막(150) 및 상기 제1 층간 절연막(140)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 적어도 하나의 상기 제1 활성 패턴들(AP1), 즉 상기 제1 소스/드레인 영역들(SD1)과 연결될 수 있다. 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 적어도 하나의 상기 제2 활성 패턴들(AP2), 즉 상기 제2 소스/드레인 영역들(SD2)과 연결될 수 있다.
각각의 상기 소스/드레인 콘택들(CA)은, 제1 도전 패턴(160), 및 상기 제1 도전 패턴(160) 상의 제2 도전 패턴(165)을 포함할 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있다. 일 예로, 상기 제1 도전 패턴(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있다. 일 예로, 상기 제2 도전 패턴(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 콘택들(CA)과 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이에 금속 실리사이드막이 개재될 수 있다. 일 예로, 상기 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도시되지는 않았지만, 상기 제2 층간 절연막(150) 상에 상기 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 배치될 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, N형 트랜지스터의 채널 영역(즉, 제1 채널 영역(CH1)))과 P형 트랜지스터의 채널 영역(즉, 제2 채널 영역(CH2))은 서로 다른 반도체 물질을 포함할 수 있다. 다시 말하면, 본 발명의 반도체 소자는 듀얼 채널(dual channel)을 갖는 CMOS를 제공할 수 있다. 나아가 본 발명의 반도체 소자는 더미 패턴(DP)을 이용함으로써, N형 트랜지스터와 P형 트랜지스터 사이에서 소자 분리 역할을 수행하도록 할 수 있으며, 또한 공정을 단순하게 할 수 있다. 더미 패턴(DP)을 이용한 공정의 단순화에 관한 것은 후술한다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 및 11b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a의 A-A'선에 따른 단면도들이고, 도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 및 11c는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 및 11a의 B-B'선에 따른 단면도들이며, 도 9d, 10d, 및 11d는 각각 도 9a, 10a, 및 11a의 C-C'선에 따른 단면도들이다.
도 3a 내지 도 3c를 참조하면, 기판(100)의 전면 상에 제1 반도체층(103)이 형성될 수 있다. 상기 제1 반도체층(103)은, 상기 기판(100)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판일 수 있으며, 상기 제1 반도체층(103)은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 이용해 형성될 수 있다. 상기 제1 반도체층(103)은 스트레인 경감 완충(strain relaxed buffer, SRB) 층일 수 있다. 다른 예로, 상기 제1 반도체층(103)을 형성하기 전에, 상기 제1 반도체층(103)과 상기 기판(100) 사이에 스트레인 경감 완충 층을 추가적으로 형성할 수 있다. 이때, 상기 스트레인 경감 완충 층의 게르마늄(Ge)의 농도는 상기 제1 반도체층(103)의 상부의 게르마늄(Ge)의 농도보다 더 낮을 수 있다.
상기 기판(100)은 NMOSFET 영역(NR) 및 PMOSFET 영역들(PR1-PR4)을 포함할 수 있다. 상기 PMOSFET 영역들(PR1-PR4)은 제1 내지 제4 PMOSFET 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다. 상기 NMOSFET 영역(NR) 및 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 동일할 수 있다.
상기 제1 반도체층(103)의 상부에 제1 리세스 영역(RS1) 및 제2 리세스 영역(RS2)이 형성될 수 있다. 평면적 관점에서, 상기 제1 리세스 영역(RS1)은 상기 NMOSFET 영역(NR)과 중첩될 수 있다. 평면적 관점에서, 상기 제2 리세스 영역(RS2)은 상기 제1 PMOSFET 영역(PR1)과 상기 제4 PMOSFET 영역(PR4) 사이에 개재될 수 있다. 한편, 상기 제1 및 제2 리세스 영역들(RS1, RS2)은 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4)과는 수직적으로 중첩되지 않을 수 있다.
상기 제1 리세스 영역(RS1)의 제1 방향(D1)으로의 제1 폭(W1)은, 상기 제2 리세스 영역(RS2)의 상기 제1 방향(D1)으로의 제2 폭(W2)보다 더 클 수 있다. 한편, 상기 제1 리세스 영역(RS1)의 제2 방향(D2)으로의 폭은, 상기 제2 리세스 영역(RS2)의 상기 제2 방향(D2)으로의 폭과 실질적으로 동일할 수 있다. 나아가, 상기 제1 리세스 영역(RS1)의 깊이와 상기 제2 리세스 영역(RS2)의 깊이는 실질적으로 동일할 수 있다.
상기 제1 및 제2 리세스 영역들(RS1, RS2)을 형성하는 것은, 상기 제1 반도체층(103) 상에 제1 마스크 패턴(MA1)을 형성하는 것, 및 상기 제1 마스크 패턴(MA1)을 식각 마스크로 상기 제1 반도체층(103)의 상부를 패터닝하는 것을 포함할 수 있다. 즉, 상기 제1 마스크 패턴(MA1)은 상기 제1 및 제2 리세스 영역들(RS1, RS2)이 형성될 위치를 정의할 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 기판(100)의 전면 상에 스페이서막(SPL)이 콘포멀하게 형성될 수 있다. 상기 스페이서막(SPL)은 상기 제2 리세스 영역(RS2)을 완전히 채울 있는 두께(T1)로 형성될 수 있다. 즉, 상기 스페이서막(SPL)의 두께(T1)는, 적어도 상기 제2 폭(W2)의 절반일 수 있다. 반면, 상기 스페이서막(SPL)은 상기 제1 리세스 영역(RS1)을 완전히 채우지 못할 수 있다. 일 예로, 상기 스페이서막(SPL)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 스페이서막(SPL)을 이방성 식각하여, 상기 제1 리세스 영역(RS1) 내에 제1 스페이서(SP1)가 형성될 수 있고 상기 제2 리세스 영역(RS2) 내에 제2 스페이서(SP2)가 형성될 수 있다. 평면적 관점에서, 상기 제1 스페이서(SP1)는 상기 NMOSFET 영역(NR)과 중첩되지 않을 수 있다. 상기 제1 리세스 영역(RS1) 내의 상기 제1 스페이서(SP1)에 의해 상기 제1 반도체층(103)의 상면의 일부가 노출될 수 있다. 반면, 상기 제2 리세스 영역(RS2)은 상기 제2 스페이서(SP2)에 의해 완전히 채워지므로, 상기 제2 리세스 영역(RS2)은 상기 제1 반도체층(103)을 노출하지 않을 수 있다.
노출된 상기 제1 반도체층(103)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 반도체층(103) 상에 상기 제1 리세스 영역(RS1)을 채우는 제2 반도체층(105)이 형성될 수 있다. 상기 제1 스페이서(SP1)는 상기 제2 반도체층(105)을 둘러쌀 수 있다. 평면적 관점에서, 상기 제2 반도체층(105)은 상기 NMOSFET 영역(NR)과 중첩될 수 있다.
상기 제2 반도체층(105)은 III-V 반도체 물질로 형성될 수 있다. 일 예로, 상기 III-V 반도체 물질은, 인듐 아세닉(InAs), 갈륨 아세닉(GaAs), 알루미늄 아세닉(AlAs), 인듐 갈륨 아세닉(InGaAs), 인듐 알루미늄 아세닉(InAlAs), 인듐 알루미늄 아세닉 안티모니(InAlAsSb), 인듐 포스포러스(InP), 인듐 알루미늄 아세닉 포스포러스(InAlAsP), 인듐 갈륨 아세닉 포스포러스(InGaAsP), 갈륨 아세닉 안티모니(GaAsSb), 인듐 알루미늄 안티모니(InAlSb), 인듐 안티모니(InSb), 갈륨 안티모니(GaSb), 알루미늄 안티모니(AlSb), 인듐 갈륨 안티모니(InGaSb), 알루미늄 아세닉 안티모니(AlAsSb), 알류미늄 아세나이드(AlAs), 인듐 갈륨 포스포러스(InGaP), 갈륨 아세닉 포스포러스(GaAsP), 알루미늄 갈륨 아세나이드(AlGaAs) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
후속으로, 상기 제1 내지 제4 PMOSFET 영역들(PR1-PR4) 상의 상기 제1 반도체층(103)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 이와 함께, 상기 제1 마스크 패턴(MA1)은 제거될 수 있다. 일 예로, 상기 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 제1 반도체층(103), 상기 제2 반도체층(105), 상기 제1 스페이서(SP1) 및 상기 제2 스페이서(SP2)를 패터닝하여, 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)이 형성될 수 있다. 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다. 일 예로, 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 형성하는 것은, 상기 제1 반도체층(103), 상기 제2 반도체층(105), 상기 제1 스페이서(SP1) 및 상기 제2 스페이서(SP2)를 모두 동시에 균일하게 식각할 수 있는 이방성 식각 공정을 이용할 수 있다.
상기 제1 예비 활성 패턴들(pAP1)은 상기 NMOSFET 영역(NR) 상을 가로지를 수 있다. 상기 제2 예비 활성 패턴들(pAP2)은 상기 제1 및 제4 PMOSFET 영역들(PR1, PR4) 상을 가로지를 수 있다. 적어도 하나의 상기 제3 예비 활성 패턴들(pAP3)은, 상기 NMOSFET 영역(NR)과 상기 제1 PMOSFET 영역(PR1) 사이의 상기 기판(100)의 일 영역 상을 가로지를 수 있다. 상기 제3 예비 활성 패턴들(pAP3)은, 상기 제1 PMOSFET 영역(PR1)과 상기 제4 PMOSFET 영역(PR4) 사이의 상기 기판(100)의 다른 영역 상을 가로지를 수 있다.
상기 제1 예비 활성 패턴들(pAP1)은, 이의 상부들에 반도체 패턴들(SMP)을 각각 포함할 수 있다. 상기 반도체 패턴들(SMP)은 상기 NMOSFET 영역(NR)과 수직적으로 중첩될 수 있다. 나아가, 상기 제1 예비 활성 패턴들(pAP1)은, 이의 상부들에 제1 절연 패턴들(IP1)을 각각 포함할 수 있다. 평면적 관점에서, 상기 제1 절연 패턴들(IP1)은 상기 NMOSFET 영역(NR)과 상기 제2 PMOSFET 영역(PR2) 사이 및 상기 NMOSFET 영역(NR)과 상기 제3 PMOSFET 영역(PR3) 사이에 개재될 수 있다. 상기 제3 예비 활성 패턴들(pAP3)은, 이의 상부들에 제2 절연 패턴들(IP2)을 각각 포함할 수 있다.
상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 형성하는 것은, 상기 기판(100) 상에 제2 마스크 패턴들(MA2)을 형성하는 것, 및 상기 제2 마스크 패턴들(MA2)을 식각 마스크로 상기 제1 반도체층(103), 상기 제2 반도체층(105), 상기 제1 스페이서(SP1) 및 상기 제2 스페이서(SP2)를 이방성 식각하는 것을 포함할 수 있다. 이로써, 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 정의하는 제1 트렌치들(TR1)이 형성될 수 있다. 각각의 상기 제2 마스크 패턴들(MA2)은, 순차적으로 적층된 버퍼 패턴(M1) 및 하드 마스크 패턴(M2)을 포함할 수 있다. 일 예로, 상기 버퍼 패턴(M1)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있고, 상기 하드 마스크 패턴(M2)은 실리콘 질화막을 포함할 수 있다.
구체적으로, 상기 제1 반도체층(103)이 패터닝되어, 상기 제1 트렌치들(TR1) 아래에 하부 반도체층(107)이 형성될 수 있다. 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)은 상기 하부 반도체층(107) 상에 위치할 수 있다. 상기 제1 반도체층(103)이 패터닝되어, 상기 제1 및 제3 예비 활성 패턴들(pAP1, pAP3)의 하부들이 형성될 수 있다. 상기 제1 반도체층(103)이 패터닝되어, 상기 제2 예비 활성 패턴들(pAP2)이 형성될 수 있다. 상기 제2 반도체층(105)이 패터닝되어, 상기 반도체 패턴들(SMP)이 형성될 수 있다. 상기 제1 및 제2 스페이서들(SP1, SP2)이 패터닝되어, 상기 제1 및 제2 절연 패턴들(IP1, IP2)이 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 기판(100)의 전면 상에 매립 절연막(110)이 형성될 수 있다. 상기 매립 절연막(110)은 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 완전히 덮도록 형성될 수 있다. 상기 매립 절연막(110) 상에 제3 마스크 패턴(MA3)이 형성될 수 있다. 상기 제3 마스크 패턴(MA3)을 식각 마스크로 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)의 상부들을 패터닝하여, 제1 활성 패턴들(AP1), 제2 활성 패턴들(AP2) 및 더미 패턴들(DP)이 형성될 수 있다. 일 예로, 상기 매립 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
각각의 상기 제1 활성 패턴들(AP1)은, 이의 하부에 제1 하부 패턴(LP1), 및 상기 제1 하부 패턴(LP1) 상의 제1 상부 패턴(UP1)을 포함할 수 있다. 구체적으로, 상기 제1 예비 활성 패턴들(pAP1)의 상기 반도체 패턴들(SMP)이 패터닝되어, 상기 제1 상부 패턴들(UP1)이 형성될 수 있다. 각각의 상기 제2 활성 패턴들(AP2)은, 이의 하부 및 상부가 게르마늄(Ge)을 함유하는 동일한 반도체 물질을 포함할 수 있다. 각각의 상기 더미 패턴들(DP)은, 이의 하부에 제2 하부 패턴(LP2), 및 상기 제2 하부 패턴(LP2) 상의 제2 상부 패턴(UP2)을 포함할 수 있다. 구체적으로, 상기 제3 예비 활성 패턴들(pAP3)의 상기 제2 절연 패턴들(IP2)이 패터닝되어, 상기 제2 상부 패턴들(UP2)이 형성될 수 있다. 그 외, 상기 제1 활성 패턴들(AP1), 상기 제2 활성 패턴들(AP2) 및 상기 더미 패턴들(DP)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 동일할 수 있다.
상기 제1 활성 패턴들(AP1), 상기 제2 활성 패턴들(AP2) 및 상기 더미 패턴들(DP)을 형성하는 것은, 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)의 상부들을 가로지르는 제2 트렌치들(TR2)을 형성하는 것을 포함할 수 있다. 적어도 하나의 상기 제2 트렌치(TR2)는, 상기 NMOSFET 영역(NR)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역, 상기 제1 PMOSFET 영역(PR1)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역, 및 상기 제4 PMOSFET 영역(PR4)과 상기 제2 PMOSFET 영역(PR2) 사이의 영역 상에서 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다. 다른 하나의 상기 제2 트렌치(TR2)는, 상기 NMOSFET 영역(NR)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역, 상기 제1 PMOSFET 영역(PR1)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역, 및 상기 제4 PMOSFET 영역(PR4)과 상기 제3 PMOSFET 영역(PR3) 사이의 영역 상에서 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다. 상기 제2 트렌치들(TR2)의 바닥면들은 상기 반도체 패턴들(SMP)의 바닥면들 및 상기 제1 및 제2 절연 패턴들(IP1, IP2)의 바닥면들보다 더 낮도록 형성될 수 있다. 한편, 상기 제2 트렌치들(TR2)이 형성되면서, 상기 제1 절연 패턴들(IP1)은 완전히 제거될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제2 트렌치들(TR2)을 채우는 추가적인 매립 절연막이 형성될 수 있다. 일 예로, 상기 추가적인 매립 절연막은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 이어서, 상기 제1 활성 패턴들(AP1)의 상면들, 상기 제2 활성 패턴들(AP2)의 상면들 및 상기 더미 패턴들(DP)의 상면들이 노출될 때까지 평탄화 공정이 수행될 수 있다. 이와 함께, 상기 제2 및 제3 마스크 패턴들(MA2, MA3)은 모두 제거될 수 있다. 후속으로, 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리 패턴들(ST)이 형성될 수 있다. 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스하는 것은, 습식 식각 공정을 이용할 수 있다. 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막의 습식 식각은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다.
상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스됨으로써, 상기 제1 활성 패턴들(AP1)의 상부들(즉, 상기 제1 상부 패턴들(UP1)) 및 상기 제2 활성 패턴들(AP2)의 상부들은 상기 소자 분리 패턴들(ST) 사이로 돌출된 핀 형태를 가질 수 있다. 한편, 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스할 때, 상기 제2 상부 패턴들(UP2)이 함께 리세스될 수 있다. 이로써, 상기 더미 패턴들(DP)의 상면들은 상기 소자 분리 패턴들(ST)의 상면들과 실질적으로 공면을 이룰 수 있다.
도 9a 내지 도 9d를 참조하면, 상기 제1 및 제2 활성 패턴들(AP1, AP2), 상기 더미 패턴들(DP) 및 상기 소자 분리 패턴들(ST) 상에, 순차적으로 적층된 희생 게이트 패턴들(120) 및 게이트 마스크 패턴들(125)이 형성될 수 있다. 상기 희생 게이트 패턴들(120)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다. 한편, 상기 희생 게이트 패턴들(120) 중 일부는 상기 제2 트렌치들(TR2)을 채우는 상기 소자 분리 패턴들(ST) 상에 형성될 수 있다.
구체적으로, 상기 희생 게이트 패턴들(120) 및 상기 게이트 마스크 패턴들(125)을 형성하는 것은, 상기 기판(100)의 전면 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 희생 게이트 패턴들(120)의 양 측벽들 상에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 스페이서들(GS)을 형성하는 것은, 상기 희생 게이트 패턴들(120)이 형성된 상기 기판(100) 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 10a 내지 도 10d를 참조하면, 각각의 상기 희생 게이트 패턴들(120)의 양측에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 활성 패턴들(AP1)의 상부들(즉, 상기 제1 상부 패턴들(UP1))에 형성될 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 활성 패턴들(AP2)의 상부들에 형성될 수 있다.
구체적으로, 상기 제1 소스/드레인 영역들(SD1)을 형성하는 것은, 상기 게이트 마스크 패턴들(125) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 상기 제1 활성 패턴들(AP1)의 상부들을 식각하는 것, 및 식각된 상기 제1 활성 패턴들(AP1)의 상부들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 제2 소스/드레인 영역들(SD2)을 형성하는 것은, 상기 게이트 마스크 패턴들(125) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 상기 제2 활성 패턴들(AP2)의 상부들을 식각하는 것, 및 식각된 상기 제2 활성 패턴들(AP2)의 상부들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
상기 제1 소스/드레인 영역들(SD1)은, 이들 사이에 개재된 상기 제1 상부 패턴들(UP1)의 제1 채널 영역들(CH1)에 인장성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 제1 상부 패턴들(UP1, 즉 상기 제1 채널 영역들(CH1))이 인듐 갈륨 아세닉(InGaAs)을 포함할 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 채널 영역들(CH1)과는 다른 함량을 갖는 인듐 갈륨 아세닉(InGaAs)으로 형성될 수 있다. 이로써, 상기 제1 소스/드레인 영역들(SD1)은 상대적으로 상기 제1 채널 영역들(CH1)에 인장성 스트레인을 제공할 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제1 소스/드레인 영역들(SD1)에 N형의 불순물이 도핑될 수 있다.
한편, 상기 제2 소스/드레인 영역들(SD2)은, 이들 사이에 개재된 상기 제2 활성 패턴들(AP2)의 제2 채널 영역들(CH2)에 압축성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 제2 활성 패턴들(AP2)의 상부들(즉, 상기 제2 채널 영역들(CH2))이 실리콘 게르마늄(SiGe)을 포함할 경우, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 채널 영역들(CH2)과는 다른 함량을 갖는 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이로써, 상기 제2 소스/드레인 영역들(SD2)은 상대적으로 상기 제2 채널 영역들(CH2)에 압축성 스트레인을 제공할 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제2 소스/드레인 영역들(SD2)에 P형의 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문에, 이들의 형태 및 크기는 서로 다르게 형성될 수 있다. 나아가, 상기 제2 소스/드레인 영역들(SD2)은 상기 제1 소스/드레인 영역들(SD1)에 비해 더 균일하게 성장될 수 있다. 따라서 상기 제1 방향(D1)에 따른 단면에서, 상기 제2 소스/드레인 영역들(SD2)은 뾰족한 상부를 가질 수 있다. 반면, 상기 제1 소스/드레인 영역들(SD1)은 비교적 평평한 상부를 가질 수 있다 (도 10d 참조).
도 11a 내지 도 11d를 참조하면, 상기 기판(100)의 전면 상에 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(140)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 이어서, 상기 희생 게이트 패턴들(120)의 상면들이 노출될 때까지 상기 제1 층간 절연막(140)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백 및/또는 CMP 공정을 포함할 수 있다. 상기 제1 층간 절연막(140)을 평탄화할 때, 상기 희생 게이트 패턴들(120) 상의 상기 게이트 마스크 패턴들(125)이 함께 제거될 수 있다.
상기 희생 게이트 패턴들(120)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 상기 게이트 전극들(GE)을 형성하는 것은, 노출된 상기 희생 게이트 패턴들(120)을 제거하여 상기 게이트 스페이서들(GS) 사이의 갭 영역들을 형성하는 것, 상기 갭 영역들을 순차적으로 채우는 게이트 유전막 및 게이트 도전막을 형성하는 것, 및 상기 게이트 유전막 및 게이트 도전막을 평탄화하여 각각의 상기 갭 영역들 내에 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것을 포함할 수 있다. 일 예로, 상기 게이트 유전막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다.
이후, 상기 갭 영역들 내의 상기 게이트 유전 패턴들(GI) 및 상기 게이트 전극들(GE)을 일부 리세스하고, 상기 게이트 전극들(GE) 상에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 상기 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
상기 게이트 유전 패턴(GI), 상기 게이트 전극(GE), 상기 게이트 스페이서들(GS), 및 상기 캐핑 패턴(GP)은 게이트 구조체(130)를 구성할 수 있다. 한편, 상기 제2 트렌치(TR2)를 채우는 상기 소자 분리 패턴(ST) 상에 형성된 상기 게이트 유전 패턴(GI), 상기 게이트 전극(GE), 상기 게이트 스페이서들(GS), 및 상기 캐핑 패턴(GP)은 더미 게이트 구조체(135)를 구성할 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 상기 제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 형성될 수 있다. 일 예로, 상기 제2 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
이어서, 각각의 상기 게이트 구조체들(130) 양측에 소스/드레인 콘택들(CA)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(150) 및 상기 제1 층간 절연막(140)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 상기 콘택 홀들이 형성될 때, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상부들이 일부 식각될 수 있다. 이어서, 각각의 상기 콘택 홀들을 순차적으로 채우는 제1 도전 패턴(160) 및 제2 도전 패턴(165)이 형성될 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있고, 일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있고, 일 예로, 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나로 형성될 수 있다.
도시되지는 않았지만, 후속으로 상기 제2 층간 절연막(150) 상에 상기 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 형성될 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 하나의 마스크 패턴을 이용하여 형성된 리세스 영역들 내에 각각 스페이서들을 형성함으로써, 후속 공정으로 활성 패턴들이 형성될 때 NMOSFET 및 PMOSFET 영역들을 서로 분리하는 더미 패턴들(DP)이 함께 형성될 수 있다. 즉 본 발명에 따른 제조 방법은, 활성 패턴들을 형성한 뒤 추가적인 마스크를 이용해 NMOSFET 및 PMOSFET 영역들을 서로 분리하는 깊은 트렌치(Deep Trench Isolation)를 따로 형성할 필요가 없다. 따라서 본 발명에 따른 제조 방법은, 듀얼 채널을 갖는 CMOS를 형성함에 있어 공정을 단순화하고 공정 비용을 줄일 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 13a는 도 12의 A-A'선에 따른 단면도이고, 도 13b는 도 12의 B-B'선에 따른 단면도이며, 도 13c는 도 12의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12, 도 13a, 도 13b 및 도 13c를 참조하면, 제1 활성 패턴들(AP1)과 소자 분리 패턴들(ST) 사이, 제2 활성 패턴들(AP2)과 소자 분리 패턴들(ST) 사이, 및 더미 패턴들(DP)과 소자 분리 패턴들(ST) 사이에 식각 방지막들(115)이 개재될 수 있다. 다시 말하면, 제1 트렌치들(TR1) 각각에 상기 식각 방지막(115) 및 상기 소자 분리 패턴(ST)이 순차적으로 채워질 수 있다. 일 예로, 상기 식각 방지막(115)은 실리콘 질화막을 포함할 수 있다.
각각의 상기 더미 패턴들(DP)은, 이의 하부에 제2 하부 패턴(LP2), 및 상기 제2 하부 패턴(LP2) 상의 제2 상부 패턴(UP2)을 포함할 수 있다. 상기 제2 상부 패턴(UP2)은, 상기 소자 분리 패턴들(ST) 사이에서 제3 방향(D3)으로 돌출된 핀 형태를 가질 수 있다. 다시 말하면, 상기 제2 상부 패턴(UP2)의 상면은 상기 소자 분리 패턴들(ST)의 상면들보다 더 높을 수 있다. 일 예로, 상기 제2 상부 패턴(UP2)의 상면은, 제1 채널 영역(CH1)의 상면 및 제2 채널 영역(CH2)의 상면과 실질적으로 공면을 이룰 수 있다 (도 13b 참조).
게이트 구조체들(130)이 상기 제1 및 제2 채널 영역들(CH1, CH2)뿐만 아니라 상기 제2 상부 패턴들(UP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 일 예로, 게이트 전극(GE) 및 이의 아래의 게이트 유전 패턴(GI)은 상기 제1 상부 패턴(UP1)의 상면 및 측벽들을 덮을 수 있다.
본 실시예에 있어서, 상기 더미 패턴들(DP)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)과 유사한 형태를 가지고 있지만, 실질적으로 상기 더미 패턴들(DP)은 절연 물질로 이루어진 상기 제2 상부 패턴들(UP2)을 통하여 상기 소자 분리 패턴들(ST)과 유사한 기능을 수행할 수 있다.
도 14a, 14b, 15a 및 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 14a 및 15a는 각각 도 6a 및 8a의 A-A'선에 따른 단면도들이고, 도 14b 및 15b는 각각 도 6a 및 8a의 B-B'선에 따른 단면도들다. 본 예에서는, 앞서 도 3a 내지 도 11d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 6a, 도 14a 및 도 14b를 참조하면, 앞서 도 6a, 6b 및 6c를 참조하여 설명한 결과물 상에, 식각 방지막(115)이 콘포멀하게 형성될 수 있다. 상기 식각 방지막(115)은 제1 트렌치들(TR1)을 부분적으로 채울 수 있다. 상기 식각 방지막(115)은 제2 마스크 패턴들(MA2)을 덮을 수 있다. 일 예로, 상기 식각 방지막(115)은 실리콘 질화막으로 형성될 수 있다.
도 8a, 도 15a 및 도 15b를 참조하면, 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)의 상부들을 패터닝하여 제1 활성 패턴들(AP1), 제2 활성 패턴들(AP2) 및 더미 패턴들(DP)이 형성될 수 있다. 상기 식각 방지막(115)의 상면이 노출될 때까지, 매립 절연막(110) 및 제2 트렌치들(TR2)을 채우는 추가적인 매립 절연막을 평탄화하는 공정이 수행될 수 있다. 후속으로, 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리 패턴들(ST)이 형성될 수 있다.
한편, 상기 매립 절연막(110) 및 상기 추가적인 매립 절연막을 리세스할 때, 상기 제2 상부 패턴들(UP2)은 상기 식각 방지막(115)을 통해 보호될 수 있다. 따라서, 앞서 도 8a 내지 도 8c를 참조하여 설명한 제2 상부 패턴들(UP2)과는 달리, 상기 제2 상부 패턴들(UP2)은 그대로 잔류할 수 있다. 이어서, 상기 소자 분리 패턴들(ST) 상에 노출된 상기 식각 방지막(115)을 선택적으로 제거할 수 있다. 이와 함께, 상기 제2 마스크 패턴들(MA2)도 모두 제거될 수 있다.
이후의 공정은, 앞서 도 9a 내지 도 11d를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 12 및 도 13a 내지 도 13c를 참조하여 설명한 반도체 소자가 형성될 수 있다.
도 16a 내지 도 16c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 16a는 도 1의 A-A'선에 따른 단면도이고, 도 16b는 도 1의 B-B'선에 따른 단면도이며, 도 16c는 도 1의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1, 도 16a, 도 16b 및 도 16c를 참조하면, 각각의 제1 활성 패턴들(AP1)은, 이의 하부에 제1 하부 패턴(LP1), 및 상기 제1 하부 패턴(LP1) 상의 제1 상부 패턴(UP1)을 포함할 수 있다. 각각의 더미 패턴들(DP)은, 이의 하부에 제2 하부 패턴(LP2), 및 상기 제2 하부 패턴(LP2) 상의 제2 상부 패턴(UP2)을 포함할 수 있다. 이때, 상기 제1 상부 패턴(UP1)의 바닥면(UP1b)의 레벨은 상기 제2 상부 패턴(UP2)의 바닥면(UP2b)의 레벨과 서로 다를 수 있다. 구체적으로, 상기 제1 상부 패턴(UP1)의 바닥면(UP1b)은 상기 제2 상부 패턴(UP2)의 바닥면(UP2b)보다 더 높을 수 있다.
본 발명의 일 실시예로, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 제2 상부 패턴(UP2)과 비교하여, 상기 제2 상부 패턴(UP2)의 바닥면(UP2b)은 상기 기판(100)에 더 가까울 수 있다. 다시 말하면, 상기 제2 하부 패턴(LP2)은 게이트 전극(GE) 및 소스/드레인 영역들(SD1, SD2)과 상대적으로 크게 이격될 수 있다. 따라서, 상기 제2 하부 패턴(LP2)과 상기 게이트 전극(GE) 사이, 또는 상기 제2 하부 패턴(LP2)과 상기 소스/드레인 영역들(SD1, SD2) 사이에서 발생될 수 있는 전기적 쇼트를 방지할 수 있다.
본 발명의 다른 실시예로, 도시되진 않았지만, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 제1 상부 패턴(UP1)과 비교하여, 상기 제1 상부 패턴(UP1)의 바닥면(UP1b)은 상기 기판(100)과 더 멀어질 수 있다. 다시 말하면, 상기 제1 하부 패턴(LP1)은 상기 게이트 전극(GE) 및 상기 소스/드레인 영역들(SD1, SD2)과 상대적으로 가까워질 수 있다. 한편, 상기 제2 하부 및 상부 패턴들(LP2, UP2)은 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 제2 하부 및 상부 패턴들(LP2, UP2)과 동일할 수 있다. 본 실시예에 따른 반도체 소자의 경우, 상기 제1 상부 패턴(UP1)의 크기를 줄임으로써, 상기 기판(100)과 상기 제1 상부 패턴(UP1)간의 격자 상수 차이를 완화시킬 수 있다.
도 17a, 17b, 18a 및 18b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 17a 및 18a는 각각 도 3a 및 5a의 A-A'선에 따른 단면도들이고, 도 17b 및 18b는 각각 도 3a 및 5a의 B-B'선에 따른 단면도들다. 본 예에서는, 앞서 도 3a 내지 도 11d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 3a, 도 17a 및 도 17b를 참조하면, 제1 반도체층(103)의 상부에 제1 리세스 영역(RS1) 및 제2 리세스 영역(RS2)이 형성될 수 있다. 본 발명의 일 실시예로, 상기 제1 및 제2 리세스 영역들(RS1, RS2)은 앞서 도 3a 내지 도 3c를 참조하여 설명한 제1 및 제2 리세스 영역들(RS1, RS2)보다 더 깊게 형성될 수 있다. 그러나 다른 예로, 상기 제1 및 제2 리세스 영역들(RS1, RS2)은 앞서 도 3a 내지 도 3c를 참조하여 설명한 제1 및 제2 리세스 영역들(RS1, RS2)과 동일한 깊이로 형성될 수 있으며, 이에 한정되지 않는다.
도 5a, 도 18a 및 도 18b를 참조하면, 상기 제1 및 제2 리세스 영역들(RS1, RS2)에 각각 제1 및 제2 스페이서들(SP1, SP2)이 형성될 수 있다. 노출된 상기 제1 반도체층(103)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 반도체층(103) 상에 상기 제1 리세스 영역(RS1)을 부분적으로 채우는 버퍼층(104)이 형성될 수 있다. 상기 버퍼층(104)은 상기 제1 반도체층(103)과 동일한 물질을 포함할 수 있다. 즉, 상기 버퍼층(104)은 상기 제1 반도체층(103)과 일체로 연결될 수 있다. 다른 예로, 상기 버퍼층(104)은 상기 제1 반도체층(103)과 동일한 물질을 포함하지만, 게르마늄(Ge)의 농도가 상기 제1 반도체층(103)과 다를 수 있다.
상기 버퍼층(104)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 다시 수행하여, 상기 버퍼층(104) 상에 상기 제1 리세스 영역(RS1)을 완전히 채우는 제2 반도체층(105)이 형성될 수 있다.
본 발명의 일 실시예로, 상기 제2 반도체층(105)의 제3 방향(D3)으로의 높이는 앞서 도 5a 내지 도 5c를 참조하여 설명한 제2 반도체층(105)의 높이와 실질적으로 동일할 수 있다. 반면, 상기 제1 및 제2 스페이서들(SP1, SP2)의 상기 제3 방향(D3)으로의 높이는 앞서 도 5a 내지 도 5c를 참조하여 설명한 제1 및 제2 스페이서들(SP1, SP2)의 높이보다 더 클 수 있다.
그러나 본 발명의 다른 실시예로, 상기 제2 반도체층(105)의 제3 방향(D3)으로의 높이는 상기 버퍼층(104)으로 인해 앞서 도 5a 내지 도 5c를 참조하여 설명한 제2 반도체층(105)의 높이보다 더 작을 수 있다. 반면, 상기 제1 및 제2 스페이서들(SP1, SP2)의 상기 제3 방향(D3)으로의 높이는 앞서 도 5a 내지 도 5c를 참조하여 설명한 제1 및 제2 스페이서들(SP1, SP2)의 높이와 실질적으로 동일할 수 있다.
이후의 공정은, 앞서 도 6a 내지 도 11d를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 1 및 도 16a 내지 도 16c를 참조하여 설명한 반도체 소자가 형성될 수 있다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 19a는 도 1의 A-A'선에 따른 단면도이고, 도 19b는 도 1의 B-B'선에 따른 단면도이며, 도 19c는 도 1의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1, 도 19a, 도 19b 및 도 19c를 참조하면, 제1 트렌치들(TR1a, TR1b, TR1c)을 채우는 소자 분리 패턴들(ST)은 제1 활성 패턴들(AP1), 제2 활성 패턴들(AP2), 및 더미 패턴들(DP)을 정의할 수 있다. 한편, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 제1 트렌치들(TR1)과는 달리, 본 실시예에 따른 상기 제1 트렌치들(TR1a, TR1b, TR1c)은 이들의 깊이가 서로 다를 수 있다. 일 예로, 상기 제2 활성 패턴들(AP2) 사이의 상기 제1 트렌치(TR1b)의 깊이는 상기 더미 패턴들(DP) 사이의 상기 제1 트렌치(TR1c)의 깊이보다 더 깊을 수 있다. 상기 제1 활성 패턴들(AP1) 사이의 상기 제1 트렌치(TR1a)의 깊이는 상기 제2 활성 패턴들(AP2) 사이의 상기 제1 트렌치(TR1b)의 깊이보다 더 깊을 수 있다.
다시 말하면, 상기 제1 트렌치들(TR1a, TR1b, TR1c)을 채우는 상기 소자 분리 패턴들(ST)의 제3 방향(D3)으로의 높이는 이들의 위치에 따라 서로 다를 수 있다. 일 예로, 상기 제2 활성 패턴들(AP2) 사이의 상기 소자 분리 패턴(ST)의 높이는 상기 더미 패턴들(DP) 사이의 상기 소자 분리 패턴(ST)의 높이보다 더 클 수 있다. 상기 제1 활성 패턴들(AP1) 사이의 상기 소자 분리 패턴(ST)의 높이는 상기 제2 활성 패턴들(AP2) 사이의 상기 소자 분리 패턴(ST)의 높이보다 더 클 수 있다.
한편, 상기 제1 트렌치들(TR1a, TR1b, TR1c)간의 깊이 관계는 변경될 수 있으며, 이는 후술하는 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 형성하는 식각 공정에 있어서 식각 대상 물질의 종류에 따른 식각률의 차이에 기인할 수 있다.
도 20a 및 20b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도 20a는 도 6a의 A-A'선에 따른 단면도이고, 도 20b는 도 6a의 B-B'선에 따른 단면도이다. 본 예에서는, 앞서 도 3a 내지 도 11d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 6a, 도 20a 및 도 20b를 참조하면, 도 5a 내지 도 5c를 참조하여 설명한 결과물 상에, 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 형성하기 위한 패터닝 공정이 수행될 수 있다. 구체적으로, 상기 제1 내지 제3 예비 활성 패턴들(pAP1, pAP2, pAP3)을 형성하는 것은, 제1 반도체층(103), 제2 반도체층(105), 제1 스페이서(SP1) 및 제2 스페이서(SP2)를 동시에 식각할 수 있는 이방성 식각 공정을 이용할 수 있다. 한편, 상기 이방성 식각 공정에 있어서, 상기 제1 반도체층(103)에 대한 제1 식각률, 제2 반도체층(105)에 대한 제2 식각률, 및 상기 제1 및 제2 스페이서들(SP1, SP2)에 대한 제3 식각률은 서로 다를 수 있다. 일 예로, 상기 제1 식각률은 상기 제3 식각률보다 클 수 있고, 상기 제2 식각률은 상기 제1 식각률보다 클 수 있다. 그러나, 상기 제1 내지 제3 식각률들간의 관계는 예시적일 뿐, 상기 이방성 식각 공정의 식각 레서피에 따라 변경될 수 있으며, 이에 한정되지 않는다.
상기 제1 예비 활성 패턴들(pAP1) 사이에 형성되는 제1 트렌치(TR1a)가 가장 깊게 형성될 수 있다. 이는, 상기 제1 트렌치(TR1a)가 형성되는 위치의 상기 제2 반도체층(105)이 상기 이방성 식각 공정 동안 가장 빨리 식각될 수 있기 때문이다. 상기 제3 예비 활성 패턴들(pAP3) 사이에 형성되는 제1 트렌치(TR1c)가 가장 얕게 형성될 수 있다. 이는, 상기 제1 트렌치(TR1c)가 형성되는 위치의 상기 제1 및 제2 스페이서들(SP1, SP2)이 상기 이방성 식각 공정 동안 가장 느리게 식각될 수 있기 때문이다. 한편, 상기 제2 예비 활성 패턴들(pAP2) 사이에 형성되는 제1 트렌치(TR1b)는 다른 상기 제1 트렌치들(TR1a, TR1c) 사이의 깊이로 형성될 수 있다.
이후의 공정은, 앞서 도 7a 내지 도 11d를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 1 및 도 19a 내지 도 19c를 참조하여 설명한 반도체 소자가 형성될 수 있다.

Claims (20)

  1. NMOSFET 영역 및 PMOSFET 영역을 포함하는 기판;
    상기 NMOSFET 영역 상의 제1 활성 패턴;
    상기 PMOSFET 영역 상의 제2 활성 패턴;
    상기 NMOSFET 영역 및 상기 PMOSFET 영역 사이의 더미 패턴; 및
    상기 기판 상에서, 상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 사이의 트렌치들을 각각 채우는 소자 분리 패턴들을 포함하되,
    상기 제1 및 제2 활성 패턴들의 상부들은, 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖고,
    상기 제1 활성 패턴의 상기 상부와 상기 제2 활성 패턴의 상기 상부는 서로 다른 반도체 물질을 포함하며,
    상기 더미 패턴의 상부는 절연 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 활성 패턴은, 이의 하부에 제1 하부 패턴을 포함하고,
    상기 제1 하부 패턴은 제1 반도체 물질을 포함하며,
    상기 제1 활성 패턴의 상기 상부는 제2 반도체 물질을 포함하고,
    상기 제2 활성 패턴의 상기 상부는 상기 제1 반도체 물질을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 기판과 상기 제1 활성 패턴 사이, 상기 기판과 상기 제2 활성 패턴 사이, 및 상기 기판과 상기 더미 패턴 사이에 개재된 하부 반도체층을 더 포함하되,
    상기 하부 반도체층은 상기 제1 반도체 물질을 포함하고,
    상기 하부 반도체층, 상기 제1 하부 패턴 및 상기 제2 활성 패턴은 서로 일체로 연결되는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 반도체 물질은, 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함하고,
    상기 제2 반도체 물질은, 인듐 아세닉(InAs), 갈륨 아세닉(GaAs), 알루미늄 아세닉(AlAs), 인듐 갈륨 아세닉(InGaAs), 인듐 알루미늄 아세닉(InAlAs), 인듐 알루미늄 아세닉 안티모니(InAlAsSb), 인듐 포스포러스(InP), 인듐 알루미늄 아세닉 포스포러스(InAlAsP), 인듐 갈륨 아세닉 포스포러스(InGaAsP), 갈륨 아세닉 안티모니(GaAsSb), 인듐 알루미늄 안티모니(InAlSb), 인듐 안티모니(InSb), 갈륨 안티모니(GaSb), 알루미늄 안티모니(AlSb), 인듐 갈륨 안티모니(InGaSb), 알루미늄 아세닉 안티모니(AlAsSb), 알류미늄 아세나이드(AlAs), 인듐 갈륨 포스포러스(InGaP), 갈륨 아세닉 포스포러스(GaAsP), 알루미늄 갈륨 아세나이드(AlGaAs) 및 이들의 조합 중 적어도 하나를 포함하는 반도체 소자.
  5. 제2항에 있어서,
    상기 더미 패턴은, 이의 하부에 제2 하부 패턴을 포함하고,
    상기 제2 하부 패턴은 상기 제1 반도체 물질을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 하부 패턴의 상면은 상기 소자 분리 패턴들의 상면들보다 더 낮은 레벨에 위치하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 하부 패턴의 상면은, 상기 제2 하부 패턴의 상면보다 더 높은 레벨에 위치하는 반도체 소자.
  8. 제1항에 있어서,
    상기 더미 패턴의 상면은, 상기 제1 및 제2 활성 패턴들의 상면들보다 더 낮은 레벨에 위치하는 반도체 소자.
  9. 제8항에 있어서,
    상기 더미 패턴의 상면은, 상기 소자 분리 패턴들의 상면들과 공면을 이루는 반도체 소자.
  10. 제1항에 있어서,
    상기 더미 패턴의 상부는, 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖는 반도체 소자.
  11. 제10항에 있어서,
    상기 더미 패턴과 상기 소자 분리 패턴 사이에 개재된 식각 방지 패턴을 더 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴 각각은 복수개로 제공되고,
    상기 제1 활성 패턴들 사이의 트렌치의 깊이, 상기 제2 활성 패턴들 사이의 트렌치의 깊이, 및 상기 더미 패턴들 사이의 트렌치의 깊이는 서로 다른 반도체 소자.
  13. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들은 일 방향을 따라 나란히 배열되고,
    상기 제1 및 제2 활성 패턴들 각각은 상기 일 방향과 평행한 장축을 가지며,
    상기 제1 및 제2 활성 패턴들 사이의 트렌치는 다른 트렌치들의 깊이보다 더 얕은 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 및 제2 활성 패턴들, 및 상기 더미 패턴을 가로지르며, 상기 일 방향과 교차하는 방향으로 연장되는 게이트 전극을 더 포함하되,
    상기 제1 활성 패턴의 상기 상부는, 상기 게이트 전극과 수직적으로 중첩되는 제1 채널 영역, 및 상기 게이트 전극의 양 측에 각각 인접하는 제1 소스/드레인 영역들을 포함하고,
    상기 제2 활성 패턴의 상기 상부는, 상기 게이트 전극과 수직적으로 중첩되는 제2 채널 영역, 및 상기 게이트 전극의 양 측에 각각 인접하는 제2 소스/드레인 영역들을 포함하는 반도체 소자.
  15. 기판 상의 제1 활성 패턴, 제2 활성 패턴, 및 상기 제1 및 제2 활성 패턴들 사이의 더미 패턴; 및
    상기 제1 활성 패턴, 상기 제2 활성 패턴, 및 상기 더미 패턴을 가로지르는 게이트 전극을 포함하되,
    상기 제1 활성 패턴과 상기 제2 활성 패턴은 서로 다른 도전형을 갖고,
    상기 제1 활성 패턴은, 이의 하부에 제1 하부 패턴, 및 상기 제1 하부 패턴 상에 제1 상부 패턴을 포함하고,
    상기 더미 패턴은, 이의 하부에 제2 하부 패턴, 및 상기 제2 하부 패턴 상에 제2 상부 패턴을 포함하며,
    상기 제1 하부 패턴, 상기 제2 하부 패턴, 및 상기 제2 활성 패턴은 서로 동일한 반도체 물질을 포함하고,
    상기 제2 상부 패턴은 절연 물질을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 상부 패턴과 상기 제2 활성 패턴은 서로 다른 반도체 물질을 포함하는 반도체 소자.
  17. 제15항에 있어서,
    상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 더미 패턴을 정의하는 상기 기판 상의 소자 분리 패턴들을 더 포함하되,
    상기 제1 상부 패턴의 적어도 일부는 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖고,
    상기 제2 활성 패턴의 상부는 상기 소자 분리 패턴들 사이로 돌출된 핀 형태를 갖는 반도체 소자.
  18. 제15항에 있어서,
    상기 기판을 직접 덮는 하부 반도체층을 더 포함하되,
    상기 제1 및 제2 활성 패턴들 및 상기 더미 패턴은 상기 하부 반도체층 상에 배치되고,
    상기 반도체층, 상기 제1 하부 패턴, 상기 제2 하부 패턴, 및 상기 제2 활성 패턴은 서로 일체로 연결되는 반도체 소자.
  19. 제15항에 있어서,
    상기 제1 상부 패턴은, 제1 소스/드레인 영역들 및 이들 사이에 개재된 제1 채널 영역을 포함하고,
    상기 제2 활성 패턴의 상부는, 제2 소스/드레인 영역들 및 이들 사이에 개재된 제2 채널 영역을 포함하는 반도체 소자.
  20. 제15항에 있어서,
    상기 제1 활성 패턴은 NMOSFET의 활성 영역이고,
    상기 제2 활성 패턴은 PMOSFET의 활성 영역인 반도체 소자.
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