TW201803028A - 半導體裝置 - Google Patents

半導體裝置

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蜜克 坎托羅
許然喆
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Abstract

本發明提供一種半導體裝置，包含：具有NMOSFET區及PMOSFET區的基板；NMOSFET區上的第一主動圖案；PMOSFET區上的第二主動圖案；NMOSFET區與PMOSFET區之間的虛設圖案；以及基板上填充第一主動圖案、第二主動圖案以及虛設圖案之間的溝渠的裝置隔離圖案。第一主動圖案以及第二主動圖案的上部部分具有突起於裝置隔離圖案之間的鰭形結構。第一主動圖案以及第二主動圖案的上部部分分別含有彼此不同的半導體材料，且虛設圖案的上部部分含有絕緣材料。

Description

半導體裝置
本發明是關於半導體裝置及其製造方法，且更特定言之，是關於包含場效電晶體的半導體裝置及其製造方法。
由於半導體裝置較小的尺寸、多功能性及/或低成本特性，其在電子行業中被認為是至關重要的元件。可將半導體裝置歸類成用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置以及包含記憶體及邏輯元件兩者的混合裝置。為滿足對具有較快速度及/或低電力消耗的電子裝置的增大的需求，有必要獲得具有高可靠性、高效能及/或多功能的半導體裝置。為滿足此等技術需要，半導體裝置的複雜性及/或整合密度正在提高。
本發明概念的一些實施例提供一種包含具有經改良電特性的場效電晶體的半導體裝置。
本發明概念的一些實施例提供一種製造包含具有經改良電特性的場效電晶體的半導體裝置的方法。
根據本發明概念的一些實施例，半導體裝置可包含：具有NMOSFET區及PMOSFET區的基板、NMOSFET區上的第一主動圖案、PMOSFET區上的第二主動圖案、NMOSFET與PMOSFET區之間的虛設圖案以及位於基板上且填充第一主動圖案、第二主動圖案以及虛設圖案之間的溝渠的裝置隔離圖案。第一主動圖案及第二主動圖案的上部部分可具有突起於裝置隔離圖案之間的鰭形結構。第一及第二主動圖案的上部部分可分別包括彼此不同的半導體材料，且虛設圖案的上部部分可含有絕緣材料。
根據本發明概念的一些實施例，半導體裝置可在基板上包含：第一主動圖案、第二主動圖案以及虛設圖案。可在第一主動圖案與第二主動圖案之間設置虛設圖案。第一主動圖案與第二主動圖案可具有不同導電類型。第一主動圖案可包含第一下部圖案及第一下部圖案上的第一上部圖案，虛設圖案可包含第二下部圖案及第二下部圖案上的第二上部圖案。第一下部圖案、第二下部圖案以及第二主動圖案可包括同一半導體材料，且第二上部圖案可包括絕緣材料。
根據本發明概念的一些實施例，製造半導體裝置的方法可包含：在包括NMOSFET區及第一PMOSFET區的基板上形成第一半導體層；蝕刻第一半導體層的上部部分以形成垂直地與NMOSFET區交疊的第一凹槽區；在第一凹槽區的內側壁上形成第一間隙壁；在藉由第一凹槽區暴露的第一半導體層的一部分上形成第二半導體層，第二半導體層與第一間隙壁的側壁直接接觸且填充第一凹槽區；以及圖案化第一半導體層、第二半導體層以及第一間隙壁以分別形成第一主動圖案、第二主動圖案以及第一虛設圖案。可形成具有鰭形結構的第一主動圖案、第二主動圖案以及第一虛設圖案中的各者。
根據本發明概念的一些實施例，半導體裝置可包含：具有NMOSFET區及PMOSFET區的基板；基板上的裝置隔離圖案；在NMOSFET區上並延伸穿過裝置隔離圖案且具有自其延伸的第一通道區的第一主動圖案；在PMOSFET區上並延伸穿過裝置隔離圖案且具有自其延伸的第二通道區的第二主動圖案；以及延伸穿過裝置隔離圖案而不自其延伸的虛設圖案。第一通道區及第二通道區分別包括彼此不同的第一導體材料及第二半導體材料。
請注意，本發明概念關於一個實施例所描述的態樣可併入於不同實施例中，儘管未相對所述不同實施例特定地描述。亦即，所有實施例及/或任一實施例的特徵可以任何方式及/或組合來組合。在下文闡述的本說明書中詳細解釋本發明概念的此等及其他態樣。
圖1為說明根據本發明概念的一些實施例的半導體裝置的平面圖。圖2A為沿圖1的線A-A'獲取的橫截面圖，圖2B為沿圖1的線B-B'獲取的橫截面圖，且圖2C為沿圖1的線C-C'獲取的橫截面圖。
參考圖1、圖2A、圖2B以及圖2C，可在基板100上設置下部半導體層107。作為一實例，基板100可為矽基板，且下部半導體層107可包含矽鍺（silicon germanium；SiGe）或鍺（germanium；Ge）。下部半導體層107可為應變鬆弛緩衝（strain relaxed buffer，SRB）層。在某些實施例中，下部半導體層107可更包含設置於其下方的SRB層，且在此情況下，SRB層的鍺（Ge）濃度可低於下部半導體層107的上部部分的鍺濃度。
基板100可包含NMOSFET區NR及PMOSFET區PR1至PR4。PMOSFET區PR1至PR4可包含第一至第四PMOSFET區PR1、PR2、PR3以及PR4。儘管，在說明書中出於方便起見以不同名稱命名第一至第四PMOSFET區PR1、PR2、PR3以及PR4，但其並不彼此分隔。舉例而言，第一至第四PMOSFET區PR1、PR2、PR3以及PR4可構成單一PMOSFET區。
NMOSFET區NR可為在其上形成n型電晶體的主動區，且第一至第四PMOSFET區PR1至PR4中的各者可為在其上形成p型電晶體的主動區。NMOSFET區NR及第一至第四PMOSFET區PR1至PR4可水平地與彼此間隔開。舉例而言，可在平行於基板100的頂部表面的第一方向D1上佈置NMOSFET區NR、第一PMOSFET區PR1以及第四PMOSFET區PR4。再者，當在平面圖中檢視時，NMOSFET區NR、第一PMOSFET區PR1以及第四PMOSFET區PR4可插在第二PMOSFET區PR2與第三PMOSFET區PR3之間。
在一些實施例中，NMOSFET區NR及第一PMOSFET區PR1可構成單一胞元區STD。胞元區STD可為記憶胞區，在其上設置多個用於儲存資料的記憶胞。作為一實例，可在基板100的胞元區STD上設置構成SRAM胞元的多個記憶胞電晶體。換言之，胞元區STD可為SRAM胞元的一部分。可替代地，胞元區STD可為在其上設置構成半導體裝置的邏輯電路的邏輯電晶體的邏輯胞元區。舉例而言，可在基板100的胞元區STD上設置構成處理器核心或I/O端的邏輯電晶體。換言之，胞元區STD可為處理器核心或I/O端的一部分。
在NMOSFET區NR上，可將多個第一主動圖案AP1設置成在橫越第一方向D1的第二方向D2上延伸。在第一PMOSFET區PR1至第四PMOSFET區PR4中的各者上，可將多個第二主動圖案AP2設置成在第二方向D2上延伸。如圖1中所展示，可分別在NMOSFET區NR及第一PMOSFET區PR1上設置第一主動圖案AP1及第二主動圖案AP2，但本發明概念可不限於此。
第一主動圖案AP1及第二主動圖案AP2可自下部半導體層107在垂直於基板100的頂部表面的第三方向D3上延伸。換言之，第一主動圖案AP1及第二主動圖案AP2可具有自下部半導體層107突起的結構。另外，當在平面圖中檢視時，第一主動圖案AP1及第二主動圖案AP2中的各者可為在第二方向D2上延伸的線形或條形結構。作為一實例，第一主動圖案AP1可具有p型導電性，且第二主動圖案AP2可具有n型導電性。
可在基板100的NMOSFET區NR與第一PMOSFET區PR1之間的一區上設置在第二方向D2上延伸的至少一個虛設圖案DP。可在基板100的所述區上單獨設置虛設圖案DP，但本發明概念可不限於此。另外，可鄰近於NMOSFET區NR在第一方向D1上設置額外虛設圖案DP。換言之，當在平面圖中檢視時，NMOSFET區NR可插在一對虛設圖案DP之間。
可在基板100的第一PMOSFET區PR1與第四PMOSFET區PR4之間的另一區上設置在第二方向D2上延伸的至少一個虛設圖案DP。作為一實例，可在基板100的另一區上設置兩個虛設圖案DP，但本發明概念可不限於此。
虛設圖案DP可自下部半導體層107在第三方向D3上延伸。換言之，虛設圖案DP可具有自下部半導體層107突起的結構。此外，當在平面圖中檢視時，虛設圖案DP中的各者可為在第二方向D2上延伸的線形或條形結構。
可設置裝置隔離圖案ST以分別填充第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP之間形成的第一溝渠TR1。第一溝渠TR1可平行於彼此或在第二方向D2上延伸且可在第一方向D1上佈置第一溝渠TR1。換言之，第一溝渠TR1及填充其的裝置隔離圖案ST可界定第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP。作為一實例，裝置隔離圖案ST可包含氧化矽層或氮氧化矽層。
第一主動圖案AP1中的各者可包含第一下部圖案LP1及第一下部圖案LP1上的第一上部圖案UP1。作為一實例，第一下部圖案LP1可由與下部半導體層107相同的材料形成或包含與下部半導體層107相同的材料。舉例而言，第一下部圖案LP1與下部半導體層107可彼此連接以形成單一單塊體。
第一上部圖案UP1可由與第一下部圖案LP1不同的材料形成或包含與第一下部圖案LP1不同的材料。第一上部圖案UP1可包含（例如）至少一種III-V半導體材料。作為一實例，所述III-V半導體材料可包含以下各者中的至少一者：砷化銦（indium arsenic；InAs）、砷化鎵（gallium arsenic；GaAs）、砷化鋁（aluminum arsenic；AlAs）、砷化鎵銦（indium gallium arsenic；InGaAs）、砷化鋁銦（indium aluminum arsenic；InAlAs）、銻砷化鋁銦（indium aluminum arsenic antimony；InAlAsSb）、磷化銦（indium phosphorus；InP）、磷砷化鋁銦（indium aluminum arsenic phosphorus；InAlAsP）、磷砷化鎵銦（indium gallium arsenic phosphorus；InGaAsP）、銻砷化鎵（gallium arsenic antimony；GaAsSb）、銻化鋁銦（indium aluminum antimony；InAlSb）、銻化銦（indium antimony；InSb）、銻化鎵（gallium antimony；GaSb）、銻化鋁（aluminum antimony；AlSb）、銻化鎵銦（indium gallium antimony；InGaSb）、銻砷化鋁（aluminum arsenic antimony；AlAsSb）、砷化鋁（aluminum arsenide；AlAs）、磷化鎵銦（indium gallium phosphorus；InGaP）、磷砷化鎵（gallium arsenic phosphorus；GaAsP）或砷化鎵鋁（aluminum gallium arsenide；AlGaAs）。
第二主動圖案AP2可由與下部半導體層107相同的材料形成或包含與下部半導體層107相同的材料。換言之，第二主動圖案AP2與下部半導體層107可彼此連接以形成單一單塊體。詳言之，不同於上文所描述的第一主動圖案AP1，第二主動圖案AP2中的各者的下部部分及上部部分可由含有鍺（Ge）的同一半導體材料形成或包含含有鍺的同一半導體材料。
虛設圖案DP中的各者可包含第二下部圖案LP2及在第二下部圖案LP2上的第二上部圖案UP2。舉例而言，第二下部圖案LP2可由與下部半導體層107相同的材料形成或包含與下部半導體層107相同的材料。換言之，第二下部圖案LP2與下部半導體層107可彼此連接以形成單一單塊體。
第二上部圖案UP2可由與第二下部圖案LP2不同的材料形成或包含與第二下部圖案LP2不同的材料。第二上部圖案UP2可由絕緣材料形成或包含絕緣材料。舉例而言，第二上部圖案UP2可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。在一些實施例中，虛設圖案DP的頂部表面（亦即，第二上部圖案UP2的頂部表面）可實質上與裝置隔離圖案ST的頂部表面共平面。
由於第二上部圖案UP2包含絕緣材料，因此所述第二上部圖案UP2可提供類似於裝置隔離圖案ST的功能。舉例而言，虛設圖案DP可將NMOSFET區NR與第一PMOSFET區PR1電分離且可將第一PMOSFET區PR1與第四PMOSFET區PR4電分離。
在第一方向D1上延伸的第二溝渠TR2可形成於NMOSFET區NR與第二PMOSFET區PR2之間、第一PMOSFET區PR1與第二PMOSFET區PR2之間以及第四PMOSFET區PR4與第二PMOSFET區PR2之間的區上。再者，在第一方向D1上延伸的第二溝渠TR2可形成於NMOSFET區NR與第三PMOSFET區PR3之間、第一PMOSFET區PR1與第三PMOSFET區PR3之間以及第四PMOSFET區PR4與第三PMOSFET區PR3之間的區上。
在一些實施例中，第二溝渠TR2可在第一方向D1上延伸以穿過或穿透第一主動圖案AP1及第二主動圖案AP2的上部部分以及虛設圖案DP的上部部分。因此，第一主動圖案AP1及第二主動圖案AP2以及虛設圖案DP的上部部分可在第二方向D2上水平地與彼此間隔開。作為一實例，返回參考圖2A，NMOSFET區NR上的第一主動圖案AP1的上部部分可藉由第二溝渠TR2在第二方向D2上與第三PMOSFET區PR3上的第二主動圖案AP2的上部部分間隔開。
相對於基板100，第二溝渠TR2的深度可比第一溝渠TR1的深度更淺。相對於基板100，第二溝渠TR2的底部可以比第一上部圖案UP1的底部更低的水平位置定位。
可設置裝置隔離圖案ST以分別填充第二溝渠TR2。換言之，當在平面圖中檢視時，填充第二溝渠TR2的裝置隔離圖案ST可為在第二方向D2上延伸的線形或條形結構。填充第二溝渠TR2的裝置隔離圖案ST的頂部表面可以實質上與填充第一溝渠TR1的裝置隔離圖案ST的頂部表面相同的水平位置定位。填充第二溝渠TR2的裝置隔離圖案ST可包含與填充第一溝渠TR1的裝置隔離圖案ST不同或相同的材料。
第一主動圖案AP1中的各者可包含：形成於其上部部分（例如，第一上部圖案UP1）上或中的第一源極/汲極區SD1；及形成於第一源極/汲極區SD1之間的第一通道區CH1。第一通道區CH1可設置於裝置隔離圖案ST之間且可具有在第三方向D3上突起的鰭形結構。第一源極/汲極區SD1可為磊晶圖案，其可自第一主動圖案AP1磊晶地生長。舉例而言，第一源極/汲極區SD1可為磊晶圖案，其可定位於裝置隔離圖案ST之間且可在第三方向D3上突起。
第二主動圖案AP2中的各者可包含：形成於其上部部分上或中的第二源極/汲極區SD2；及形成於第二源極/汲極區SD2之間的第二通道區CH2。第二通道區CH2可設置於裝置隔離圖案ST之間且可具有在第三方向D3上突起的鰭形結構。第二源極/汲極區SD2可為磊晶圖案，其可自第二主動圖案AP2磊晶地生長。舉例而言，第二源極/汲極區SD2可為磊晶圖案，其可定位於裝置隔離圖案ST之間且可在第三方向D3上突起。
可將閘極結構130設置於基板100上以橫越第一主動圖案AP1及第二主動圖案AP2。當在平面圖中檢視時，閘極結構130可與第一通道區CH1及第二通道區CH2交疊。換言之，閘極結構130可具有橫越裝置隔離圖案ST之間的第一通道區CH1及第二通道區CH2且在第一方向D1上延伸的線形結構。
閘極結構130中的各者可包含：閘極介電圖案GI、閘極電極GE、閘極間隙壁GS以及頂蓋圖案GP。閘極電極GE可覆蓋第一通道區CH1及第二通道區CH2的頂部及側表面。閘極介電圖案GI可插在第一通道區CH1及第二通道區CH2與閘極電極GE之間。閘極間隙壁GS可設置於閘極電極GE的兩側壁上。在本文中，閘極介電圖案GI可在閘極間隙壁GS與閘極電極GE兩者之間延伸。頂蓋圖案GP可覆蓋閘極電極GE的頂部表面。
閘極電極GE可由以下各者中的至少一者形成或包含以下各者中的至少一者：摻雜半導體、導電金屬氮化物（例如，氮化鈦或氮化鉭）或金屬（例如，鋁或鎢）。閘極介電圖案GI可由以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽層、氮氧化矽層以及具有比氧化矽層的介電常數更高的介電常數的高k介電層（例如，氧化鉿、矽酸鉿、氧化鋯或矽酸鋯）。頂蓋圖案GP及閘極間隙壁GS中的各者可由以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽層、氮化矽層或氮氧化矽層。
虛設閘極結構135可分別置於填充第二溝渠TR2的裝置隔離圖案ST上。虛設閘極結構135中的各者可為在第一方向D1上或沿填充第二溝渠TR2的裝置隔離圖案ST延伸的線形結構。
類似於上文所描述的閘極結構130，虛設閘極結構135中的各者可包含：閘極介電圖案GI、閘極電極GE、閘極間隙壁GS以及頂蓋圖案GP。然而，不同於閘極結構130，虛設閘極結構135並不設置於第一通道區CH1及第二通道區CH2上；因此，閘極結構130可不作為設置於NMOSFET區NR及第一至第四PMOSFET區PR1至PR4上的電晶體的閘極電極。
可鄰近於閘極結構130中的各者的兩側表面設置第一源極/汲極區SD1及第二源極/汲極區SD2。在一些實施例中，第一源極/汲極區SD1可具有比第一通道區CH1的頂部表面更高的頂部表面，且第二源極/汲極區SD2可具有相對於基板100比第二通道區CH2的頂部表面更高的頂部表面。第一源極/汲極區SD1可具有n型導電性且第二源極/汲極區SD2可具有p型導電性。
第一源極/汲極區SD1可為磊晶圖案且可包含將拉伸應變施加至第一通道區CH1的材料。第二源極/汲極區SD2亦可為磊晶圖案且可包含施加壓縮應變至第二通道區CH2的材料。由於第一源極/汲極區SD1及第二源極/汲極區SD2分別將拉伸應變及壓縮應變施加至第一通道區CH1及第二通道區CH2，因此，當操作場效電晶體時，第一通道區CH1及第二通道區CH2中所產生的載子可具有增大的遷移率。
當第一上部圖案UP1（例如，第一通道區CH1）含有砷化鎵銦（InGaAs）時，第一源極/汲極區SD1的InGaAs濃度可與第一通道區CH1的InGaAs濃度不同。因此，第一源極/汲極區SD1可將拉伸或壓縮應變施加至第一通道區CH1。
當第二主動圖案AP2的上部部分（例如，第二通道區CH2）含有矽鍺（SiGe）時，第二源極/汲極區SD2的SiGe濃度可與第二通道區CH2的SiGe濃度不同。因此，第二源極/汲極區SD2可將壓縮或拉伸應變施加至第二通道區CH2。
在一些實施例中，當在橫截面圖中檢視時，例如參看圖2C，第一源極/汲極區SD1可具有與第二源極/汲極區SD2不同的形狀。如上文所描述，此是由於使用不同材料來磊晶生長第一及第二源極/汲極區SD1及SD2。
可將第一夾層絕緣層140設置於基板100上。可設置第一夾層絕緣層140以覆蓋閘極結構130的側壁、虛設閘極結構135的側壁以及第一源極/汲極區SD1及第二源極/汲極區SD2。第一夾層絕緣層140可具有實質上與閘極結構130及虛設閘極結構135的頂部表面共面的頂部表面。可在第一夾層絕緣層140上形成第二夾層絕緣層150以覆蓋閘極結構130。作為一實例，第一夾層絕緣層140及第二夾層絕緣層150中的各者可包含氧化矽層或氮氧化矽層。
可在閘極結構130中的各者的兩側處設置源極/汲極接點CA。可設置源極/汲極接點CA以穿透第二夾層絕緣層150及第一夾層絕緣層140且可將源極/汲極接點CA電性連接至第一源極/汲極區SD1及第二源極/汲極區SD2。當在平面圖中檢視時，可將源極/汲極接點CA連接至第一主動圖案AP1中的至少一者（例如，第一源極/汲極區SD1）。當在平面圖中檢視時，可將源極/汲極接點CA連接至第二主動圖案AP2中的至少一者（例如，第二源極/汲極區SD2）。
源極/汲極接點CA中的各者可包含第一導電圖案160及第一導電圖案160上的第二導電圖案165。第一導電圖案160可為導電阻擋層（barrier conductive layer）。作為一實例，第一導電圖案160可包含以下各者中的至少一者：氮化鈦層、氮化鎢層或氮化鉭層。第二導電圖案165可為金屬層。作為一實例，第二導電圖案165可由以下各者中的至少一者形成或包含以下各者中的至少一者：鎢、鈦或鉭。儘管未繪示，但金屬矽化物層可插在源極/汲極接點CA中的各者與第一源極/汲極區SD1及第二源極/汲極區SD2之間。作為一實例，金屬矽化物層可由以下各者中的至少一者形成或包含以下各者中的至少一者：矽化鈦、矽化鉭或矽化鎢。
儘管未繪示，連接至源極/汲極接點CA中的至少一者的互連線中的各者可設置於第二夾層絕緣層150上。互連線可由導電材料形成或包含導電材料。
根據本發明概念的一些實施例，在半導體裝置中，n型電晶體的通道區（亦即，第一通道區CH1）及p型電晶體的通道區（亦即，第二通道區CH2）可包含彼此不同的半導體材料。在一些實施例中，可使用半導體裝置以獲得雙通道CMOS。另外，由於將虛設圖案DP設置於n型與p型電晶體之間以作為裝置隔離圖案，因此有可能簡化製造半導體裝置的製程。將在下文中描述使用虛設圖案DP的製程簡化。
圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A為說明製造根據本發明概念的一些實施例的半導體裝置的方法的平面圖。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B以及圖11B分別為沿圖3A至圖11A的線A-A'獲取的橫截面圖，圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C以及圖11C分別為沿圖3A至圖11A的線B-B'獲取的橫截面圖。圖9D、圖10D以及圖11D分別為沿圖9A、圖10A以及圖11A的線C-C'獲取的橫截面圖。
參考圖3A至圖3C，第一半導體層103可形成於基板100上。可將基板100的頂部表面用作晶種層，藉由選擇性磊晶生長製程形成第一半導體層103。作為一實例，基板100可為矽基板，且第一半導體層103可為藉由選擇性磊晶生長製程所形成的矽鍺（SiGe）或鍺（Ge）圖案。第一半導體層103可為應變鬆弛緩衝（SRB）層。作為另一實例，在形成第一半導體層103之前，更可在第一半導體層103與基板100之間形成SRB層。在本文中，SRB層的鍺（Ge）濃度可比第一半導體層103的上部部分的鍺濃度更低。
基板100可包含NMOSFET區NR及PMOSFET區PR1至PR4。PMOSFET區PR1至PR4可包含第一至第四PMOSFET區PR1、PR2、PR3以及PR4。NMOSFET區NR及第一至第四PMOSFET區PR1至PR4可經配置以具有實質上與先前參考圖1及圖2A至圖2C所描述的實施例的特徵及元件相同的特徵及元件。
第一凹槽區RS1及第二凹槽區RS2可形成於第一半導體層103的上部部分中。當在平面圖中檢視時，第一凹槽區RS1可與NMOSFET區NR交疊。當在平面圖中檢視時，第二凹槽區RS2可插在第一PMOSFET區PR1與第四PMOSFET區PR4之間。然而，第一凹槽區RS1及第二凹槽區RS2可不與第一至第四PMOSFET區PR1至PR4交疊。
當在第一方向D1上量測時，第一凹槽區RS1的第一寬度W1可大於第二凹槽區RS2的第二寬度W2。相反地，當在第二方向D2上量測時，第一凹槽區RS1的寬度實質上可與第二凹槽區RS2的寬度相同。此外，可形成具有實質上相同深度的第一凹槽區RS1及第二凹槽區RS2。
形成第一凹槽區RS1及第二凹槽區RS2可包含：在第一半導體層103上形成第一罩幕圖案MA1且使用第一罩幕圖案MA1作為蝕刻罩幕來圖案化第一半導體層103的上部部分。換言之，第一罩幕圖案MA1可界定第一凹槽區RS1及第二凹槽區RS2的位置及形狀。
參考圖4A至圖4C，間隙壁層SPL可共形地形成於具有第一及第二凹槽區RS1及RS2的所得結構上。可形成具有厚度T1之間隙壁層SPL，從而允許間隙壁層SPL完全填充第二凹槽區RS2。舉例而言，間隙壁層SPL的厚度T1至少可為第二寬度W2的一半。在某些實施例中，間隙壁層SPL可不填充第一凹槽區RS1的整個區。舉例而言，間隙壁層SPL可由氧化矽層或氮氧化矽層形成。
參考圖5A至圖5C，可非等向性地蝕刻間隙壁層SPL以在第一凹槽區RS1中形成第一間隙壁SP1且在第二凹槽區RS2中形成第二間隙壁SP2。當在平面圖中觀察時，第一間隙壁SP1可不與NMOSFET區NR交疊。可藉由第一凹槽區RS1中的第一間隙壁SP1部分暴露第一半導體層103的頂部表面。然而，由於第二凹槽區RS2完全填充有第二間隙壁SP2，因此可不經由第二凹槽區RS2暴露第一半導體層103。
可執行將第一半導體層103的所暴露頂部表面用作晶種層的選擇性磊晶生長製程以在第一半導體層103上形成第二半導體層105，且在一些實施例中，可形成第二半導體層105以填充第一凹槽區RS1。可形成第一間隙壁SP1以封閉第二半導體層105。當在平面圖中檢視時，第二半導體層105可與NMOSFET區NR交疊。
第二半導體層105可由至少一種III-V半導體材料形成或包含至少一種III-V半導體材料。作為一實例，所述III-V半導體材料可包含以下各者中的至少一者：砷化銦（InAs）、砷化鎵（GaAs）、砷化鋁（AlAs）、砷化鎵銦（InGaAs）、砷化鋁銦（InAlAs）、銻砷化鋁銦（InAlAsSb）、磷化銦（InP）、磷砷化鋁銦（InAlAsP）、磷砷化鎵銦（InGaAsP）、銻砷化鎵（GaAsSb）、銻化鋁銦（InAlSb）、銻化銦（InSb）、銻化鎵（GaSb）、銻化鋁（AlSb）、銻化鎵銦（InGaSb）、銻砷化鋁（AlAsSb）、砷化鋁（AlAs）、磷化鎵銦（InGaP）、磷砷化鎵（GaAsP）或砷化鎵鋁（AlGaAs）。
其後，可執行平坦化製程以暴露第一至第四PMOSFET區PR1至PR4上的第一半導體層103的頂部表面。在某些實施例中，可在平坦化製程期間移除第一罩幕圖案MA1。在一些實施例中，平坦化製程可包含回蝕製程及/或化學機械研磨（chemical mechanical polishing，CMP）製程。
參考圖6A至圖6C，可圖案化第一半導體層103及第二半導體層105以及第一間隙壁SP1及第二間隙壁SP2以形成第一至第三初始主動圖案pAP1、pAP2以及pAP3。第一至第三初始主動圖案pAP1、pAP2以及pAP3可具有在第二方向D2上延伸的線形結構或條形結構。舉例而言，可藉由能夠均勻地蝕刻全部第一半導體層103及第二半導體層105以及第一間隙壁SP1及第二間隙壁 SP2的非等向性蝕刻製程來形成第一至第三初始主動圖案pAP1、pAP2以及pAP3。
可形成第一初始主動圖案pAP1以橫越NMOSFET區NR。可形成第二初始主動圖案pAP2以橫越第一及第四PMOSFET區PR1及PR4。可形成第三初始主動圖案pAP3中的至少一者以橫越位於NMOSFET區NR與第一PMOSFET區PR1之間的基板100的一部分。可形成第三初始主動圖案pAP3以越過位於第一PMOSFET區PR1與第四PMOSFET區PR4之間的基板100的另一部分。
第一初始主動圖案pAP1可包含設置在其上部部分處的半導體圖案SMP。當在平面圖中觀察時，半導體圖案SMP可與NMOSFET區NR重疊。另外，第一初始主動圖案pAP1可包含設置在其上部部分處的第一絕緣圖案IP1。當在平面圖中檢視時，第一絕緣圖案IP1可插在NMOSFET區NR與第二PMOSFET區PR2之間及NMOSFET區NR與第三PMOSFET區PR3之間。第三初始主動圖案pAP3可包含分別設置在其上部部分處的第二絕緣圖案IP2。
形成第一至第三初始主動圖案pAP1、pAP2以及pAP3可包含：在基板100上形成第二罩幕圖案MA2，接著使用第二罩幕圖案MA2作為蝕刻罩幕來非等向性地蝕刻第一半導體層103、第二半導體層105、第一間隙壁SP1以及第二間隙壁SP2。因此，可形成第一溝渠TR1以界定第一至第三初始主動圖案pAP1、pAP2以及pAP3。第二罩幕圖案MA2中的各者可包含在基板100上依序堆疊的緩衝圖案M1及硬式罩幕圖案M2。作為一實例，緩衝圖案M1可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層，且硬式罩幕圖案M2可由氮化矽層形成或包含氮化矽層。
詳言之，可圖案化第一半導體層103以在第一溝渠TR1下方形成下部半導體層107。第一至第三初始主動圖案pAP1、pAP2以及pAP3可定位於下部半導體層107上。可圖案化第一半導體層103以形成第一初始主動圖案pAP1及第三初始主動圖案pAP3的下部部分。可圖案化第一半導體層103以形成第二初始主動圖案pAP2。可圖案化第二半導體層105以形成半導體圖案SMP。可圖案化第一間隙壁SP1及第二間隙壁SP2以形成第一絕緣圖案IP1及第二絕緣圖案IP2。
參考圖7A至圖7C，可在具有第一至第三初始主動圖案pAP1、pAP2以及pAP3的所得結構上形成絕緣填隙層110。可形成絕緣填隙層110以完全覆蓋第一至第三初始主動圖案pAP1、pAP2以及pAP3。可在絕緣填隙層110上形成第三罩幕圖案MA3。使用第三罩幕圖案MA3作為蝕刻罩幕，可圖案化第一至第三初始主動圖案pAP1、pAP2以及pAP3的上部部分以形成第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP。作為一實例，絕緣填隙層110可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。
第一主動圖案AP1中的各者可包含第一下部圖案LP1在第一下部圖案LP1上的第一上部圖案UP1。舉例而言，可圖案化第一初始主動圖案pAP1的半導體圖案SMP以形成第一上部圖案UP1。第二主動圖案AP2中的各者可包含由同一半導體材料（例如，含有鍺（Ge））形成的下部部分及上部部分。虛設圖案DP中的各者可包含第二下部圖案LP2及在第二下部圖案LP2上的第二上部圖案UP2。詳言之，可圖案化第三初始主動圖案pAP3的第二絕緣圖案IP2以形成第二上部圖案UP2。除此等區別的外，第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP可經配置以具有實質上與先前參考圖1以及圖2A至圖2C所描述的實施例的特徵及元件相同的特徵及元件。
形成第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP可包含：形成第二溝渠TR2，形成所述第二溝渠TR2以橫越第一至第三初始主動圖案pAP1、pAP2以及pAP3。可形成第二溝渠TR2中的至少一者以在NMOSFET區NR與第二PMOSFET區PR2之間、第一PMOSFET區PR1與第二PMOSFET區PR2之間以及第四PMOSFET區PR4與第二PMOSFET區PR2之間的區上在第一方向D1上延伸。可形成第二溝渠TR2中的另一者以在NMOSFET區NR與第三PMOSFET區PR3之間、第一PMOSFET區PR1與第三PMOSFET區PR3之間以及第四PMOSFET區PR4與第三PMOSFET區PR3之間的區上在第一方向D1上延伸。可形成第二溝渠TR2，第二溝渠TR2的底部表面相對於基板100比半導體圖案SMP以及第一絕緣圖案IP1及第二絕緣圖案IP2的底部表面更低。在某些實施例中，當形成第二溝渠TR2時可完全移除第一絕緣圖案IP1。
參考圖8A至圖8C，可形成額外絕緣填隙層以填充第二溝渠TR2。舉例而言，額外絕緣填隙層可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。其後，可執行平坦化製程以暴露第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP的頂部表面。在平坦化製程期間，可移除第二罩幕圖案MA2及第三罩幕圖案MA3。隨後，可使絕緣填隙層110及額外絕緣填隙層凹陷以形成填充第一溝渠TR1及第二溝渠TR2的裝置隔離圖案ST。可使用濕式蝕刻製程來執行絕緣填隙層110及額外絕緣填隙層的凹陷。可使用相對於第一主動圖案AP1及第二主動圖案AP2具有蝕刻選擇性的蝕刻方案對絕緣填隙層110及額外絕緣填隙層執行濕式蝕刻製程。
由於絕緣填隙層110及額外絕緣填隙層具有凹陷，因此可形成具有鰭形結構的第一主動圖案AP1的上部部分（例如，第一上部圖案UP1）及第二主動圖案AP2的上部部分，所述鰭形結構定位於裝置隔離圖案ST之間且具有朝上突起的形狀。亦可在使絕緣填隙層110及額外絕緣填隙層凹陷的期間凹陷第二上部圖案UP2。因此，虛設圖案DP可具有實質上與裝置隔離圖案ST的頂部表面共面的頂部表面。
參考圖9A至圖9D，可在第一主動圖案AP1及第二主動圖案AP2、虛設圖案DP以及裝置隔離圖案ST上形成依序堆疊的犧牲閘極圖案120及閘極罩幕圖案125。犧牲閘極圖案120可為橫越第一主動圖案AP1及第二主動圖案AP2且在第一方向D1上延伸的線形結構或條形結構。可在填充第二溝渠TR2的裝置隔離圖案ST上形成一些犧牲閘極圖案120。
詳言之，形成犧牲閘極圖案120及閘極罩幕圖案125可包含：在基板100上依序形成犧牲閘極層及閘極罩幕層，且圖案化所述犧牲閘極層及閘極罩幕層。犧牲閘極層可由多晶矽層形成或包含多晶矽層。閘極遮罩層可由氮化矽層或氮氧化矽層形成或可包含氮化矽層或氮氧化矽層。
可在犧牲閘極圖案120中的各者的兩側壁上形成閘極間隙壁GS。閘極間隙壁GS的形成可包含：在具備犧牲閘極圖案120的所得結構上共形地形成閘極間隙壁層且非等向性地蝕刻所述閘極間隙壁層。閘極間隙壁層可由以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽層、氮化矽層或氮氧化矽層。
參考圖10A至圖10D，可在犧牲閘極圖案120中的各者的兩側處形成第一源極/汲極區SD1及第二源極/汲極區SD2。第一源極/汲極區SD1可形成於第一主動圖案AP1的上部部分（例如，第一上部圖案UP1）中，且第二源極/汲極區SD2可形成於第二主動圖案AP2的上部部分中。
詳言之，第一源極/汲極區SD1的形成可包含：使用閘極罩幕圖案125及閘極間隙壁GS作為蝕刻罩幕蝕刻第一主動圖案AP1的上部部分，且執行使用第一主動圖案AP1的經蝕刻上部部分作為晶種層的選擇性磊晶生長製程。第二源極/汲極區SD2的形成可包含：使用閘極罩幕圖案125及閘極間隙壁GS作為蝕刻罩幕蝕刻第二主動圖案AP2的上部部分，且執行使用第二主動圖案AP2的經蝕刻上部部分作為晶種層的選擇性磊晶生長製程。在一些實施例中，所述選擇性磊晶生長製程可包含化學氣相沉積（chemical vapor deposition；CVD）製程或分子束磊晶（molecular beam epitaxial；MBE）製程。
可形成第一源極/汲極區SD1以將拉伸應變施加至插在其間的第一上部圖案UP1的第一通道區CH1。作為一實例，當第一上部圖案UP1 （或所述第一通道區CH1）由砷化鎵銦（InGaAs）形成或包含砷化鎵銦（InGaAs）時，第一源極/汲極區SD1可由與第一通道區CH1的組成不同的砷化鎵銦（InGaAs）層形成。在此情況下，第一源極/汲極區SD1可將拉伸應變施加至第一通道區CH1。在磊晶生長製程期間或在磊晶生長製程之後，第一源極/汲極區SD1可摻雜有n型雜質。
相反地，可形成第二源極/汲極區SD2以將壓縮應變施加至插在其間的第二主動圖案AP2的第二通道區CH2。作為一實例，當第二主動圖案AP2的上部部分（例如，第二通道區CH2）由矽鍺（SiGe）形成或包含矽鍺（SiGe）時，第二源極/汲極區SD2可由與第二通道區CH2的組成不同的矽鍺（SiGe）層形成。在此情況下，第二源極/汲極區SD2可將壓縮應變施加至第二通道區CH2。在磊晶生長製程期間或在磊晶生長製程之後，第二源極/汲極區SD2可摻雜有p型雜質。
在一些實施例中，第一及第二源極/汲極區SD1及SD2可為由不同材料組成的磊晶圖案，且由此，就其形狀及尺寸而言，第一源極/汲極區SD1及第二源極/汲極區SD2可彼此不同。另外，與第一源極/汲極區SD1相比較，第二源極/汲極區SD2可更均勻地生長。舉例而言，當在沿第一方向D1獲取的橫截面圖中觀察時，第二源極/汲極區SD2中的各者可具有楔形頂部。相反地，第一源極/汲極區SD1中的各者可具有如圖10D中所繪示的平坦頂部。
參考圖11A至圖11D，可在具有第一源極/汲極區SD1及第二源極/汲極區SD2的所得結構上形成第一夾層絕緣層140。舉例而言，第一夾層絕緣層140可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。隨後，可對第一夾層絕緣層140執行平坦化製程以暴露犧牲閘極圖案120的頂部表面。平坦化製程可包含回蝕及/或CMP製程。在一些實施例中，在形成第一夾層絕緣層140期間，可移除犧牲閘極圖案120上的閘極罩幕圖案125。
可對應地用閘極電極GE替換犧牲閘極圖案120。舉例而言，形成閘極電極GE可包含：移除所暴露的犧牲閘極圖案120以在閘極間隙壁GS之間形成間隙區，形成閘極介電層及閘極導電層以依序填充間隙區，以及平坦化閘極介電層及閘極導電層以在間隙區中之各者中形成閘極介電圖案GI及閘極電極GE。作為一實例，閘極介電層可由以下各者中的至少一者形成或包含以下各者中的至少一者：例如，氧化矽層、氮氧化矽層或具有比氧化矽的介電常數更高的介電常數的高k介電層。閘極導電層可由以下各者中的至少一者形成或包含以下各者中的至少一者：摻雜半導體材料、導電金屬氮化物或金屬。
其後，可使間隙區中的閘極介電圖案GI及閘極電極GE部分凹陷，接著可分別在閘極電極GE上形成頂蓋圖案GP。在某些實施例中，頂蓋圖案GP可由以下各者中的至少一者形成或包含以下各者中的至少一者：氧化矽層、氮化矽層或氮氧化矽層。
閘極介電圖案GI、閘極電極GE、閘極間隙壁GS以及頂蓋圖案GP可構成閘極結構130。形成於填充第二溝渠TR2的裝置隔離圖案ST上的閘極介電圖案GI、閘極電極GE、閘極間隙壁GS以及頂蓋圖案GP可構成虛設閘極結構135。
返回參考圖1及圖2A至圖2C，可在第一夾層絕緣層140上形成第二夾層絕緣層150。舉例而言，第二夾層絕緣層150可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。
隨後，可在閘極結構130中的各者的兩側處形成源極/汲極接點CA。舉例而言，可形成接觸窗孔以穿透第二夾層絕緣層150及第一夾層絕緣層140，且暴露第一源極/汲極區SD1及第二源極/汲極區SD2。當形成接觸窗孔時，可部分蝕刻第一源極/汲極區SD1及第二源極/汲極區SD2的上部部分。其後，可形成第一導電圖案160及第二導電圖案165以依序填充接觸窗孔中的各者。第一導電圖案160可為導電阻擋層，所述導電阻擋層可由氮化鈦、氮化鎢或氮化鉭中的至少一者形成。第二導電圖案165可為金屬層，所述金屬層可由鎢、鈦或鉭中的至少一者形成。
儘管未繪示，在後續製程中，可在第二夾層絕緣層150上形成對應地耦接至源極/汲極接點CA的互連線。互連線可由導電材料形成或包含導電材料。
在製造根據本發明概念的一些實施例的半導體裝置的方法中，可使用單一罩幕圖案形成凹槽區且可分別在凹槽區中形成間隙壁。此可使得在用於形成主動圖案的後續製程期間有可能形成用於將NMOSFET區與PMOSFET區自彼此分隔的虛設圖案DP。因此，有可能省略深溝渠隔離製程，所述製程經執行以在形成主動圖案之後使用額外罩幕將NMOSFET區與PMOSFET區自彼此分隔。亦即，根據本發明概念的一些實施例，有可能經由經簡化的、有成本效益的製程製造雙通道CMOS裝置。
圖12為說明根據本發明概念的一些實施例的半導體裝置的平面圖。圖13A為沿圖12的線A-A'獲取的橫截面圖，圖13B為沿圖12的線B-B'獲取的橫截面圖，且圖13C為沿圖12的線C-C'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖1及圖2A至圖2C所描述的元件而不重複其反覆描述。
參考圖12、圖13A、圖13B以及圖13C，蝕刻終止層115可插在第一主動圖案AP1與裝置隔離圖案ST之間、第二主動圖案AP2與裝置隔離圖案ST之間以及虛設圖案DP與裝置隔離圖案ST之間。換言之，第一溝渠TR1中的各者可填充有蝕刻終止層115及裝置隔離圖案ST。舉例而言，蝕刻終止層115可由氮化矽層形成或包含氮化矽層。
虛設圖案DP中的各者可包含第二下部圖案LP2及在第二下部圖案LP2上的第二上部圖案UP2。第二上部圖案UP2可設置於裝置隔離圖案ST之間且可具有在第三方向D3上突起的鰭形結構。舉例而言，第二上部圖案UP2可具有比裝置隔離圖案ST的頂部表面更高的頂部表面。如圖13B中所繪示，第二上部圖案UP2可具有實質上與第一及第二通道區CH1及CH2的頂部表面共面的頂部表面。
閘極結構130不僅可橫越第一通道區CH1及第二通道區CH2，而且亦可橫越第二上部圖案UP2，且可在第一方向D1上延伸。其下的閘極電極GE及閘極介電圖案GI可覆蓋第一上部圖案UP1的頂部及側表面。
在本實施例中，虛設圖案DP可具有相似於第一主動圖案AP1及第二主動圖案AP2的形狀，但由於第二上部圖案UP2由絕緣材料組成，因此虛設圖案DP可提供類似於裝置隔離圖案ST的功能。
圖14A、圖14B、圖15A以及圖15B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。詳言之，圖14A及圖15A分別為沿圖6A及圖8A的線A-A'獲取的橫截面圖，且圖14B及15B對應地為沿圖6A及圖8A的線B-B'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖3A至圖11D所描述的元件而不重複其反覆描述。
參考圖6A、圖14A以及圖14B，可形成蝕刻終止層115以共形地覆蓋圖6A、圖6B以及圖6C的所得結構。可形成蝕刻終止層115以部分填充第一溝渠TR1。蝕刻終止層115可覆蓋第二罩幕圖案MA2。舉例而言，蝕刻終止層115可由氮化矽層形成或包含氮化矽層。
參考圖8A、圖15A以及圖15B，可圖案化第一至第三初始主動圖案pAP1、pAP2以及pAP3的上部部分以形成第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP。可平坦化絕緣填隙層110及填充第二溝渠TR2的額外絕緣填隙層以暴露蝕刻終止層115的頂部表面。隨後，可使絕緣填隙層110及額外絕緣填隙層凹陷以形成填充第一溝渠TR1及第二溝渠TR2的裝置隔離圖案ST。
在使絕緣填隙層110及額外絕緣填隙層凹陷的製程中，可藉由蝕刻終止層115保護第二上部圖案UP2。因此，不同於參考圖8A至圖8C所描述的前述實施例中的第二上部圖案UP2，第二上部圖案UP2在凹陷製程之後仍可保持完整。其後，可選擇性地移除暴露在裝置隔離圖案ST上的蝕刻終止層115。在某些實施例中，亦可移除第二罩幕圖案MA2。
可使用類似於參考圖9A至圖11D所描述的前述實施例中的方法的方法執行後續製程，且由此，最後所製造的半導體裝置可具有實質上與參考圖12及圖13A至圖13C所描述的特徵及元件相同的特徵及元件。
圖16A至圖16C為說明根據本發明概念的一些實施例的半導體裝置的橫截面圖。詳言之，圖16A為沿圖1的線A-A'獲取的橫截面圖，圖16B為沿圖1的線B-B'獲取的橫截面圖，圖16C為沿圖1的線C-C'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖1及圖2A至圖2C所描述的元件而不重複其反覆描述。
參考圖1、圖16A、圖16B以及圖16C，第一主動圖案AP1中的各者可包含第一下部圖案LP1及第一下部圖案LP1上的第一上部圖案UP1。虛設圖案DP中的各者可包含第二下部圖案LP2及在第二下部圖案LP2上的第二上部圖案UP2。在本文中，可以與第二上部圖案UP2的底部表面UP2b不同的水平位置定位第一上部圖案UP1的底部表面UP1b。舉例而言，第一上部圖案UP1的底部表面UP1b可比第二上部圖案UP2的底部表面UP2b更高。
在一些實施例中，當與參考圖1及圖2A至圖2C所描述的第二上部圖案UP2相比較時，第二上部圖案UP2的底部表面UP2b可接近基板100。舉例而言，第二下部圖案LP2可距閘極電極GE以及第一源極/汲極區SD1及第二源極/汲極區SD2相對較大的距離。因此，有可能防止或減少在第二下部圖案LP2與閘極電極GE之間或第二下部圖案LP2與第一源極/汲極區SD1及第二源極/汲極區SD2之間形成短路的可能性。
在某些實施例中，儘管未繪示，當與參考圖1及圖2A至圖2C所描述的第一上部圖案UP1相比較時，第一上部圖案UP1的底部表面UP1b可距離基板100更遠。舉例而言，第一下部圖案LP1可相對鄰近於閘極電極GE以及第一源極/汲極區SD1及第二源極/汲極區SD2。第二下部及上部圖案LP2及UP2可具有與參考圖1及圖2A至圖2C所描述的第二下部及上部圖案LP2及UP2的特徵相同的特徵。就根據本實施例的半導體裝置而論，藉由減小第一上部圖案UP1的尺寸，有可能減小基板100與第一上部圖案UP1之間的晶格常數差值。
圖17A、圖17B、圖18A以及圖18B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。詳言之，圖17A及圖18A分別為沿圖3A及圖5A的線A-A'獲取的橫截面圖，且圖17B及18B分別為沿圖3A及圖5A的線B-B'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖3A至圖11D所描述的元件而不重複其反覆描述。
參考圖3A、圖17A以及圖17B，可在第一半導體層103的上部部分中形成第一凹槽區RS1及第二凹槽區RS2。在一些實施例中，與參考圖3A至圖3C所描述的第一凹槽區RS1及第二凹槽區RS2相比較，可形成具有較大深度的第一凹槽區RS1及第二凹槽區RS2。在某些實施例中，可形成具有與參考圖3A至圖3C所描述的第一凹槽區RS1及第二凹槽區RS2的深度相同的深度的第一凹槽區RS1及第二凹槽區RS2，但本發明概念可不限於此。
參考圖5A、圖18A以及圖18B，可分別在第一凹槽區RS1及第二凹槽區RS2中形成第一間隙壁SP1及第二間隙壁SP2。可執行使用第一半導體層103的所暴露頂部表面作為晶種層的選擇性磊晶生長製程以在第一半導體層103上形成緩衝層104，且在一些實施例中，可形成緩衝層104以部分填充第一凹槽區RS1。緩衝層104可由與第一半導體層103相同的材料形成或包含與第一半導體層103相同的材料。舉例而言，可將緩衝層104連接至第一半導體層103以形成單一單塊體。在某些實施例中，緩衝層104可由與第一半導體層103相同的材料形成或包含與第一半導體層103相同的材料，但就鍺（Ge）濃度而言，緩衝層104與第一半導體層103可彼此不同。
可執行使用緩衝層104的頂部表面作為晶種層的選擇性磊晶生長製程以在緩衝層104上形成第二半導體層105。在一些實施例中，可形成第二半導體層105以完全填充第一凹槽區RS1。
在一些實施例中，第二半導體層105在第三方向D3上的高度實質上可與參考圖5A至圖5C所描述的第二半導體層105相同。相反地，第一間隙壁SP1及第二間隙壁SP2在第三方向D3上的高度可比參考圖5A至圖5C所描述的第一間隙壁SP1及第二間隙壁SP2的高度更高。
在某些實施例中，由於緩衝層104的存在，因此第二半導體層105在第三方向D3上的高度可比參考圖5A至圖5C所描述的第二半導體層105的高度更低。相反地，第一間隙壁SP1及第二間隙壁SP2在第三方向D3上的高度實質上可與參考圖5A至圖5C所描述的第一及第二間隙壁SP1及SP2的高度相同。
可使用類似於參考圖6A至圖11D所描述的前述實施例中的方法的方法執行後續製程，且由此，最後所製造的半導體裝置可具有實質上與參考圖1及圖16A至圖16C所描述的特徵及元件相同的特徵及元件。
圖19A至圖19C為說明根據本發明概念的一些實施例的半導體裝置的橫截面圖。詳言之，圖19A為沿圖1的線A-A'獲取的橫截面圖，圖19B為沿圖1的線B-B'獲取的橫截面圖，且圖19C為沿圖1的線C-C'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖1及圖2A至圖2C所描述的元件而不重複其反覆描述。
參考圖1、圖19A、圖19B以及圖19C，可形成填充第一溝渠TR1a、TR1b以及TR1c的裝置隔離圖案ST以界定第一主動圖案AP1、第二主動圖案AP2以及虛設圖案DP。不同於參考圖1及圖2A至圖2C所描述的第一溝渠TR1，根據本實施例的第一溝渠TR1a、TR1b以及TR1c可具有彼此不同的深度。作為一實例，第二主動圖案AP2之間的第一溝渠TR1b的深度可比虛設圖案DP之間的第一溝渠TR1c的深度更大。第一主動圖案AP1之間的第一溝渠TR1a的深度可比第二主動圖案AP2之間的第一溝渠TR1b的深度更大。
換言之，填充第一溝渠TR1a、TR1b以及TR1c的裝置隔離圖案ST在第三方向D3上的高度可視其位置變化。舉例而言，第二主動圖案AP2之間的裝置隔離圖案ST的高度可比虛設圖案DP之間的裝置隔離圖案ST的高度更高。第一主動圖案AP1之間的裝置隔離圖案ST的高度可比第二主動圖案AP2之間的裝置隔離圖案ST的高度更高。
第一溝渠TR1a、TR1b以及TR1c之間的深度關係可基於用於形成第一至第三初始主動圖案pAP1、pAP2以及pAP3的後續蝕刻製程中的材料之間的蝕刻速率的差值改變。
圖20A及20B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。詳言之，圖20A為沿圖6A的線A-A'獲取的橫截面圖，且圖20B為沿圖6A的線B-B'獲取的橫截面圖。在以下描述中，出於簡潔起見可藉由類似或相同參考標號標識先前參考圖3A至圖11D所描述的元件而不重複其反覆描述。
參考圖6A、圖20A以及圖20B，可對參考圖5A至圖5C所描述的所得結構執行圖案化製程以形成第一至第三初始主動圖案pAP1、pAP2以及pAP3。舉例而言，可藉由能夠蝕刻全部第一半導體層103、第二半導體層105、第一間隙壁SP1以及第二間隙壁SP2的非等向性蝕刻製程來形成第一至第三初始主動圖案pAP1、pAP2以及pAP3。在非等向性蝕刻製程中，第一半導體層103、第二半導體層105以及第一間隙壁SP1及第二間隙壁SP2可對應地具有彼此不同的第一蝕刻速率、第二蝕刻速率以及第三蝕刻速率。舉例而言，第一蝕刻速率可比第三蝕刻速率更高，且第二蝕刻速率可比第一蝕刻速率更高，但本發明概念可不限於此。舉例而言，第一至第三蝕刻速率可基於待用於非等向性蝕刻製程之蝕刻方案改變。
在第一初始主動圖案pAP1之間形成的第一溝渠TR1a可具有最大深度。此可由於在非等向性蝕刻製程期間，以最快蝕刻速率蝕刻在第一溝渠TR1a位置處的第二半導體層105。在第三初始主動圖案pAP3之間形成的第一溝渠TR1c可具有最小深度。此可由於在非等向性蝕刻製程期間，以最慢的蝕刻速率蝕刻在第一溝渠TR1c位置處的第一間隙壁SP1及第二間隙壁SP2。與第一溝渠TR1a及TR1c相比較，在第二初始主動圖案pAP2之間形成的第一溝渠TR1b可具有中等深度。
可使用類似於參考圖7A至圖11D所描述的前述實施例中的方法的方法執行後續製程，且由此，最後所製造的半導體裝置可具有實質上與參考圖1及圖19A至圖19C所描述的特徵及元件相同的特徵及元件。
根據本發明概念的一些實施例，半導體裝置可包含通道區由不同半導體材料形成的n型及p型電晶體。因此，有可能實現雙通道CMOS裝置且改良半導體裝置的電特性。再者，根據本發明概念的一些實施例，可使用簡化製程（例如，在沒有深溝渠隔離製程的情況下）製造半導體裝置。
儘管本發明概念的實例實施例已經過特定繪示及描述，但一般熟習此項技術者將理解，在不背離隨附申請專利範圍的精神及範疇的情況下，可對此等實例實施例進行形式及細節上的變化。
100‧‧‧基板
103‧‧‧第一半導體層
104‧‧‧緩衝層
105‧‧‧第二半導體層
107‧‧‧下部半導體層
110‧‧‧絕緣填隙層
115‧‧‧蝕刻終止層
120‧‧‧犧牲閘極圖案
125‧‧‧閘極罩幕圖案
130‧‧‧閘極結構
135‧‧‧虛設閘極結構
140‧‧‧第一夾層絕緣層
150‧‧‧第二夾層絕緣層
160‧‧‧第一導電圖案
165‧‧‧第二導電圖案
A-A'‧‧‧線
AP1‧‧‧第一主動圖案
AP2‧‧‧第二主動圖案
B-B'‧‧‧線
CA‧‧‧源極/汲極接點
C-C'‧‧‧線
CH1‧‧‧第一通道區
CH2‧‧‧第二通道區
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DP‧‧‧虛設圖案
GE‧‧‧閘極電極
GI‧‧‧閘極介電圖案
GP‧‧‧頂蓋圖案
GS‧‧‧閘極間隙壁
IP1‧‧‧第一絕緣圖案
IP2‧‧‧第二絕緣圖案
LP1‧‧‧第一下部圖案
LP2‧‧‧第二下部圖案
M1‧‧‧緩衝圖案
M2‧‧‧硬式罩幕圖案
MA1‧‧‧第一罩幕圖案
MA2‧‧‧第二罩幕圖案
MA3‧‧‧第三罩幕圖案
NR‧‧‧NMOSFET區
PR1‧‧‧PMOSFET區
PR2‧‧‧PMOSFET區
PR3‧‧‧PMOSFET區
PR4‧‧‧PMOSFET區
pAP1‧‧‧第一初始主動圖案
pAP2‧‧‧第二初始主動圖案
pAP3‧‧‧第三初始主動圖案
RS1‧‧‧第一凹槽區
RS2‧‧‧第二凹槽區
SD1‧‧‧第一源極/汲極區
SD2‧‧‧第二源極/汲極區
SMP‧‧‧半導體圖案
SP1‧‧‧第一間隙壁
SP2‧‧‧第二間隙壁
SPL‧‧‧間隙壁層
ST‧‧‧裝置隔離圖案
STD‧‧‧胞元區
T1‧‧‧厚度
TR1‧‧‧第一溝渠
TR1a‧‧‧第一溝渠
TR1b‧‧‧第一溝渠
TR1c‧‧‧第一溝渠
TR2‧‧‧第二溝渠
UP1‧‧‧第一上部圖案
UP1b‧‧‧底部表面
UP2‧‧‧第二上部圖案
UP2b‧‧‧底部表面
W1‧‧‧第一寬度
W2‧‧‧第二寬度
將自結合隨附圖式獲取的以下簡要說明更清楚地理解實例實施例。隨附圖式表示如本文所描述的非限制性實例實施例。 圖1為說明根據本發明概念的一些實施例的半導體裝置的平面圖。 圖2A為沿圖1的線A-A'獲取的橫截面圖，圖2B為沿圖1的線B-B'獲取的橫截面圖，且圖2C為沿圖1的線C-C'獲取的橫截面圖。 圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A以及圖11A為說明製造根據本發明概念的一些實施例的半導體裝置的方法的平面圖。 圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B以及圖11B分別為沿圖3A至圖11A的線A-A'獲取的橫截面圖。 圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C以及圖11C分別為沿圖3A至圖11A的線B-B'獲取的橫截面圖。 圖9D、圖10D以及圖11D分別為沿圖9A、圖10A以及圖11A的線C-C'獲取的橫截面圖。 圖12為說明根據本發明概念的一些實施例的半導體裝置的平面圖。 圖13A為沿圖12的線A-A'獲取的橫截面圖，圖13B為沿圖12的線B-B'獲取的橫截面圖，且圖13C為沿圖12的線C-C'獲取的橫截面圖。 圖14A、圖14B、圖15A以及圖15B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。 圖16A至圖16C為說明根據本發明概念的一些實施例的半導體裝置的橫截面圖。 圖17A、圖17B、圖18A以及圖18B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。 圖19A至圖19C為說明根據本發明概念的一些實施例的半導體裝置的橫截面圖。 圖20A及圖20B為說明製造根據本發明概念的一些實施例的半導體裝置的方法的橫截面圖。 應注意，此等圖式意欲說明在某些實例實施例中採用的方法、結構及/或材料的一般特性且補充下文所提供的書面描述。然而，此等圖示並不按比例且可不精確地反映任一給定實施例的精確結構或效能特性，且不應解釋為界定或限制藉由實例實施例涵蓋的值或特性範圍。舉例而言，出於清楚起見，可減小或誇示分子、層、區及/或結構元件的相對厚度及定位。各種圖式中的類似或相同參考標號的使用意欲指示類似或相同元件或特徵的存在。
100‧‧‧基板
130‧‧‧閘極結構
135‧‧‧虛設閘極結構
A-A'‧‧‧線
AP1‧‧‧第一主動圖案
AP2‧‧‧第二主動圖案
B-B'‧‧‧線
CA‧‧‧源極/汲極接點
C-C'‧‧‧線
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DP‧‧‧虛設圖案
NR‧‧‧NMOSFET區
PR1‧‧‧第一PMOSFET區
PR2‧‧‧第二PMOSFET區
PR3‧‧‧第三PMOSFET區
PR4‧‧‧第四PMOSFET區
STD‧‧‧胞元區

Claims (25)

  1. 一種半導體裝置，包括： 具有NMOSFET區及PMOSFET區的基板； 所述NMOSFET區上的第一主動圖案； 所述PMOSFET區上的第二主動圖案； 所述NMOSFET區與所述PMOSFET區之間的虛設圖案；以及 位於所述基板上且填充所述第一主動圖案、所述第二主動圖案以及所述虛設圖案之間的溝渠的裝置隔離圖案， 其中所述第一主動圖案以及所述第二主動圖案的上部部分具有突起於所述裝置隔離圖案之間的鰭形結構， 所述第一主動圖案以及所述第二主動圖案的所述上部部分分別包括彼此不同的半導體材料，且 所述虛設圖案的上部部分含有絕緣材料。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一主動圖案在其下部部分處包括第一下部圖案， 所述第一下部圖案包括第一半導體材料， 所述第一主動圖案的所述上部部分包括第二半導體材料，且 所述第二主動圖案的所述上部部分包括所述第一半導體材料。
  3. 如申請專利範圍第2項所述的半導體裝置，其更包括插在所述基板與所述第一主動圖案之間、所述基板與所述第二主動圖案之間以及所述基板與所述虛設圖案之間的下部半導體層， 其中所述下部半導體層包括所述第一半導體材料，且 所述下部半導體層、所述第一下部圖案以及所述第二主動圖案彼此連接以形成單一單塊體。
  4. 如申請專利範圍第2項所述的半導體裝置，其中所述第一半導體材料包括矽鍺（SiGe）或鍺（Ge），且 所述第二半導體材料包括以下各者中的至少一者：砷化銦（InAs）、砷化鎵（GaAs）、砷化鋁（AlAs）、砷化鎵銦（InGaAs）、砷化鋁銦（InAlAs）、銻砷化鋁銦（InAlAsSb）、磷化銦（InP）、磷砷化鋁銦（InAlAsP）、磷砷化鎵銦（InGaAsP）、銻砷化鎵（GaAsSb）、銻化鋁銦（InAlSb）、銻化銦（InSb）、銻化鎵（GaSb）、銻化鋁（AlSb）、銻化鎵銦（InGaSb）、銻砷化鋁（AlAsSb）、砷化鋁（AlAs）、磷化鎵銦（InGaP）、磷砷化鎵（GaAsP）以及砷化鎵鋁（AlGaAs）。
  5. 如申請專利範圍第2項所述的半導體裝置，其中所述虛設圖案在其下部部分處包括第二下部圖案，且 所述第二下部圖案含有所述第一半導體材料。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第二下部圖案的頂部表面相對於所述基板以比所述裝置隔離圖案的頂部表面更低的水平位置定位。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述第一下部圖案的頂部表面相對於所述基板以比所述第二下部圖案的頂部表面更高的水平位置定位。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述虛設圖案的頂部表面相對於所述基板以比所述第一主動圖案以及所述第二主動圖案的頂部表面更低的水平位置定位。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述虛設圖案的所述頂部表面實質上與所述裝置隔離圖案的頂部表面共面。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述虛設圖案的上部部分具有突起於所述裝置隔離圖案之間的鰭形結構。
  11. 如申請專利範圍第10項所述的半導體裝置，其更包括插在所述虛設圖案與所述裝置隔離圖案之間的蝕刻終止圖案。
  12. 如申請專利範圍第1項所述的半導體裝置，其中以複數提供所述第一主動圖案、所述第二主動圖案以及所述虛設圖案中的各者，且 所述第一主動圖案之間的溝渠的深度、所述第二主動圖案之間的溝渠的深度以及所述虛設圖案之間的溝渠的深度彼此不同。
  13. 如申請專利範圍第1項所述的半導體裝置，其中在一方向上並排佈置所述主動圖案第一以及所述第二主動圖案， 所述第一主動圖案以及所述第二主動圖案中的各者具有平行於所述方向的縱向軸線，且 所述第一主動圖案與所述第二主動圖案之間的溝渠比至少一個位於所述第一主動圖案、所述第二主動圖案以及所述虛設圖案之間的所述溝渠更淺。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述方向為第一方向，所述半導體裝置更包括： 橫越所述第一主動圖案及所述第二主動圖案以及所述虛設圖案且在與所述第一方向交叉的第二方向上延伸的閘極電極， 所述第一主動圖案的所述上部部分包括：垂直地與所述閘極電極交疊的第一通道區；以及鄰近於所述閘極電極的兩側的第一源極/汲極區，且 所述第二主動圖案的所述上部部分包括：垂直地與所述閘極電極交疊的第二通道區；以及鄰近於所述閘極電極的兩側的第二源極/汲極區。
  15. 一種半導體裝置，包括在基板上的第一主動圖案、第二主動圖案以及所述第一主動圖案與所述第二主動圖案之間的虛設圖案， 其中所述第一主動圖案與所述第二主動圖案具有不同導電類型， 所述第一主動圖案包括第一下部圖案以及所述第一下部圖案上的第一上部圖案， 所述虛設圖案包括第二下部圖案以及所述第二下部圖案上的第二上部圖案， 所述第一下部圖案、所述第二下部圖案以及所述第二主動圖案包括同一半導體材料，且 所述第二上部圖案包括絕緣材料。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述第一上部圖案以及所述第二主動圖案含有彼此不同的半導體材料。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一下部圖案、所述第二下部圖案以及所述第二主動圖案包括含鍺半導體材料，且 所述第一上部圖案包括III-V半導體材料。
  18. 如申請專利範圍第15項所述的半導體裝置，其更包括位於基板上且界定所述第一主動圖案、所述第二主動圖案以及所述虛設圖案的裝置隔離圖案， 所述第一上部圖案的至少一部分具有突起於所述裝置隔離圖案之間的鰭形結構， 所述第二主動圖案的上部部分具有突起於所述裝置隔離圖案之間的鰭形結構。
  19. 如申請專利範圍第18項所述的半導體裝置，其中以複數提供所述第一主動圖案、所述第二主動圖案以及所述虛設圖案中的各者，且 所述第一主動圖案之間的所述裝置隔離圖案的垂直高度、所述第二主動圖案之間的所述裝置隔離圖案的垂直高度以及所述虛設圖案之間的所述裝置隔離圖案的垂直高度彼此不同。
  20. 如申請專利範圍第15項所述的半導體裝置，其中所述第二上部圖案的頂部表面相對於所述基板以比所述第一上部圖案的頂部表面更低的水平位置定位。
  21. 如申請專利範圍第15項所述的半導體裝置，其中所述第二上部圖案的底部表面以比所述第一上部圖案的底部表面更低的水平位置定位。
  22. 一種半導體裝置，包括： 具有NMOSFET區以及PMOSFET區的基板； 所述基板上的裝置隔離圖案； 第一主動圖案，在所述NMOSFET區上並延伸穿過所述裝置隔離圖案，且具有自所述第一主動圖案延伸的第一通道區； 第二主動圖案，在所述PMOSFET區上並延伸穿過所述裝置隔離圖案，且具有自所述第二主動圖案延伸的第二通道區；以及 虛設圖案，延伸穿過所述裝置隔離圖案，且不具有自所述虛設圖案延伸的其他虛設圖案； 其中所述第一通道區以及所述第二通道區分別包括彼此不同的第一半導體材料以及第二半導體材料。
  23. 如申請專利範圍第22項所述的半導體裝置，更包括： 所述第一主動圖案的對側上的第一源極區以及第一汲極區；以及 所述第二主動圖案的對側上的第二源極區以及第二汲極區； 其中所述第一源極區以及所述第一汲極區對所述第一通道區施加拉伸應變；且 其中所述第二源極區以及所述第二汲極區對所述第二通道區施加壓縮應變。
  24. 如申請專利範圍第23項所述的半導體裝置，其中所述第一源極區以及所述第一汲極區的半導體摻雜濃度不同於所述第一通道的半導體摻雜濃度；且 其中所述第二源極區以及所述第二汲極區的半導體摻雜濃度不同於所述第二通道的半導體摻雜濃度。
  25. 如申請專利範圍第23項所述的半導體裝置，其中所述第一源極區以及所述第一汲極區的橫截面圖不同於所述第二源極區以及所述第二汲極區的橫截面圖。
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