KR102168963B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은 반도체 기판으로부터 돌출된 활성 패턴을 형성하는 것, 상기 활성 패턴을 가로지르는 더미 게이트 패턴을 형성하는 것, 상기 더미 게이트 패턴의 양측벽에 게이트 스페이서들을 형성하는 것, 상기 더미 게이트 패턴을 제거하여 상기 게이트 스페이서들 사이에서 상기 활성 패턴의 상부면 및 측벽들을 노출시키는 게이트 영역을 형성하는 것, 상기 게이트 영역에 노출된 상기 활성 패턴의 상부면을 리세스하여 채널 리세스 영역을 형성하는 것, 선택적 에피택시얼 성장 공정을 이용하여, 상기 채널 리세스 영역 내에 상기 반도체 기판과 다른 격자 상수를 갖는 채널 패턴을 형성하는 것, 및 상기 게이트 영역 내에서 상기 채널 패턴들의 상부면 및 측벽들을 덮는 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판으로부터 돌출된 활성 패턴을 형성하는 것, 상기 활성 패턴을 가로지르는 더미 게이트 패턴을 형성하는 것, 상기 더미 게이트 패턴의 양측벽에 게이트 스페이서들을 형성하는 것, 상기 더미 게이트 패턴을 제거하여 상기 게이트 스페이서들 사이에서 상기 활성 패턴의 상부면 및 측벽들을 노출시키는 게이트 영역을 형성하는 것, 상기 게이트 영역에 노출된 상기 활성 패턴의 상부면을 리세스하여 채널 리세스 영역을 형성하는 것, 선택적 에피택시얼 성장 공정을 이용하여, 상기 채널 리세스 영역 내에 상기 반도체 기판과 다른 격자 상수를 갖는 채널 패턴을 형성하는 것, 및 상기 게이트 영역 내에서 상기 채널 패턴들의 상부면 및 측벽들을 덮는 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 채널 리세스 영역을 형성하기 전에, 상기 게이트 영역 내에서 상기 활성 패턴의 측벽을 덮되, 상기 활성 패턴의 상부면을 노출시키는 몰드 패턴을 형성하는 것을 더 포함하며, 상기 몰드 패턴은 상기 채널 패턴의 측벽을 정의할 수 있다.
일 실시예에 따르면, 상기 상기 게이트 절연막 및 상기 게이트 전극을 형성하기 전에, 상기 몰드 패턴을 제거하여 상기 채널 패턴들의 측벽들을 노출시키는 것을 더 포함한다.
일 실시예에 따르면, 상기 더미 게이트 패턴을 형성하기 전에, 상기 활성 패턴의 상부 측벽을 노출시키는 소자 분리 패턴을 형성하는 것을 더 포함하되, 상기 채널 리세스 영역에서 상기 활성 패턴의 상부면은 상기 소자 분리 패턴의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서들의 하부면들은 상기 활성 패턴의 상부면과 접촉할 수 있다.
일 실시예에 따르면, 상기 채널 패턴의 상부면이 상기 게이트 스페이서들의 하부면들보다 아래에 위치하도록 형성될 수 있다.
다른 실시예에 따르면, 상기 채널 패턴의 상부 폭은 상기 활성 패턴과 접하는 상기 채널 패턴의 하부 폭보다 클 수 있다.
다른 실시예에 따르면, 상기 반도체 기판의 상부면은 (100) 결정면을 가지며, 상기 채널 패턴의 측벽은 (110) 결정면을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴 상에 일정 간격을 두고 위치한 소오스 및 드레인 영역들, 상기 소오스 및 드레인 영역들 사이에 채널 영역을 갖되, 상기 채널 영역에서 상기 활성 패턴 내에 국소적으로 형성되며 상기 활성 패턴과 다른 격자 상수를 갖는 채널 패턴, 상기 활성 패턴을 가로지르며, 상기 채널 패턴의 상부면 및 측면들을 덮는 게이트 전극, 및 상기 게이트 전극의 양측벽에 형성된 게이트 스페이서들을 포함한다.
일 실시예에 따르면, 상기 활성 패턴의 측벽을 정의하는 소자 분리 패턴을 더 포함하되, 상기 채널 영역에서 상기 활성 패턴의 상부면은 상기 소자 분리 패턴의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 채널 패턴은 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가질 수 있다.
일 실시예에 따르면, 상기 채널 패턴은 라운드진 상부면을 가질 수 있다.
일 실시예에 따르면, 상기 채널 패턴의 상부면은 상기 게이트 스페이서들의 하부면들보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서들의 하부면들은 상기 활성 패턴의 상부면과 접촉할 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상부면은 (100) 결정면을 가지며, 상기 채널 패턴의 측벽은 (110) 결정면을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 핀 전계 효과 트랜지스터에서 전하 이동도를 증가시키기 위해 게이트 전극 아래에 반도체 기판과 격자 상수가 다른 채널 패턴이 제공된다. 실시예들에 따르면, 채널 패턴은 더미 게이트 패턴을 제거한 후에 형성되므로, 더미 게이트 패턴을 제거하기 위한 공정에서 채널 패턴이 손실 및 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 2b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 13a의 I-I', II-II', 및 III-III'선을 따라 자른 단면들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15a 내지 도 15c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 채널 패턴을 형성하는 방법의 일 예를 설명하기 위한 도면들이다.
도 16a 내지 도 16c는 본 발명의 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 채널 패턴을 형성하는 방법의 다른 예를 설명하기 위한 도면들이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도들로서, 도 17의 IV-IV' 선 및 V-V' 선을 따라 자른 단면들이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도들로서, 도 17의 VI-VI' 선 및 VII-VII' 선을 따라 자른 단면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 22 내지 도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 2b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 내지 도 13a의 I-I', II-II', 및 III-III'선을 따라 자른 단면들이다. 도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15a 내지 도 15c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 채널 패턴을 형성하는 방법의 일 예를 설명하기 위한 도면들이다. 도 16a 내지 도 16c는 본 발명의 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 채널 패턴을 형성하는 방법의 다른 예를 설명하기 위한 도면들이다
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(100)을 패터닝하여 활성 패턴들(101)을 형성한다(S10).
활성 패턴들(101)을 형성하는 것은, 반도체 기판(100) 상에 반도체 기판(100)의 소정 영역들을 노출시키는 마스크 패턴(110)을 형성하는 것과, 마스크 패턴(110)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 트렌치들(103)을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 마스크 패턴(110)은 제 1 방향(즉, x축 방향) 연장되는 라인 형태일 수 있으며, 차례로 적층된 산화막 패턴(111) 및 하드 마스크 패턴(113)을 포함한다. 보다 상세하게, 마스크 패턴(110)을 형성하는 것은, 반도체 기판(100) 상에 실리콘 산화막 및 하드 마스크막을 차례로 적층하는 것, 하드 마스크막 상에 활성 패턴들(101)을 정의하는 포토레지스트 패턴(미도시)을 형성하는 것, 및 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 반도체 기판(100)의 상면이 노출되도록 하드 마스크막 및 실리콘 산화막을 차례로 이방성 식각하는 것을 포함할 수 있다. 여기서, 포토레지스트 패턴(미도시)은 제 1 방향(즉, x축 방향) 연장되는 라인 형태일 수 있다. 실리콘 산화막은 반도체 기판(100)을 열산화(thermal oxidation)시켜 형성할 수 있으며, 이러한 실리콘 산화막은 반도체 기판(100)과 하드 마스크막 간의 스트레스를 완화시킬 수 있다. 하드 마스크막은 실리콘 질화막, 실리콘 산질화막 및 폴리실리콘막 중에서 선택되는 어느 하나의 물질로 형성될 수 있다. 그리고, 하드 마스크막의 두께는 반도체 기판(100)에 형성되는 트렌치들(103)의 깊이에 따라 달라질 수 있다. 또한, 하드 마스크막은 실리콘 산화막에 비해 두꺼울 수 있다. 일 실시예에 따르면, 마스크 패턴(110)을 형성한 후에 포토레지스트 패턴(미도시)은 제거될 수 있다.
이어서, 마스크 패턴(110)을 식각 마스크로 사용하여, 반도체 기판(100)을 소정 깊이까지 이방성 식각한다. 이에 따라, 활성 패턴들(101)을 정의하는 트렌치들(103)이 반도체 기판(100)에 형성될 수 있다. 트렌치들(103)은 제 1 방향(즉, x축 방향)으로 연장된 라인 형태일 수 있으며, 이방성 식각 공정에 의해 상부 폭보다 하부 폭이 작게 형성될 수 있다. 즉, 트렌치들(103)은 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다.
도 3a, 및 도 3b를 참조하면, 트렌치들(103) 내에 활성 패턴들(101)의 상부 측벽을 노출시키는 소자 분리막(105)을 형성한다. 즉, 소자 분리막(105)의 상부면이 활성 패턴들(101)의 상부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 소자 분리막(105)을 형성하는 것은, 트렌치들(103)을 채우는 절연막을 형성하는 것, 절연막을 평탄화하여 마스크 패턴(110)의 상부면을 노출시키는 것, 및 평탄화된 절연막의 상부면을 리세스하여 활성 패턴들(101)의 상부 측벽을 노출시키는 것을 포함한다. 여기서, 트렌치들(103)을 채우는 절연막은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 또한, 절연막은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있으며, 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 또한, 절연막에 대한 평탄화 공정으로는 에치백(etch back) 방법 및/또는 CMP(chemical mechanical polishing) 방법이 이용될 수 있다. 그리고, 평탄화된 절연막의 상부면을 리세스하는 것은, 활성 패턴들(101)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 평탄화된 절연막을 선택적 식각하는 것일 수 있다. 이와 같이 소자 분리막(105)을 형성한 후에, 하드 마스크 패턴(113)은 제거될 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 활성 패턴들(101)을 가로지르는 더미 게이트 패턴(125)을 형성한다(S20).
더미 게이트 패턴(125)을 형성하는 것은, 활성 패턴들을 덮는 더미 게이트막을 형성하는 것, 더미 게이트막 상에 활성 패턴들(101)을 가로지르는 게이트 마스크 패턴(121)을 형성하는 것, 및 게이트 마스크 패턴(121)을 이용하여 더미 게이트막을 이방성 식각하는 것을 포함한다.
일 실시예에서, 더미 게이트막은 활성 패턴들(101) 사이를 채울 수 있으며, 소자 분리막(105) 및 활성 패턴들(101)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 더미 게이트막은 불순물이 도우프된 폴리실리콘막, 언도우프된 폴리실리콘막, 실리콘 게르마늄막, 또는 실리콘 카바이드막으로 형성될 수 있다. 더미 게이트막은 화학적 기상 증착(Chemical Vapor Deposition: CVD) 방법, 물리 기상 증착(Physical Vapor Deposition: PVD) 방법, 또는 원자층 증착(Atomic Layer Deposition: ALD) 방법 등을 통해 형성할 수 있다. 이러한 증착 방법을 이용하여 더미 게이트막을 형성한 후에, 더미 게이트막의 상부면은 평탄화될 수 있다. 일 실시예에서, 더미 게이트막에 대한 이방성 식각 공정시, 소자 분리막(105)이 식각 정지막으로 이용될 수 있다.
한편, 이 실시예에 따르면, 더미 게이트막을 형성하기 전에, 소자 분리막(105)에 의해 노출된 활성 패턴들(101)의 상부 측벽들을 덮는 측벽 산화막(115)이 형성될 수 있다. 측벽 산화막(115)은 활성 패턴(101)의 상부 측벽을 열산화시켜 형성할 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 더미 게이트 패턴의 양측벽에 게이트 스페이서들(130)을 형성한다(S30).
일 실시예에서, 게이트 스페이서들(130)은 차례로 형성된 보호 스페이서(131) 및 측벽 스페이서(133)를 포함하며, 보호 스페이서(131)는 더미 게이트 패턴(125)의 측벽과 직접 접촉될 수 있다.
일 실시예에 따르면, 게이트 스페이서들(130)을 형성하는 것은, 더미 게이트 패턴(125)이 형성된 반도체 기판(100) 상에 보호 스페이서막 및 측벽 스페이서막을 컨포말하게 증착하는 것 및 보호 스페이서막 및 측벽 스페이서막을 전면 이방성 식각하는 것을 포함한다. 일 실시예에서, 보호 스페이서(131)는 게이트 마스크 패턴(121) 및 더미 게이트 패턴(125)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 보호 스페이서(131)는 실리콘 산화물로 형성될 수 있다. 이와 달리, 보호 스페이서(131)는 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST(barium strontium titanate)막 및 PZT(lead zirconate titanate)막과 같은 금속 산화물로 형성될 수 있다. 또한, 측벽 스페이서(133)는 보호 스페이서(131)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 측벽 스페이서(133)는 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
이와 같이, 더미 게이트 패턴(125) 및 게이트 스페이서들(130)을 형성함에 따라 활성 패턴들(101)에 채널 영역(CHR), 스페이서 영역(SPR), 및 소오스 및 드레인 영역들(SDR)이 정의될 수 있다. 여기서, 채널 영역(CHR)은 더미 게이트 패턴(125) 아래에 위치하는 활성 패턴들(101)의 일부분이고, 소오스 및 드레인 영역들(SDR)은 더미 게이트 패턴(125)의 양측에 위치하며 채널 영역(CHR)에 의해 수평적으로 분리된 활성 패턴들(101)의 다른 부분들이다. 또한, 스페이서 영역(SPR)은 채널 영역(CHR)과 소오스 및 드레인 영역들(SDR) 사이에 위치하는 활성 패턴들(101)의 또 다른 부분들이다.
도 1, 도 6a, 및 도 6b를 참조하면, 더미 게이트 패턴(125) 양측의 활성 패턴들(101)에 소오스 및 드레인 전극들(135)을 형성한다(S40).
소오스 및 드레인 전극들(135)은 활성 패턴들(101)의 소오스/드레인 영역들(SDR)의 위치에 형성될 수 있다. 이에 따라, 활성 패턴들(101)의 채널 영역(CHR)은 소오스 및 드레인 전극들(135) 사이에 개재될 수 있으며, 스페이서 영역(SPR)들은 소오스 및 드레인 전극들(135)과 채널 영역(CHR) 사이에 개재될 수 있다.
일 실시예에 따르면, 소오스 및 드레인 전극들(135)을 형성하는 것은, 소오스/드레인 영역들(SDR)의 활성 패턴들(101)을 제거하는 것, 및 에피택셜층을 형성하는 것을 포함할 수 있다. 반도체 장치가 CMOS 구조인 경우, 에피택셜층을 형성하는 것은 NMOSFET의 소오스/드레인 전극을 위한 제 1 에피택셜층을 형성하는 것 및 PMOSFET의 소오스/드레인 전극을 위한 제 2 에피택셜층을 형성하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제 1 에피택셜층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 제 2 에피택셜층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 예를 들면, 제 1 에피택셜층은 실리콘 카바이드(SiC)로 형성되고, 제 2 에피택셜층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 이에 더하여, 소오스 및 드레인 전극들(135) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 실리사이드막(미도시)이 형성될 수도 있다.
다른 실시예에 따르면, 소오스 및 드레인 전극들(135)을 형성하는 것은, 더미 게이트 패턴(125)을 이온 주입 마스크로 이용하여 소오스/드레인 영역들(SDR)의 활성 패턴들(101) 내에 n형 또는 p형의 불순물을 이온 주입하는 것을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 소오스 및 드레인 전극들(135)을 덮으며 더미 게이트 패턴(125)의 상부면을 노출시키는 층간 절연막(140)을 형성한다.
일 실시예에 따르면, 층간 절연막(140)을 형성하는 것은, 소오스 및 드레인 전극들(135)이 형성된 결과물을 덮는 절연막을 형성한 후, 더미 게이트 패턴(125)의 상부면이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 층간 절연막(140)의 상부면에 더미 게이트 패턴(125)의 상부면을 노출시키는 식각 정지막(141)이 형성될 수 있다. 일 실시예에서, 식각 정지막(141)을 형성하는 것은, 층간 절연막의(140) 상부면을 리세스하는 것, 층간 절연막(140)의 리세스된 상부면 및 더미 게이트 패턴(125)의 상부면을 덮는 식각 정지막을 형성하는 것, 및 식각 정지막의 상부면을 평탄화하여 더미 게이트 패턴(125)의 상부면을 노출시키는 것을 포함한다. 여기서, 식각 정지막(141)은 층간 절연막(140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(141)은, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 한편, 다른 실시예에서, 식각 정지막(141)을 형성하는 공정은 생략될 수도 있다.
도 9a, 및 도 9b를 참조하면, 더미 게이트 패턴(125)을 제거하여 게이트 스페이서들(130) 사이에 게이트 영역(145)을 형성한다(S50).
더미 게이트 패턴(125)을 제거하는 것은, 건식 및 습식 식각 공정을 조합하여 수행될 수 있다. 상세히 설명하면, 식각 정지막(141) 및 게이트 스페이서들(130)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 더미 게이트 패턴(125)을 습식 식각할 수 있다. 일 실시예에서, 더미 게이트 패턴(125)이 실리콘-게르마늄(SiGe)으로 형성된 경우, 암모니아수 및 과산화수소가 혼합된 식각액을 이용하여 더미 게이트 패턴(125)을 제거할 수 있다. 다른 실시예에서, 더미 게이트 패턴(125)이 폴리실리콘으로 형성된 경우, 질산, 초산 및 불산이 혼합된 식각액을 이용하여 폴리실리콘을 습식 식각할 수 있다.
이와 같이, 더미 게이트 패턴(125)을 제거함에 따라, 활성 패턴들(101) 상의 산화막 패턴(111) 일부가 노출될 수 있다. 한편, 더미 게이트 패턴(125)을 제거하는 동안 활성 패턴들(101) 상의 산화막 패턴(111) 일부가 함게 식각될 수도 있다. 그리고, 보호 스페이서들(131)의 측벽들이 게이트 영역(145)에 노출될 수 있다. 또한, 게이트 영역(145)에서 활성 패턴들(101)의 상부 측벽에 형성된 측벽 산화막(115)과 소자 분리막(105)의 상부면이 노출될 수 있다. 이와 같이 형성된 게이트 영역(145)의 수직적 깊이는, 활성 패턴(101) 상에서보다 소자 분리막(105) 상에서 클 수 있다.
도 10a 및 도 10b를 참조하면, 게이트 영역(145) 내에서 활성 패턴들(101)의 상부 측벽들을 덮는 몰드 패턴(150)을 형성한다(S60).
일 실시예에서, 반도체 기판(100)의 상부면이 (100) 결정면을 가지며, 활성 패턴(101)이 실리콘 기판의 <110> 방향과 평행하게 형성될 경우에 몰드 패턴(150)이 필요할 수 있다.
일 실시예에 따르면, 몰드 패턴(150)을 형성하는 것은, 게이트 영역(145)을 완전히 채우는 몰드막을 형성하는 것, 및 활성 패턴들(101)의 상부면들이 노출될 때까지 몰드막을 식각하는 것을 포함한다. 여기서, 몰드막을 형성할 때, 활성 패턴들(101) 상에서 몰드막의 두께와 소자 분리막(105) 상에서의 몰드막의 두께가 다르게 형성될 수 있다. 몰드막을 식각하는 공정은 활성 패턴들(101), 식각 정지막(141), 및 게이트 스페이서들(130)에 대한 식각 선택성을 갖는 식각 레서피가 이용될 수 있다.
이와 같이 형성된 몰드 패턴(150)은 소자 분리막(105) 상에서 활성 패턴들(101)의 측벽들을 덮되, 활성 패턴들(101)의 상부면들을 노출시킬 수 있다. 또한, 소자 분리막(105) 상에서 몰드 패턴(150)은 게이트 스페이서들(130)의 상부 측벽들을 노출시킬 수 있다. 즉, 몰드 패턴(150)은 활성 패턴들(101) 사이에 채워질 수 있다.
이러한 몰드 패턴(150)은 활성 패턴들(101) 및 게이트 스페이서들(130)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 또한, 몰드 패턴(150)은 층간 절연막(140) 또는 식각 정지막(141)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 몰드 패턴(150)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나로 형성될 수 있다.
계속해서, 도 11a 및 도 11b를 참조하면, 게이트 영역(145)에 노출된 활성 패턴들(101)의 상부면을 리세스하여 채널 리세스 영역(101r)을 형성한다(S70).
채널 리세스 영역(101r)을 형성하는 것은, 소오스 및 드레인 전극들(135) 사이에서 활성 패턴들(101)의 일부분을 이방성 식각하는 것을 포함한다. 일 실시예에서, 이방성 식각 공정 동안 몰드 패턴(105)이 식각 마스크로 이용될 수 있다. 이와 같이, 채널 리세스 영역(101r)을 형성함에 따라, 몰드 패턴(105)의 측벽들이 노출될 수 있다. 일 실시예에서, 채널 리세스 영역(101r)의 하부면은 소자 분리막(105)의 상부면보다 아래에 위치할 수 있다. 이에 따라, 몰드 패턴(105)의 측벽들과 함께 소자 분리막(105)의 측벽 일부가 채널 리세스 영역(101r)에 노출될 수 있다. 이와 달리, 채널 리세스 영역(101r)의 하부면은 소자 분리막(105)의 상부면보다 위에 위치할 수도 있을 것이다.
도 12a 및 도 12b를 참조하면, 채널 리세스 영역(101r)에 노출된 활성 패턴(101)으로부터 선택적 에피택시얼 성장Selective Epitaxial Growth; SEG)된 채널 패턴(153)을 형성한다(S80).
실시예들에 따르면, 채널 패턴(153)은 반도체 기판(100)과 다른 격자 상수를 갖는 물질로 형성될 수 있다. 예를 들어, 채널 패턴(153)은 Si, Ge, SiGe, 또는 III-V족 화합물들을 포함한다. 예를 들어, III-V 화합물들은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
일 실시예에서, 채널 패턴(153)은 실리콘 게르마늄(Si1 - xGex, x는 0.1~0.9)으로 형성될 수 있으며, 채널 패턴(153)의 하부에서의 Ge 농도와 채널 패턴(153)의 상부에서의 Ge 농도가 다를 수 있다.
실시예들에 따르면, 선택적 에피택시얼 성장 공정으로는 고상 에피택시얼(SPE: Solid Phase Epitaxy), 기상 에피택시얼(VPE: Vapor Phase Epitaxy) 및 액상 에피택시얼(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 기상 에피택시얼 방법이 이용될 수 있으며, 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition; UHCVD) 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 방법이 이용될 수 있다.
일 실시예에 따르면, 선택적 에피택시얼 성장 공정에 의해 채널 패턴(153)의 상부면은 몰드 패턴(150)의 상부면보다 위에 위치할 수 있다. 이와 달리, 채널 패턴(153)의 상부면은, 몰드 패턴(150)의 상부면 아래에 위치할 수도 있다. 즉, 도 14에 도시된 바와 같이, 채널 패턴(153)의 상부면이 게이트 스페이서들(130)의 하부면 아래에 위치할 수 있다.
나아가, 선택적 에피택시얼 성장 공정을 이용하여 채널 패턴(153)을 형성할 때, 핀 전계 효과 트랜지스터의 채널 방향에 따라 채널 패턴(153)을 형성하는 방법이 달라질 수 있다.
상세하게, 도 15a 내지 도 15c에 도시된 실시예에 따르면, 반도체 기판(100)은 실리콘 기판일 수 있으며, 반도체 기판(100)의 상부면은 (100) 결정면을 가질 수 있다. 이 실시예에서, 활성 패턴(101)은 실리콘 기판의 <110> 방향과 평행하게 형성될 수 있으며, 이러한 활성 패턴(101) 상에 에피택시얼층(151)을 성장시킬 때, 에피택시얼층(151)은 수직 방향뿐만 아니라 수평 방향으로 성장될 수 있다. 이 실시예에서, 수평 방향으로의 성장은 몰드 패턴(150)의 측벽에 의해 차단되므로, 몰드 패턴(150)이 에피택시얼층(151)의 측벽을 정의할 수 있다. 또한, 에피택시얼층(151)을 성장시킬 때, 결정 방향에 따라 성장 속도가 다르기 때문에, 에피택시얼층(151)의 상부면은 서로 다른 결정면들을 갖는 패싯들(facets)을 가질 수 있으며, 몰드 패턴(150)의 상부면 위로 융기(elevated)될 수 있다. 즉, 도 15b에 도시된 바와 같이, 에피택시얼층(151)의 상부면은 쐐기 형상을 가질 수 있다. 이에 따라, 선택적 에피택시얼 성장 공정 후에, 에피택시얼층(151)에 대한 수소(H2) 처리(treatment) 공정을 수행하여 도 15c에 도시된 바와 같이, 라운드진 상부면을 갖는 채널 패턴(153)을 형성할 수 있다.
이와 달리, 도 16a 내지 도 16c에 도시된 실시예에 따르면, 게이트 영역(도 9a 및 도 9b의 145 참조)을 형성한 후, 몰드 패턴을 형성하지 않고, 도 11a 및 도 11b에 도시된 바와 같이, 소오스 및 드레인 전극들(135) 사이에 채널 리세스 영역(101r)이 형성될 수 있다. 이후, 채널 리세스 영역(101r)에 노출된 활성 패턴(101)의 상부면에 대해 수직한 측벽을 갖는 에피택셜층(152)을 성장시키는 것이 가능하다. 상세히 설명하면, 반도체 기판(100)은 실리콘 기판일 수 있으며, 반도체 기판(100)의 상부면은 (100) 결정면을 가질 수 있다. 그리고, 활성 패턴(101)이 실리콘 기판의 <100> 방향과 평행하게 형성될 수 있다. 이러한 경우, 활성 패턴(101) 상에 에피택시얼층(152)을 성장시킬 때, 결정면들의 성장 속도 차이에 의해 에피택셜층(152)의 측벽이 (110) 결정면을 가지면서 성장될 수 있다. 즉, 에피택시얼 성장시 수평 방향으로 결정 성장이 (110) 면에서 차단될 수 있다. 그러므로, 에피택셜층(152)의 측벽은, 몰드 패턴 없이, 에피택셜 성장 공정만으로 활성 패턴(101)의 상부면에 실질적으로 수직한 측벽을 가질 수 있다. 나아가, 이 실시예에 따르면, 몰드 패턴 없이 선택적 에피택시얼 성장 공정이 수행되므로, 채널 패턴(154)은 소자 분리막(105)과 접하는 하부 폭보다 큰 상부 폭을 가질 수 있다. 또한, 에피택셜층의 상부면은 서로 다른 결정면들을 갖는 패싯들(facets)을 가질 수 있다. 이에 따라, 선택적 에피택시얼 성장 공정 후에, 에피택시얼층(152)에 대한 수소(H2) 처리(treatment) 공정을 수행하여 라운드진 상부면을 갖는 채널 패턴(154)을 형성할 수 있다.
다시, 도 12a 및 도 12b를 참조하면, 몰드 패턴들(150) 사이에 채널 패턴(153)을 형성한 후에, 몰드 패턴들(150)은 제거될 수 있다. 몰드 패턴들(150)을 제거함에 따라, 채널 패턴들(153)의 측벽들이 노출될 수 있다.
계속해서, 도 1, 도 13a 및 도 13b를 참조하면, 게이트 영역 내에 채널 패턴(153)의 상부면 및 측벽들을 덮는 게이트 절연막(160) 및 게이트 전극(170)을 차례로 형성한다(S90).
게이트 절연막(160)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 이러한 게이트 절연막(160)은 원자층 증착 기술을 사용하여 활성 패턴들(101)의 측벽들 및 상부면에 컨포말하게 형성될 수 있다. 이와 달리, 게이트 절연막(160)은 게이트 영역(145)에 노출된 채널 패턴(153)의 표면을 열산화하여 형성될 수도 있다.
일 실시예에 따르면, 게이트 전극(170)은 활성 패턴들(101)을 가로지르는 방향(즉, y축 방향)으로 연장될 수 있다. 게이트 전극(170)은 채널 패턴(153)의 상부면에서보다 소자 분리막(105)의 상부면에서 두껍게 형성될 수 있다. 게이트 전극(170)은 차례로 형성되는 배리어 금속 패턴(171) 및 금속 패턴(173)을 포함할 수 있다. 일 실시예에서, 배리어 금속 패턴(171)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있다. 실시예들에 따르면, 배리어 금속 패턴(171)은 금속 질화물들 중의 하나로 형성될 수 있다. 예를 들어, 배리어 금속 패턴(171)은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속 패턴(173)은 배리어 금속 패턴(171)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속 패턴(173)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 게이트 전극(170)을 형성하는 것은, 게이트 절연막(160)이 형성된 게이트 영역(145) 내에 배리어 금속막 및 금속막을 차례로 증착하는 것, 및 층간 절연막(140)의 상부면이 노출되도록 금속막 및 배리어 금속막을 평탄화하는 것을 포함한다. 여기서, 배리어 금속막 및 금속막은 화학기상증착 기술, 물리적기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 배리어 금속막은 게이트 영역(145)의 내벽을 컨포말하게 덮도록 증착될 수 있다. 즉, 배리어 금속막은 게이트 영역(145)에 노출된 게이트 절연막(160) 상에 균일한 두께로 형성될 수 있다. 그리고, 배리어 금속막 및 금속막에 대한 평탄화 공정으로는 전면 이방성 식각 공정 및/또는 CMP 공정이 이용될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다. 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도들로서, 도 17의 IV-IV' 선 및 V-V' 선을 따라 자른 단면들이다. 도 19은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도들로서, 도 17의 VI-VI' 선 및 VII-VII' 선을 따라 자른 단면들이다.
도 17, 도 18, 및 도 19를 참조하면, 반도체 기판(100)은 제 1 영역(10) 및 제 2 영역(20)을 포함한다. 일 실시예에 따르면, 제 1 영역(10)에 PMOS 전계 효과 트랜지스터가 형성될 수 있으며, 제 2 영역(20)에 NMOS 전계 효과 트랜지스터가 형성될 수 있다.
제 1 활성 패턴들(103)은 제 1 영역(10)의 반도체 기판(100)으로부터 돌출될 수 있으며, 제 2 활성 패턴들(101)이 제 2 영역(20)의 반도체 기판(100)으로부터 돌출될 수 있다. 제 1 및 제 2 활성 패턴들(101, 103)은 일 방향으로 연장되는 바(bar) 형태를 가질 수 있다. 제 1 및 제 2 활성 패턴들(101, 103) 사이에는 소자 분리막(105)이 배치될 수 있다. 이 실시예에서, 제 1 활성 패턴들(103)의 상부면은 제 2 활성 패턴들(101)의 상부면보다 아래에 위치할 수 있다. 그리고, 제 1 활성 패턴들(103)의 상부면들은 소자 분리막(105)의 상부면보다 아래에 위치할 수 있다. 제 2 활성 패턴들(101)의 상부면들은 소자 분리막(105)의 상부면보다 위에 위치할 수 있다.
제 1 영역(10)에서 제 1 게이트 전극(170a)이 제 1 활성 패턴들(103)을 가로질러 배치될 수 있으며, 제 2 영역(20) 제 2 게이트 전극(170b)이 제 2 활성 패턴들(101)을 가로질러 배치될 수 있다. 이 실시예에 따르면, 제 1 및 제 2 게이트 전극들(170a, 170b)은 일함수가 서로 다른 금속 물질을 포함할 수 있다.
이 실시예에 따르면, 제 1 게이트 전극(170a)과 제 1 활성 패턴들(103) 사이에 채널 패턴(153)이 국소적으로 배치될 수 있다. 채널 패턴(153)은 제 1 활성 패턴들(103)과 다른 격자 상수를 가질 수 있다. 이 실시예에서 채널 패턴(153)은, 앞에서 설명한 바와 같이, 제 1 게이트 전극(170a)을 형성하기 전에, 소오스 및 드레인 전극 영역들 사이에 위치하는 제 1 활성 패턴(103) 일부를 식각하여 채널 리세스 영역을 형성하고 나서, 선택적 에피택시얼 성장 공정을 이용하여 채널 리세스 영역 내에 형성될 수 있다. 일 실시예에서, 채널 패턴들(153)의 상부면들은 제 2 활성 패턴(101)의 상부면들과 실질적으로 동일한 높이에 위치할 수 있다.
이와 같이 형성된 채널 패턴(153)의 상부면 및 측벽들 상에 제 1 게이트 절연막(160a)이 컨포말하게 형성될 수 있으며, 제 2 활성 패턴(101)의 상부면 및 측벽들 상에 제 2 게이트 절연막(160b)이 컨포말하게 형성될 수 있다.
이에 더하여, 제 1 게이트 전극(170a) 양측에 제 1 소오스 및 드레인 전극들(135a)이 형성될 수 있으며, 제 2 게이트 전극(170b) 양측에 제 2 소오스 및 드레인 전극들(135b)이 형성될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 20을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. PMOS 및 NMOS 트랜지스터들은 구동전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터들(P1, N1)의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터들(P1, N1)의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다. 또한, PMOS 트랜지스터(P1)의 소오스에는 구동전압(VDD)이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압(VSS)이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호(IN)로 로직 레벨 '1'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호(IN)로 로직 레벨 '0'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '1'이 출력된다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 21을 참조하면, SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동(풀-업) 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인들(BL, /BL)이 연결된다.
도 22 내지 도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도들이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
도 23을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 반도체 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 24를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예들에 따른 반도체 장치가 장착될 수 있다. 본 발명에 따른 전자 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 25를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 나아가, 본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판으로부터 돌출된 활성 패턴을 형성하는 것;
    상기 활성 패턴을 가로지르는 더미 게이트 패턴을 형성하는 것;
    상기 더미 게이트 패턴의 양측벽에 게이트 스페이서들을 형성하는 것;
    상기 더미 게이트 패턴 양측에서 상기 활성 패턴 상에 소오스 및 드레인 전극들을 형성하는 것;
    상기 더미 게이트 패턴을 제거하여 상기 게이트 스페이서들 사이에서 상기 활성 패턴의 상부면 및 측벽들을 노출시키는 게이트 영역을 형성하는 것;
    상기 게이트 영역에 노출된 상기 활성 패턴의 상부면을 리세스하여 상기 소오스 및 드레인 전극들 사이에 채널 리세스 영역을 형성하는 것;
    선택적 에피택시얼 성장 공정을 이용하여, 상기 채널 리세스 영역 내에 상기 반도체 기판과 다른 격자 상수를 갖는 채널 패턴을 형성하는 것; 및
    상기 게이트 영역 내에서 상기 채널 패턴들의 상부면 및 측벽들을 덮는 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 채널 리세스 영역을 형성하기 전에,
    상기 게이트 영역 내에서 상기 활성 패턴의 측벽을 덮되, 상기 활성 패턴의 상부면을 노출시키는 몰드 패턴을 형성하는 것을 더 포함하며
    상기 몰드 패턴은 상기 채널 패턴의 측벽을 정의하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 게이트 절연막 및 상기 게이트 전극을 형성하기 전에, 상기 몰드 패턴을 제거하여 상기 채널 패턴들의 측벽들을 노출시키는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 더미 게이트 패턴을 형성하기 전에,
    상기 활성 패턴의 상부 측벽을 노출시키는 소자 분리 패턴을 형성하는 것을 더 포함하되,
    상기 채널 리세스 영역에서 상기 활성 패턴의 상부면이 상기 소자 분리 패턴의 상부면보다 아래에 위치하도록 형성하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 스페이서들의 하부면들은 상기 활성 패턴의 상부면과 접촉하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 채널 패턴의 상부면은 상기 게이트 스페이서들의 하부면들보다 아래에 위치하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판의 상부면은 (100) 결정면을 가지며, 상기 채널 패턴의 측벽은 (110) 결정면을 갖는 반도체 장치의 제조 방법.
  8. 반도체 기판으로부터 돌출된 활성 패턴;
    상기 활성 패턴 상에 일정 간격을 두고 위치한 소오스 및 드레인 영역들;
    상기 소오스 및 드레인 영역들 사이에 채널 영역을 갖되, 상기 채널 영역에서 상기 활성 패턴 내에 국소적으로 형성되며 상기 활성 패턴과 다른 격자 상수를 갖는 채널 패턴;
    상기 활성 패턴을 가로지르며, 상기 채널 패턴의 상부면 및 측면들을 덮는 게이트 전극; 및
    상기 게이트 전극의 양측벽에 형성된 게이트 스페이서들을 포함하되,
    상기 채널 패턴은 상기 소오스 및 드레인 영역들 사이 그리고 상기 게이트 전극 아래에 위치하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 활성 패턴의 측벽을 정의하는 소자 분리 패턴을 더 포함하되,
    상기 채널 영역에서 상기 활성 패턴의 상부면은 상기 소자 분리 패턴의 상부면보다 아래에 위치하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 채널 패턴은 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 갖는 반도체 장치.
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