CN106847694B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。所述半导体器件的形成方法能够控制金属栅电极的高度。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构一侧的源区和位于栅极结构另一侧的漏区。所述源区和漏区中掺杂有离子。
随着MOS晶体管集成度越来越高，MOS晶体管工作需要的电压和电流不断降低，晶体管开关的速度随之加快，随之对半导体工艺方面要求大幅度提高。因此，业界找到了替代SiO2的高介电常数材料(High-K Material)作为栅介质层，以更好的隔离栅极结构和MOS晶体管的其它部分，减少漏电。同时，为了与高K(K大于3.9)介电常数材料兼容，采用金属材料替代原有多晶硅作为栅电极层。高K栅介质层和金属栅电极构成金属栅极结构，使得MOS晶体管的漏电进一步降低。
通常采用后栅工艺形成具有金属栅极结构的MOS晶体管，在后栅工艺中，先在半导体衬底上形成伪栅极结构，在伪栅极结构两侧的半导体衬底上形成层间介质层，所述层间介质层的顶部表面和所述伪栅极结构的顶部表面齐平，然后去除伪栅电极，在伪栅电极定义的位置形成金属栅电极。
然而，现有技术中形成的半导体器件的方法不能控制金属栅电极的高度。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以控制金属栅电极的高度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层；以所述牺牲层为掩膜去除伪栅电极，形成开口；在所述牺牲层表面和所述开口中形成金属栅电极；平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。
可选的，所述牺牲层的厚度为20埃～100埃。
可选的，所述牺牲层的材料为氮化钽或氮化钴。
可选的，所述选择性原子层沉积工艺的步骤包括：对层间介质层和伪栅电极进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成牺牲层，所述牺牲层暴露出伪栅电极的顶部表面；去除反应后的副产物。
可选的，所述氢自由基处理的参数为：采用的气体为甲烷或氢气，处理时间5秒～40秒，处理温度为50摄氏度～400摄氏度。
可选的，当所述牺牲层的材料为氮化钽时，所述前躯物反应的参数为：采用的前躯物为NH3和Ta(NMe2)5，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
可选的，当所述牺牲层的材料为氮化钴时，所述前躯物反应的参数为：采用的反应前躯物为C7H5CoO2和NH3，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
可选的，平坦化所述金属栅电极和牺牲层的工艺为化学机械研磨工艺。
本发明还提供一种半导体器件的形成方法，包括：提供基底，所述基底具有第一区域和第二区域，所述基底的第一区域具有第一伪栅电极，所述基底的第二区域具有第二伪栅电极，所述基底上具有覆盖第一伪栅电极侧壁和第二伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述第一伪栅电极和第二伪栅电极的顶部表面齐平；采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第一牺牲层；形成所述第一牺牲层后，去除第一伪栅电极，形成第一开口；在所述第一牺牲层表面和第一开口中形成第一金属栅电极；平坦化第一金属栅电极和第一牺牲层，使第一金属栅电极的顶部表面与所述层间介质层的顶部表面齐平；平坦化第一金属栅电极和第一牺牲层后，采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第二牺牲层；形成所述第二牺牲层后，去除第二伪栅电极，形成第二开口；在所述第二牺牲层表面和第二开口中形成第二金属栅电极；平坦化第二金属栅电极和第二牺牲层，使第二金属栅电极的顶部表面与所述层间介质层的顶部表面齐平。
与现有技术相比，本发明的技术方案具有以下优点：
(1)由于采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，使得能够在一个工艺步骤中实现在层间介质层的顶部表面形成牺牲层而未在伪栅电极的顶部表面形成牺牲层，简化了形成牺牲层的工艺；另外，由于形成了所述牺牲层，在去除所述伪栅电极的过程中，所述牺牲层能够保护层间介质层的顶部表面不受到刻蚀损伤，避免在去除所述伪栅电极的过程中使得层间介质层的高度减小而发生变化，在平坦化所述金属栅电极和牺牲层后，金属栅电极的顶部表面和层间介质层的顶部表面齐平，由于层间介质层的高度没有发生变化，从而避免金属栅电极的高度发生变化，最终形成的金属栅电极的高度得到控制。
(2)进一步的，采用所述选择性原子层沉积工艺形成牺牲层的过程中，对所述层间介质层和伪栅电极进行了氢自由基处理，使得伪栅电极的顶部表面不易形成不导电的氧化硅层，使得伪栅电极的顶部表面和层间介质层的顶部表面呈现不同的导电性，从而使得前躯物容易吸附在层间介质层的顶部表面反应形成牺牲层，在每次选择性原子层沉积反应中，只需要控制形成的牺牲层的厚度就可以实现当层间介质层顶部表面形成有牺牲层时还未在伪栅电极的顶部表面形成牺牲层，从而实现在层间介质层顶部表面和伪栅电极顶部表面选择性的形成牺牲层。
附图说明
图1至图7是本发明第一实施例中半导体器件形成过程的结构示意图；
图8至图12是本发明第二实施例中半导体器件形成过程的结构示意图；
图13至图21是本发明第三实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件不能控制金属栅电极的高度。
针对现有技术中半导体器件的形成方法进行研究，形成半导体器件的方法包括：提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；去除所述伪栅电极，形成开口；在层间介质层表面和所述开口中形成金属栅电极；以所述层间介质层为停止层平坦化所述金属栅电极。
研究发现，现有技术中形成半导体器件的方法不能控制金属栅电极的厚度，原因在于：
去除所述伪栅电极的工艺通常采用刻蚀工艺如湿刻工艺或者干刻工艺，由于去除所述伪栅电极的过程中，所述层间介质层也暴露在刻蚀的环境中，会使得层间介质层的顶部表面受到刻蚀损伤，从而导致层间介质层的厚度下降而发生变化，所述层间介质层厚度的变化具有不确定性，使得去除伪栅电极后的层间介质层的厚度不能得到控制，最终形成金属栅电极后，金属栅电极的顶部表面与所述层间介质层的顶部表面齐平，由于层间介质层的厚度不能得到控制，导致金属栅电极的厚度不能得到控制。
在此基础上，本发明提供一种半导体器件的形成方法，在去除所述伪栅电极之前，采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，使得所述牺牲层暴露出伪栅电极的顶部表面，使得最终形成的金属栅电极的高度得到控制。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图1至图7是本发明第一实施例中半导体器件形成过程的结构示意图。
本实施例中，以半导体器件为鳍式场效应晶体管为例进行说明。
结合参考图1和图2，图2为沿着图1中鳍部延伸方向(A-A1轴线)得到的剖面图，提供基底，所述基底包括衬底100和位于衬底100表面的鳍部120；所述鳍部120表面具有横跨鳍部120的伪栅极结构130，伪栅极结构130覆盖部分鳍部120的顶部表面和侧壁。
所述衬底100为后续形成半导体器件提供工艺平台。
所述衬底100可以是单晶硅，多晶硅或非晶硅；所述衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底100的材料为硅。
形成所述鳍部120步骤为：在衬底100表面形成图案化的掩膜层，所述图案化的掩膜层定义鳍部120的位置；以所述图案化的掩膜层为掩膜刻蚀部分厚度的衬底100，形成鳍部120。由于所述鳍部120通过刻蚀衬底100而形成，所以鳍部120的材料和衬底100的材料相同。在其它实施例中，所述鳍部120的材料可以与衬底100的材料不相同。
所述衬底100表面还具有隔离结构110，隔离结构110的表面低于鳍部120的顶部表面，隔离结构110用于电学隔离相邻的鳍部120。所述隔离结构110的材料包括氧化硅或氮氧化硅。
所述伪栅极结构130包括横跨鳍部120的栅介质层131和覆盖栅介质层131的伪栅电极132。其中，栅介质层131位于隔离结构110表面、覆盖部分鳍部120的顶部表面和侧壁。本实施例中，所述栅介质层131的材料为氧化硅，所述伪栅电极132的材料为多晶硅。
参考图3，图3为在图2基础上形成的示意图，形成源区(未图示)和漏区(未图示)，所述源区位于伪栅极结构130一侧的鳍部120中，所述漏区位于伪栅极结构130另一侧的鳍部120中；形成源区和漏区后，在基底表面形成层间介质层150，所述层间介质层150覆盖伪栅极结构130侧壁，且所述层间介质层150的顶部表面与伪栅极结构130的顶部表面齐平。
所述层间介质层150的材料为氧化硅、氮氧化硅或碳氧化硅。
形成所述层间介质层150的步骤为：形成覆盖鳍部120、伪栅极结构130、隔离结构110和衬底100的层间介质材料层，所述层间介质材料层的整个顶部表面高于伪栅极结构130的顶部表面；平坦化所述层间介质材料层直至暴露出伪栅极结构130的顶部表面，形成层间介质层150。
需要说明的是，由于伪栅电极132的材料为多晶硅，伪栅电极132的顶部表面在制程环境中极容易被氧化，导致在伪栅电极132的顶部表面会形成氧化硅层，所述氧化硅层的导电性能和层间介质层150的导电性能差别较小，若直接在层间介质层150的表面采用原子层沉积工艺牺牲层，相应的也会在所述伪栅电极132的顶部表面形成牺牲层的材料，牺牲层的形成对层间介质层150的顶部表面和伪栅电极132的顶部表面的选择性较小。
参考图4，采用选择性原子层沉积工艺形成覆盖所述层间介质层150顶部表面的牺牲层160。
所述牺牲层160的材料为氮化钽或氮化钴。
所述选择性原子层沉积工艺包括进行多次的原子层沉积循环，以达到在层间介质层150上形成所需要的牺牲层160的厚度。为了简化说明，下面仅对一次的原子层沉积循环进行详细说明。所述原子层沉积循环包括：对层间介质层150和伪栅电极132进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层150上形成牺牲层160，所述牺牲层160暴露出伪栅电极132的顶部表面；去除反应后的副产物。
由于采用了氢自由基处理，使得伪栅电极132的顶部表面吸附氢自由基，由于氢自由基的抗氧化性能较强，使得伪栅电极132的顶部表面在制程环境中不易被氧化而不易形成不导电的氧化硅层，使得伪栅电极132的顶部表面和层间介质层150的顶部表面呈现不同的导电性，从而使得形成的牺牲层160呈现选择性的沉积，具体的，采用合适的前驱物的材料，使得前躯物容易吸附在层间介质层150的顶部表面反应而形成牺牲层160。在每次选择性原子层沉积反应中，只需要控制形成的牺牲层160的厚度就可以实现当层间介质层150顶部表面形成有牺牲层160时还未在伪栅电极132的顶部表面形成牺牲层160，从而实现在层间介质层150顶部表面和伪栅电极132顶部表面选择性的形成需要厚度的牺牲层160。
所述氢自由基处理的参数为：采用的气体为甲烷或氢气，处理温度为50摄氏度～400摄氏度。
若所述氢自由基处理的时间过短，导致氢自由基处理后层间介质层150的顶部表面和伪栅电极132的顶部表面呈现的导电差异性较小，导致形成牺牲层160的过程中对层间介质层150的选择性降低；若所述氢自由基处理的时间过长，增加工艺成本。故本实施例中，氢自由基处理的时间为5秒～40秒。
将前躯物引入反应腔室进行反应，在层间介质层150上形成牺牲层160的过程为：所述前躯物包括第一前躯物和第二前驱物，首先将第一前躯物引入腔室，第一前躯物吸附在层间介质层150上，之后排出腔室中多余的第一前躯物，然后将第二前躯物引入反应腔室，第二前躯物与第一前躯物反应形成牺牲层160，然后将反应后的副产物包括剩余的第二前躯物、第二前躯物和第一前躯物反应形成的产物排出腔室。
当所述牺牲层160的材料为氮化钽时，所述前躯物反应的参数为：采用的第一前躯物为NH3，第二前躯物为Ta(NMe2)5(戊基(二甲氨基)钽，PDMAT)温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
当所述牺牲层的材料为氮化钴时，所述前躯物反应的参数为：采用的第一前躯物为C7H5CoO2(二羰基环戊二烯基钴)，第二前躯物为NH3，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
所述牺牲层160的厚度需要选择合适的范围，若所述牺牲层的厚度小于20埃，所述牺牲层160对层间介质层150的保护作用下降，导致后续在去除所述伪栅电极132的过程中，会刻穿牺牲层160的部分区域而使其下方的层间介质层150受到刻蚀损伤，层间介质层150的部分区域的高度发生变化，导致后续形成的金属栅电极的高度不能有效的得到控制；若所述牺牲层160的厚度大于100埃，使得工艺成本增加。故选择所述牺牲层160的厚度为20埃～100埃。
需要说明的是，在其它实施例中，还可以在伪栅极结构130侧壁形成侧墙，所述层间介质层150还覆盖侧墙的侧壁，形成的牺牲层160还覆盖所述侧墙的顶部表面，在形成所述牺牲层160过程中的氢自由基处理的过程中，也对侧墙的顶部表面进行了氢自由基处理。
参考图5，以所述牺牲层160为掩膜去除伪栅电极132(参考图4)，形成开口170。
采用干刻工艺或湿刻工艺去除所述伪栅电极132。
参考图6，在所述牺牲层160表面和所述开口170(参考图5)中形成金属栅电极180。
所述金属栅电极180的材料为金属，如W、Al、Ti、Cu、Mo或Pt。形成所述金属栅电极的180的工艺为沉积工艺或者电镀工艺。所述金属栅电极180的整个表面高于牺牲层160的表面。
参考图7，平坦化所述金属栅电极180和牺牲层160(参考图6)，使所述金属栅电极180的顶部表面和层间介质层150的顶部表面齐平。
平坦化所述金属栅电极和牺牲层的工艺为化学机械研磨工艺。
需要说明的是，本实施例中，在形成金属栅电极180之前，还可以形成覆盖栅介质层131的阻挡层(未图示)和覆盖所述阻挡层的功函数层(未图示)。
第二实施例
图8至图12是本发明第二实施例中半导体器件形成过程的结构示意图；本实施例中，以半导体器件为平面MOS晶体管为例进行说明。
参考图8，提供基底，所述基底为衬底200，所述基底表面具有伪栅极结构210、覆盖伪栅极结构210侧壁的层间介质层230，所述层间介质层230的顶部表面与所述伪栅极结构210的顶部表面齐平。
本实施例中，形成伪栅极结构210后，形成了源区(未图示)和漏区(未图示)，所述源区位于伪栅极结构210一侧的衬底200中，所述漏区位于伪栅极结构210另一侧的衬底200中，然后形成层间介质层230。
所述伪栅极结构210包括位于所述基底表面的栅介质层211和位于栅介质层211表面的伪栅电极212。所述栅介质层211的材料为氧化硅，所述伪栅电极212的材料为多晶硅。
形成伪栅极结构210和层间介质层230的方法参照第一实施例。
参考图9，采用选择性原子层沉积工艺形成覆盖所述层间介质层230顶部表面的牺牲层240。
所述牺牲层240的材料为氮化钽或氮化钴。所述牺牲层240的厚度为20埃～100埃。
形成牺牲层240采用的选择性原子层沉积工艺包括进行多次的原子层沉积循环，以达到在层间介质层230上形成所需要的牺牲层240的厚度。为了简化说明，下面仅对一次的原子层沉积循环进行详细说明。所述原子层沉积循环包括：对层间介质层230和伪栅电极212进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层230上形成牺牲层240，所述牺牲层240暴露出伪栅电极212的顶部表面；去除反应后的副产物。
所述氢自由基处理的参数参照第一实施例，牺牲层240采用的前躯物反应的过程和参数参照第一实施例，不再详述。
需要说明的是，在其它实施例中，所述伪栅极结构210两侧侧壁还形成有侧墙，层间介质层230还覆盖所述侧墙的侧壁，形成的牺牲层240还覆盖所述侧墙的顶部表面，在形成所述牺牲层240过程中的氢自由基处理的过程中，也对侧墙的顶部表面进行了氢自由基处理。
参考图10，以所述牺牲层240为掩膜去除伪栅电极212(参考图9)，形成开口250。
去除伪栅电极212的方法参照第一实施例中去除伪栅电极132的工艺。
参考图11，在所述牺牲层240表面和所述开口250中形成金属栅电极260。
形成金属栅电极260的工艺参照第一实施例中形成金属栅电极180的工艺。
参考图12，平坦化所述金属栅电极260和牺牲层240，使所述金属栅电极260的顶部表面和层间介质层230的顶部表面齐平。
平坦化所述金属栅电极260和牺牲层240的工艺为化学机械研磨工艺。
需要说明的是，本实施例中，在形成金属栅电极260之前，还可以形成覆盖栅介质层211的阻挡层(未图示)和覆盖所述阻挡层的功函数层(未图示)。
在第一实施例和第二实施例中，由于采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，使得所述牺牲层暴露出伪栅电极的顶部表面，使得在去除所述伪栅电极的过程中，所述牺牲层能够保护层间介质层的顶部表面不受到刻蚀损伤，避免在去除所述伪栅电极的过程中使得层间介质层的高度减小而发生变化，在平坦化所述金属栅电极和牺牲层后，金属栅电极的顶部表面和层间介质层的顶部表面齐平，由于层间介质层的高度没有发生变化，从而避免金属栅电极的高度发生变化，最终形成的金属栅电极的高度得到控制；另外形成牺牲层采用选择性原子层沉积工艺使得能够在一个工艺步骤中实现在层间介质层的顶部表面形成牺牲层而未在伪栅电极的顶部表面形成牺牲层，简化了形成牺牲层的工艺。
第三实施例
图13至图21是本发明第三实施例中半导体器件形成过程的结构示意图。本实施例中，以半导体器件为平面MOS晶体管为例进行说明。
参考图13，提供基底300，所述基底300具有第一区域(I区域)和第二区域(Ⅱ区域)，所述基底300的第一区域具有第一伪栅极结构310，所述基底300的第二区域具有第二伪栅极结构320，所述基底300上具有覆盖第一伪栅极结构310侧壁和第二伪栅极结构320侧壁的层间介质层330，所述层间介质层330的顶部表面与所述第一伪栅极结构310和第二伪栅极结构320的顶部表面齐平。
所述第一区域为P型区域，所述第二区域为N型区域，或者所述第一区域为N型区域，所述第二区域为P型区域。在P型区域形成P型MOS晶体管，在N型区域形成N型MOS晶体管。
所述第一伪栅极结构310包括位于基底300第一区域的第一栅介质层311和覆盖第一栅介质层311的第一伪栅电极312；所述第二伪栅极结构320包括位于基底300第二区域的第二栅介质层321和覆盖第二栅介质层321的第二伪栅电极322。
形成第一伪栅极结构310和第二伪栅极结构320的步骤为：在基底300上沉积栅介质材料层和覆盖所述栅介质材料层的伪栅电极材料层；在所述伪栅电极材料层上形成定义第一伪栅极结构310和第二伪栅极结构320的图案化的掩膜层；以所述掩膜层为掩膜刻蚀栅介质材料层和伪栅电极材料层，形成第一伪栅极结构310和第二伪栅极结构320。本实施例中，第一栅介质层311和第二栅介质层321的材料为氧化硅，第一伪栅电极312和第二伪栅电极322的材料为多晶硅。
形成第一伪栅极结构310和第二伪栅极结构320后，还形成位于第一伪栅极结构310两侧的第一源漏区和位于第二伪栅极结构320两侧的第二源漏区，然后形成层间介质层330。
所述层间介质层330的材料为氧化硅、氮氧化硅或碳氧化硅。
形成所述层间介质层330的步骤为：形成覆盖第一伪栅极结构310和第二伪栅极结构320的层间介质材料层，所述层间介质材料层的整个表面高于第一伪栅极结构310和第二伪栅极结构320的顶部表面；平坦化所述层间介质材料层直至暴露出第一伪栅极结构310和第二伪栅极结构320的顶部表面，形成层间介质层330。
参考图14，采用选择性原子层沉积工艺在层间介质层330的顶部表面形成第一牺牲层340。
所述第一牺牲层340的材料为氮化钽或氮化钴，所述第一牺牲层340的厚度为20埃～100埃。
形成第一牺牲层340采用的选择性原子层沉积工艺包括进行多次的原子层沉积循环，以达到在层间介质层330上形成所需要的第一牺牲层340的厚度。为了简化说明，下面仅对一次的原子层沉积循环进行详细说明。所述原子层沉积循环包括：对层间介质层330、第一伪栅电极312和第二伪栅电极322进行氢自由基处理；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层330上形成第一牺牲层340；去除反应后的副产物。
所述氢自由基处理的参数：采用的气体为甲烷或氢气，处理温度为50摄氏度～400摄氏度，时间为5秒～40秒。
将前躯物引入反应腔室进行反应，在层间介质层330上形成第一牺牲层340的过程为：所述前躯物包括第一前躯物和第二前驱物，首先将第一前躯物引入腔室，第一前躯物吸附在层间介质层330上，之后排出腔室中多余的第一前躯物，然后将第二前躯物引入反应腔室，第二前躯物与第一前躯物反应形成第一牺牲层340，然后将反应后的副产物包括剩余的第二前躯物、第二前躯物和第一前躯物反应形成的产物排出腔室。
当所述第一牺牲层340的材料为氮化钽时，所述前躯物反应的参数为：采用的第一前躯物为NH3，第二前躯物为Ta(NMe2)5，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
当所述第一牺牲层340的材料为氮化钴时，所述前躯物反应的参数为：采用的第一前躯物为C7H5CoO2，第二前躯物为NH3，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
参考图15，形成第一牺牲层340后，去除第一伪栅电极312，形成第一开口313。
去除第一伪栅电极312的工艺为干刻工艺或湿刻工艺。
参考图16，在所述第一牺牲层340表面和第一开口313(参考图15)中形成第一金属栅电极350。
所述第一金属栅电极350的材料为金属，如W、Al、Ti、Cu、Mo或Pt。形成所述第一金属栅电极350的工艺为沉积工艺或者电镀工艺。所述第一金属栅电极350的整个表面高于第一牺牲层340的表面。
参考图17，平坦化第一金属栅电极350和第一牺牲层340，使第一金属栅电极350的顶部表面与所述层间介质层330的顶部表面齐平。
平坦化所述第一金属栅电极350和第一牺牲层340的工艺为化学机械研磨工艺。
参考图18，平坦化第一金属栅电极350和第一牺牲层340后，采用选择性原子层沉积工艺形成覆盖所述层间介质层330表面的第二牺牲层360。
形成第二牺牲层360的工艺参照形成第一牺牲层340的工艺，不再详述。
参考图19，形成所述第二牺牲层360后，去除第二伪栅电极322，形成第二开口323。
去除第二伪栅电极322的工艺为干刻工艺或湿刻工艺。
参考图20，在所述第二牺牲层360表面和第二开口323中形成第二金属栅电极370。
所述第二金属栅电极370的材料为金属，如W、Al、Ti、Cu、Mo或Pt。形成所述第二金属栅电极370的工艺为沉积工艺或者电镀工艺。所述第二金属栅电极370的整个表面高于第二牺牲层360的表面。
参考图21，平坦化第二金属栅电极370和第二牺牲层360，使第二金属栅电极370的顶部表面与所述层间介质层330的顶部表面齐平。
平坦化所述第二金属栅电极370和第二牺牲层360的工艺为化学机械研磨工艺。
本实施例中，由于采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第一牺牲层，使得所述第一牺牲层暴露出第一伪栅电极和第二伪栅电极的顶部表面，使得在去除所述第一伪栅电极的过程中，所述第一牺牲层能够保护层间介质层的顶部表面不受到刻蚀损伤，避免在去除所述第一伪栅电极的过程中使得层间介质层的高度减小而发生变化，在平坦化所述第一金属栅电极和第一牺牲层后，第一金属栅电极的顶部表面和层间介质层的顶部表面齐平，由于层间介质层的高度没有发生变化，从而避免第一金属栅电极的高度发生变化；由于采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第二牺牲层，使得所述第二牺牲层暴露出第一伪栅电极和第二伪栅电极的顶部表面，使得在去除所述第二伪栅电极的过程中，所述第二牺牲层能够保护层间介质层的顶部表面不受到刻蚀损伤，避免在去除所述第二伪栅电极的过程中使得层间介质层的高度减小而发生变化，在平坦化所述第二金属栅电极和第二牺牲层后，第二金属栅电极的顶部表面和层间介质层的顶部表面齐平，由于层间介质层的高度没有发生变化，从而避免第二金属栅电极的高度发生变化，最终形成的第一金属栅电极和第二金属栅电极的高度得到控制。
需要说明的是，本实施例中，在形成第一金属栅电极之前，还可以形成覆盖第一栅介质层的第一阻挡层和覆盖第一阻挡层的第一功函数层；在在形成第二金属栅电极之前，还可以形成覆盖第二栅介质层的第二阻挡层和覆盖第二阻挡层的第二功函数层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有伪栅电极、覆盖所述伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述伪栅电极的顶部表面齐平；
采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的牺牲层，所述选择性原子层沉积工艺的步骤包括：对层间介质层和伪栅电极进行氢自由基处理，使伪栅电极的顶部表面吸附氢自由基；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成牺牲层，所述牺牲层暴露出伪栅电极的顶部表面；去除反应后的副产物；
以所述牺牲层为掩膜去除伪栅电极，形成开口；
在所述牺牲层表面和所述开口中形成金属栅电极；
平坦化所述金属栅电极和牺牲层，使所述金属栅电极的顶部表面和层间介质层的顶部表面齐平。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的厚度为20埃～100埃。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为氮化钽或氮化钴。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氢自由基处理的参数为：采用的气体为甲烷或氢气，处理时间5秒～40秒，处理温度为50摄氏度～400摄氏度。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述牺牲层的材料为氮化钽时，所述前躯物反应的参数为：采用的前躯物为NH3和Ta(NMe2)5，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，当所述牺牲层的材料为氮化钴时，所述前躯物反应的参数为：采用的反应前躯物为C7H5CoO2和NH3，温度为100摄氏度～300摄氏度,腔室压强为1torr～10torr。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，平坦化所述金属栅电极和牺牲层的工艺为化学机械研磨工艺。
8.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底具有第一区域和第二区域，所述基底的第一区域具有第一伪栅电极，所述基底的第二区域具有第二伪栅电极，所述基底上具有覆盖第一伪栅电极侧壁和第二伪栅电极侧壁的层间介质层，所述层间介质层的顶部表面与所述第一伪栅电极和第二伪栅电极的顶部表面齐平；
采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第一牺牲层，形成第一牺牲层采用的选择性原子层沉积工艺的步骤包括：对层间介质层、第一伪栅电极和第二伪栅电极进行氢自由基处理，使第一伪栅电极的顶部表面吸附氢自由基；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成第一牺牲层；去除反应后的副产物；
形成所述第一牺牲层后，去除第一伪栅电极，形成第一开口；
在所述第一牺牲层表面和第一开口中形成第一金属栅电极；
平坦化第一金属栅电极和第一牺牲层，使第一金属栅电极的顶部表面与所述层间介质层的顶部表面齐平；
平坦化第一金属栅电极和第一牺牲层后，采用选择性原子层沉积工艺形成覆盖所述层间介质层顶部表面的第二牺牲层，形成第二牺牲层采用的选择性原子层沉积工艺的步骤包括：对层间介质层、第一金属栅电极和第二伪栅电极进行氢自由基处理，使第二伪栅电极的顶部表面吸附氢自由基；氢自由基处理后，将前躯物引入反应腔室进行反应，在层间介质层上形成第二牺牲层；去除反应后的副产物；
形成所述第二牺牲层后，去除第二伪栅电极，形成第二开口；
在所述第二牺牲层表面和第二开口中形成第二金属栅电极；
平坦化第二金属栅电极和第二牺牲层，使第二金属栅电极的顶部表面与所述层间介质层的顶部表面齐平。
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