CN108231664A - 半导体器件及其形成方法 - Google Patents

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Abstract

方法包括在衬底上形成栅极结构，形成覆盖栅极结构的侧壁的密封间隔件，形成覆盖密封间隔件的侧壁的牺牲间隔件，形成夹着沟道区域(位于栅极结构下方)的源极/漏极区域并且沉积覆盖牺牲间隔件的侧壁的接触蚀刻停止层。该方法还包括去除牺牲间隔件以形成沟槽，其中，该沟槽暴露接触蚀刻停止层的侧壁和密封间隔件的侧壁，并且沉积层间介电层，其中，层间介电层覆盖沟槽，从而限定沟槽内的气隙。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。
例如，通常减小场效应晶体管的部件之间的杂散电容(诸如栅极结构和源极/漏极接触件之间的电容)是期望的，以增加晶体管的开关速度、减小开关功耗和/或减小耦合噪声。已经提出某些具有低于氧化硅的介电常数的低k材料作为提供较低的相对电容率的绝缘材料，以减小杂散电容。然而，随着半导体技术进入更小的几何尺寸，栅极结构和源极/漏极接触件之间的距离进一步减小，导致仍存在较大的杂散电容。因此，虽然晶体管形成中现有的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上形成栅极结构；形成覆盖所述栅极结构的侧壁的密封间隔件；形成覆盖所述密封间隔件的侧壁的牺牲间隔件；形成夹着沟道区域的源极/漏极(S/D)区域，所述沟道区域位于所述栅极结构下方；沉积覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；去除所述牺牲间隔件以形成沟槽，其中，所述沟槽跨越在所述接触蚀刻停止层的侧壁和所述密封间隔件的侧壁之间；以及沉积层间介电(ILD)层，其中，所述层间介电层覆盖所述沟槽，从而限定所述沟槽内的气隙。
本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：在半导体衬底上形成栅极堆叠件；形成覆盖所述栅极堆叠件的侧壁的密封间隔件；形成覆盖所述密封间隔件的侧壁的牺牲间隔件；形成由沟道区域插入的源极/漏极(S/D)区域，所述沟道区域位于所述栅极堆叠件下方；形成覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；在所述栅极堆叠件上方沉积第一层间介电(ILD)层；图案化所述第一层间介电层，从而形成暴露所述源极/漏极区域的一个的开口；在所述开口中形成源极/漏极接触件；在所述源极/漏极接触件的形成之后，去除所述牺牲间隔件以形成沟槽，其中，所述沟槽暴露所述接触蚀刻停止层的侧壁以及所述密封间隔件的侧壁；以及在所述源极/漏极接触件、所述密封间隔件和所述栅极堆叠件上方沉积第二层间介电层，其中，所述第二层间介电层密封所述沟槽，从而限定所述沟槽内的空隙。
本发明的又一实施例提供了一种半导体器件，包括：衬底，具有源极/漏极(S/D)区域，其中，所述沟道区域插入在所述源极/漏极区域之间；栅极堆叠件，位于所述沟道区域上方；间隔件层，覆盖所述栅极堆叠件的侧壁；源极/漏极接触件，位于所述源极/漏极区域的一个上方；接触蚀刻停止(CES)层，覆盖所述源极/漏极接触件的侧壁；以及层间介电(ILD)层，覆盖所述接触蚀刻停止层、所述间隔件层和所述栅极堆叠件，其中，所述接触蚀刻停止层和所述间隔件层彼此间隔开，限定所述接触蚀刻停止层和所述间隔件层之间的间隙，所述间隙由所述层间介电层覆盖。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2A、图2B、图3、图4、图5、图6、图7、图8A、图8B和图9是根据一些实施例的根据图1中的方法构建的半导体器件的部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件及其形成方法。更具体地，本发明涉及提供用于在半导体制造中降低场效应晶体管(FET)的栅极结构和源极/漏极接触件之间的杂散电容的方法和结构。在FET的形成中，增加开关速度、减小开关功耗以及减小耦合噪声是期望的。杂散电容通常对这些参数具有负面影响，尤其是来自栅极结构和源极/漏极接触件之间的杂散电容。随着半导体技术进入更小的几何尺寸，栅极和源极/漏极接触件之间的距离缩小，导致更大的杂散电容。因此，FET中的杂散电容变得更加成问题。本发明提供了形成围绕栅极结构的空气间隔件的解决方案，而不是传统由固体介电材料制成的间隔件，降低栅极和源极/漏极接触件之间的相对电容率(或介电常数)并且从而降低杂散电容。
图1示出了根据本发明的用于形成半导体器件的方法100的流程图。方法100是实例，并且除了权利要求中明确列举的之外，方法100不旨在限制本发明。可以在方法100之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换、消除或重新定位所描述的一些操作。以下结合图2至图9描述方法100，图2至图9示出了根据方法100的实施例的各个制造步骤期间半导体器件200的截面图。器件200可以是集成电路(IC)或其部分的处理期间制造的中间器件，该中间器件可以包括静态随机存取存储器(SRAM)和/或逻辑电路、无源组件(诸如电阻器、电容器和电感器)、以及有源组件(诸如p型FET(pFET)、n型FET(nFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其它存储器单元和它们的组合)。此外，为了简化和易于理解，提供了本发明的各个实施例中的包括晶体管、栅极堆叠件、有源区域、隔离结构和其它部件的各个部件，并且不必将实施例限制于任何类型的器件、任何数量的器件、任何数量的区域或任何配置的结构或区域。
在操作102中，方法100(图1)提供了器件200的前体(图2A)。为了便于讨论，器件200的前体也称为器件200。器件200可以包括衬底202和其中或其上形成的各个部件。在本实施例中，衬底202是硅衬底。可选地，衬底202可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在另一可选实施例中，衬底202是绝缘体上半导体(SOI)。
在一些实施例中，衬底202包括绝缘体(或隔离结构)，该绝缘体可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料形成。该绝缘体可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底202中蚀刻沟槽，用绝缘材料填充沟槽，并且对包括绝缘材料的衬底202实施化学机械平坦化(CMP)工艺来形成绝缘体。衬底202可以包括诸如场氧化物和硅的局部氧化(LOCOS)的其它隔离结构。衬底202可以包括多层隔离结构。
在操作104中，方法100(图1)在衬底202上形成一个或多个FET 204(例如，FET204a和204b)(图2A)。FET 204可以包括n型FET、p型FET或它们的组合。在一些实施例中，FET204a和204b都是n型FET或都是p型FET。在可选实施例中，FET 204a是n型FET并且FET 204b是p型FET。
每个FET 204均包括栅极堆叠件208。栅极堆叠件208设置在衬底202上方。在各个实施例中，栅极堆叠件208是多层结构。栅极堆叠件208可以包括栅极介电层210和栅电极层212。在一些实施例中，栅极介电层210还包括高k介电层和插入在衬底202和高k介电层之间的界面层。在各个实施例中，界面层可以包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法形成。通过诸如原子层沉积(ALD)的合适的工艺形成高k介电层。形成高k介电层的其它方法包括金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、UV臭氧氧化和分子束外延(MBE)。在一个实施例中，高k介电材料包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其它合适的金属氧化物或它们的组合。可选地，高k介电层包括金属氮化物或金属硅酸盐。
在一些实施例中，栅电极层212可以是多晶硅层或金属栅电极层。金属栅电极层还可以包括多层，诸如功函金属层和金属填充层。功函金属层可以包括p型功函金属层或n型功函金属层。p型功函金属层包括选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合的组的金属。n型功函金属层包括选自但不限于钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)或它们的组合的组的金属。p型功函金属层或n型功函金属层还可以包括多个层并且可以通过CVD、PVD和/或其它合适的工艺沉积。一个或多个金属层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料并且可以通过CVD、PVD、镀和/或其它合适的工艺形成。金属填充层可以包括铝(Al)、钨(W)或铜(Cu)和/或其它合适的材料。可以通过CVD、PVD、镀和/或其它合适的工艺形成金属填充层。
在每个栅极堆叠件208的侧壁上形成栅极间隔件。参照图2A，在各个实施例中，栅极间隔件可以包括诸如密封间隔件214和伪间隔件216的多层。密封间隔件214包括诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)的介电材料、其它介电材料或它们的组合。密封间隔件214保护栅极堆叠件208的四个近似垂直的侧壁。伪间隔件216可以由氧化硅(SiO2)、氧化铝(AlO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)组成。通常，选择密封间隔件214和伪间隔件216的组分，从而使得与伪间隔件216相比，密封间隔件214具有高蚀刻选择性。将在方法100的随后的操作中去除伪间隔件216以形成作为空气间隔件的空隙，而密封间隔件214基本保留。因此，伪间隔件216也称为牺牲间隔件216。将在以下细节中进一步描述空气间隔件的形成。在实例中，通过CVD工艺在器件200上方毯式沉积介电层(例如，具有基本均匀厚度的氮化硅层)并且之后各向异性蚀刻以去除部分介电层以形成密封间隔件214来形成密封间隔件214。可以用类似的工艺形成牺牲间隔件216。在一些实施例中，牺牲间隔件216具有在从约2nm至约4nm的范围内的厚度。
源极/漏极(S/D)区域218也形成在衬底202中。S/D区域218可以是用于形成有源器件的n型掺杂区域和/或p型掺杂区域。S/D区域218可以包括重掺杂S/D(HDD)、轻掺杂S/D(LDD)、凸起区域、应变区域、外延生长区域和/或其它合适的部件。可以通过蚀刻和外延生长、S/D注入、S/D激活和/或其它合适的工艺形成S/D区域218。在实施例中，S/D区域218还包括硅化物或锗硅化物。例如，可以通过包括沉积金属层、退火金属层使得金属层能够与硅反应以形成硅化物，并且之后去除未反应的金属层的工艺来形成硅化物。在实施例中，器件200包括用于形成多栅极FET(诸如FinFET)的鳍式有源区域。为了进一步说明该实施例，可以在鳍中或鳍上形成S/D区域218和沟道区域224。沟道区域224位于栅极堆叠件208下方并且插入在一对S/D区域218之间。当诸如通过偏置栅电极层212导通半导体器件200时，沟道区域224在相应的S/D区域218之间传导电流。
仍参照图2A，在本实施例中，首先通过在衬底202中蚀刻S/D凹槽以及随后通过在相应的凹槽中外延生长S/D区域218来形成S/D区域218。基于S/D凹槽的轮廓，S/D区域218可以具有基本U形轮廓并且每个S/D区域218的侧壁与牺牲间隔件216的边缘(或外边界)基本对准。相应的侧壁与栅极堆叠件208间隔开距离260。在一些实施例中，距离260在从约2nm至约10nm的范围内。在一些实施例中，其中，间隔件214/216比期望的更厚，这扩大了距离260，但是距离260期望地落在更短的范围内，S/D区域218可以形成为具有基本菱形的轮廓，诸如图2B中的S/D区域218a。参照图2B，S/D区域218a的一些侧壁在间隔件214/216下面朝向栅极堆叠件208延伸。在一个实例中，用包括干蚀刻工艺和湿蚀刻工艺的蚀刻工艺形成S/D凹槽，其中，调整它们的蚀刻参数(诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、射频(RF)偏置电压、RF偏置功率、蚀刻剂流率和其它合适的参数)以获得期望的凹槽轮廓。为了便于讨论，将具有如图2A所示的形状的S/D区域的器件200用作用于随后操作的示例。本领域中普通技术人员将意识到，具有如图2B所示的形状的S/D区域的器件200也可以用于随后的操作。
回参照图2A，在本实施例中，器件200包括位于衬底202上方并且位于牺牲间隔件216的侧壁上的蚀刻停止(CES)层220，并且还包括位于CES层220上方的层间介电(ILD)层222。CES层220可以包括诸如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)的介电材料、其它介电材料或它们的组合。可以通过等离子体增强CVD(PECVD)工艺和/或其它合适的沉积或氧化工艺形成CES层220。ILD层222可以包括诸如氧化硅、掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、低k介电材料和/或其它合适的介电材料。可以通过PEVD工艺、可流动CVD(FCVD)工艺或其它合适的沉积技术来沉积ILD层222。选择CES层220和ILD层222的组分，从而使得与ILD层222相比，CES层220具有一些蚀刻选择性。在实施例中，CES层220在衬底202上方沉积为覆盖衬底202上的各个结构的毯式层，并且在CES层220上方沉积ILD层222。随后，方法100(图1)进入操作106，操作106通过实施化学机械平坦化(CMP)工艺抛光ILD层222并且暴露栅极堆叠件208(图2A)。因此，部分CES层220保留在邻近的牺牲间隔件216之间的衬底202上方。
在操作108中，方法100(图1)在器件200上方形成另一ILD层228(图3)。ILD层228可以包括通过CVD或其它合适的方法形成的氧化硅、低k介电材料或其它合适的介电材料。例如，可以通过PECVD工艺、FCVD工艺或其它合适的沉积工艺形成ILD层228。在一些实施例中，ILD层228可以包括与ILD层222不同或相同的材料。操作108之后可以是CMP工艺以去除过量的介电材料。
在操作110中，方法100(图1)图案化ILD层228以在S/D区域218上方形成S/D通孔230(图4)。在实施例中，操作110包括光刻工艺和蚀刻工艺。光刻工艺可以包括在ILD层228上方形成抗蚀剂(或光刻胶)，将光刻胶暴露于限定S/D通孔230的各个几何形状的图案，实施曝光后烘烤工艺并且显影光刻胶以形成包括光刻胶的掩模元件。之后，掩模元件或其衍生物用于在ILD层228内蚀刻凹槽。随后去除掩模元件(例如，图案化的光刻胶)。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。例如，蚀刻工艺可以包括两步蚀刻。第一蚀刻步骤去除ILD层228和222的部分以暴露CES层220的底部，并且第二蚀刻步骤去除CES层220的底部，从而暴露S/D区域218的部分。在一些实施例中，操作110中基本完全地去除了ILD层222。
在操作112中，方法100(图1)在S/D通孔230中形成一个或多个S/D接触件232(图5)。在实施例中，S/D接触件232包括诸如钨(W)、铝(Al)、铜(Cu)的金属、它们的组合或其它合适的导电材料。在实施例中，使用诸如CVD、PVD、镀的合适的工艺和/或其它合适的工艺来沉积接触金属。操作112之后可以是CMP工艺以去除过量的金属。
在操作114中，如图6所示，去除ILD层228，形成暴露层214、216、220和栅极堆叠件208的开口240。在实施例中，操作114包括调整为蚀刻ILD层228的蚀刻工艺，而其它层214、216、220和栅极堆叠件208在蚀刻工艺中基本保持不变。在实施例中，操作114可以使用干蚀刻、湿蚀刻或其它合适的蚀刻工艺。
方法100(图1)进入操作116，其中，形成用于创建空气间隔件结构的沟槽250(图7)。具体地，通过蚀刻牺牲间隔件216形成沟槽250。在实施例中，用空气填充沟槽250，在密封间隔件214和CES层220之间形成气隙。在沟槽250中暴露密封间隔件214和CES层220的侧壁。
通常，选择密封间隔件214和CES层220的组分，从而使得与牺牲间隔件216相比，密封间隔件214和CES层220具有高的蚀刻选择性。因此，蚀刻工艺可以去除牺牲间隔件216，而密封间隔件214和CES层220的厚度相对和/或基本保持不变。在一些实施例中，密封间隔件214和CES层220包含氮化物(或富氮化物)并且牺牲间隔件包含氧化物(或富氧化物)。例如，密封间隔件214和CES层220的每个均可以包括选自氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅(调整为富氮化物)以及它们的组合的组的组分，而牺牲间隔件216可以包含选自氧化硅、氧化铝、碳氮氧化硅(调整为富氧化物)以及它们的组合的组的组分。密封间隔件214和CES层220可以包含相同或不同的材料。在一个具体实施例中，密封间隔件214包含氮化硅，CES层220包含碳氮化硅，并且牺牲间隔件216包含氧化铝。在另一具体实施例中，密封间隔件214包含碳氮化硅，CES层220包含碳氮氧化硅，并且牺牲间隔件216包含氧化铝。在可选实施例中，密封间隔件214和CES层220包含氧化物(或富氧化物)并且牺牲间隔件216包含氮化物(或富氮化物)。例如，密封间隔件214和CES层220的每个均可以包含选自氧化硅、氧化铝、碳氮氧化硅(调整为富氧化物)以及它们的组合的组的组分，而牺牲间隔件216可以包含选自氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅(调整为富氮化物)以及它们的组合的组的组分。在又另一具体实施例中，密封间隔件214包含氧化硅，CES层220包含碳氮氧化硅并且牺牲间隔件216包含氮化硅。
在实施例中，操作116使用蚀刻工艺(使用蚀刻剂)选择性地去除牺牲间隔件216。操作116可以使用干蚀刻、湿蚀刻或其它合适的蚀刻工艺。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其它合适的湿蚀刻剂中的蚀刻。在一个实例中，牺牲间隔件216包含氧化硅并且湿蚀刻工艺包括施加DHF。在另一实例中，牺牲间隔件216包含氧化铝并且湿蚀刻工艺包括施加诸如SC1溶液(NH4OH:H2O2:H2O)的氨水和过氧化氢混合物(APM)。在又另一实例中，牺牲间隔件216包含氮化硅并且湿蚀刻工艺包括施加包含H3PO4的酸。
方法100(图1)进入操作118，其中，在沟槽250之上形成用于气隙(空隙)的盖结构。具体地，如图8A所示，在器件200之上沉积ILD层252。ILD层252也形成了用于沟槽250中的气隙的盖或上壁。在实施例中，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、涂覆工艺和/或其它合适的工艺来形成ILD层252。在实施例中，通过CVD工艺沉积ILD层252。调整ILD层252的形成以有效地闭合沟槽250，产生气隙。调整CVD工艺中的参数(例如，压力、温度和气体粘度)，从而使得沉积介电材料的间隙填充行为保持气隙而没有填充沟槽250。在本实施例中，CVD工艺采用的设置为小于约0.75托的压力和高于约75摄氏度的温度。因此，可以在沟槽250的上部处沉积ILD层252的介电材料以封闭沟槽250的开口，而不是大量沉积在沟槽250的下部。因此，可以在ILD层252的介电材料之下并且在密封间隔件214和CES层220之间形成相应的气隙。在气隙中暴露密封间隔件214和CES层220的侧壁。气隙中可以有气体(诸如在ILD层252的介电材料的沉积期间使用的气体)或可以扩散至气隙的任何其它物质。ILD层252从气隙横向延伸至密封间隔件214和栅极堆叠件208的顶面。ILD层252也覆盖了CES层220和S/D接触件232。在一些实施例中，ILD层252可以包括氮化硅、氮氧化硅、碳氮化硅。在一些实施例中，ILD层252可以包括诸如TEOS、BPSG、FSG、PSG和BSG的氧化物。ILD层252可以包括与ILD层228不同或相同的材料。在本实施例中，ILD层252是氧化硅层。
仍参照图8A，在一些实施例中，在牺牲层216的蚀刻之后，在沟槽250中暴露衬底202。因此，在沟槽250中限定的气隙从间隔件层214的侧壁横向跨越至CES层220的侧壁，并且从衬底202的顶面垂直跨越至ILD层252的底面。在可选实施例中，如图8B所示，牺牲层216在蚀刻工艺中可能未从沟槽250中完全地去除(例如，通过控制蚀刻时间)，并且具有保留在沟槽250的底部中的一些残留物216a(仍覆盖衬底202)。在这种情况下，气隙从残留物216a的顶面垂直跨越至ILD层252的底面。在本实施例中，气隙具有在从约2nm至约4nm的范围内的宽度。气隙形成围绕栅极堆叠件208的空气间隔件结构，这有助于减小栅极堆叠件208和S/D接触件232之间的材料层的有效介电常数，并且从而减小相应的杂散电容。
在操作120中，方法100(图1)实施另一CMP工艺以抛光ILD层252并且暴露S/D接触件232(图9)。虽然未在图1中示出，方法100可以继续进一步处理以完成器件200的制造。例如，方法100可以形成多层互连结构，该多层互连结构将栅极堆叠件208和S/D接触件232与器件200的其它部分连接以形成完整的IC。
虽然不旨在限制，本发明的一个或多个实施例提供了半导体器件(包括鳍式场效应晶体管(FinFET))及其形成的许多益处。例如，可以图案化鳍以在部件之间产生非常适合本发明的相对紧密的间隔。可以根据本发明处理在形成FinFET的鳍中使用的间隔件。例如，本发明的实施例提供了形成围绕栅极堆叠件的空气间隔件的方法。栅极堆叠件和源极/漏极接触件之间的相对电容率(或介电常数)较低，这减小了互连件之间的干扰、噪声和寄生耦合电容。此外，公开的方法可以容易地集成至现有半导体制造工艺中。
在一个示例性方面，本发明针对方法。该方法包括在衬底上形成栅极结构；形成覆盖栅极结构的侧壁的密封间隔件；形成覆盖密封间隔件的侧壁的牺牲间隔件；形成夹着沟道区域(位于栅极结构下方)的源极/漏极(S/D)区域；沉积覆盖牺牲间隔件的侧壁的接触蚀刻停止(CES)层；去除牺牲间隔件以形成沟槽，其中，该沟槽跨越在CES层的侧壁和密封间隔件的侧壁之间；并且沉积层间介电(ILD)层，其中，ILD层覆盖沟槽，从而限定沟槽内的气隙。
在上述方法中，其中，所述牺牲间隔件的去除包括暴露所述衬底的顶面的蚀刻工艺，其中，所述气隙从所述衬底的顶面垂直跨越至所述层间介电层的底面。
在上述方法中，其中，所述牺牲间隔件的去除包括保留覆盖所述沟槽的底面的所述牺牲间隔件的部分的蚀刻工艺，其中，所述气隙从所述牺牲间隔件的所述部分的顶面垂直跨越至所述层间介电层的底面。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述密封间隔件和所述接触蚀刻停止层包括不同的材料组分。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述密封间隔件和所述接触蚀刻停止层包括不同的材料组分，所述密封间隔件和所述接触蚀刻停止层的每个均包括选自氮化硅、碳氮化硅、碳氮氧化硅以及它们的组合的组的组分。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述密封间隔件和所述接触蚀刻停止层包括不同的材料组分，所述牺牲间隔件包括氧化铝。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述密封间隔件和所述接触蚀刻停止层包括不同的材料组分，所述层间介电层包括氧化物。
在上述方法中，其中，所述层间介电层从所述气隙横向延伸至所述密封间隔件的顶面并且直接接触所述密封间隔件的顶面。
在上述方法中，在所述牺牲间隔件的去除之前，还包括：沉积覆盖所述衬底的介电层；图案化所述介电层以形成暴露所述源极/漏极区域的一个的通孔；以及在所述通孔中形成源极/漏极接触件。
在上述方法中，在所述牺牲间隔件的去除之前，还包括：沉积覆盖所述衬底的介电层；图案化所述介电层以形成暴露所述源极/漏极区域的一个的通孔；以及在所述通孔中形成源极/漏极接触件，在所述介电层的沉积之前，实施第一化学机械平坦化(CMP)工艺以暴露所述栅极结构；以及在所述层间介电层的沉积之后，对所述层间介电层实施第二化学机械平坦化工艺以暴露所述源极/漏极接触件。
在另一示例性方面，本发明针对形成半导体器件的方法。该方法包括在半导体衬底上形成栅极堆叠件；形成覆盖栅极堆叠件的侧壁的密封间隔件；形成覆盖密封间隔件的侧壁的牺牲间隔件；形成夹着沟道区域(位于栅极结构下方)的源极/漏极(S/D)区域；形成覆盖牺牲间隔件的侧壁的接触蚀刻停止(CES)层；在栅极堆叠件上方沉积第一层间介电(ILD)层；图案化第一ILD层，从而形成暴露S/D区域的一个的开口；在开口中形成S/D接触件；在S/D接触件的形成之后，去除牺牲间隔件以形成沟槽，其中，该沟槽暴露CES层的侧壁以及密封间隔件的侧壁；并且在S/D接触件、密封间隔件和栅极堆叠件上方沉积第二ILD层，其中，第二ILD层密封沟槽，从而限定沟槽内的空隙。
在上述方法中，其中，所述空隙暴露所述半导体衬底的顶面。
在上述方法中，还包括：在所述牺牲间隔件的去除之前，去除所述第一层间介电层以暴露所述牺牲间隔件的顶面。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述牺牲间隔件和所述第二层间介电层的每个均包括氧化物。
在上述方法中，其中：所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及所述牺牲间隔件和所述第二层间介电层的每个均包括氧化物，所述密封间隔件包含碳氮化硅；所述接触蚀刻停止层包含碳氮氧化硅；所述牺牲间隔件包含氧化铝；以及所述第二层间介电层包含氧化硅。
在另一示例性方面，本发明针对半导体器件。半导体器件包括具有源极/漏极(S/D)区域(其中，沟道区域插入在它们之间)的衬底；位于沟道区域上方的栅极堆叠件；覆盖栅极堆叠件的侧壁的间隔件层；位于S/D区域的一个上方的S/D接触件；覆盖S/D接触件的侧壁的接触蚀刻停止(CES)层；以及覆盖CES层、间隔件层和栅极堆叠件的层间介电(ILD)层，其中，CES层和间隔件层彼此间隔开，限定它们之间的间隙，该间隙由ILD层覆盖。
在上述半导体器件中，其中，所述间隙从所述衬底的顶面垂直跨越至所述层间介电层的底面。
在上述半导体器件中，还包括：介电层，位于所述衬底之上并且插入在所述间隔件层和所述接触蚀刻停止层之间，其中，所述间隙从所述介电层的顶面垂直跨越至所述层间介电层的底面。
在上述半导体器件中，还包括：介电层，位于所述衬底之上并且插入在所述间隔件层和所述接触蚀刻停止层之间，其中，所述间隙从所述介电层的顶面垂直跨越至所述层间介电层的底面，所述介电层是氧化铝。
在上述半导体器件中，其中：所述层间介电层包含氧化硅；所述间隔件层和所述接触蚀刻停止层的每个均包括选自氮化硅、碳氮化硅、碳氮氧化硅以及它们的组合的组分；以及所述间隔件层和所述接触蚀刻停止层包括不同的材料组分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上形成栅极结构；
形成覆盖所述栅极结构的侧壁的密封间隔件；
形成覆盖所述密封间隔件的侧壁的牺牲间隔件；
形成夹着沟道区域的源极/漏极(S/D)区域，所述沟道区域位于所述栅极结构下方；
沉积覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；
去除所述牺牲间隔件以形成沟槽，其中，所述沟槽跨越在所述接触蚀刻停止层的侧壁和所述密封间隔件的侧壁之间；以及
沉积层间介电(ILD)层，其中，所述层间介电层覆盖所述沟槽，从而限定所述沟槽内的气隙。
2.根据权利要求1所述的方法，其中，所述牺牲间隔件的去除包括暴露所述衬底的顶面的蚀刻工艺，其中，所述气隙从所述衬底的顶面垂直跨越至所述层间介电层的底面。
3.根据权利要求1所述的方法，其中，所述牺牲间隔件的去除包括保留覆盖所述沟槽的底面的所述牺牲间隔件的部分的蚀刻工艺，其中，所述气隙从所述牺牲间隔件的所述部分的顶面垂直跨越至所述层间介电层的底面。
4.根据权利要求1所述的方法，其中：
所述密封间隔件和所述接触蚀刻停止层的每个均包括氮化物；以及
所述密封间隔件和所述接触蚀刻停止层包括不同的材料组分。
5.根据权利要求4所述的方法，其中，所述密封间隔件和所述接触蚀刻停止层的每个均包括选自氮化硅、碳氮化硅、碳氮氧化硅以及它们的组合的组的组分。
6.根据权利要求4所述的方法，其中，所述牺牲间隔件包括氧化铝。
7.根据权利要求4所述的方法，其中，所述层间介电层包括氧化物。
8.根据权利要求1所述的方法，其中，所述层间介电层从所述气隙横向延伸至所述密封间隔件的顶面并且直接接触所述密封间隔件的顶面。
9.一种形成半导体器件的方法，所述方法包括：
在半导体衬底上形成栅极堆叠件；
形成覆盖所述栅极堆叠件的侧壁的密封间隔件；
形成覆盖所述密封间隔件的侧壁的牺牲间隔件；
形成由沟道区域插入的源极/漏极(S/D)区域，所述沟道区域位于所述栅极堆叠件下方；
形成覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；
在所述栅极堆叠件上方沉积第一层间介电(ILD)层；
图案化所述第一层间介电层，从而形成暴露所述源极/漏极区域的一个的开口；
在所述开口中形成源极/漏极接触件；
在所述源极/漏极接触件的形成之后，去除所述牺牲间隔件以形成沟槽，其中，所述沟槽暴露所述接触蚀刻停止层的侧壁以及所述密封间隔件的侧壁；以及
在所述源极/漏极接触件、所述密封间隔件和所述栅极堆叠件上方沉积第二层间介电层，其中，所述第二层间介电层密封所述沟槽，从而限定所述沟槽内的空隙。
10.一种半导体器件，包括：
衬底，具有源极/漏极(S/D)区域，其中，所述沟道区域插入在所述源极/漏极区域之间；
栅极堆叠件，位于所述沟道区域上方；
间隔件层，覆盖所述栅极堆叠件的侧壁；
源极/漏极接触件，位于所述源极/漏极区域的一个上方；
接触蚀刻停止(CES)层，覆盖所述源极/漏极接触件的侧壁；以及
层间介电(ILD)层，覆盖所述接触蚀刻停止层、所述间隔件层和所述栅极堆叠件，其中，所述接触蚀刻停止层和所述间隔件层彼此间隔开，限定所述接触蚀刻停止层和所述间隔件层之间的间隙，所述间隙由所述层间介电层覆盖。
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