JP3238556B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するもので、特に不揮発性且つ電気的に書き換
え可能なフラッシュＥＥＰＲＯＭ等の高密度で大容量の
不揮発性半導体記憶装置に使用されるものである。
装置に関するもので、特に不揮発性且つ電気的に書き換
え可能なフラッシュＥＥＰＲＯＭ等の高密度で大容量の
不揮発性半導体記憶装置に使用されるものである。
【０００２】
【従来の技術】２層ゲ−ト型の不揮発性メモリセルを微
細化する場合、コントロ−ルゲ−ト及びフロ−ティング
ゲ−トから構成される２層ゲ−ト構造部とドレインコン
タクトホ−ルとの間の余裕を縮小することが重要な課題
となる。そこで、ゲ−ト電極層からドレインコンタクト
ホ−ルを自己整合的に形成するいわゆるセルフアライン
コンタクト技術が重要となる。
細化する場合、コントロ−ルゲ−ト及びフロ−ティング
ゲ−トから構成される２層ゲ−ト構造部とドレインコン
タクトホ−ルとの間の余裕を縮小することが重要な課題
となる。そこで、ゲ−ト電極層からドレインコンタクト
ホ−ルを自己整合的に形成するいわゆるセルフアライン
コンタクト技術が重要となる。
【０００３】図３は、従来の不揮発性半導体記憶装置を
示す断面図であり、代表的なセルフアラインコンタクト
技術の構造を示すものである。Ｐ型シリコン基板１の表
面上にはゲ−ト酸化膜２が設けられ、このゲ−ト酸化膜
２の上には第１の多結晶シリコン層３ａが堆積される。
この多結晶シリコン層３ａには高濃度にリンがド−プさ
れる。前記多結晶シリコン層３ａの上にはＯＮＯ( Oxid
e-Nitride-Oxide)絶縁膜４が設けられ、このＯＮＯ絶縁
膜４の上には第２の多結晶シリコン層５ａが堆積され
る。この多結晶シリコン層５ａには高濃度にリンがド−
プされる。前記多結晶シリコン層５ａの上にはコンタク
トホ−ル形成時にエッチングのストッパ−となる膜、例
えば第１のシリコン窒化膜６ａが堆積される。
示す断面図であり、代表的なセルフアラインコンタクト
技術の構造を示すものである。Ｐ型シリコン基板１の表
面上にはゲ−ト酸化膜２が設けられ、このゲ−ト酸化膜
２の上には第１の多結晶シリコン層３ａが堆積される。
この多結晶シリコン層３ａには高濃度にリンがド−プさ
れる。前記多結晶シリコン層３ａの上にはＯＮＯ( Oxid
e-Nitride-Oxide)絶縁膜４が設けられ、このＯＮＯ絶縁
膜４の上には第２の多結晶シリコン層５ａが堆積され
る。この多結晶シリコン層５ａには高濃度にリンがド−
プされる。前記多結晶シリコン層５ａの上にはコンタク
トホ−ル形成時にエッチングのストッパ−となる膜、例
えば第１のシリコン窒化膜６ａが堆積される。
【０００４】この後、前記シリコン窒化膜６ａ、第１、
第２の多結晶シリコン層３ａ、５ａ及びＯＮＯ絶縁膜４
それぞれはパタ−ニングされる。これにより、２層ゲ−
トが形成される。即ち、前記ゲ−ト酸化膜２の上には浮
遊ゲ−ト３が形成され、この浮遊ゲ−ト３の上にはＯＮ
Ｏ絶縁膜４を介してコントロ−ルゲ−ト電極５が形成さ
れる。このコントロ−ルゲ−ト電極５の上にはキャップ
用シリコン窒化膜６が形成される。
第２の多結晶シリコン層３ａ、５ａ及びＯＮＯ絶縁膜４
それぞれはパタ−ニングされる。これにより、２層ゲ−
トが形成される。即ち、前記ゲ−ト酸化膜２の上には浮
遊ゲ−ト３が形成され、この浮遊ゲ−ト３の上にはＯＮ
Ｏ絶縁膜４を介してコントロ−ルゲ−ト電極５が形成さ
れる。このコントロ−ルゲ−ト電極５の上にはキャップ
用シリコン窒化膜６が形成される。
【０００５】次に、前記キャップ用シリコン窒化膜６を
マスクとして不純物がイオン注入されることにより、前
記Ｐ型シリコン基板１の表面には自己整合的にＮ型ドレ
イン拡散層７およびＮ型ソ−ス拡散層８が形成される。
マスクとして不純物がイオン注入されることにより、前
記Ｐ型シリコン基板１の表面には自己整合的にＮ型ドレ
イン拡散層７およびＮ型ソ−ス拡散層８が形成される。
【０００６】この後、前記浮遊ゲ−ト３、ＯＮＯ絶縁膜
４及びコントロ−ルゲ−ト電極５それぞれの側壁にはシ
リコン酸化膜９が設けられる。このシリコン酸化膜９及
びキャップ用シリコン窒化膜６の側壁には第２のシリコ
ン窒化膜１０が設けられる。このシリコン窒化膜１０、
キャップ用シリコン窒化膜６及びＰ型シリコン基板１の
上には層間絶縁膜１１が堆積される。
４及びコントロ−ルゲ−ト電極５それぞれの側壁にはシ
リコン酸化膜９が設けられる。このシリコン酸化膜９及
びキャップ用シリコン窒化膜６の側壁には第２のシリコ
ン窒化膜１０が設けられる。このシリコン窒化膜１０、
キャップ用シリコン窒化膜６及びＰ型シリコン基板１の
上には層間絶縁膜１１が堆積される。
【０００７】次に、前記層間絶縁膜１１の上には図示せ
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第２のシリコン窒化膜１０をエッチングの
ストッパ−として、前記層間絶縁膜１１には前記Ｎ型ド
レイン拡散層７の上に位置するドレインコンタクトホ−
ル１１ａが自己整合的に設けられる。この後、このドレ
インコンタクトホ−ル１１ａの内には低抵抗のＷからな
るコンタクトプラグ１２が埋め込まれる。次に、このコ
ンタクトプラグ１２及び層間絶縁膜１１の上には図示せ
ぬ金属配線層が設けられる。
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第２のシリコン窒化膜１０をエッチングの
ストッパ−として、前記層間絶縁膜１１には前記Ｎ型ド
レイン拡散層７の上に位置するドレインコンタクトホ−
ル１１ａが自己整合的に設けられる。この後、このドレ
インコンタクトホ−ル１１ａの内には低抵抗のＷからな
るコンタクトプラグ１２が埋め込まれる。次に、このコ
ンタクトプラグ１２及び層間絶縁膜１１の上には図示せ
ぬ金属配線層が設けられる。
【０００８】上記従来の不揮発性半導体記憶装置では、
浮遊ゲ−ト３に注入された電荷１４を長期間保持しなけ
ればならない。即ち、前記浮遊ゲ−ト３に電子１４が注
入された後、装置の動作上、Ｎ型ドレイン拡散層７へ長
時間、正の電荷が印加されても、前記浮遊ゲ−ト３に注
入された電子１４が放出されることは許されない。さら
に、セクタ消去で、小さな単位で消去と書き込みを繰り
返す場合は、１万秒以上の間、連続的に電圧を印加して
も、前記の注入された電子が放出されることは許されな
い。
浮遊ゲ−ト３に注入された電荷１４を長期間保持しなけ
ればならない。即ち、前記浮遊ゲ−ト３に電子１４が注
入された後、装置の動作上、Ｎ型ドレイン拡散層７へ長
時間、正の電荷が印加されても、前記浮遊ゲ−ト３に注
入された電子１４が放出されることは許されない。さら
に、セクタ消去で、小さな単位で消去と書き込みを繰り
返す場合は、１万秒以上の間、連続的に電圧を印加して
も、前記の注入された電子が放出されることは許されな
い。
【０００９】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性半導体記憶装置では、浮遊ゲ−ト３に電子１４
が注入されている場合、コンタクトプラグ１２に正の電
圧が印加されると、比較的高い電界がシリコン酸化膜９
及び第２のシリコン窒化膜１０に印加される。このと
き、前記シリコン窒化膜１０にコンタクトプラグ１２か
らホ−ル１３が注入され、このホ−ル１３は前記シリコ
ン窒化膜１０にトラップされるという現象が起こる。こ
の現象をトラッピングという。このトラッピングは、結
果的に、浮遊ゲ−ト３を取り囲むシリコン酸化膜９の中
の電界を高くしてしまう。これにより、浮遊ゲ−ト３に
注入されている電子１４が放出されることがある。この
結果、この電子１４が浮遊ゲ−トから喪失することがあ
る。
不揮発性半導体記憶装置では、浮遊ゲ−ト３に電子１４
が注入されている場合、コンタクトプラグ１２に正の電
圧が印加されると、比較的高い電界がシリコン酸化膜９
及び第２のシリコン窒化膜１０に印加される。このと
き、前記シリコン窒化膜１０にコンタクトプラグ１２か
らホ−ル１３が注入され、このホ−ル１３は前記シリコ
ン窒化膜１０にトラップされるという現象が起こる。こ
の現象をトラッピングという。このトラッピングは、結
果的に、浮遊ゲ−ト３を取り囲むシリコン酸化膜９の中
の電界を高くしてしまう。これにより、浮遊ゲ−ト３に
注入されている電子１４が放出されることがある。この
結果、この電子１４が浮遊ゲ−トから喪失することがあ
る。
【００１０】さらに、前記シリコン酸化膜９は、高濃度
にリンがド−プされた第１、第２の多結晶シリコン層３
ａ、５ａが酸化された酸化膜であるため、膜質が悪く、
実効的なバリアハイトが低いものである。これと共に、
浮遊ゲ−ト３、コントロ−ルゲ−ト５の加工の影響およ
びＮ型ドレイン拡散層７、Ｎ型ソ−ス拡散層８を形成す
る際のイオン注入工程において浮遊ゲ−ト３の側面に叩
き込まれた不純物の影響それぞれにより、前記シリコン
酸化膜９は欠陥密度が高くなっている。したがって、通
常のシリコン基板に形成された酸化膜と比較して、かな
り低い電界においも、前記欠陥を通じて浮遊ゲ−ト３に
注入されている電子１４が放出されることがある。
にリンがド−プされた第１、第２の多結晶シリコン層３
ａ、５ａが酸化された酸化膜であるため、膜質が悪く、
実効的なバリアハイトが低いものである。これと共に、
浮遊ゲ−ト３、コントロ−ルゲ−ト５の加工の影響およ
びＮ型ドレイン拡散層７、Ｎ型ソ−ス拡散層８を形成す
る際のイオン注入工程において浮遊ゲ−ト３の側面に叩
き込まれた不純物の影響それぞれにより、前記シリコン
酸化膜９は欠陥密度が高くなっている。したがって、通
常のシリコン基板に形成された酸化膜と比較して、かな
り低い電界においも、前記欠陥を通じて浮遊ゲ−ト３に
注入されている電子１４が放出されることがある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、２層ゲ−トの極めて近
傍にコンタクトホ−ルを形成する場合、このコンタクト
ホ−ルと２層ゲ−トとが短絡しないようなセルフアライ
ンとなる構造であって、長時間、装置を動作させ、電子
を保持しても、この電子が浮遊ゲ−トから喪失すること
のない不揮発性半導体記憶装置を提供することにある。
されたものであり、その目的は、２層ゲ−トの極めて近
傍にコンタクトホ−ルを形成する場合、このコンタクト
ホ−ルと２層ゲ−トとが短絡しないようなセルフアライ
ンとなる構造であって、長時間、装置を動作させ、電子
を保持しても、この電子が浮遊ゲ−トから喪失すること
のない不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の上に
設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設けら
れた絶縁膜と、前記絶縁膜の上に設けられたコントロ−
ルゲ−トと、前記コントロ−ルゲ−ト及び前記浮遊ゲ−
トの側壁に設けられた第１のシリコン酸化膜と、前記第
１のシリコン酸化膜の側壁に設けられた第１のシリコン
窒化膜と、前記第１のシリコン窒化膜の側壁に設けられ
た第２のシリコン酸化膜と、前記第２のシリコン酸化膜
の側壁に設けられた第２のシリコン窒化膜と、前記第２
のシリコン窒化膜及び前記半導体基板の上に設けられた
層間絶縁膜と、前記層間絶縁膜に、前記第２のシリコン
窒化膜をエッチングのストッパ−として自己整合的に形
成されたコンタクトホ−ルと、を具備することを特徴と
している。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の上に
設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設けら
れた絶縁膜と、前記絶縁膜の上に設けられたコントロ−
ルゲ−トと、前記コントロ−ルゲ−ト及び前記浮遊ゲ−
トの側壁に設けられた第１のシリコン酸化膜と、前記第
１のシリコン酸化膜の側壁に設けられた第１のシリコン
窒化膜と、前記第１のシリコン窒化膜の側壁に設けられ
た第２のシリコン酸化膜と、前記第２のシリコン酸化膜
の側壁に設けられた第２のシリコン窒化膜と、前記第２
のシリコン窒化膜及び前記半導体基板の上に設けられた
層間絶縁膜と、前記層間絶縁膜に、前記第２のシリコン
窒化膜をエッチングのストッパ−として自己整合的に形
成されたコンタクトホ−ルと、を具備することを特徴と
している。
【００１３】また、半導体基板と、前記半導体基板の表
面上に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の
上に設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設
けられた第１の絶縁膜と、前記第１の絶縁膜の上に設け
られたコントロ−ルゲ−トと、前記コントロ−ルゲ−ト
の上に設けられた第２の絶縁膜と、前記コントロ−ルゲ
−ト及び前記浮遊ゲ−トの側壁に設けられた第１のシリ
コン酸化膜と、前記第１のシリコン酸化膜及び前記第２
の絶縁膜それぞれの側壁に設けられた第１のシリコン窒
化膜と、前記第１のシリコン窒化膜の側壁に設けられた
第２のシリコン酸化膜と、前記第２のシリコン酸化膜の
側壁に設けられた第２のシリコン窒化膜と、前記第２の
シリコン窒化膜、前記第２のシリコン酸化膜及び前記半
導体基板の上に設けられた第３のシリコン窒化膜と、前
記第３のシリコン窒化膜の上に設けられた層間絶縁膜
と、前記層間絶縁膜に、前記第２のシリコン窒化膜をエ
ッチングのストッパ−として自己整合的に形成されたコ
ンタクトホ−ルと、を具備することを特徴としている。
面上に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の
上に設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設
けられた第１の絶縁膜と、前記第１の絶縁膜の上に設け
られたコントロ−ルゲ−トと、前記コントロ−ルゲ−ト
の上に設けられた第２の絶縁膜と、前記コントロ−ルゲ
−ト及び前記浮遊ゲ−トの側壁に設けられた第１のシリ
コン酸化膜と、前記第１のシリコン酸化膜及び前記第２
の絶縁膜それぞれの側壁に設けられた第１のシリコン窒
化膜と、前記第１のシリコン窒化膜の側壁に設けられた
第２のシリコン酸化膜と、前記第２のシリコン酸化膜の
側壁に設けられた第２のシリコン窒化膜と、前記第２の
シリコン窒化膜、前記第２のシリコン酸化膜及び前記半
導体基板の上に設けられた第３のシリコン窒化膜と、前
記第３のシリコン窒化膜の上に設けられた層間絶縁膜
と、前記層間絶縁膜に、前記第２のシリコン窒化膜をエ
ッチングのストッパ−として自己整合的に形成されたコ
ンタクトホ−ルと、を具備することを特徴としている。
【００１４】また、半導体基板と、前記半導体基板の表
面上に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の
上に設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設
けられた絶縁膜と、前記絶縁膜の上に設けられたコント
ロ−ルゲ−トと、前記コントロ−ルゲ−ト及び前記浮遊
ゲ−トの側壁に設けられた第１のシリコン酸化膜と、前
記第１のシリコン酸化膜の側壁に設けられ、トラップ準
位を多く含むとともに低電界領域においてトラップ準位
を介した電流が同一電界におけるシリコン酸化膜膜中の
電流よりも大きい第１の膜と、前記第１の膜の側壁に設
けられた第２のシリコン酸化膜と、前記第２のシリコン
酸化膜の側壁に設けられ、トラップ準位を多く含むとと
もに低電界領域においてトラップ準位を介した電流が同
一電界におけるシリコン酸化膜膜中の電流よりも大きい
第２の膜と、前記第２の膜及び前記半導体基板の上に設
けられた層間絶縁膜と、前記層間絶縁膜に、前記第２の
膜をエッチングのストッパ−として自己整合的に形成さ
れたコンタクトホ−ルと、を具備することを特徴として
いる。
面上に設けられたゲ−ト酸化膜と、前記ゲ−ト酸化膜の
上に設けられた浮遊ゲ−トと、前記浮遊ゲ−トの上に設
けられた絶縁膜と、前記絶縁膜の上に設けられたコント
ロ−ルゲ−トと、前記コントロ−ルゲ−ト及び前記浮遊
ゲ−トの側壁に設けられた第１のシリコン酸化膜と、前
記第１のシリコン酸化膜の側壁に設けられ、トラップ準
位を多く含むとともに低電界領域においてトラップ準位
を介した電流が同一電界におけるシリコン酸化膜膜中の
電流よりも大きい第１の膜と、前記第１の膜の側壁に設
けられた第２のシリコン酸化膜と、前記第２のシリコン
酸化膜の側壁に設けられ、トラップ準位を多く含むとと
もに低電界領域においてトラップ準位を介した電流が同
一電界におけるシリコン酸化膜膜中の電流よりも大きい
第２の膜と、前記第２の膜及び前記半導体基板の上に設
けられた層間絶縁膜と、前記層間絶縁膜に、前記第２の
膜をエッチングのストッパ−として自己整合的に形成さ
れたコンタクトホ−ルと、を具備することを特徴として
いる。
【００１５】また、前記第２のシリコン酸化膜の膜厚
は、３ｎｍ以上であることを特徴としている。また、前
記第１のシリコン酸化膜の膜厚が２０ｎｍ未満である場
合は、前記第２のシリコン酸化膜の膜厚を５ｎｍ以上と
することを特徴としている。
は、３ｎｍ以上であることを特徴としている。また、前
記第１のシリコン酸化膜の膜厚が２０ｎｍ未満である場
合は、前記第２のシリコン酸化膜の膜厚を５ｎｍ以上と
することを特徴としている。
【００１６】
【作用】この発明は、第１のシリコン窒化膜と第２のシ
リコン窒化膜との間に第２のシリコン酸化膜を設けてい
る。したがって、浮遊ゲ−トに電子が注入されている場
合に、埋込みプラグに正の電圧が印加され、第２のシリ
コン窒化膜に埋込みプラグからホ−ルが注入され、この
ホ−ルが第２のシリコン窒化膜にトラップされても、第
２のシリコン酸化膜により前記ホ−ルの第１のシリコン
窒化膜への注入をブロックすることができる。この結
果、浮遊ゲ−トを取り囲む第１のシリコン酸化膜にかか
る電界を下げることができるため、浮遊ゲ−トに注入さ
れている電子が放出されることがない。即ち、この電子
が浮遊ゲ−トから喪失することを防止することができ
る。
リコン窒化膜との間に第２のシリコン酸化膜を設けてい
る。したがって、浮遊ゲ−トに電子が注入されている場
合に、埋込みプラグに正の電圧が印加され、第２のシリ
コン窒化膜に埋込みプラグからホ−ルが注入され、この
ホ−ルが第２のシリコン窒化膜にトラップされても、第
２のシリコン酸化膜により前記ホ−ルの第１のシリコン
窒化膜への注入をブロックすることができる。この結
果、浮遊ゲ−トを取り囲む第１のシリコン酸化膜にかか
る電界を下げることができるため、浮遊ゲ−トに注入さ
れている電子が放出されることがない。即ち、この電子
が浮遊ゲ−トから喪失することを防止することができ
る。
【００１７】また、第２のシリコン酸化膜の厚さを３ｎ
ｍ以上とすれば、第２のシリコン窒化膜にトラップされ
ているホ−ルが第１のシリコン窒化膜に注入されるのを
ブロックすることができる。
ｍ以上とすれば、第２のシリコン窒化膜にトラップされ
ているホ−ルが第１のシリコン窒化膜に注入されるのを
ブロックすることができる。
【００１８】また、第１のシリコン酸化膜の厚さを２０
ｎｍ未満とすると、浮遊ゲ−トに注入されている電子が
前記第１のシリコン酸化膜の欠陥から放出されることが
あるから、第２のシリコン酸化膜の厚さを５ｎｍ以上と
する必要がある。これにより、第２のシリコン酸化膜で
ホ−ル注入をブロックするだけでなく、浮遊ゲ−トから
の電子の放出を防止することができる。
ｎｍ未満とすると、浮遊ゲ−トに注入されている電子が
前記第１のシリコン酸化膜の欠陥から放出されることが
あるから、第２のシリコン酸化膜の厚さを５ｎｍ以上と
する必要がある。これにより、第２のシリコン酸化膜で
ホ−ル注入をブロックするだけでなく、浮遊ゲ−トから
の電子の放出を防止することができる。
【００１９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例による不
揮発性半導体記憶装置、即ちフラッシュメモリセルを示
す断面図である。Ｐ型シリコン基板２１の表面上には厚
さが１０ｎｍのゲ−ト酸化膜２２が設けられ、このゲ−
ト酸化膜２２の上には厚さが１００ｎｍである例えば第
１の多結晶シリコン層２３ａが堆積される。この多結晶
シリコン層２３ａには高濃度にリンがド−プされる。前
記多結晶シリコン層２３ａの上にはＯＮＯ絶縁膜２４が
設けられ、このＯＮＯ絶縁膜２４は３層構造絶縁膜によ
り構成されている。このＯＮＯ絶縁膜２４は、上層が厚
さが４ｎｍのトップ酸化膜、下層が厚さが１０ｎｍの下
層酸化膜、中間層が厚さが１０ｎｍのシリコン窒化膜に
より形成されている。前記ＯＮＯ絶縁膜２４の上には厚
さが４００ｎｍの第２の多結晶シリコン層２５ａが堆積
され、この多結晶シリコン層２５ａには高濃度にリンが
ド−プされる。前記多結晶シリコン層２５ａの上にはコ
ンタクトホ−ル形成時にエッチングのストッパ−となる
膜、例えば厚さが２００ｎｍの第１のシリコン窒化膜２
６ａが堆積される。
り説明する。図１は、この発明の第１の実施例による不
揮発性半導体記憶装置、即ちフラッシュメモリセルを示
す断面図である。Ｐ型シリコン基板２１の表面上には厚
さが１０ｎｍのゲ−ト酸化膜２２が設けられ、このゲ−
ト酸化膜２２の上には厚さが１００ｎｍである例えば第
１の多結晶シリコン層２３ａが堆積される。この多結晶
シリコン層２３ａには高濃度にリンがド−プされる。前
記多結晶シリコン層２３ａの上にはＯＮＯ絶縁膜２４が
設けられ、このＯＮＯ絶縁膜２４は３層構造絶縁膜によ
り構成されている。このＯＮＯ絶縁膜２４は、上層が厚
さが４ｎｍのトップ酸化膜、下層が厚さが１０ｎｍの下
層酸化膜、中間層が厚さが１０ｎｍのシリコン窒化膜に
より形成されている。前記ＯＮＯ絶縁膜２４の上には厚
さが４００ｎｍの第２の多結晶シリコン層２５ａが堆積
され、この多結晶シリコン層２５ａには高濃度にリンが
ド−プされる。前記多結晶シリコン層２５ａの上にはコ
ンタクトホ−ル形成時にエッチングのストッパ−となる
膜、例えば厚さが２００ｎｍの第１のシリコン窒化膜２
６ａが堆積される。
【００２０】この後、前記シリコン窒化膜２６ａ、第
１、第２の多結晶シリコン層２３ａ、２５ａ及びＯＮＯ
絶縁膜２４それぞれはパタ−ニングされる。これによ
り、２層ゲ−トが形成される。即ち、前記ゲ−ト酸化膜
２２の上には浮遊ゲ−ト２３がセルフアライメントに形
成され、この浮遊ゲ−ト２３の上にはＯＮＯ絶縁膜２４
を介してコントロ−ルゲ−ト電極２５がセルフアライメ
ントに形成される。このコントロ−ルゲ−ト電極２５の
上にはキャップ用シリコン窒化膜２６が形成される。
１、第２の多結晶シリコン層２３ａ、２５ａ及びＯＮＯ
絶縁膜２４それぞれはパタ−ニングされる。これによ
り、２層ゲ−トが形成される。即ち、前記ゲ−ト酸化膜
２２の上には浮遊ゲ−ト２３がセルフアライメントに形
成され、この浮遊ゲ−ト２３の上にはＯＮＯ絶縁膜２４
を介してコントロ−ルゲ−ト電極２５がセルフアライメ
ントに形成される。このコントロ−ルゲ−ト電極２５の
上にはキャップ用シリコン窒化膜２６が形成される。
【００２１】次に、前記キャップ用シリコン窒化膜２６
をマスクとして不純物がイオン注入されることにより、
前記Ｐ型シリコン基板２１の表面には自己整合的にＮ型
ドレイン拡散層２７およびＮ型ソ−ス拡散層２８が形成
される。
をマスクとして不純物がイオン注入されることにより、
前記Ｐ型シリコン基板２１の表面には自己整合的にＮ型
ドレイン拡散層２７およびＮ型ソ−ス拡散層２８が形成
される。
【００２２】この後、前記浮遊ゲ−ト２３、ＯＮＯ絶縁
膜２４及びコントロ−ルゲ−ト電極２５それぞれの側
壁、Ｐ型シリコン基板２１の上には熱酸化により厚さが
２０ｎｍ程度の第１のシリコン酸化膜２９が設けられ
る。この場合、このシリコン酸化膜２９は、熱酸化によ
り形成されるため、キャップ用シリコン窒化膜２６の側
面にはほとんど形成されない。
膜２４及びコントロ−ルゲ−ト電極２５それぞれの側
壁、Ｐ型シリコン基板２１の上には熱酸化により厚さが
２０ｎｍ程度の第１のシリコン酸化膜２９が設けられ
る。この場合、このシリコン酸化膜２９は、熱酸化によ
り形成されるため、キャップ用シリコン窒化膜２６の側
面にはほとんど形成されない。
【００２３】前記シリコン酸化膜２９の上及び側壁には
厚さが１０ｎｍの第２のシリコン窒化膜３６が設けら
れ、このシリコン窒化膜３６の上及び側壁にはＣＶＤ法
により厚さが６ｎｍの第２のシリコン酸化膜３７が設け
られる。このシリコン酸化膜３７の上及び側壁、キャッ
プ用シリコン窒化膜２６の上には厚さが２００ｎｍの第
３のシリコン窒化膜３０が設けられる。このシリコン窒
化膜３０は、エッチバックされることにより、第２のシ
リコン酸化膜３７の側壁に形成される。この後、このシ
リコン窒化膜３０、キャップ用シリコン窒化膜２６及び
Ｐ型シリコン基板２１の上には層間絶縁膜３１が堆積さ
れる。
厚さが１０ｎｍの第２のシリコン窒化膜３６が設けら
れ、このシリコン窒化膜３６の上及び側壁にはＣＶＤ法
により厚さが６ｎｍの第２のシリコン酸化膜３７が設け
られる。このシリコン酸化膜３７の上及び側壁、キャッ
プ用シリコン窒化膜２６の上には厚さが２００ｎｍの第
３のシリコン窒化膜３０が設けられる。このシリコン窒
化膜３０は、エッチバックされることにより、第２のシ
リコン酸化膜３７の側壁に形成される。この後、このシ
リコン窒化膜３０、キャップ用シリコン窒化膜２６及び
Ｐ型シリコン基板２１の上には層間絶縁膜３１が堆積さ
れる。
【００２４】次に、前記層間絶縁膜３１の上には図示せ
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第３のシリコン窒化膜３０をエッチングの
ストッパ−として、前記層間絶縁膜３１には前記Ｎ型ド
レイン拡散層２７の上に位置するドレインコンタクトホ
−ル３１ａが自己整合的に形成される。この際、エッチ
ングの条件を最適化すると、層間絶縁膜３１はエッチン
グされるが、第３のシリコン窒化膜３０はエッチングさ
れないという状態を実現することができる。このような
条件でエッチングすると、第３のシリコン窒化膜３０が
エッチングのストッパ−として働くので、セルフアライ
ン構造が実現され、コントロ−ルゲ−トや浮遊ゲ−トに
コンタクトホ−ルが接触するおそれはない。すなわち、
前記ドレインコンタクトホ−ル３１ａの位置がずれた
り、コンタクトホ−ル３１ａが大きくなった場合でも、
コンタクトホ−ル３１ａとゲ−ト電極２３、２５がショ
−トする危険がなくなり、いわゆるセルフアラインゲ−
ト構造が実現される。
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第３のシリコン窒化膜３０をエッチングの
ストッパ−として、前記層間絶縁膜３１には前記Ｎ型ド
レイン拡散層２７の上に位置するドレインコンタクトホ
−ル３１ａが自己整合的に形成される。この際、エッチ
ングの条件を最適化すると、層間絶縁膜３１はエッチン
グされるが、第３のシリコン窒化膜３０はエッチングさ
れないという状態を実現することができる。このような
条件でエッチングすると、第３のシリコン窒化膜３０が
エッチングのストッパ−として働くので、セルフアライ
ン構造が実現され、コントロ−ルゲ−トや浮遊ゲ−トに
コンタクトホ−ルが接触するおそれはない。すなわち、
前記ドレインコンタクトホ−ル３１ａの位置がずれた
り、コンタクトホ−ル３１ａが大きくなった場合でも、
コンタクトホ−ル３１ａとゲ−ト電極２３、２５がショ
−トする危険がなくなり、いわゆるセルフアラインゲ−
ト構造が実現される。
【００２５】この後、このドレインコンタクトホ−ル３
１ａの内には低抵抗のＷからなるコンタクトプラグ３２
が埋め込まれる。次に、このコンタクトプラグ３２及び
層間絶縁膜３１の上には金属配線層３８が設けられる。
１ａの内には低抵抗のＷからなるコンタクトプラグ３２
が埋め込まれる。次に、このコンタクトプラグ３２及び
層間絶縁膜３１の上には金属配線層３８が設けられる。
【００２６】上記第１の実施例によれば、第２のシリコ
ン窒化膜３６と第３のシリコン窒化膜３０との間に第２
のシリコン酸化膜３７を設けている。したがって、浮遊
ゲ−ト２３に電子が注入されている場合に、コンタクト
プラグ１２に正の電圧が印加され、第３のシリコン窒化
膜３０にコンタクトプラグ３２からホ−ルが注入され、
このホ−ルが第３のシリコン窒化膜３０にトラップされ
ても、第２のシリコン酸化膜３７により前記ホ−ルの第
２のシリコン窒化膜３６への注入をブロックすることが
できる。この結果、浮遊ゲ−ト３を取り囲む第１のシリ
コン酸化膜２９にかかる電界を下げることができるた
め、浮遊ゲ−ト３に注入されている電子が放出されるこ
とない。即ち、この電子が浮遊ゲ−トから喪失すること
を防止することができる。
ン窒化膜３６と第３のシリコン窒化膜３０との間に第２
のシリコン酸化膜３７を設けている。したがって、浮遊
ゲ−ト２３に電子が注入されている場合に、コンタクト
プラグ１２に正の電圧が印加され、第３のシリコン窒化
膜３０にコンタクトプラグ３２からホ−ルが注入され、
このホ−ルが第３のシリコン窒化膜３０にトラップされ
ても、第２のシリコン酸化膜３７により前記ホ−ルの第
２のシリコン窒化膜３６への注入をブロックすることが
できる。この結果、浮遊ゲ−ト３を取り囲む第１のシリ
コン酸化膜２９にかかる電界を下げることができるた
め、浮遊ゲ−ト３に注入されている電子が放出されるこ
とない。即ち、この電子が浮遊ゲ−トから喪失すること
を防止することができる。
【００２７】また、セルフアラインコンタクト構造を実
現しているため、高密度の不揮発性半導体装置を実現す
ることができる。上記第１の実施例において、第１のシ
リコン酸化膜２９の厚さが２０ｎｍ以上である場合は、
第２のシリコン酸化膜３７の厚さを３ｎｍ以上とすれ
ば、上述したような効果を得ることができる。すなわ
ち、第１のシリコン酸化膜２９の厚さが２０ｎｍ以上で
あれば、浮遊ゲ−ト２３に注入されている電子が第１の
シリコン酸化膜２９から放出されるのを防止することが
できる。このため、第２のシリコン酸化膜３７は、第３
のシリコン窒化膜３０にトラップされているホ−ルが第
２のシリコン窒化膜３６に注入されるのをブロックする
のみでよいから、３ｎｍ以上の厚さがあれば足りる。
現しているため、高密度の不揮発性半導体装置を実現す
ることができる。上記第１の実施例において、第１のシ
リコン酸化膜２９の厚さが２０ｎｍ以上である場合は、
第２のシリコン酸化膜３７の厚さを３ｎｍ以上とすれ
ば、上述したような効果を得ることができる。すなわ
ち、第１のシリコン酸化膜２９の厚さが２０ｎｍ以上で
あれば、浮遊ゲ−ト２３に注入されている電子が第１の
シリコン酸化膜２９から放出されるのを防止することが
できる。このため、第２のシリコン酸化膜３７は、第３
のシリコン窒化膜３０にトラップされているホ−ルが第
２のシリコン窒化膜３６に注入されるのをブロックする
のみでよいから、３ｎｍ以上の厚さがあれば足りる。
【００２８】また、第１のシリコン酸化膜２９の厚さが
２０ｎｍ未満である場合は、第２のシリコン酸化膜３７
の厚さを５ｎｍ以上とすれば、上述したような効果を得
ることができる。すなわち、第１のシリコン酸化膜２９
の厚さを２０ｎｍ未満とすると、第１のシリコン酸化膜
２９においては、多結晶シリコン層を酸化することによ
り形成されたものであるから、欠陥密度が大きくなる。
このため、第１のシリコン酸化膜２９の欠陥から浮遊ゲ
−ト２３に注入されている電子が放出されることがある
から、第２のシリコン酸化膜３７の厚さを５ｎｍ以上と
する必要がある。この理由は、この第２のシリコン酸化
膜３７でホ−ル注入をブロックするだけでなく、浮遊ゲ
−ト２３からの電子の放出を防止する必要があるからで
ある。
２０ｎｍ未満である場合は、第２のシリコン酸化膜３７
の厚さを５ｎｍ以上とすれば、上述したような効果を得
ることができる。すなわち、第１のシリコン酸化膜２９
の厚さを２０ｎｍ未満とすると、第１のシリコン酸化膜
２９においては、多結晶シリコン層を酸化することによ
り形成されたものであるから、欠陥密度が大きくなる。
このため、第１のシリコン酸化膜２９の欠陥から浮遊ゲ
−ト２３に注入されている電子が放出されることがある
から、第２のシリコン酸化膜３７の厚さを５ｎｍ以上と
する必要がある。この理由は、この第２のシリコン酸化
膜３７でホ−ル注入をブロックするだけでなく、浮遊ゲ
−ト２３からの電子の放出を防止する必要があるからで
ある。
【００２９】尚、上記第１の実施例では、シリコン酸化
膜２９の側壁に第２のシリコン窒化膜３６を設け、この
シリコン窒化膜３６の側壁に第２のシリコン酸化膜３７
を介して第３のシリコン窒化膜３０を設けているが、シ
リコン酸化膜２９の側壁に他の材料の膜を設け、この膜
の側壁に第２のシリコン酸化膜３７を介して他の材料の
膜を設けることも可能である。この場合、前記他の材料
の膜は、窒化膜と同様にトラップ準位を多く含み、例え
ば低電界状態でのリ−ク電流がシリコン酸化膜より大き
いものであれば良く、このときはシリコン窒化膜３０、
３７の場合と同様の現象が起こる。したがって、この場
合に同様の目的でこの発明を適用できる事は当然であ
る。
膜２９の側壁に第２のシリコン窒化膜３６を設け、この
シリコン窒化膜３６の側壁に第２のシリコン酸化膜３７
を介して第３のシリコン窒化膜３０を設けているが、シ
リコン酸化膜２９の側壁に他の材料の膜を設け、この膜
の側壁に第２のシリコン酸化膜３７を介して他の材料の
膜を設けることも可能である。この場合、前記他の材料
の膜は、窒化膜と同様にトラップ準位を多く含み、例え
ば低電界状態でのリ−ク電流がシリコン酸化膜より大き
いものであれば良く、このときはシリコン窒化膜３０、
３７の場合と同様の現象が起こる。したがって、この場
合に同様の目的でこの発明を適用できる事は当然であ
る。
【００３０】図２は、この発明の第２の実施例による不
揮発性半導体記憶装置を示す断面図であり、図１と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
揮発性半導体記憶装置を示す断面図であり、図１と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
【００３１】シリコン窒化膜３０、第２のシリコン酸化
膜３７、キャップ用シリコン窒化膜２６及びＰ型シリコ
ン基板２１の上には薄い第４のシリコン窒化膜４１が設
けられ、このシリコン窒化膜４１の上には層間絶縁膜３
１が堆積される。
膜３７、キャップ用シリコン窒化膜２６及びＰ型シリコ
ン基板２１の上には薄い第４のシリコン窒化膜４１が設
けられ、このシリコン窒化膜４１の上には層間絶縁膜３
１が堆積される。
【００３２】次に、前記層間絶縁膜３１の上には図示せ
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第４のシリコン窒化膜４１をエッチングの
ストッパ−として、前記層間絶縁膜３１には前記Ｎ型ド
レイン拡散層２７の上に位置するドレインコンタクトホ
−ル３１ａが自己整合的に設けられる。
ぬレジスト膜が設けられる。このレジスト膜をマスクと
するとともに第４のシリコン窒化膜４１をエッチングの
ストッパ−として、前記層間絶縁膜３１には前記Ｎ型ド
レイン拡散層２７の上に位置するドレインコンタクトホ
−ル３１ａが自己整合的に設けられる。
【００３３】この後、このドレインコンタクトホ−ル３
１ａにより露出している第４のシリコン窒化膜４１はエ
ッチング除去される。前記ドレインコンタクトホ−ル３
１ａの内には低抵抗のＷからなるコンタクトプラグ３２
が埋め込まれる。
１ａにより露出している第４のシリコン窒化膜４１はエ
ッチング除去される。前記ドレインコンタクトホ−ル３
１ａの内には低抵抗のＷからなるコンタクトプラグ３２
が埋め込まれる。
【００３４】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。また、上記第１の実
施例では、ドレインコンタクトホ−ル３１ａが所定の位
置からずれた場合、このコンタクトホ−ル３１ａを形成
する際のエッチングにより第２のシリコン酸化膜３７も
エッチングされ、このシリコン酸化膜３７に沿ってスリ
ットが入るおそれがある。これは、通常、層間絶縁膜３
１にはシリコン酸化膜が用いられており、上記の層間絶
縁膜３１のエッチングは、シリコン酸化膜がエッチング
され、シリコン窒化膜がエッチングされないような条件
で行われるためである。しかし、上記第２の実施例で
は、このようなスリットが入ることを防止することがで
きる。
と同様の効果を得ることができる。また、上記第１の実
施例では、ドレインコンタクトホ−ル３１ａが所定の位
置からずれた場合、このコンタクトホ−ル３１ａを形成
する際のエッチングにより第２のシリコン酸化膜３７も
エッチングされ、このシリコン酸化膜３７に沿ってスリ
ットが入るおそれがある。これは、通常、層間絶縁膜３
１にはシリコン酸化膜が用いられており、上記の層間絶
縁膜３１のエッチングは、シリコン酸化膜がエッチング
され、シリコン窒化膜がエッチングされないような条件
で行われるためである。しかし、上記第２の実施例で
は、このようなスリットが入ることを防止することがで
きる。
【００３５】すなわち、シリコン窒化膜３０、キャップ
用シリコン窒化膜２６及びＰ型シリコン基板２１の上に
第４のシリコン窒化膜４１を設けているため、ドレイン
コンタクトホ−ル３１ａが所定の位置からずれた場合で
も、このコンタクトホ−ル３１ａを形成する際のエッチ
ングにより第２のシリコン酸化膜３７がエッチングされ
ることはない。
用シリコン窒化膜２６及びＰ型シリコン基板２１の上に
第４のシリコン窒化膜４１を設けているため、ドレイン
コンタクトホ−ル３１ａが所定の位置からずれた場合で
も、このコンタクトホ−ル３１ａを形成する際のエッチ
ングにより第２のシリコン酸化膜３７がエッチングされ
ることはない。
【００３６】
【発明の効果】以上説明したようにこの発明によれば、
第１のシリコン窒化膜と第２のシリコン窒化膜との間に
第２のシリコン酸化膜を設けている。したがって、２層
ゲ−トの極めて近傍にコンタクトホ−ルを形成する場
合、このコンタクトホ−ルと２層ゲ−トとが短絡しない
ようなセルフアラインとなる構造であって、長時間、装
置を動作させ、電子を保持ても、この電子が浮遊ゲ−ト
から喪失することを防止することができる。
第１のシリコン窒化膜と第２のシリコン窒化膜との間に
第２のシリコン酸化膜を設けている。したがって、２層
ゲ−トの極めて近傍にコンタクトホ−ルを形成する場
合、このコンタクトホ−ルと２層ゲ−トとが短絡しない
ようなセルフアラインとなる構造であって、長時間、装
置を動作させ、電子を保持ても、この電子が浮遊ゲ−ト
から喪失することを防止することができる。
【図１】この発明の第１の実施例による不揮発性半導体
記憶装置を示す断面図。
記憶装置を示す断面図。
【図２】この発明の第２の実施例による不揮発性半導体
記憶装置を示す断面図。
記憶装置を示す断面図。
【図３】従来の不揮発性半導体記憶装置を示す断面図。
21…Ｐ型シリコン基板、22…ゲ−ト酸化膜、23…浮遊ゲ
−ト、23a …第１の多結晶シリコン層、24…ＯＮＯ絶縁
膜、25…コントロ−ルゲ−ト電極、25a …第２の多結晶
シリコン層、26…キャップ用シリコン窒化膜、26a …第
１のシリコン窒化膜、27…Ｎ型ドレイン拡散層、28…Ｎ
型ソ−ス拡散層、29…第１のシリコン酸化膜、30…第３
のシリコン窒化膜、31…層間絶縁膜、31a …ドレインコ
ンタクトホ−ル、32…コンタクトプラグ、36…第２のシ
リコン窒化膜、37…第２のシリコン酸化膜、38…金属配
線層、41…第４のシリコン窒化膜。
−ト、23a …第１の多結晶シリコン層、24…ＯＮＯ絶縁
膜、25…コントロ−ルゲ−ト電極、25a …第２の多結晶
シリコン層、26…キャップ用シリコン窒化膜、26a …第
１のシリコン窒化膜、27…Ｎ型ドレイン拡散層、28…Ｎ
型ソ−ス拡散層、29…第１のシリコン酸化膜、30…第３
のシリコン窒化膜、31…層間絶縁膜、31a …ドレインコ
ンタクトホ−ル、32…コンタクトプラグ、36…第２のシ
リコン窒化膜、37…第２のシリコン酸化膜、38…金属配
線層、41…第４のシリコン窒化膜。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/112 - 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板の表面上に設けられたゲ−ト酸化膜と、 前記ゲ−ト酸化膜の上に設けられた浮遊ゲ−トと、 前記浮遊ゲ−トの上に設けられた絶縁膜と、 前記絶縁膜の上に設けられたコントロ−ルゲ−トと、 前記コントロ−ルゲ−ト及び前記浮遊ゲ−トの側壁に設
けられた第１のシリコン酸化膜と、 前記第１のシリコン酸化膜の側壁に設けられた第１のシ
リコン窒化膜と、 前記第１のシリコン窒化膜の側壁に設けられた第２のシ
リコン酸化膜と、 前記第２のシリコン酸化膜の側壁に設けられた第２のシ
リコン窒化膜と、 前記第２のシリコン窒化膜及び前記半導体基板の上に設
けられた層間絶縁膜と、 前記層間絶縁膜に、前記第２のシリコン窒化膜をエッチ
ングのストッパ−として自己整合的に形成されたコンタ
クトホ−ルと、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板と、 前記半導体基板の表面上に設けられたゲ−ト酸化膜と、 前記ゲ−ト酸化膜の上に設けられた浮遊ゲ−トと、 前記浮遊ゲ−トの上に設けられた第１の絶縁膜と、 前記第１の絶縁膜の上に設けられたコントロ−ルゲ−ト
と、 前記コントロ−ルゲ−トの上に設けられた第２の絶縁膜
と、 前記コントロ−ルゲ−ト及び前記浮遊ゲ−トの側壁に設
けられた第１のシリコン酸化膜と、 前記第１のシリコン酸化膜及び前記第２の絶縁膜それぞ
れの側壁に設けられた第１のシリコン窒化膜と、 前記第１のシリコン窒化膜の側壁に設けられた第２のシ
リコン酸化膜と、 前記第２のシリコン酸化膜の側壁に設けられた第２のシ
リコン窒化膜と、 前記第２のシリコン窒化膜、前記第２のシリコン酸化膜
及び前記半導体基板の上に設けられた第３のシリコン窒
化膜と、 前記第３のシリコン窒化膜の上に設けられた層間絶縁膜
と、 前記層間絶縁膜に、前記第２のシリコン窒化膜をエッチ
ングのストッパ−として自己整合的に形成されたコンタ
クトホ−ルと、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 半導体基板と、 前記半導体基板の表面上に設けられたゲ−ト酸化膜と、 前記ゲ−ト酸化膜の上に設けられた浮遊ゲ−トと、 前記浮遊ゲ−トの上に設けられた絶縁膜と、 前記絶縁膜の上に設けられたコントロ−ルゲ−トと、 前記コントロ−ルゲ−ト及び前記浮遊ゲ−トの側壁に設
けられた第１のシリコン酸化膜と、 前記第１のシリコン酸化膜の側壁に設けられ、トラップ
準位を多く含むとともに低電界領域においてトラップ準
位を介した電流が同一電界におけるシリコン酸化膜膜中
の電流よりも大きい第１の膜と、 前記第１の膜の側壁に設けられた第２のシリコン酸化膜
と、 前記第２のシリコン酸化膜の側壁に設けられ、トラップ
準位を多く含むとともに低電界領域においてトラップ準
位を介した電流が同一電界におけるシリコン酸化膜膜中
の電流よりも大きい第２の膜と、 前記第２の膜及び前記半導体基板の上に設けられた層間
絶縁膜と、 前記層間絶縁膜に、前記第２の膜をエッチングのストッ
パ−として自己整合的に形成されたコンタクトホ−ル
と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 前記第２のシリコン酸化膜の膜厚は、３
ｎｍ以上であることを特徴とする請求項１、２又は３記
載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１のシリコン酸化膜の膜厚が２０
ｎｍ未満である場合は、前記第２のシリコン酸化膜の膜
厚を５ｎｍ以上とすることを特徴とする請求項１、２又
は３記載の不揮発性半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30514493A JP3238556B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30514493A JP3238556B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161848A JPH07161848A (ja) | 1995-06-23 |
| JP3238556B2 true JP3238556B2 (ja) | 2001-12-17 |
Family
ID=17941613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30514493A Expired - Fee Related JP3238556B2 (ja) | 1993-12-06 | 1993-12-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238556B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| KR100325383B1 (ko) * | 1996-07-12 | 2002-04-17 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
| TW472398B (en) | 1997-06-27 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP3240999B2 (ja) * | 1998-08-04 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3389112B2 (ja) * | 1998-09-09 | 2003-03-24 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100519163B1 (ko) * | 1998-12-30 | 2005-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법_ |
| JP3516616B2 (ja) * | 1999-08-03 | 2004-04-05 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置 |
| KR100422519B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US6555865B2 (en) * | 2001-07-10 | 2003-04-29 | Samsung Electronics Co. Ltd. | Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same |
| US6723638B1 (en) * | 2003-02-05 | 2004-04-20 | Advanced Micro Devices, Inc. | Performance in flash memory devices |
| AU2003275625A1 (en) * | 2003-10-23 | 2005-05-11 | Fujitsu Limited | Semiconductor device and method for manufacturing semiconductor device |
| KR100607329B1 (ko) * | 2004-08-26 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
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| JP2009016688A (ja) * | 2007-07-06 | 2009-01-22 | Sharp Corp | 半導体装置の製造方法 |
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