KR100422519B1 - 반도체 소자 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims abstract description 40
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
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Abstract
본 발명은 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 상기 게이트 상부에 절연막이 적층된 구조를 형성하는 단계; 상기 폴리실리콘막 및 상기 기판 표면을 선택적으로 산화시켜 제1산화막을 형성하는 단계; 상기 제1산화막을 포함하는 상기 기판 전면에 제1질화막과 제2산화막을 차례로 형성하는 단계; 상기 제2산화막이 형성된 전면에 상기 셀영역을 마스킹하고 상기 주변회로 영역을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 마스크로 상기 주변회로 영역에 대한 블랭킷 식각을 실시하여 상기 주변회로 영역의 상기 게이트 측벽에 제1산화막과 상기 제1질화막 및 상기 제2산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 스페이서가 형성된 전면에 상기 주변회로 영역을 마스킹하고 상기 셀영역을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 마스크로 상기 셀영역의 상기 제2산화막을 습식 식각을 이용하여 제거하여 상기 제1질화막을 노출시키는 단계; 상기 제2마스크 패턴을 제거하는 단계; 상기 스페이서 및 상기 노출된 제1질화막 상에 제3산화막과, 후속 콘택홀 형성시 식각정지층으로 사용하기 위한 제2질화막을 차례로 형성하는 단계; 및 블랭킷 식각을 실시하여 상기 제2질화막의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 질화막의 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 게이트의 선폭이 감소함에 따라 게이트 저항이 증가함으로써, 결국 소자의 신호처리 속도가 저하된다. 따라서, 이러한 게이트 저항을 감소시키기 위하여, 0.13㎛ 이하의 디자인룰을 갖는 고집적 반도체 소자에서는 폴리실리콘막 상부에 저저항을 갖는 텅스텐막을 적층하여 게이트를 형성하고 있다. 한편, 게이트 전극 물질로서 텅스텐막을 사용함에 따라 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막의 블로우업(blow up)을 방지하기 위하여, 텅스텐막의 노출부를 질화막으로 봉하도록 하고 있다.
도 1은 상기한 텅스텐 게이트를 갖는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 셀영역(C)과 주변회로 영역(P)이 정의된 반도체 기판(100) 상에 게이트 절연막(110)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(120)과 텅스텐막(130)을 순차적으로 형성한다. 그 후, 텅스텐막(130) 상에 하드 마스크용 절연막(140)을 형성하고, 이 절연막(140)을 마스크로하여 텅스텐막(130)과 폴리실리콘막(120)을 식각하여 셀영역과 주변회로 영역에 게이트(G1, G2)를 각각 형성한다.
그리고 나서, 선택적 산화공정(selective oxidation)으로 반도체 기판(100)의 표면 및 폴리실리콘막(120)의 측벽에 제1산화막(150)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(130)의 블로우업을 방지하기 위하여, 산화막(150)이 형성된 기판(100)의 표면 상에 제1질화막(160)을 형성한다. 그 후, 게이트(G1, G2) 양측의 기판(100)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성하고, 기판 전체 표면 상에 제2질화막(170)과 제2산화막(180)을 순차적으로 형성한다.
그 다음, 포토리소그라피 공정으로 주변회로 영역을 노출시키고 셀영역을 마스킹하는 제1마스크 패턴(미도시)을 형성하고, 노출된 주변회로 영역의 제2산화막(180), 제2질화막(170), 제1질화막(160), 및 제1산화막(150)을 기판(100)의 표면이 노출되도록 블랭킷(blanket) 식각하여 주변회로 영역(P)의 게이트(G2) 및 절연막(140) 측벽에 스페이서(S1)를 형성한 후, 공지된 방법으로 제1마스크 패턴을 제거한다. 그리고 나서, 포토리소그라피 공정으로 셀영역을 노출시키고 주변회로 영역을 마스킹하는 제2마스크 패턴(미도시)을 형성하고, 노출된 셀영역의 제2산화막(180)을 습식식각으로 제거하고, 제2질화막(170), 제1질화막(160), 및 제1산화막(150)을 기판(100)의 표면이 노출되도록 블랭킷 식각하여 셀영역의 게이트(G1) 및 절연막(140) 측벽에 스페이서(S2)를 형성한 후, 공지된 방법으로 제2마스크 패턴을 제거한다.
그리고 나서, 상기 결과물 구조의 기판 상에 제3질화막(190)을 증착한 후, 도면에 도시되지는 않았지만 콘택 형성공정과 같은 후속 공정을 진행한다. 여기서, 제3질화막(190)은 상기 콘택 형성공정시 식각정지층으로서 작용한다.
그러나, 상기한 종래의 반도체 소자에 있어서는, 도 1에 도시된 바와 같이, 기판(100)과 식각정지층으로서 작용하는 제3질화막(190)이 직접 접촉하고 있기 때문에, 제3질화막(190)에 의해 기판(100)에 스트레스가 가해져서 계면 결함 등이 발생한다. 이에 따라 접합 누설전류가 증가됨으로써, 결국 소자의 특성이 저하되는 문제가 있었다. 특히, DRAM(Dynamic Random Access Memory)과 같은 메모리 소자에 있어서는 이러한 접합 누설전류의 증가로 인하여 원하는 리프레시(refresh) 조건을 설정하기가 어렵기 때문에 우수한 리프레시 특성이 얻을 수 없었다.
또한, 질화막에 의해 가해지는 스트레스로 인하여 전자의 이동도(mobility)가 감소하여 소자의 전류 특성이 저하되는 문제도 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 질화막의 스트레스로 인한 접합 누설전류를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
100, 200, 300 : 반도체 기판
110, 210, 310 : 게이트 절연막
120, 220, 320 : 폴리실리콘막
130, 230, 330 : 텅스텐막
140, 240, 340 : 절연막
150, 180, 250, 270, 280, 350, 370, 390 : 산화막
160, 170, 190, 260, 290, 360, 380, 400 : 질화막
G1, G2 : 게이트
상기의 목적을 달성하기 위하여 본 발명은, 셀영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 상기 게이트 상부에 절연막이 적층된 구조를 형성하는 단계; 상기 폴리실리콘막 및 상기 기판 표면을 선택적으로 산화시켜 제1산화막을 형성하는 단계; 상기 제1산화막을 포함하는 상기 기판 전면에 제1질화막과 제2산화막을 차례로 형성하는 단계; 상기 제2산화막이 형성된 전면에 상기 셀영역을 마스킹하고 상기 주변회로 영역을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 마스크로 상기 주변회로 영역에 대한 블랭킷 식각을 실시하여 상기 주변회로 영역의 상기 게이트 측벽에 제1산화막과 상기 제1질화막 및 상기 제2산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 스페이서가 형성된 전면에 상기 주변회로 영역을 마스킹하고 상기 셀영역을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 마스크로 상기 셀영역의 상기 제2산화막을 습식 식각을 이용하여 제거하여 상기 제1질화막을 노출시키는 단계; 상기 제2마스크 패턴을 제거하는 단계; 상기 스페이서 및 상기 노출된 제1질화막 상에 제3산화막과, 후속 콘택홀 형성시 식각정지층으로 사용하기 위한 제2질화막을 차례로 형성하는 단계; 및 블랭킷 식각을 실시하여 상기 제2질화막의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.또한, 상기의 목적을 달성하기 위하여 본 발명은, 셀영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 상기 게이트 상부에 절연막이 적층된 구조를 형성하는 단계; 상기 폴리실리콘막 및 상기 기판 표면을 선택적으로 산화시켜 제1산화막을 형성하는 단계; 상기 제1산화막을 포함하는 상기 기판 전면에 제1질화막을 형성하는 단계; 상기 제1산화막의 측벽 및 상기 텅스텐막과 상기 절연막의 측벽에만 상기 제1질화막이 남도록 에치백하는 단계; 상기 제1질화막이 에치백된 기판 전면에 제2산화막과 제2질화막 및 제3산화막을 차례로 형성하는 단계; 상기 제3산화막이 형성된 전면에 상기 셀영역을 마스킹하고 상기 주변회로 영역을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 마스크로 상기 주변회로 영역에 대한 블랭킷 식각을 실시하여 상기 주변회로 영역의 상기 게이트 측벽에 제1산화막과 상기 제1질화막과 상기 제2산화막과 상기 제2질화막 및 상기 제3산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 스페이서가 형성된 전면에 상기 주변회로 영역을 마스킹하고 상기 셀영역을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 마스크로 상기 셀영역의 상기 제3산화막을 습식 식각을 이용하여 제거하여 상기 제2질화막을 노출시키는 단계; 상기 제2마스크 패턴을 제거하는 단계; 및 상기 스페이서 및 상기 노출된 제2질화막 상에 후속 콘택홀 형성시 식각정지층으로 사용하기 위한 제3질화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
먼저, 본 발명에 따른 반도체 소자를 살펴보면, 도 2e 및 도 3e에 도시된 바와 같이, 셀영역의 게이트 스페이서는 산화막(250, 350), 질화막(260, 360), 산화막(280, 370) 및 질화막(380)이 순차적으로 적층된 구조로 되어 있다.
여기서, 산화막(250, 350)은 게이트(G1)의 폴리실리콘막(220, 320) 측벽 및 기판 표면 상에 형성된다. 또한, 질화막(260, 360)은 후속 열처리 공정에 따른 텅스텐막(230, 330)의 블로우업을 방지하고, 산화막(280, 370)은 질화막(290B, 380)에 대한 완충막으로서 작용하며, 질화막(290B, 380)은 콘택형성을 위한 후속공정시 식각정지층으로서 작용한다.
이때, 도 2e에 도시된 바와 같이, 질화막(260)을 게이트(G1) 및 절연막(240) 측부와 기판(200) 표면에 형성하고, 질화막(290B)을 게이트(G1) 및 절연막(240)의 측부보다 기판(200)의 상부 표면에서 더 얇은 두께를 갖도록 형성함으로써, 질화막에 의한 스트레스를 최소화할 수 있다.
이와 달리, 도 3e에 도시된 바와 같이, 질화막(360)을 게이트(G1) 및절연막(340)의 측부에만 형성하고, 질화막(380)을 균일한 두께로 형성하고, 질화막(380) 상부에 질화막(400)을 더 형성할 수 있다.
즉, 본 발명에서는 기판(200, 300)과 질화막(260, 360) 사이 뿐만 아니라, 질화막(260, 360)과 질화막(290B, 380) 사이에 완충막으로서 작용하는 산화막(250, 350, 280, 370)을 각각 개재함으로써, 질화막으로 인하여 기판에 가해지는 스트레스를 충분히 완화시킬 수 있으므로 접합 누설전류를 감소시킬 수 있다.
또한, 이러한 감소된 접합 누설전류에 의해 DRAM 과 같은 메모리 소자의 리프레시 특성이 향상될 수 있다.
또한, 완화된 스트레스에 의해 전자의 이동도가 증가하여 감소하여 소자의 전류 특성이 향상될 뿐만 아니라, 계면 결함등이 감소하여 핫 캐리어 특성이 향상됨으로써, 결국 소자의 특성이 향상된다.
이어서, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명한다.도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.도 2a를 참조하면, 셀영역과 주변회로 영역이 정의된 반도체 기판(200) 상에 게이트 절연막(210)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(220)과 텅스텐막(230)을 순차적으로 형성한다. 그 후, 텅스텐막(230) 상부에 하드 마스크용 절연막(240)을 형성하고, 이 절연막(240)을 마스크로하여 텅스텐막(230)과 폴리실리콘막(220)을 식각하여 셀영역과 주변회로 영역에 게이트(G1, G2)를 각각 형성한다.
도 2b를 참조하면, 선택적 산화공정으로 반도체 기판(200)의 표면 및 폴리실리콘막(220)의 측벽에 제1산화막(250)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(230)의 블로우업을 방지하기 위하여, 제1산화막(250)이 형성된 기판(200)의 표면 상에 제1질화막(260)을 형성한다.바람직하게, 제1질화막(260)은 50Å ∼ 100Å의 두께로 형성한다. 그 후, 게이트(G1, G2) 양측의 기판(200)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성하고, 기판(200) 전체 표면 상에 제2산화막(270)을 형성한다. 바람직하게, 제2산화막(270)은 500Å ∼ 900Å의 두께로 형성한다.
도 2c를 참조하면, 포토리소그라피 공정으로 주변회로 영역을 노출시키고 셀영역을 마스킹하는 제1마스크 패턴(미도시)을 형성하고, 노출된 주변회로 영역의 제2산화막(270), 제1질화막(260), 및 제1산화막(250)을 기판(200)의 표면이 노출되도록 블랭킷 식각하여 스페이서를 형성한 후, 공지된 방법으로 제1마스크 패턴을 제거한다. 이어서, 포토리소그라피 공정으로 셀영역을 노출시키고 주변회로 영역을 마스킹하는 제2마스크 패턴(미도시)을 형성하고, 노출된 셀영역의 제2산화막(270)을 습식식각으로 제거하여 제1질화막(260)의 표면을 노출시킨 후, 공지된 방법으로 제2마스크 패턴을 제거한다.
도 2d를 참조하면, 도 2c의 구조 상에 완충막으로서 작용하는 제3산화막(280)을 50Å ∼ 100Å의 두께로 형성하고, 그 상부에 250Å ∼ 350Å의 두께로 제2질화막(290A)을 형성한다.이어서, 도 2e에 도시된 바와 같이, 블랭킷 식각으로 절연막(240) 및 기판(200) 상부의 제2질화막(290B)을 제2질화막(290A)의 두께보다 얇은 100Å ∼ 150Å의 두께를 갖도록 일부 식각한다.
그 후, 도시되지는 않았지만, 기판 전면에 절연막을 형성하고, 제2질화막(290B)을 식각정지층으로 사용하여 절연막을 식각하여, 오스 및 드레인을 노출시키는 콘택홀을 형성한 후 후속 공정을 진행한다.도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 도 3a 내지 도 3e에서 전술한 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여한다.
도 3a를 참조하면, 셀영역과 주변회로 영역이 정의된 반도체 기판(300) 상에 게이트 절연막(310)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(320)과 텅스텐막(330)을 순차적으로 형성한다. 그 후, 텅스텐막(330) 상부에 하드 마스크용 절연막(340)을 형성하고, 이 절연막(340)을 마스크로하여 텅스텐막(330)과 폴리실리콘막(320)을 식각하여 셀영역과 주변회로 영역에 게이트(G1, G2)를 각각 형성한다.
도 3b를 참조하면, 선택적 산화공정으로 반도체 기판(300)의 표면 및 폴리실리콘막(320)의 측벽에 제1산화막(350)을 형성하고, 후속 열처리 공정시 산화로 인하여 발생되는 텅스텐막(330)의 블로우업을 방지하기 위하여, 제1산화막(350)이 형성된 기판(300)의 표면 상에 제1질화막(360)을 형성한다. 이어서, 제1질화막(360)이 게이트(G1, G2)의 측벽에만 남도록 제1질화막(360)을 에치백한 다음, 게이트(G1, G2) 양측의 기판(300)으로 불순물 이온을 주입하여 소오스 및 드레인(미도시)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 도 3b의 구조 상에 제2산화막(370), 제2질화막(380), 및 제3산화막(390)을 순차적으로 형성한다. 그리고 나서, 포토리소그라피 공정으로 주변회로 영역을 노출시키고 셀영역을 마스킹하는 제1마스크 패턴(미도시)을 형성하고, 노출된 주변회로 영역의 제3산화막(390), 제2질화막(380), 제2산화막(370), 및 제1산화막(350)을 기판(300)의 표면이 노출되도록 블랭킷 식각하여 스페이서(S1)를 한 후, 공지된 방법으로 제1마스크 패턴을 제거한다.
도 3d를 참조하면, 포토리소그라피 공정으로 셀영역을 노출시키고 주변회로 영역을 마스킹하는 제2마스크 패턴(미도시)을 형성하고, 노출된 셀영역의 제3산화막(390; 도 3c 참조)을 습식식각으로 제거하여 제2질화막(380)의 표면을 노출시킨 후, 공지된 방법으로 제2마스크 패턴을 제거한다.
그 다음, 도 3e에 도시된 바와 같이, 도 3d의 구조 상에 식각정지층으로서 제3질화막(400)을 형성한다. 그 후, 도시되지는 않았지만, 기판(300) 전면에 절연막을 형성하고, 제3질화막(400)을 식각정지층으로 사용하여 절연막을 식각하여 상기 소오스 및 드레인을 노출시키는 콘택홀을 형성한 후, 후속 공정을 진행한다.
상술한 본 발명에 의하면, 기판과 질화막 사이에 완충막으로서 작용하는 산화막을 개재함으로써 질화막으로 인하여 기판에 가해지는 스트레스를 충분히 완화시킴으로써 접합 누설전류를 감소시킬 수 있다.
또한, 이러한 감소된 접합 누설전류에 의해 DARM과 같은 메모리 소자의 리프레시 특성이 향상된다.
또한, 완화된 스트레스에 의해 전자의 이동도(mobility)가 증가하여 감소하여 소자의 전류 특성이 향상될 뿐만 아니라, 계면 결함등의 감소하여 핫 캐리어 특성이 향상됨으로써, 결국 소자의 특성이 향상된다.
또한, 이러한 계면 결함등의 감소에 의해 소자의 패일율(fail rate)이 감소됨으로써, 결국 소자의 생산성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
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- 셀영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 상기 게이트 상부에 절연막이 적층된 구조를 형성하는 단계;상기 폴리실리콘막 및 상기 기판 표면을 선택적으로 산화시켜 제1산화막을 형성하는 단계;상기 제1산화막을 포함하는 상기 기판 전면에 제1질화막과 제2산화막을 차례로 형성하는 단계;상기 제2산화막이 형성된 전면에 상기 셀영역을 마스킹하고 상기 주변회로 영역을 노출시키는 제1마스크 패턴을 형성하는 단계;상기 제1마스크 패턴을 마스크로 상기 주변회로 영역에 대한 블랭킷 식각을 실시하여 상기 주변회로 영역의 상기 게이트 측벽에 제1산화막과 상기 제1질화막 및 상기 제2산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계;상기 제1마스크 패턴을 제거하는 단계;상기 스페이서가 형성된 전면에 상기 주변회로 영역을 마스킹하고 상기 셀영역을 노출시키는 제2마스크 패턴을 형성하는 단계;상기 제2마스크 패턴을 마스크로 상기 셀영역의 상기 제2산화막을 습식 식각을 이용하여 제거하여 상기 제1질화막을 노출시키는 단계;상기 제2마스크 패턴을 제거하는 단계;상기 스페이서 및 상기 노출된 제1질화막 상에 제3산화막과, 후속 콘택홀 형성시 식각정지층으로 사용하기 위한 제2질화막을 차례로 형성하는 단계; 및블랭킷 식각을 실시하여 상기 제2질화막의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2질화막을 250Å 내지 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제2질화막의 일부를 식각하는 단계에서, 잔류하는 상기 제2질화막의 두께가 100Å 내지 150Å이 되도록 블랭킷 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 셀영역과 주변회로 영역이 정의된 반도체 기판 상에 게이트 절연막, 폴리실리콘막과 텅스텐막이 적층된 게이트, 및 상기 게이트 상부에 절연막이 적층된 구조를 형성하는 단계;상기 폴리실리콘막 및 상기 기판 표면을 선택적으로 산화시켜 제1산화막을 형성하는 단계;상기 제1산화막을 포함하는 상기 기판 전면에 제1질화막을 형성하는 단계;상기 제1산화막의 측벽 및 상기 텅스텐막과 상기 절연막의 측벽에만 상기 제1질화막이 남도록 에치백하는 단계;상기 제1질화막이 에치백된 기판 전면에 제2산화막과 제2질화막 및 제3산화막을 차례로 형성하는 단계;상기 제3산화막이 형성된 전면에 상기 셀영역을 마스킹하고 상기 주변회로 영역을 노출시키는 제1마스크 패턴을 형성하는 단계;상기 제1마스크 패턴을 마스크로 상기 주변회로 영역에 대한 블랭킷 식각을 실시하여 상기 주변회로 영역의 상기 게이트 측벽에 제1산화막과 상기 제1질화막과 상기 제2산화막과 상기 제2질화막 및 상기 제3산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계;상기 제1마스크 패턴을 제거하는 단계;상기 스페이서가 형성된 전면에 상기 주변회로 영역을 마스킹하고 상기 셀영역을 노출시키는 제2마스크 패턴을 형성하는 단계;상기 제2마스크 패턴을 마스크로 상기 셀영역의 상기 제3산화막을 습식 식각을 이용하여 제거하여 상기 제2질화막을 노출시키는 단계;상기 제2마스크 패턴을 제거하는 단계; 및상기 스페이서 및 상기 노출된 제2질화막 상에 후속 콘택홀 형성시 식각정지층으로 사용하기 위한 제3질화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038959A KR100422519B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0038959A KR100422519B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002207A KR20030002207A (ko) | 2003-01-08 |
| KR100422519B1 true KR100422519B1 (ko) | 2004-03-12 |
Family
ID=27712840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0038959A KR100422519B1 (ko) | 2001-06-30 | 2001-06-30 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100422519B1 (ko) |
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- 2001-06-30 KR KR10-2001-0038959A patent/KR100422519B1/ko not_active IP Right Cessation
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| KR20030002207A (ko) | 2003-01-08 |
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