KR20100062698A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 금속층 측벽에 산화막을 형성하여 버퍼(Buffer)막으로 이용함으로써 게이트 금속층 측벽의 손실을 방지하고 게이트 금속층의 면적을 확보하기 위한 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 폴리실리콘층, 배리어 메탈, 도전층 및 하드마스크층 패턴을 형성하는 단계, 상기 하드마스크층 패턴을 마스크로 상기 도전층의 일부를 식각한 후 상기 도전층의 표면을 플라즈마 산화 공정으로 산화하는 단계 및 상기 하드마스크층 패턴을 마스크로 산화된 상기 도전층, 상기 배리어 메탈 및 게이트 폴리실리콘층을 식각하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM)은 Dynamic Random Access Memory의 약자이며 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴 리실리콘막, 게이트 금속 및 게이트 하드마스크를 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다. 이때, 반도체 소자가 고집적화됨에 따라 셀 영역에서 MOSFET이 차지하는 평면적은 점점 감소하여 채널의 길이도 짧아지고 있다. 이러한 채널 길이로 인하여 문턱 전압의 변동, 펀치-스루(Punch-through) 누설 전류 등과 같이 단 채널(Short channel)에 따른 문제점이 야기되고 있다. 따라서, 최근 반도체 소자가 더욱 고집적화됨에 따라 종래의 구조로는 상기한 문제점을 해결하는데 한계가 있으며, 고집적화에 대응하여 소자를 구현하기 위한 레이아웃 및 면적 확보에 많은 어려움이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)을 식각하여 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 소자 분리막(120)을 포함하는 전체 표면상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 이용하여 활성 영역(110) 및 소자 분리막(120)을 식각하여 리세스(130)를 형성한다.
이후, 반도체 기판(100) 상에 게이트 산화막(135), 게이트 폴리실리콘층(140), 배리어 메탈(150), 도전층(160), 게이트 하드마스크층(170) 및 비정질 탄소층(180)을 순차적으로 적층한다.
이후, 비정질 탄소층(180) 상에 감광막을 형성한 후, 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(190)을 형성한다. 감광막 패턴(190)을 마스크로 비정질 탄소층(180) 및 게이트 하드마스크층(170)을 식각하여 비정질 탄소층 패턴(185) 및 게이트 하드마스크층 패턴(175)을 형성한다.
도 1c를 참조하면, 감광막 패턴(190) 및 비정질 탄소층 패턴(185)을 제거하고 상기 게이트 하드마스크층 패턴(175)을 마스크로 하여 하부의 도전층(160), 배리어 메탈(150) 및 게이트 폴리실리콘층(140)을 식각하여 도전층 패턴(165), 배리어 메탈 패턴(155) 및 게이트 폴리실리콘층 패턴(145)을 형성한다. 이때, 게이트 폴리실리콘층(140)이 300 ~ 400Å 두께가 남을때까지 식각하는 것이 바람직하다. 여기서, 하부의 도전층(160), 배리어 메탈(150) 및 게이트 폴리실리콘층(140)을 식각하는 과정에서 도전층(160)의 측벽이 언더컷(Undercut) 되면서 게이트 패턴 사이의 CD(Critical Dimension)가 불균일하게 된다. 이러한 불균일한 CD는 게이트 저항을 상승시킴으로써 후속 공정 중 전체적인 셀 동작 특성에 저하를 가져온다.
도 1d를 참조하면, 게이트 하드마스크층 패턴(175)을 포함한 전면에 캡핑(Capping) 질화막(200)을 형성한다. 여기서, 캡핑 질화막(200)은 후속 공정 중 열 공정(Thermal Process)에서 노출된 도전층 패턴(165)이 산화되지 않도록 하기 위함이다.
이후, 에치백(Etchback) 공정을 이용하여 상기 캡핑 질화막(200), 게이트 폴리실리콘층 패턴(145)을 식각하여 상기 활성 영역(110)을 노출시키는 게이트 패턴(210)을 형성한다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진도이다.
도 2를 참조하면, 게이트 하드마스크층 패턴(도 1c의 175)을 마스크로 하부의 도전층, 배리어 메탈 및 게이트 폴리실리콘층을 식각하는 과정에서 도전층의 측벽이 언더컷(Undercut) 되는 모습을 'A'와 같이 나타낸 사진도이다.
전술한 반도체 소자의 제조 방법에서, 게이트 패턴을 형성하기 위한 식각 공정에서 게이트 하드마스크층을 마스크로 하여 하부의 도전층, 배리어 메탈 및 게이트 폴리실리콘층을 식각할 때 상기 도전층 측벽의 손실이 발생하여 도전층의 단면적을 감소시킨다. 이러한 도전층의 단면적 감소는 게이트 패턴 사이의 CD가 불균일함을 의미하는 것으로서 후속 공정 중 게이트 패턴의 저항이 상승하여 추후 테스트 시 반도체 장치의 성능 지표 중 TWR(Write Recovery Time) 등에 악영향을 미쳐 반도체 소자의 수율이 감소되는 단점을 가진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 게이트 금속층 측벽에 산화막을 형성하여 버퍼(Buffer)막으로 이용함으로써 부수의 식각 및 세정 공정을 통해 발생하는 게이트 금속층 측벽의 손실을 방지하고 게이트 금속층의 면적을 확보하기 위한 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 게이트 폴리실리콘층, 배리어 메탈, 도전층 및 하드마스크층 패턴을 형성하는 단계, 상기 하드마스크층 패턴을 마스크로 상기 도전층의 일부를 식각한 후 상기 도전층의 표면을 플라즈마 산화 공정으로 산화하는 단계 및 상기 하드마스크층 패턴을 마스크로 산화된 상기 도전층, 상기 배리어 메탈 및 게이트 폴리실리콘층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 하드마스크층 패턴을 포함한 전체 표면상에 질화막을 형성하는 단계 및 상기 질화막 및 상기 게이트 폴리실리콘층을 에치백하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 도전층은 텅스텐층으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 도전층은 200 ~ 250Å 두께만큼 식각되는 것을 특징으로 한다.
바람직하게는, 상기 게이트 폴리실리콘층은 300 ~ 400Å 두께가 남을 때까지 식각되는 것을 특징으로 한다.
바람직하게는, 상기 산화는 1 ~ 2nm 두께로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 하드마스크층 패턴의 CD는 기 설정된 게이트 패턴의 CD에 산화된 상기 도전층의 두께를 합하여 결정되는 것을 특징으로 한다.
본 발명은 게이트 금속층 측벽에 산화막을 형성하여 버퍼(Buffer)막으로 이용하여 게이트 금속층 측벽의 손실을 방지하고 게이트 금속층의 면적을 확보함으로써 게이트 패턴의 측벽 스페이서 저항이 증가하는 것을 방지하여 반도체 소자의 수율을 향상시키는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면 도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(200)상에 활성 영역(210)을 정의하는 소자 분리막(220)을 형성한다. 이때, 소자 분리막(220)은 STI(Shallow trench isolation) 공정을 통해 SOD(Silicon on dielectric) 산화막으로 형성하는 것이 바람직하다. 소자 분리막(220)을 포함하는 전체 표면상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크를 사용하여 활성 영역(210) 및 소자 분리막(220)을 식각하여 리세스(230)를 형성한다. 이때, 활성 영역(210)과 소자분리막(220)의 식각 선택비 차이로 리세스(230)의 깊이의 차이가 발생한다.
반도체 기판(200) 상에 게이트 산화막(235), 게이트 폴리실리콘층(240), 게이트 금속층(250, 260), 하드마스크층(270) 및 비정질 탄소층(280)을 순차적으로 적층한다. 이때, 게이트 금속층(250, 260)은 배리어메탈 및 도전층으로 형성된다. 이때, 도전층은 텅스텐(W)으로 형성되는 것이 바람직하다. 즉, 게이트 폴리실리콘층(240)은 게이트 하부 전극으로로서의 역할을 하며 게이트 금속층(250, 260)은 게이트 상부 전극으로서의 역할을 한다.
다음에는, 비정질 탄소층(280) 상에 감광막을 형성한 후, 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(290)을 형성한다. 감광막 패턴(290)을 마스크로 비정질 탄소층(280) 및 하드마스크층(270)을 식각하여 비정질 탄소층 패턴(285) 및 하드마스크층 패턴(275)을 형성한다.
도 3c를 참조하면, 감광막 패턴(290) 및 비정질 탄소층 패턴(285)을 제거한 후, 상기 하드마스크층 패턴(275)을 마스크로 하여 하부의 도전층(260)의 일부를 식각한다. 이때, 도전층(260)은 본래 두께의 200 ~ 250Å 두께만큼 식각되는 것이 바람직하다.
다음에는, 일부 식각된 도전층(260) 표면에 산화막(300)을 형성한다. 이때, 산화막(300)은 플라즈마 산화(Plasma Oxidation) 공정을 통해 형성되되, 상기 도전층(260)이 1 ~ 2nm 정도가 산화되어 형성된다.
도 3d를 참조하면, 하드마스크층 패턴(275)을 마스크로 하여 산화막(300), 도전층(260), 배리어 메탈(250) 및 게이트 폴리실리콘층(240)을 식각한다. 이때, 게이트 폴리실리콘층(240)이 300 ~ 400Å 두께로 남을때까지 식각한다. 여기서, 산화막(300), 도전층(260), 배리어 메탈(250) 및 게이트 폴리실리콘층(240)을 식각하는 과정에서 도전층(260)의 측벽이 언더컷(Undercut) 되어 발생하는 도전층(260)의 손실은 상기 플라즈마 산화 공정으로 형성된 도전층(260)의 측벽의 산화막(300)을 이용하여 방지될 수 있다. 즉, 산화막(300)이 버퍼(Buffer) 역할을 하여 상기 도전층(260)의 식각 프로파일(Profile)이 수직으로 형성되도록 만들고 하부 층들이 균일하게 식각되도록 만들어준다.
또한, 이러한 산화막(300)의 버퍼 역할로 인해 게이트 패턴 사이의 CD(Critical Dimension)를 균일하도록 만들어 줌으로써 게이트 패턴들의 저항이 균일하게 조절되어 후속 공정 중의 셀 동작 특성에 안정성을 가져온다.
이러한 산화막(300)을 형성하지 않을 경우, 후속 식각 및 세정 공정으로 노출된 도전층(260)이 식각되어 손실되는 정도가 이웃한 각각의 게이트 패턴마다 차 이가 날 수 있다. 하지만 본 발명에서는 얇은 두께로 산화되어 형성되는 산화막(300)으로 인해 게이트 패턴 간에 차이가 없도록 하는 장점을 가진다.
만약, 디자인 룰의 감소로 산화막(300)의 두께가 도전층(260)의 면적을 지나치게 감소시킬 경우 산화막(300)의 형성으로 인해 도전층(260)에서 줄어든 면적을 보상하기 위해서는 최초 게이트 패턴의 CD를 산화막(300)의 두께만큼 큰 값으로 결정한다.
도 3e를 참조하면, 게이트 폴리실리콘층(240)을 포함한 전면에 캡핑(Capping) 질화막(310)을 형성한다. 여기서, 캡핑 질화막(310)은 후속 공정 중 열 공정(Thermal Process)에서 노출된 도전층(260)이 산화되지 않도록 보호하는 역할을 한다.
도 3f를 참조하면, 에치백(Etchback) 공정을 이용하여 캡핑 질화막(310) 및 게이트 폴리실리콘층(240)을 식각하여 상기 활성 영역(210)을 노출시키는 게이트 패턴(320)을 형성한다.
전술한 바와 같이, 본 발명은 반도체 기판상에 게이트 폴리실리콘층, 배리어 메탈, 도전층 및 하드마스크층 패턴을 형성하는 단계, 상기 하드마스크층 패턴을 마스크로 상기 도전층의 일부를 식각한 후 상기 도전층의 표면을 플라즈마 산화 공정으로 산화하는 단계 및 상기 하드마스크층 패턴을 마스크로 산화된 상기 도전층, 상기 배리어 메탈 및 게이트 폴리실리콘층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 이러한 본 발명은 게이트 금속층 측벽에 산화막을 형성하여 버퍼(Buffer)막으로 이용하여 게이트 금속층 측벽의 손실을 방지하고 게이 트 금속층의 면적을 확보함으로써 게이트들의 저항을 균일하게 조절하여 반도체 소자의 수율을 향상시키는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (7)

  1. 반도체 기판상에 게이트 폴리실리콘층, 배리어 메탈, 도전층 및 하드마스크층 패턴을 형성하는 단계;
    상기 하드마스크층 패턴을 마스크로 상기 도전층의 일부를 식각한 후 상기 도전층의 표면을 플라즈마 산화 공정으로 산화하는 단계; 및
    상기 하드마스크층 패턴을 마스크로 산화된 상기 도전층, 상기 배리어 메탈 및 게이트 폴리실리콘층을 식각하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크층 패턴을 포함한 전체 표면상에 질화막을 형성하는 단계; 및
    상기 질화막 및 상기 게이트 폴리실리콘층을 에치백하여 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전층은 텅스텐층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전층은 200 ~ 250Å 두께만큼 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 폴리실리콘층은 300 ~ 400Å 두께가 남을 때까지 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 산화는 1 ~ 2nm 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 하드마스크층 패턴의 CD는 기 설정된 게이트 패턴의 CD에 산화된 상기 도전층의 두께를 합하여 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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