KR100961195B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 리세스 트렌치가 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막, 게이트 금속막 및 하드마스크막을 형성하는 단계; 하드마스크막, 게이트 금속막을 패터닝하여 하드마스크막 패턴 및 게이트 금속막 패턴을 형성하는 단계; 반도체 기판 상에 오존(O3)을 이용한 세정을 진행하여 게이트 금속막 패턴의 측벽을 소정 두께만큼 식각하는 단계; 반도체 기판 상에 산화 공정을 진행하여 게이트 금속막 패턴 측벽에 플라즈마 산화막을 형성하는 단계; 반도체 기판 상에 캡핑막을 증착하는 단계; 캡핑막을 식각 배리어막으로 게이트 도전막 및 게이트 절연막을 식각하여 게이트 스택 및 게이트 스택 양 측면에 스페이서막을 형성하는 단계를 포함한다.
오존 플라즈마, 플라즈마 산화막, SAC 불량 마진
Description
도 1은 종래 기술에 따른 리세스 게이트 갖는 반도체 소자를 나타내보인 도면이다.
도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic random access memory) 소자의 고집적화로 인하여 소자의 디자인 룰(design rule)도 60nm급 이하로 급격하게 감소하고 있다. 소자의 디자인 룰이 감소함에 따라 그에 대응하는 셀 트렌지스터의 크기도 감소하면서 게이트 저항이 매우 증가하게 되고, 소자에서 요구되는 채널 길이 또한 짧아지고 있는 실정이다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압(Vth; threshold voltage)의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 게이트 저항을 감소시키면서 단채널 효과를 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.
도 1은 종래 기술에 따른 리세스 게이트 갖는 반도체 소자를 나타내보인 도면이다.
도 1을 참조하면, 리세스 게이트를 갖는 반도체 소자는 소자분리막(102)으로 활성영역이 정의되어 있는 반도체 기판(100)의 표면으로부터 소정의 깊이로 트렌치(103)가 배치되어 있다. 다음에 트렌치(103)와 중첩하여 게이트 스택(112)이 형성되어 있다. 게이트 스택(112)은 게이트절연막패턴(104), 반도체층패턴(106), 금속막패턴(108), 하드마스크막패턴(110)을 포함하여 이루어진다. 그리고 게이트 스택(112) 양 측면에는 셀 스페이서막(114)이 형성되어 있다. 이러한 리세스 게이트를 갖는 반도체 소자는 소스/드레인 불순물을 주입하면 트렌치(103)를 따라 채널(A)이 형성된다. 이처럼 리세스 게이트를 가지는 반도체 소자는 평면 채널을 가지는 반도체 소자에 비하여 채널의 길이가 길어지게 되고, 이에 따라 단채널효과가 감소하는 효과가 있다.
한편, 고집적 모스펫 소자의 디자인 룰이 감소되면서 소자에서 요구되는 셀 치수 타겟(cell dimension target), 즉 게이트 임계치수(CD; Critical dimension) 및 셀 스페이서막(114) 측벽 두께의 타겟 치수가 급격하게 감소하고 있다. 셀 스페이서막(114)측벽 두께의 타겟 치수가 감소하게 되면, 후속 공정에서 랜딩플러그를 형성하는 과정에서 자기정렬컨택 불량 마진(self alignment contact fail margin)의 감소를 유발하게 되며, 이는 안정적인 소자를 제조하는 공정 개발에 치명적인 문제점으로 작용하게 된다. 이러한 자기정렬컨택 불량 마진 감소를 개선하기 위해 게이트 임계치수(CD)를 감소시켜 그만큼 셀 스페이서막(114)의 측벽 두께를 증가시키는 방법이 있다. 그러나 이러한 방법도 소자에서 요구하는 게이트 임계치수(CD) 및 셀 스페이서막(114)의 측벽 두께 타겟이 정해져 있으므로 그 한계가 존재한다. 그리고 게이트 임계치수를 감소시키는 것은 패터닝 공정 난이도 측면에서 어려운 문제가 존재한다. 그러므로 소자에서 요구하는 게이트 임계치수 및 셀 스페이서막(114) 측벽 두께의 타겟을 그대로 유지하면서도 랜딩플러그를 형성시 자기정렬컨택 불량 마진을 증가시킬 수 있는 공정기술의 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 형성방법을 개선하여 게이트의 임계치수 및 셀 스페이서막 측벽 두께의 타겟 치수를 그대로 유지하면서도 자기정렬컨택 불량 마진을 증가시킬 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 내에 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치가 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막, 게이트 금속막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 게이트 금속막을 패터닝하여 하드마스크막 패턴 및 게이트 금속막 패턴을 형성하는 단계; 상기 반도체 기판 상에 오존(O3)을 이용한 세정을 진행하여 상기 게이트 금속막 패턴의 측벽을 소정 두께만큼 식각하는 단계; 상기 반도체 기판 상에 산화 공정을 진행하여 상기 게이트 금속막 패턴 측벽에 플라즈마 산화막을 형성하는 단계; 상기 반도체 기판 상에 캡핑막을 증착하는 단계; 상기 캡핑막을 식각 배리어막으로 상기 게이트 도전막 및 게이트 절연막을 식각하여 게이트 스택 및 상기 게이트 스택 양 측면에 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 금속막은 텅스텐실리사이드막, 질화텅스텐막 및 텅스텐막이 적층된 구조를 포함하여 형성할 수 있다.
상기 게이트 금속막의 측벽은 노출된 표면으로부터 내측으로 10-30Å의 두께를 식각하는 것이 바람직하다.
상기 플라즈마 산화막은 저온 플라즈마 산화 공정을 진행하여 20-50Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 상에 활성영역을 정의하는 트렌치 소자분리막(202)을 형성한다.
구체적으로, 패드산화막 및 패드질화막을 순차적으로 증착한 다음 선택적으로 제거하여 반도체 기판(200)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판(200)의 소자분리영역을 식각하여 일정 깊이, 예를 들어 2000-3000Å의 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 매립절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 제거하여 트렌치 소자분리막(202)을 형성한다.
도 3을 참조하면, 반도체 기판(200)의 활성 영역 표면에 문턱 전압 조절을 위한 이온 주입 과정에서 패드(pad)로 사용될 문턱전압용 스크린 산화막(Vt screen)(204)을 50-100Å의 두께로 형성하고, 셀 영역 및 주변회로영역에 대한 이온 주입, 예를 들어 웰 형성 및 채널 형성을 위한 이온주입공정을 수행한다.
도 4를 참조하면, 스크린 산화막(204)의 소정 영역을 선택적으로 노출시키는 하드마스크막 패턴(206)을 형성한다.
구체적으로, 스크린 산화막(204) 위에 하드마스크막을 증착한다. 이러한 하드마스크막은 이후 리세스 트렌치를 형성하기 위한 식각과정에서 식각마스크로 사 용된다. 하드마스크막은 산화막으로 100-500Å의 두께로 형성할 수 있다. 계속해서 하드마스크막을 패터닝하여 스크린 산화막(204)의 소정 영역을 노출시키는 하드마스크막 패턴(206)을 형성한다. 여기서 스크린 산화막(204)의 노출된 영역은 리세스 트렌치가 형성될 영역이다.
도 5를 참조하면, 하드마스크막 패턴(206)을 마스크로 스크린 산화막(204)을 식각하여 반도체 기판(200)의 소정 영역을 선택적으로 노출시킨다. 계속해서 노출된 영역을 식각하여 반도체 기판(200) 내에 소정 깊이의 리세스 트렌치(208)를 형성한다. 여기서 리세스 트렌치(208)는 반도체 기판(200)의 표면으로부터 1000-2000Å의 깊이로 형성한다. 다음에 습식 식각공정을 진행하여 트렌치 소자분리막(202)을 표면으로부터 50-200Å의 두께만큼 식각하여 표면을 평탄화한 다음 하드마스크막 패턴(206) 및 스크린 산화막(204)을 제거한다.
도 6을 참조하면, 반도체 기판(200)의 활성영역 상에 게이트 절연막(210)을 형성한다. 계속해서 게이트 절연막(210) 위에 도전막(212), 금속실리사이드막(214), 배리어 금속막(216), 금속막(218) 및 하드마스크막(220)을 순차적으로 증착한다. 다음에 하드마스크막(220) 위에 감광막을 도포 및 패터닝하여 하드마스크막(220)을 선택적으로 노출시키는 감광막 패턴(222)을 형성한다.
여기서 게이트 절연막(210)은 산화막으로 30-50Å의 두께로 형성하고, 도전막(212)은 폴리실리콘막으로 500-1000Å의 두께로 형성하며, 금속실리사이드막(214)은 비정질 텅스텐실리사이드(WSix)막으로 80-120Å의 두께로 형성할 수 있다. 다음에 배리어 금속막(216) 및 금속막(218)은 물리기상증착(PVD; Physical vapor deposition)방법을 이용하여 질화텅스텐(WN)막 및 텅스텐막(W)으로 형성할 수 있다. 여기서 배리어 금속막(216) 및 금속막(218)은 인-시츄(in-situ) 공정으로 증착할 수 있다. 이때, 배리어 금속막(216)은 50-100Å의 두께로 증착하고, 금속막(218)은 400-600Å의 두께로 증착한다.
도 7을 참조하면, 감광막 패턴(222)을 마스크로 노출된 하드마스크막(220)을 식각하여 하드마스크막 패턴(224)을 형성한다. 그리고 감광막 패턴(222)은 스트립(strip) 공정을 진행하여 제거하고, 잔여물을 제거하는 세정 공정(post cleaning)을 진행한다. 계속해서 하드마스크막 패턴(224)을 마스크로 한 식각공정을 수행하여 금속막 패턴(226), 배리어금속막 패턴(228) 및 금속실리사이드막 패턴(230)을 포함하는 게이트 금속막 패턴(232)을 형성한다. 이때, 게이트 도전막(212)은 노출된 영역을 완전히 제거하지 않고, 노출된 표면으로부터 100-300Å의 두께만 제거하도록 한다.
도 8을 참조하면, 반도체 기판(200) 상에 오존(O3) 플라즈마를 이용한 세정공정을 진행한다.
구체적으로, 반도체 기판(200)을 플라즈마 챔버 내에 로딩시킨다. 계속해서 챔버 내에 오존(O3) 플라즈마를 생성하기 위한 플라즈마 소스를 공급하면서 적절한 파워를 인가하여 챔버 내에 플라즈마를 형성한다. 이와 같이 형성된 오존(O3) 플라즈마를 이용하여 반도체 기판(200) 상에 세정 공정을 진행하면, 플라즈마의 방향성 특성에 의해 게이트 금속막 패턴(232)의 측면 부분은 표면으로부터 소정 두께(d)만 큼 제거된다. 여기서 게이트 금속막 패턴(232)의 측벽은 측벽 표면으로부터 내측으로 10-30Å의 두께만큼 제거되도록 세정 공정을 진행하는 시간을 조절하는 것이 바람직하다.
도 9를 참조하면, 저온의 플라즈마 산화(low temperature plasma oxidation) 공정을 진행하여 게이트 금속막 패턴(232)의 제거된 측벽 부분에 플라즈마 산화막(234)을 형성한다. 여기서 플라즈마 산화막(234)은 20-50Å의 두께로 형성할 수 있다.
이러한 오존(O3) 플라즈마를 이용한 세정공정 및 플라즈마 산화공정을 진행하여 게이트 금속막 패턴(232)의 측벽을 내측으로 소정 두께(d)만큼 제거한 다음 게이트 금속막 패턴이 제거된 부분에 플라즈마 산화막(234)을 형성한다. 이때, 게이트의 임계치수(CD)는 하드마스크막 패턴(224)에 의해 유지할 수 있다. 이러한 공정 진행에 따라 이후 진행될 랜딩플러그를 형성하기 위한 식각 과정에서 요구되는 자기정렬컨택(SAC; Self alignment contact) 불량 마진을 증가시킬 수 있다. 이와 함께 반도체 소자의 디자인 룰 감소에 따른 셀 트랜지스터의 임계치수 감소되는 경우에도 셀 스페이서막의 측벽 타겟 두께를 그대로 유지할 수 있다. 즉, 셀 스페이서막의 측벽 타겟 두께를 유지하면서도 게이트 금속막 패턴(232)의 측벽 부분에 플라즈마 산화막(234)을 형성함으로써 자기정렬컨택(SAC) 불량 마진을 증가시킬 수 있다.
도 10을 참조하면, 반도체 기판(200) 상에 캡핑 질화막(236)을 증착한다. 캡 핑 질화막(236)은 화학기상증착(CVD; Chemical vapor deposition)방법을 이용하여 50-100Å의 두께로 증착할 수 있다.
도 11을 참조하면, 반도체 기판(200) 상에 게이트 스택(242)을 형성한다.
구체적으로, 반도체 기판(200) 상에 식각 공정, 예를 들어 블랭킷 에치(blanket etch) 공정을 수행한다. 그러면, 캡핑 질화막(236), 게이트 도전막(212) 및 게이트 절연막(210)이 식각되면서, 하드마스크막 패턴(224), 게이트 금속막 패턴(232), 게이트 금속막 패턴(232) 양 측면에 형성된 플라즈마 산화막(234), 게이트 도전막 패턴(238) 및 게이트 절연막 패턴(240)을 포함하는 게이트 스택(242)이 형성된다. 그리고 게이트 스택(242) 양 측면에는 스페이서막(244)이 형성된다.
본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 오존(O3) 플라즈마를 이용한 세정공정 및 플라즈마 산화공정을 이용하여 게이트 금속막 패턴의 측벽 일부 두께만큼을 플라즈마 산화막으로 형성함으로써 랜딩플러그 자기정렬컨택(SAC; Self alignment contact) 불량 마진을 증가시킬 수 있다. 이때, 게이트의 임계치수(CD)는 하드마스크막 패턴에 의해 유지되며, 셀 스페이서막의 측벽 타겟 두께를 그대로 유지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법에 의하면, 반도체 소자를 제조하는 과정에서 오존 플라즈마를 이용한 세정 공정 및 플라즈마 산화막을 형성하는 공정을 이용하여 게이트 임계치수 및 셀 스페이서막의 측벽두께의 타겟 치수를 유지하면서도 자기정렬컨택(SAC) 불량 마진을 증가시키는 효과가 있다.
Claims (4)
- 반도체 기판 내에 리세스 트렌치를 형성하는 단계;상기 리세스 트렌치가 형성된 반도체 기판 상에 게이트 절연막, 게이트 도전막, 텅스텐실리사이드막, 질화텅스텐막 및 텅스텐막이 적층된 구조로 이루어진 게이트 금속막 및 하드마스크막을 형성하는 단계;상기 하드마스크막, 게이트 금속막을 패터닝하여 하드마스크막 패턴 및 게이트 금속막 패턴을 형성하는 단계;상기 반도체 기판 상에 오존(O3)을 이용한 세정을 진행하여 상기 게이트 금속막 패턴의 측벽을 소정 두께만큼 식각하는 단계;상기 반도체 기판 상에 산화 공정을 진행하여 상기 게이트 금속막 패턴 측벽에 플라즈마 산화막을 형성하는 단계;상기 반도체 기판 상에 캡핑막을 증착하는 단계;상기 캡핑막을 식각 배리어막으로 상기 게이트 도전막 및 게이트 절연막을 식각하여 게이트 스택 및 상기 게이트 스택 양 측면에 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 삭제
- 제1항에 있어서,상기 게이트 금속막의 측벽은 노출된 표면으로부터 내측으로 10-30Å의 두께를 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서,상기 플라즈마 산화막은 저온 플라즈마 산화 공정을 진행하여 20-50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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