KR100869850B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 트랜지스터 제조방법은, 반도체 기판의 활성영역 내에 리세스 트렌치를 형성하는 단계; 리세스 트렌치 및 반도체 기판 상에 게이트 절연막 및 도전막을 형성하는 단계; 도전막 내에 소정 깊이를 갖는 홈을 형성하는 단계; 홈이 형성된 도전막 위에 배리어금속막, 금속막 및 하드마스크막을 증착하는 단계; 금속막의 일부 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 하드마스크막 패턴을 마스크로 한 제1 식각을 진행하여 금속막 패턴을 형성하면서 도전막의 측면 일부를 노출시키는 단계; 측면의 일부가 노출된 도전막을 포함하는 반도체 기판 상에 스페이서용 캡핑막을 증착하는 단계; 및 스페이서용 캡핑막 내지 게이트 절연막을 식각하는 제2 식각을 진행하여 게이트 스택을 형성하는 단계를 포함한다.
도전막, 홈, 게이트 저항
Description
도 1은 종래 기술의 트랜지스터를 개략적으로 나타내보인 도면이다.
도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 반도체 소자의 디자인 룰(design rule)도 50nm 이하 레벨로 급격하게 감소하고 있다. 이에 따라 종래의 텅스텐실리사이드(WSix) 기반의 셀 트랜지스터에서 게이트 저항이 매우 증가하고 있다. 또한 디자인 룰이 감소하면서 트랜지스터에서 요구되는 유효 채널 길이(Effective channel length) 또한 매우 감소하고 있는 실정이다. 그 결과, 70nm이하 레벨의 반도체 소자에서 요구하는 셀 트랜지스터의 표면저항(Rs; Sheet resistance) 및 문턱전압 (Vt; Threshold voltage)에 대한 실제 구현 가능성 측면을 고찰해볼 때, 기존의 플래너(planar) 타입의 채널을 갖는 모스펫(MOSFET) 구조로는 그 한계점에 이르렀다. 따라서 최근 게이트 저항을 감소시키면서 유효 채널 길이를 증가시킬 수 있는 다양한 구조의 금속게이트를 갖는 트랜지스터에 대한 연구가 진행되고 있다.
도 1은 종래 기술의 트랜지스터를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 금속막을 갖는 트랜지스터는, 소자분리막(105)에 의해 활성영역이 정의되어 있는 반도체 기판(100) 내에 소정 깊이의 리세스 트렌치(110)가 형성되어 있다. 반도체 기판(100) 상에는 리세스 트렌치(110)와 중첩하여 게이트 스택(140)이 배치되어 있다. 여기서 게이트 스택(140)은 게이트절연막패턴(115), 도전막패턴(120), 배리어금속막패턴(125), 금속막패턴(130) 및 하드마스크막패턴(135)이 적층된 구조로 이루어진다. 이와 같이 배치된 게이트 스택(140)의 양 측면에는 스페이서막(145)이 형성되어 있다.
한편, 이러한 게이트 스택(140)을 포함하는 반도체 소자를 제조하는 과정에 있어서 반도체 소자의 디자인 룰이 50nm급 이하로 감소되면서 패턴의 크기 또한 감소하고 있다. 이에 따라 반도체 소자에서 요구되는 셀 치수 타겟(Cell dimension target), 즉, 게이트 패턴의 임계치수(CD; Critical Dimension)(c) 및 게이트 패턴 사이의 간격(spacing, s)이 급격하게 감소하고 있다. 이와 같이 임계치수 및 간격이 감소하면, 게이트의 저항은 증가하고, 층간절연막의 갭필 특성이 저하되며, 랜딩플러그 마진이 감소하는 등의 문제가 발생하여 안정적인 반도체 소자 공정 개발에 있어서 문제점으로 작용할 수 있다. 이에 따라 특정 소자에서 요구하는 게이트 패턴의 임계치수 및 게이트 패턴간 간격을 그대로 구현하여 디자인 룰 감소에 의해 발생하는 문제를 방지하는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 도전막 형성방법을 개선하여 게이트 패턴의 임계치수 및 게이트 패턴간 간격을 동일하게 유지하면서 게이트 패턴 내 존재하는 금속막이 차지하는 부분을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은, 반도체 기판의 활성영역 내에 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치 및 반도체 기판 상에 게이트 절연막 및 도전막을 형성하는 단계; 상기 도전막 내에 소정 깊이를 갖는 홈을 형성하는 단계; 상기 홈이 형성된 도전막 위에 배리어금속막, 금속막 및 하드마스크막을 증착하는 단계; 상기 금속막의 일부 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 한 제1 식각을 진행하여 금속막 패턴을 형성하면서 도전막의 측면 일부를 노출시키는 단계; 상기 측면의 일부가 노출된 도전막을 포함하는 반도체 기판 상에 스페이서용 캡핑막을 증착하는 단계; 및 상기 스페이서용 캡핑막 내지 게이트 절연막을 식각하는 제2 식각을 진행하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 도전막 내에 홈을 형성하는 단계는, 상기 리세스 트 렌치와 대응되는 위치의 도전막의 일부 영역을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 및 상기 포토레지스트막 패턴을 마스크로 노출 영역을 식각하여 상기 도전막 내에 홈을 형성하는 단계를 포함하는 것이 바람직하다.
상기 도전막은 500-1000Å의 두께로 형성하는 것이 바람직하다.
상기 홈은 상기 도전막 내에 300-800Å의 깊이로 형성하는 것이 바람직하다.
상기 금속막은 텅스텐(W)막 또는 텅스텐실리사이드(WSIx)막으로 형성할 수 있다.
상기 금속막은 배리어금속막을 더 포함하여 형성할 수 있다.
상기 배리어금속막은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐실리사이드(WSix), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 및 텅스텐실리콘나이트라이드(WSiN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성할 수 있다.
상기 배리어금속막은 화학기상증착법(CVD), 원자층증착방법(ALD) 또는 물리기상증착방법(PVD)을 이용하여 형성할 수 있다.
상기 하드마스크막 패턴은 상기 도전막 내에 형성된 홈의 너비보다 넓은 너비를 갖는 것이 바람직하다.
상기 제1 식각은 상기 도전막의 노출된 표면으로부터 100-300Å의 두께가 식각되어 도전막의 측면 일부를 노출하도록 식각 타겟 위치를 설정하여 진행하는 것이 바람직하다.
상기 스페이서용 캡핑막은 질화막으로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 상에 활성영역(204)을 정의하는 트렌치 소자분리막(205)을 형성한다.
구체적으로, 반도체 기판(200) 상에 패드산화막(미도시함) 및 패드질화막(미도시함)을 순차적으로 증착한 다음 선택적으로 제거하여 반도체 기판(200)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판(200)의 소자분리영역을 식각하여 일정 깊이를 갖는 트렌치(202)를 형성한다. 여기서 트렌치(202)는 반도체 기판(200)의 표면으로부터 2000-3000Å의 깊이를 갖도록 형성할 수 있다. 다음에 트렌치(202)를 매립하는 절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 제거하여 트렌치 소자분리막(205)을 형성한다.
도 3을 참조하면, 반도체 기판(200)의 활성 영역(204) 표면에 스크린 산화막(210)을 형성한다. 스크린 산화막(210)은 문턱 전압 조절을 위한 이온 주입 과정에서 패드(pad)로 이용된다. 그리고 웰 영역 및 채널 영역 형성공정을 수행한다.
도 4를 참조하면, 스크린 산화막(210) 및 소자분리막(205) 위에 하드마스크막 패턴(214)을 형성한다.
구체적으로, 스크린 산화막(210) 및 소자분리막(205) 위에 하드마스크막을 100-700Å의 두께로 증착한다. 이러한 하드마스크막은 이후 리세스 트렌치를 형성하기 위한 식각과정에서 식각마스크 역할을 한다. 계속해서 하드마스크막을 패터닝하여 스크린 산화막(210) 및 소자분리막(205)의 표면을 일부 노출시키는 하드마스크막 패턴(214)을 형성한다. 여기서 하드마스크막 패턴(214)은 산화막, 질화막 및 폴리실리콘막의 단일막으로 형성한다. 이때, 하드마스크막 패턴(214)은 산화막, 질화막 또는 폴리실리콘막이 하나 이상 적층된 구조로 형성할 수도 있다.
도 5를 참조하면, 하드마스크막 패턴(214)을 마스크로 식각 공정을 진행하여 반도체 기판(200) 내에 리세스 트렌치(215)를 형성한다.
구체적으로, 하드마스크막 패턴(214)을 마스크로 노출된 스크린 산화막(210)을 식각하여 반도체 기판(200)의 표면을 노출시킨다. 계속해서 노출된 반도체 기판(200)을 식각하여 리세스 트렌치(215)를 형성한다. 여기서 리세스 트렌치(215)는 반도체 기판(200)의 표면으로부터 1000-2000Å의 깊이를 갖도록 형성할 수 있다. 여기서 리세스 트렌치(215)를 형성하는 과정에서 소자분리막(205) 내에도 리세스 트렌치(215)보다 상대적으로 작은 크기의 트렌치(217)가 형성될 수 있다. 다음에 하드마스크막 패턴(214)을 제거하고, 소자분리막(205)이 활성 영역과 대등한 높이에 위치하도록 평탄화 공정을 진행한다. 이러한 평탄화 공정에서 스크린 산화막(210)도 함께 제거될 수 있다.
도 6을 참조하면, 반도체 기판(200) 상에 리세스 트렌치(215)와 중첩하는 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 반도체 기판(200) 상에 산화 공정을 진행하여 30-50Å의 두께의 산화막으로 형성할 수 있다. 다음에 게이트 절연막(220) 위에 도전막(225)을 증착한다. 도전막(225)은 500-1000Å의 두께의 폴리실리콘막으로 형성할 수 있다.
다음에 도전막(225) 위에 포토레지스트막을 도포 및 패터닝하여 도전막(225)의 일부 영역을 노출시키는 개구부(235)를 갖는 포토레지스트막 패턴(230)을 형성한다. 이와 같이 포토레지스트막 패턴(230) 상에 형성된 개구부(235)는 리세스 트렌치(215)와 대응하는 위치에 배치된다.
도 7을 참조하면, 포토레지스트막 패턴(230)을 마스크로 노출된 도전막(225)을 식각하여 도전막(225) 내에 소정 깊이의 홈(groove, 240)을 형성한다. 도전막(225) 내에 형성된 홈(240)은 표면으로부터 300-800Å의 깊이를 갖도록 형성한다. 이와 같이 도전막(225) 내에 형성된 홈(240)에 의해 이후 형성될 금속막의 표면 면적이 증가하여 게이트 저항을 감소시킬 수 있다.
도 8을 참조하면, 홈(240)이 형성된 도전막(225) 위에 금속막(250)을 증착한다. 다음에 금속막(250) 위에 하드마스크막(255)을 형성한다. 여기서 금속막(250)은 텅스텐(W)막 또는 텅스텐실리콘(WSix)막을 포함하여 400-600Å의 두께로 형성할 수 있다. 텅스텐(W)막은 트랜지스터의 선저항을 효과적으로 감소시킬 수 있다. 이때, 금속막(250)을 텅스텐(W)막으로 형성할 경우, 후속 열 공정시 하부 도전막(225)과 금속막(250)간 비정상적인 산화 반응을 억제하기 위해 도전막(225) 위에 배리어금속막(245)을 형성한다. 금속막(250)을 텅스텐실리사이드(WSix)막으로 형성하는 경우에는 배리어금속막(245)을 생략할 수도 있다.
홈(240)이 형성된 도전막(225) 위에 증착되는 배리어금속막(245) 및 금속막(250)은 화학기상증착법(CVD; Chemical Vapor Deposition), 원자층증착방법(ALD; Atomic Layer Deposition) 또는 물리기상증착방법(PVD; Physical Vapor Deposition)방법을 이용하여 형성한다. 이때, 배리어금속막(245) 및 금속막(250)은 인-시츄(in-situ) 공정으로 진행할 수 있다. 배리어금속막(245)은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐실리사이드(WSix), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 및 텅스텐실리콘나이트라이드(WSiN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 50-100Å의 두께로 형성할 수 있다. 그리고 하드마스크막(255)은 질화막으로 2000-2500Å의 두께로 형성할 수 있다. 다음에 하드마스크막(255) 위에 포토레지스트막을 도포 및 패터닝하여 하드마스크막(255)의 일부 영역을 노출시키는 포토레지스트막 패턴(260)을 형성한다.
도 9를 참조하면, 포토레지스트막 패턴(260)을 식각마스크로 노출된 영역을 식각하여 하드마스크막 패턴(265)을 형성한다. 그리고 포토레지스트막 패턴(260)은 스트립(strip) 공정을 진행하여 제거하고 후속 세정(post cleaning)을 수행한다. 이때, 하드마스크막 패턴(265)은 도전막(225) 내에 형성된 홈(240)의 너비보다 넓은 너비를 갖는다.
도 10을 참조하면, 하드마스크막 패턴(265)을 마스크로 한 제1 식각을 진행하여 금속막 패턴(270), 배리어금속막 패턴(275)을 형성한다. 제1 식각을 진행하는 과정에서 도전막(225)이 노출된 표면으로부터 일부 두께(d)만큼 식각될 수 있다. 여기서 제1 식각은 도전막(225)이 노출된 표면으로부터 100-300Å의 두께가 식각되 도록 식각 타겟 위치를 설정하여 진행하는 것이 바람직하다.
도 11을 참조하면, 제1 식각이 진행된 반도체 기판(200) 상에 스페이서용 캡핑막(280)을 증착한다. 스페이서용 캡핑막(280)은 화학기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 질화막으로 50-100Å의 두께로 증착할 수 있다.
도 12를 참조하면, 반도체 기판(200) 상에 제2 식각을 진행하여 게이트 스택(295)을 형성한다. 이때, 스페이서용 캡핑막(280)도 함께 식각되면서 게이트 스택(295)의 양 측면에 스페이서막(300)이 형성된다. 여기서 제2 식각은 블랭킷 에치(Blanket etch)를 이용하여 진행할 수 있다. 게이트 스택(295)은 게이트 절연막 패턴(290), 홈(240)이 형성된 도전막 패턴(285), 배리어 금속막 패턴(275), 금속막 패턴(270) 및 하드마스크막 패턴(265)이 적층된 구조로 이루어진다. 그리고 게이트 스택(295) 양 측면에는 스페이서막(300)이 배치된다.
이와 같이 게이트 스택(295)의 도전막 패턴(285) 내에 형성된 홈(240)에 의해 홈(240)을 따라 형성된 금속막 패턴(270)은 전체 게이트 스택(295)에서 차지하는 부분(portion)이 홈이 존재하지 않는 경우보다 증가한다. 게이트 스택(295) 내에서 금속막 패턴(270)이 차지하는 부분이 증가하면, 홈이 존재하지 않는 게이트 스택과 동일한 임계치수(CD)를 가지면서 게이트 저항은 감소시킬 수 있다. 즉, 금속막 패턴(270)과 도전막 패턴(285)이 대응되는 면적이 넓어지면서 저항은 감소할 수 있다. 이에 따라 게이트 저항 감소 효과를 고려하여 게이트 스택 전체 높이도 감소시킬 수 있는 공정 또는 소자적인 여유분이 있게 되어 이후 층간절연막의 갭필 공정 및 랜딩플러그 형성시 마진이 증가할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 제조방법에 의하면, 게이트 스택에서 금속막 패턴이 차지하는 면적을 증가시켜 게이트 저항을 감소시킬 수 있다. 이에 따라 게이트 저항 감소 효과를 고려하여 게이트 스택 전체 높이도 감소시키고, 이후 반도체 소자 제조 공정의 공정 마진을 향상시킬 수 있다.
Claims (11)
- 반도체 기판의 활성영역 내에 리세스 트렌치를 형성하는 단계;상기 리세스 트렌치 및 반도체 기판 상에 게이트 절연막 및 도전막을 형성하는 단계;상기 도전막 내에 소정 깊이를 갖는 홈을 형성하는 단계;상기 홈이 형성된 도전막 위에 금속막 및 하드마스크막을 증착하는 단계;상기 금속막의 일부 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계;상기 하드마스크막 패턴을 마스크로 한 제1 식각을 진행하여 금속막 패턴을 형성하면서 도전막의 측면 일부를 노출시키는 단계;상기 측면의 일부가 노출된 도전막을 포함하는 반도체 기판 상에 스페이서용 캡핑막을 증착하는 단계; 및상기 스페이서용 캡핑막 내지 게이트 절연막을 식각하는 제2 식각을 진행하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 도전막 내에 홈을 형성하는 단계는,상기 리세스 트렌치와 대응되는 위치의 도전막의 일부 영역을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 및상기 포토레지스트막 패턴을 마스크로 노출 영역을 식각하여 상기 도전막 내 에 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 도전막은 500-1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 홈은 상기 도전막 내에 300-800Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 금속막은 텅스텐(W)막 또는 텅스텐실리사이드(WSix)막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 금속막은 배리어금속막을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제6항에 있어서,상기 배리어금속막은 티타늄(Ti), 티타늄나이트라이드(TiN), 텅스텐실리사이드(WSix), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN) 및 텅스텐실리콘나이트라이드(WSiN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 배리어금속막은 화학기상증착법(CVD), 원자층증착방법(ALD) 또는 물리기상증착방법(PVD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 하드마스크막 패턴은 상기 도전막 내에 형성된 홈의 너비보다 넓은 너비를 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 제1 식각은 상기 도전막의 노출된 표면으로부터 100-300Å의 두께가 식각되어 도전막의 측면 일부를 노출하도록 식각 타겟 위치를 설정하여 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 스페이서용 캡핑막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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| KR1020070065852A KR100869850B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 트랜지스터 제조방법 |
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|---|---|---|---|---|
| KR101082100B1 (ko) * | 2008-12-30 | 2011-11-10 | 주식회사 하이닉스반도체 | 반도체 소자 또는 반도체 소자의 제조방법 |
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|---|---|---|---|---|
| KR20060075074A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
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2007
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