KR20110001585A - 반도체 소자의 게이트 패턴 및 그 형성방법 - Google Patents
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Abstract
본 발명은 확산 계수가 높은 금속을 이용하여 금속 실리사이드막을 형성하더라도 소자의 특성 저하를 방지할 수 있고, 디플리션(depletion)에 의한 소자의 특성 저하를 개선할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
본 발명은 확산 베리어 도전막을 이용하여 이전에 형성된 패턴들 사이의 공간을 매립한 후 폴리 실리콘막을 형성함으로써 폴리 실리콘막에 발생하는 디플리션(depletion)을 개선할 수 있고, 금속 실리사이드막 형성시 금속의 확산을 방지할 수 있다.
금속 실리사이드, 확산 계수, depletion
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
반도체 소자의 디자인 룰은 고집적화에 초점을 두어 개발되고 있다. 이러한 반도체 소자의 고집적화에 따라 반도체 소자를 구성하는 패턴들 사이의 간격 및 그 폭이 좁아지고 있어서 패턴의 저항 확보가 디자인 룰의 이슈로 제시되고 있다.
반도체 소자 중 낸드 플래시 메모리 소자를 예로 들면, 낸드 플래시 메모리 소자는 플로팅 게이트, 유전체막, 컨트롤 게이트가 적층된 적층형 게이트를 포함한다. 여기서 플로팅 게이트들은 소자 분리막을 사이에 두고 전기적으로 격리되어 형성된다. 반면, 컨트롤 게이트들은 소자 분리막과 교차되는 방향으로 연결되어 워드 라인이 된다. 즉, 워드 라인은 소자 분리막과 교차되는 방향으로 유전체막의 상부에 형성되고, 플로팅 게이트들 사이의 공간을 매립하며 형성된다.
상술한 워드 라인은 일반적으로 폴리 실리콘막에 불순물 이온들 도핑하여 형성된 도프트 폴리 실리콘막(dopped polysilicon)을 이용하여 형성한다. 그런데, 반도체 소자가 고집적화로 플로팅 게이트들 사이의 간격이 좁아짐에 따라 폴리 실리콘막에 불순물 이온을 도핑할 때, 플로팅 게이트들 사이에 형성된 폴리 실리콘막으로의 도핑이 제대로 이루어지지 않을 수 있다. 이 경우, 폴리 디플리션(poly depletion)에 의해 반도체 소자의 특성이 저하될 수 있다.
한편, 워드 라인의 선폭이 좁아짐에 따라 저항의 확보를 위해 폴리 실리콘막 상부를 코발트(Co)와 반응시켜 형성한 코발트 실리사이드막(CoSix)을 워드 라인에 적용하는 방안이 제안된 바 있다. 그런데, 코발트 실리사이드막은 30nm 이하의 소자에서 저항이 증가하는 문제가 있어서, 워드 라인의 저항을 안정적으로 확보하기 위하여 폴리 실리콘막을 니켈(Ni)과 반응시켜 형성한 니켈 실리사이드막(NiSix)을 코발트 실리사이드막의 대체물질로 이용하고 있다. 그러나, 니켈의 경우 코발트에 비해 현저히 높은 확산 계수를 가지고 있어서 후속 공정에서 발생하는 열에 의해 유전체막까지 확산되어 소자의 특성을 악화시킬 수 있다.
본 발명은 확산 계수가 높은 금속을 이용하여 금속 실리사이드막을 형성하더라도 소자의 특성 저하를 방지할 수 있고, 폴리 디플리션(poly depletion)에 의한 소자의 특성 저하를 개선할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 패턴은 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 다수의 플로팅 게이트들, 상기 플로팅 게이트들을 포함한 상기 반도체 기판의 상부에 형성된 유전체막, 상기 유전체막 상에 형성된 확산 베리어 도전막, 및 상기 확산 베리어 도전막 상에 형성된 금속 실리사이드막을 포함한다.
상기 확산 베리어 도전막은 상기 플로팅 게이트들 측벽 사이의 공간을 매립하도록 형성된다.
상기 금속 실리사이드막과 상기 확산 베리어 도전막의 사이에는 폴리 실리콘막이 더 적층된다.
상기 금속 실리사이드막은 니켈 실리사이드막으로 형성된다.
상기 확산 베리어 도전막은 티타늄 질화막(TiN)으로 형성된다.
본 발명에 따른 반도체 소자의 게이트 패턴 형성방법은 반도체 기판의 상부 에 게이트 절연막 및 플로팅 게이트막을 형성하는 단계, 상기 플로팅 게이트막을 다수의 패턴으로 분리하는 단계, 다수의 패턴으로 분리된 상기 플로팅 게이트막을 포함한 상기 반도체 기판의 상부에 유전체막을 형성하는 단계, 상기 유전체막 상에 형성된 확산 베리어 도전막을 형성하는 단계, 및 상기 확산 베리어 도전막 상에 금속 실리사이드막을 형성하는 단계를 포함한다.
상기 확산 베리어 도전막 상에 금속 실리사이드막을 형성하는 단계는 상기 확산 베리어 도전막 상에 폴리 실리콘막을 형성하는 단계, 상기 폴리 실리콘막, 확산 베리어 도전막, 유전체막, 플로팅 게이트막을 식각하여 적층 패턴들을 형성하는 단계, 상기 적층 패턴들 사이의 공간이 매립되도록 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 폴리 실리콘막의 표면을 노출시키는 단계, 상기 폴리 실리콘막의 표면을 포함한 상기 층간 절연막의 표면에 금속막을 형성하는 단계, 및 상기 금속막과 상기 폴리 실리콘이 반응하여 상기 금속 실리사이드막이 형성되도록 어닐링 공정을 실시하는 단계를 포함한다.
상기 금속막은 니켈을 이용하여 형성한다.
상기 확산 베리어 도전막은 원자층증착방법 또는 화학기상증착방법을 이용하여 형성한다.
본 발명은 확산 베리어 도전막을 이용하여 이전에 형성된 패턴들 사이의 공간을 매립한 후 폴리 실리콘막을 형성함으로써 폴리 실리콘막에 발생하는 디플리 션(depletion)을 개선할 수 있고, 금속 실리사이드막 형성시 금속의 확산을 방지할 수 있다. 그 결과, 본 발명은 확산 계수가 높은 금속을 이용하여 금속 실리사이드막을 형성하더라도 소자의 특성 저하를 방지할 수 있고, 디플리션에 의한 소자의 특성 저하를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 6b는 본 발명에 따른 반도체 소자의 게이트 패턴 및 그 형성방법을 설명하기 위한 평면도들 및 단면도들이다.
도 1a 및 도 1b를 참조하면, 먼저, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 게이트 절연막(103)을 형성한다. 게이트 절연막(103)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(103)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
이 후, 게이트 절연막(103)의 상부에 플로팅 게이트막(105)을 형성한다. 플 로팅 게이트막(105)은 폴리 실리콘을 이용하여 형성할 수 있다. 이러한 플로팅 게이트막(105) 및 게이트 절연막(103) 형성 후, 플로팅 게이트막(105), 게이트 절연막(103), 및 반도체 기판(101)을 식각하여 반도체 기판(101)에 다수의 트렌치를 형성한다. 이어서, 트렌치 내부를 매립하는 소자 분리막(107)을 형성한다.
상기에서, 트렌치를 형성하기 위한 플로팅 게이트막(105), 게이트 절연막(103), 및 반도체 기판(101)의 식각은 플로팅 게이트막(105)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 실시될 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막(107) 형성 후 제거된다.
상술한 트렌치 및 소자 분리막(107)의 형성으로 반도체 기판(101)의 활성 영역이 정의된다. 활성 영역은 소자 분리막(107)들 사이에 정의되는 영역으로서, 활성 영역의 상부에는 게이트 절연막(103) 및 플로팅 게이트막(105)이 잔여한다. 즉, 플로팅 게이트막(105)은 소자 분리막(107)을 사이에 두고 다수의 패턴으로 분리된다.
이 후, 후속에서 형성되는 컨트롤 게이트와 플로팅 게이트(105)간에 대면하는 면적을 증가시켜 커플링 비를 개선하기 위해 소자 분리막(107)의 유효 높이(Effective Field Oxide Height)를 조절한다. 소자 분리막(107)의 유효 높이는 메모리 셀 어레이 영역의 소자 분리막(107)들의 높이를 낮춤으로써 조절할 수 있다. 이 때, 소자 분리막(107)의 높이는 게이트 절연막(103)보다 높고, 플로팅 게이트막(105)보다 낮게 조절되는 것이 바람직하다.
도 2a 및 도 2b를 참조하면, 소자 분리막(107) 및 플로팅 게이트막(105)을 포함한 반도체 기판(101)의 표면에 유전체막(109), 확산 베리어 도전막(113) 및 폴리 실리콘막(115)을 적층한다.
유전체막(109)은 산화막, 질화막, 산화막이 적층된 ONO구조로 형성되거나, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다. 한편, 유전체막(109)은 제2 적층 패턴(117b)이 형성될 영역에서 플로팅 게이트막(105)을 노출시키는 콘택홀(111)을 포함할 수 있다. 이러한 콘택홀(111)을 통해 플로팅 게이트막(105)과 후속 공정에서 형성될 컨트롤 게이트가 전기적으로 연결될 수 있다.
확산 베리어 도전막(113)은 전자 밀도(electron density)가 높고, 점착성(conformality)이 우수하며 후속 공정에서 발생하는 열에 의해 유전체막(109)으로 금속이 확산되는 것을 방지할 수 있도록 치밀한 구조의 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 확산 베리어 도전막(113)은 티타늄질화막(TiN)을 이용하여 형성할 수 있다. 이와 같은 확산 베리어 도전막(113)은 플로팅 게이트막(105) 측벽들 사이의 공간을 매립하도록 형성되는 것이 바람직하다. 한편 확산 베리어 도전막(113)의 갭-필 특성을 개선하기 위해 확산 베리어 도전막(113)은 원자층증착방법(ALD : Atomic Layer Deposition) 또는 화학기상증착방법(CVD : chemical vapor deposition)등을 이용하여 증착하는 것이 바람직하다.
이와 같이 확산 베리어 도전막(113)이 플로팅 게이트막(105) 측벽들 사이의 공간을 매립하므로 확산 베리어 도전막(113)의 상부에 형성되는 폴리 실리콘막(115)은 플로팅 게이트막(105) 측벽들 사이에 공간에 형성되지 않는다. 이에 따라 폴리 실리콘막(115) 증착 후 불순물 이온을 주입하더라도 폴리 실리콘막(115) 전반에 걸쳐 불순물 이온이 도핑될 수 있으므로 폴리 실리콘막(115)에 디플리션(depletion)이 발생하는 것을 개선할 수 있다. 또한 폴리 실리콘막(115)의 디플리션을 개선함으로써 반도체 소자의 특성을 개선할 수 있다.
폴리 실리콘막(115) 형성 후, 폴리 실리콘막(115)의 상부에 게이트 하드 마스크 패턴(미도시)을 형성한다. 이러한 게이트 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 폴리 실리콘막(115), 유전체막(109), 및 플로팅 게이트막(105)을 식각하여 제1 및 제2 적층 패턴(117a, 117b)을 포함하는 적층 패턴(117)을 형성한다. 적층 패턴(117)은 소자 분리막(107)들과 교차하는 방향으로 패터닝된다. 이에 따라 유전체막(109) 및 그 상부의 플로팅 게이트막(105)은 소자 분리막(107)과 교차하는 라인 형태로 패터닝되며, 활성 영역 상부의 플로팅 게이트막(105)은 다수의 패턴으로 분리된다. 이 때, 게이트 절연막(103) 또한 식각될 수 있다. 상술한 적층 패턴(117)을 패터닝하는 과정에서 게이트 절연막(103)이 식각될 수 있다.
적층 패턴(117) 형성 후, 적층 패턴(117)들 사이의 반도체 기판(101)에 불순물 이온을 주입하여 접합 영역(119)을 형성한다.
게이트 하드 마스크 패턴은 적층 패턴(117)을 형성하는 과정에서 제거되거나, 적층 패턴(117) 형성 후 별도의 식각 공정을 통해 제거할 수 있다.
도 3a 및 도 3b를 참조하면, 적층 패턴(117)들 사이의 공간을 매립할 수 있도록 충분한 두께의 층간 절연막(121)을 형성한다. 층간 절연막(121)은 실리콘 산화막(SiO2)등의 산화막을 이용하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 적층 패턴(117)이 노출되도록 층간 절연막(121)을 에치-백 공정 등으로 식각하여 폴리 실리콘막(115)을 노출시킨다. 이때, 층간 절연막(121)의 높이를 폴리 실리콘막(115)의 높이보다 낮추어 폴리 실리콘막(115)의 측벽이 노출되도록 할 수 있다.
도 5a 및 도 5b를 참조하면, 폴리 실리콘막(115)의 표면을 포함한 층간 절연막(121)의 표면에 금속막(123)을 형성한다. 금속막(123)은 폴리 실리콘막(115)과 반응하여 폴리 실리콘막(115)보다 낮은 저항을 가지는 금속 실리사이드막을 형성할 수 있으며, 적층 패턴(117)의 폭이 좁아지더라도 코발트 실리사이드막에 비해 저항 변동이 작은 물질로 이루어지는 것이 바람직하다. 예를 들어, 금속막(123)은 니켈(Ni)을 이용하여 형성하는 것이 바람직하다.
도면에 도시하진 않았으나, 금속막(123)의 상부에는 후속에서 금속 실리사이드막을 형성하기 위한 어닐링(annealing) 공정을 실시하는 과정에서 금속막(123)의 표면이 산화되는 것을 방지하기 위한 티타늄(Ti) 및 티타늄 질화막(TiN) 등의 산화 방지막이 더 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 금속막(도 5a 및 도 5b의 123)으로부터의 금속이 폴리 실리콘막(도 5a 및 도 5b의 115)으로 확산되어 금속 실리사이드막(125)이 형성될 수 있도록 어닐링 공정을 실시한 후, 잔여하는 금속막 및 오염물을 제거하는 스트립 공정을 실시한다.
금속 실리사이드막(125) 형성시, 금속의 확산계수가 크더라도 치밀한 구조의 확산 베리어 도전막(113)이 유전체막(109)의 상부에 형성된 상태이므로 확산 베리어 도전막(113)을 통해 금속이 유전체막(109)으로 확산되는 현상을 방지하여 소자의 특성 열화를 개선할 수 있다.
상술한 어닐링 공정 및 스트립 공정은 제1 어닐링 및 제1 스트립 공정과, 제2 어닐링 및 제2 스트립 공정으로 구분될 수 있다. 제1 어닐링 공정은 제1 온도에서 금속 실리사이드막(125)을 형성하기 위한 공정이며, 제1 스트립 공정은 제1 어닐링 공정 후 잔여하는 금속막 및 오염물을 제거하는 공정이다. 제2 어닐링 공정은 제1 온도보다 높은 제2 온도에서 금속 실리사이드막(125)을 형성하기 위한 공정이며, 제2 스트립 공정은 제2 어닐링 공정 후 잔여하는 금속막 및 오염물을 제거하는 공정이다. 제2 어닐링 공정을 통해 형성되는 금속 실리사이드막(125)은 제1 어닐링 공정을 통해 형성된 금속 실리사이드막(125)보다 안정된 상이다.
예를 들어, 금속막으로 니켈을 이용한 경우 형성되는 금속 실리사이드막(125)은 니켈 실리사이드막(NiSix)이다.
상술한 어닐링 공정 및 스트립 공정으로 확산 베리어 도전막(113) 및 금속 실리사이드막(125)의 적층 구조로 형성된 컨트롤 게이트가 형성된다. 컨트롤 게이 트들 연결되어 소자 분리막(107)들과 교차하는 워드 라인(WL) 또는 셀렉트 라인(SL)이 된다. 셀렉트 라인(SL)은 소스 셀렉트 트랜지스터들의 게이트들을 연결하는 소스 셀렉트 라인이거나, 드레인 셀렉트 트랜지스터들의 게이트들을 연결하는 드레인 셀렉트 라인일 수 있다. 도면에 도시하진 않았으나, 확산 베리어 도전막(113)과 금속 실리사이드막(125) 사이에는 금속막과 반응하지 않은 폴리 실리콘막이 잔여할 수 있다. 즉, 컨트롤 게이트는 확산 베리어 도전막(113), 폴리 실리콘막 및 금속 실리사이드막(125)의 적층 구조로 형성될 수 있다.
이와 같이 본 발명은 컨트롤 게이트막으로 확산 베리어 도전막을 도입하고 확산 베리어 도전막이 플로팅 게이트막 측벽들 사이의 공간을 매립할 수 있도록 형성함으로써 폴리 실리콘에 발생하는 디플리션과 금속 실리사이드막 형성시 금속이 유전체막까지 확산되는 현상을 방지할 수 있으므로 반도체 소자의 특성 열화를 개선할 수 있다.
확산 베리어 도전막은 상술한 낸드 플래시 메모리 소자의 게이트 패턴 뿐 아니라, DRAM등 다른 반도체 소자의 게이트 패턴에도 적용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 6b는 본 발명에 따른 반도체 소자의 게이트 패턴 및 그 형성방법을 설명하기 위한 평면도들 및 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 플로팅 게이트막 107 : 소자 분리막
109 : 유전체막 113 : 확산 베리어 도전막
115 : 폴리 실리콘막 117 : 적층 패턴
121 : 층간 절연막 123 : 금속막
125 : 금속 실리사이드막
Claims (11)
- 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 다수의 플로팅 게이트들;상기 플로팅 게이트들을 포함한 상기 반도체 기판의 상부에 형성된 유전체막;상기 유전체막 상에 형성된 확산 베리어 도전막; 및상기 확산 베리어 도전막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 확산 베리어 도전막은 상기 플로팅 게이트들 측벽 사이의 공간을 매립하도록 형성된 반도체 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 금속 실리사이드막과 상기 확산 베리어 도전막의 사이에는 폴리 실리콘막이 더 적층된 반도체 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 금속 실리사이드막은 니켈 실리사이드막으로 형성된 반도체 소자의 게 이트 패턴.
- 제 1 항에 있어서,상기 확산 베리어 도전막은 티타늄 질화막(TiN)으로 형성된 반도체 소자의 게이트 패턴.
- 반도체 기판의 상부에 게이트 절연막 및 플로팅 게이트막을 형성하는 단계;상기 플로팅 게이트막을 다수의 패턴으로 분리하는 단계;다수의 패턴으로 분리된 상기 플로팅 게이트막을 포함한 상기 반도체 기판의 상부에 유전체막을 형성하는 단계;상기 유전체막 상에 형성된 확산 베리어 도전막을 형성하는 단계; 및상기 확산 베리어 도전막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항에 있어서,상기 확산 베리어 도전막은 상기 플로팅 게이트들 측벽 사이의 공간을 매립하도록 형성된 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항에 있어서,상기 확산 베리어 도전막은 티타늄 질화막(TiN)을 이용하여 형성하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항에 있어서,상기 확산 베리어 도전막 상에 금속 실리사이드막을 형성하는 단계는상기 확산 베리어 도전막 상에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막, 확산 베리어 도전막, 유전체막, 플로팅 게이트막을 식각하여 적층 패턴들을 형성하는 단계;상기 적층 패턴들 사이의 공간이 매립되도록 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 폴리 실리콘막의 표면을 노출시키는 단계;상기 폴리 실리콘막의 표면을 포함한 상기 층간 절연막의 표면에 금속막을 형성하는 단계; 및상기 금속막과 상기 폴리 실리콘이 반응하여 상기 금속 실리사이드막이 형성되도록 어닐링 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 9 항에 있어서,상기 금속막은 니켈을 이용하여 형성하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항에 있어서,상기 확산 베리어 도전막은 원자층증착방법 또는 화학기상증착방법을 이용하여 형성하는 반도체 소자의 게이트 패턴 형성방법.
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|---|---|---|---|---|
| KR101132363B1 (ko) * | 2010-12-15 | 2012-04-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 형성방법 |
| KR20140009711A (ko) * | 2012-07-12 | 2014-01-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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