JP2011243948A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11の表面11aが部分的にエッチングされて形成され、縦壁面となる第1及び第2の側面26a,26bを含む内面によって区画された第2の溝26と、第2の溝26の第1及び第2の側面26a,26bを覆うゲート絶縁膜32と、ゲート絶縁膜32上に形成され、上端面37a,38aが半導体基板11の表面11aより低い位置にある第1の導電膜34、及び第1の導電膜34に形成され、上端面35aが第1の導電膜34の上端面34aより低い位置にある第2の導電膜35よりなるゲート電極33と、第2の溝26内に、半導体基板11の表面11aより低い位置に配置され、第2の導電膜35の上端面35aを覆う第1の絶縁膜17と、を有する。
【選択図】図3
Description
また、MOSトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
窒化チタン膜は、仕事関数が4.75eV程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が5μΩcmと低く、ゲート電極の低抵抗化に大きな役割を果たす。
図34〜図37は、従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図である。なお、図34〜図37では、タングステン膜312の結晶粒314及び結晶粒界315を模式的に図示している。
ここで、図34〜図37を参照して、従来の埋め込み型ゲート電極の形成方法を説明していく上で、従来の埋め込み型ゲート電極の形成方法の問題点について説明する。
次いで、CMP(Chemical Mechanical Polishing)法による研磨により、シリコン窒化膜303の表面303a上に形成された不要な窒化チタン膜311及びタングステン膜312(共に図示せず)を除去して、図34に示す構造体を形成する。
このとき、タングステン膜312の結晶粒界315の影響を受けて、エッチングの速度が不均一となるため、エッチバック後のタングステン膜312の表面312aに凹凸が形成されて、ゲート電極317の埋め込み深さにばらつきが生じてしまう。
これにより、ゲート電極317の形状が非対称となり、溝307の側面307a側のゲート電極317の高さと溝307の側面307b側のゲート電極317の高さとが異なってしまう。
しかしながら、先に説明したように、溝307の側面307a側のゲート電極317の高さと溝307の側面307b側のゲート電極317の高さとが異なっているため、例えば、図37に示すように、窒化チタン膜311の一方の上端311aが第1の不純物拡散層321と対向し、窒化チタン膜311の他方の上端311bが第2の不純物拡散層322とは対向しない構造(オフセット構造)となってしまう。
そのため、トランジスタ特性に非対称性が生じて、所望の駆動電流を得ることができない。
なお、タングステン膜312の替わりに、タングステン膜のように、結晶粒314及び結晶粒界315を備えた導電膜を用いた場合も上記問題は発生する。
これにより、第2の導電膜に含まれる重金属原子が半導体基板に拡散して接合リーク電流が増加することを抑制可能となるので、所望の特性を有したトランジスタを得ることができる。
図1は、本発明の第1の実施の形態に係る半導体装置の主要部を示す平面図であり、また、図2は、図1に示す半導体装置のB−B線方向の断面図である。さらに、図3は、図1に示す半導体装置のA−A線方向の断面図である。
また、図2及び図3において、Z−Z方向は第2の溝26の深さ方向を示している。また、図1及び図2において、X−X方向はZ−Z方向と直交する方向を示している。さらに、図1及び図3において、Y−Y方向は同一平面内においてX−X方向と直交する方向を示している。図2及び図3において、図1と同一構成部分には、同一符号を付す。
図1を参照するに、第1の実施の形態の半導体装置10は、素子分離領域13に囲まれた活性領域E(破線で囲まれた領域)と、ゲート絶縁膜32及びゲート電極33が埋め込まれる第2の溝26と、を有する。
第1の実施の形態の半導体装置10では、第2の溝26が形成されない活性領域Eの近傍に位置する半導体基板11の表面11aに、トランジスタ15のソースまたはドレインとして作用する第1及び第2の不純物拡散層28,29が設けられている。
第1及び第2のコンタクトプラグ21,22のうち、一方のコンタクトプラグには、ソース電位が供給され、他方のコンタクトプラグには、ドレイン電位が供給される。また、第2の溝26に埋め込まれたゲート電極33上には、ゲート電位が供給される第3のコンタクトプラグ23が配置されている。
半導体基板11は、板状とされた基板である。半導体基板11には、素子分離領域13が形成される第1の溝25と、X−X方向に延在する凹部である第2の溝26と、が形成されている。
半導体基板11の表面11aを基準としたときの第2の溝26の深さD1は、例えば、150nmとすることができる。また、第2の溝26の幅W1は、例えば、60nmとすることができる。なお、第2の溝26の幅W1及び深さD1は、トランジスタ15の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
図3を参照するに、第3の絶縁膜12は、半導体基板11の表面11aを覆うように設けられている。第3の絶縁膜12としては、例えば、厚さ10nmのシリコン酸化膜(SiO2膜)を用いることができる。
図2及び図3を参照するに、素子分離領域13は、第1の溝25を埋め込むように設けられている。素子分離領域13は、絶縁膜(例えば、シリコン酸化膜(SiO2膜))により構成されている。
第1及び第2の不純物拡散層28,29は、一方がソース領域として機能し、他方がドレイン領域として機能する不純物拡散層である。第1及び第2の不純物拡散層28,29は、半導体基板11の表面11a側に形成されている。第1及び第2の不純物拡散層28,29の表面28a,29aは、半導体基板11の表面11aに対して面一とされている。
第2の不純物拡散層29は、第2の溝26の第2の側面26b(第1の側面26aと対向する側面)側に配置されている。第2の不純物拡散層29の側面29cは、第2の溝26に接している。
第1及び第2の不純物拡散層28,29の深さは、後述する第1の導電膜34の上端面37a,38aの深さD2,D3よりも深くなるように構成されている。
半導体基板11がp型のシリコン基板の場合、第1及び第2の不純物拡散層28,29は、半導体基板11の表面11aにn型不純物をイオン注入することで形成する。
図2及び図3を参照するに、ゲート絶縁膜32は、第2の溝26の第1及び第2の側面26a,26b、第2の溝26の底面26c、第1の不純物拡散層28の側面28c、及び第2の不純物拡散層29の側面29cを覆うように設けられている。
ゲート絶縁膜32として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜32の厚さは、例えば、6nmとすることができる。
第1の導電膜34は、U字形状とされており、第2の溝26の底面26cの反対側に、端部37,38を有する。第1の導電膜34の端部37は、ゲート絶縁膜32を介して第1の不純物拡散層28の側面28cと対向するように配置されている。第1の導電膜34の端部38は、ゲート絶縁膜32を介して第2の不純物拡散層29の側面29cと対向するように配置されている。
第1の導電膜34の端部38は、エッチングにより形成された上端面38aを有する。上端面38aは、半導体基板11の表面11aよりも低く、かつ第2の導電膜35の上端面35aよりも高い位置に配置されている。
なお、以下の説明では、「第1の導電膜34の端部37の上端面37a」を「第1の導電膜34の上端面37a」といい、「第1の導電膜34の端部38の上端面38a」を「第1の導電膜34の上端面38a」という。
具体的には、第1の導電膜34としては、ドーパント不純物(p型或いはn型)を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜、或いは上記膜のうち、2つ以上の膜を積層させた積層膜を用いるとよい。
第1の導電膜34として窒化チタン膜(仕事関数が4.75eV)を用いた場合、基板の平面上に形成される第1の導電膜34の厚さは、例えば、5nmとすることができる。
第2の導電膜35は、可能な限り第1の導電膜34よりも厚さの厚い膜であるが、第2の溝26の幅と第2の導電膜35の埋め込み幅によってはその限りではない。可能な限り厚くするため、図3に示すように、第2の導電膜35は、第1の導電膜34と比較して、柱状とされた結晶粒41が成長しやすく、また結晶粒41間には結晶粒41よりもエッチング速度の速い結晶粒界42が多く存在する。
第2の導電膜35の上端面35aは、第1の導電膜34の上端面37a,38aの位置よりも下方(第2の溝26の底面26c側)に配置されている。
第2の導電膜35としてタングステン膜を用いた場合、基板の平面上に形成される第2の導電膜35の厚さは、例えば、30nmにすることができる。
凹部36は、第1の導電膜34の内壁、及び第2の導電膜35の上端面35aで囲まれている。凹部36は、第1の導電膜34の上端面37a,38aの位置よりも下方に第2の導電膜35の上端面35aを配置することで形成される空間である。
このように、凹部36に、第2の導電膜35の上端面35aを覆う第1の絶縁膜17を設けることにより、第2の導電膜35に含まれる重金属原子(トランジスタ15の特性に悪影響を及ぼす重金属原子)が半導体基板11に拡散することを防止できる。
第1の絶縁膜17の表面17aは、平坦な面とされており、第1の導電膜34の上端面37a,38aに対して略面一とされている。
図3を参照するに、層間絶縁膜19は、第2の絶縁膜18を覆うように、第3の絶縁膜12の表面12a及び素子分離領域13の表面13aに設けられている。層間絶縁膜19としては、例えば、厚さが100nmのシリコン酸化膜(SiO2膜)を用いることができる。
図3を参照するに、第2のコンタクトプラグ22は、層間絶縁膜19を貫通するように設けられている。第2のコンタクトプラグ22の下端は、第2の不純物拡散層29と接触している。
図2及び図3を参照するに、第3のコンタクトプラグ23は、第1の絶縁膜17、第2の絶縁膜18、及び層間絶縁膜19を貫通するように設けられている。第3のコンタクトプラグ23の下端は、第2の導電膜35の上端面35a側と接続されている。これにより、第3のコンタクトプラグ23は、ゲート電極33と電気的に接続されている。
また、第2の溝26の深さFは、深さD1より深くてもよいが、第1の導電膜34の下面と第1の溝25の底面との間に50nm以上の絶縁膜が残存するように設定してもよい。
上記第2の導電膜35の表面35aと第2の導電膜35下面との間を20nm以上確保する理由は、異方性ドライエッチングにより、第1の絶縁膜17、第2の絶縁膜18、及び層間絶縁膜19を貫通し、かつ第3のコンタクトプラグ23が形成されるコンタクトホールを形成する際の第2の導電膜35の削れ量を考慮しているためである。
図4において、図3に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付し、その説明を省略する。
ゲート電極51は、第1の導電膜34と第2の導電膜35との間に、第3の導電膜52を設けた以外は、先に説明したゲート電極33と同様な構成とされている。
第3の導電膜52は、第1の導電膜34と第2の導電膜35との反応を防止するための膜であり、このような膜を設けることは、第1の導電膜34と第2の導電膜35との反応を防止したい場合に有効である。
具体的には、例えば、第1の導電膜34としてn型多結晶シリコン膜を用い、第2の導電膜35としてタングステン膜を用いた場合、n型多結晶シリコン膜とタングステン膜との間に、第3の導電膜52として窒化チタン膜(例えば、厚さ2nm)を設けることで、n型多結晶シリコン膜とタングステン膜との反応を防止することができる。
図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bは、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、及び図18Aは、図1に示す半導体装置10のB−B線方向の切断面に対応している。
また、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、及び図18Bは、図1に示す半導体装置10のA−A線方向の切断面に対応している。
図5A、図5B、図6A、図6B、図7A、図7B、図8A、図8B、図9A、図9B、
図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A、及び図18Bにおいて、図1〜図3に示す半導体装置10と同一構成部分には同一符号を付す。
次いで、第4の絶縁膜55の表面55aに、パターニングされたホトレジスト(図示せず)を形成し、このホトレジストを介した異方性エッチング(例えば、ドライエッチング)により、第3及び第4の絶縁膜12,55をエッチングすることで、半導体基板11の表面11a及び素子分離領域13を露出する貫通溝56を形成する。ホトレジストは、貫通溝56を形成後に除去する。貫通溝56の幅W2は、例えば、60nmとすることができる。
これにより、半導体基板11のみでなく、素子分離領域13にも第2の溝26が形成される。
また、素子分離領域13に形成される第2の溝26の深さFは、半導体基板11に形成される第2の溝26の深さD1と同じでもよいし、異なっていてもよい。
第2の溝26の深さD1は、例えば、150nmとすることができる。また、第2の溝26の幅W1は、例えば、60nmとすることができるが、第2の溝26の幅W1は、トランジスタ15の所望の特性に応じて決定するとよい。なお、第2の溝26の深さD1及び幅W1は、上記数値に限定されない。
これにより、チャネル領域31に対応する部分の第2の溝26に、ゲート絶縁膜32が形成される。
ゲート絶縁膜32としては、例えば、熱酸化法により形成された単層のシリコン酸化膜(SiO2膜)用いることができる。ゲート絶縁膜32として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜32の厚さは、例えば、6nmとすることができる。
なお、熱酸化法によりゲート絶縁膜32を形成した場合、第2の溝26のコーナー部26dを含む底面26cに形成されるシリコン酸化膜の厚さは、第2の溝26の側面26a,26bに形成されるシリコン酸化膜の厚さよりも薄くなる。
また、熱酸化法により形成されたシリコン酸化膜(SiO2膜)上に形成される絶縁膜は、例えば、CVD(Chemical Vapor Deposition)法により形成することができる。
また、ゲート絶縁膜32の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜(SiO2膜)上に、CVD法により誘電率の高い膜(図示せず)を形成するとよい。
図9A及び図9Bに示す第1の導電膜34は、エッチングされる前の第1の導電膜34であり、エッチングされることで、図3に示す端部37,38を有した第1の導電膜34となる。第1の導電膜34は、例えば、CVD法により成膜することができる。
第1の導電膜34は、しきい値電圧を担う膜であると共に、第2の導電膜35に含まれ、トランジスタ15の特性に悪影響を及ぼす重金属原子が半導体基板11に拡散することを防止する膜である。
具体的には、第1の導電膜34としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。
このように、第1の導電膜34の厚さを薄くすることで、第1の導電膜34をエッチングする際に、第1の導電膜34のエッチングレートが不均一になることを抑制することができる。
これにより、後述する図15A及び図15Bに示す工程において、第1の導電膜34をエッチングする際、第1の導電膜34のエッチング面(第1の導電膜34の上端面37a,38a)を平坦な面に加工することができると共に、第2の溝26の深さ方向(Z−Z方向)における第1の導電膜34のエッチング量の制御を容易に行うことが可能となる。
第1の導電膜34として窒化チタン膜を形成した場合、第4の絶縁膜55の表面55aに形成される第1の導電膜34の厚さは、例えば、5nmとすることができる。
このとき、第4の絶縁膜55の表面55aに形成された第1の導電膜34上にも第2の導電膜35が形成される。第2の導電膜35は、例えば、CVD法により形成することができる。
また、図9A及び図9Bに示す第2の導電膜35は、エッチングされる前の第2の導電膜35であり、エッチングされることで、図3に示す凹凸形状とされた上端面35aを有する第2の導電膜35となる。
第2の導電膜35は、第1の導電膜34よりも抵抗値の低い膜である。第2の導電膜35は、ゲート電極33の抵抗を低くするための膜である。第2の導電膜35は、第2の溝26及び貫通溝56を埋め込む必要があるため、第1の導電膜34よりも厚さが厚くなるように形成する。
このような構成とされた第2の導電膜35は、結晶粒314のエッチング速度よりも結晶粒界315間のエッチング速度の方が速くなるため、エッチング速度が不均一となる。
このため、図35に示す工程において、第2の導電膜35をエッチングした場合、エッチング速度の不均一により、エッチング面である第2の導電膜35の上端面に凹凸が形成される。
第2の溝26の幅が60nm、第1の導電膜34として厚さが6nmの窒化チタン膜を用いた場合、例えば、基板の平面上に形成される厚さが30nmとなるように、第2の導電膜35としてタングステン膜を成膜する。
第2の導電膜エッチング工程では、例えば、半導体基板11の表面11aから第2の導電膜35の上端面35aまでの平均深さが60nmとなるように、第2の導電膜35を選択的にエッチングする。
第1の絶縁膜17は、例えば、CVD法により形成する。第1の絶縁膜17としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる、第2の溝26の幅W1が60nmで、第1の絶縁膜17としてシリコン酸化膜(SiO2膜)を用いた場合、例えば、第4の絶縁膜55の表面55aに形成される第1の絶縁膜17の厚さが50nmとなるように第1の絶縁膜17を形成する。
このとき、エッチング後の第1の絶縁膜17が、後述する図15A及び図15Bに示す工程(第1の導電膜エッチング工程)においてエッチングされる第1の導電膜34の一部を露出するように、第1の絶縁膜17をエッチバックする。
これにより、図15A及び図15Bに示す工程において、平坦な表面17aを有した第1の絶縁膜17を、第1の導電膜34をエッチングするためのマスクとして利用することが可能となるので、精度良く第1の導電膜34をエッチングすることができる。
なお、シリコン酸化膜(SiO2膜)は膜質が均一とされた膜であるため、第1の絶縁膜17としてシリコン酸化膜(SiO2膜)を用いることにより、深さD4の制御が容易になると共に、エッチバック後の第1の絶縁膜17の表面17aを平坦な面にすることができる。
これにより、ゲート絶縁膜32の一部を露出させると共に、第1の導電膜34に、第2の導電膜35の上端面35aから突出し、上端面37a,38aを有した端部37,38を形成する。
第2の溝26の側面26a,26bに成膜された第1の導電膜34は、第2の溝26の深さ方向(Z−Z方向)に延在する第1の導電膜34のことである。
したがって、複数のトランジスタ15間において、半導体基板11の表面11aから第1の導電膜34の上端面37aまでの深さD2と、半導体基板11の表面11aから第1の導電膜34の上端面38aまでの深さD3とを等しくすることが可能となるので、複数のトランジスタ15間の特性のばらつきを抑制できる。
この場合、半導体基板11の表面11aから第1の導電膜34の上端面37aまで深さD2、及び半導体基板11の表面11aから第1の導電膜34の上端面38aまで深さD3は、35nmとなる。
第2の絶縁膜18としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。第2の絶縁膜18は、例えば、図15A及び図15Bに示す構造体の表面側に、シリコン酸化膜(SiO2膜)を成膜後、CMPにより第5の絶縁膜の表面55aに形成された余分なシリコン酸化膜(SiO2膜)を除去することで形成する。
次いで、第3の絶縁膜12を介して、半導体基板11の表面11aに、n型不純物をイオン注入することで、第1及び第2の不純物拡散層28,29を形成する。
具体的には、例えば、25KeVのエネルギーで砒素を5.0×1013atmos/cm3の注入量で、半導体基板11の表面11aにイオン注入し、その後、注入損傷回復のために900℃で30秒の熱処理を行うことで、第1及び第2の不純物拡散層28,29を形成する。このとき、第1及び第2の不純物拡散層28,29は、例えば、半導体基板11の表面11aから45nmの深さまで形成する。
なお、図17Bでは、1つのトランジスタ15のみを図示したが、実際には、半導体基板11に複数のトランジスタ15が形成される。
なお、図18A及び図18Bに示す構造体上に、第1乃至第3のコンタクトプラグ21〜23のうち、いずれかと接続される配線、層間絶縁膜、コンタクトプラグ等(全て図示せず)を形成してもよい。
これにより、第2の溝26の深さ方向に対する第1の導電膜34の上端面37a,38aの位置のばらつきを抑制可能となるため、複数のトランジスタ15間の特性のばらつきを抑制ができる。
図19は、本発明の第2の実施の形態に係る半導体装置の主要部を示す平面図であり、図20は、図19に示す半導体装置のG−G線方向の断面図である。図21は、図19に示す半導体装置のH−H線方向の断面図であり、図22は、図19に示す半導体装置のI−I線方向の断面図である。
また、図20及び図21では、1つの縦型トランジスタ71のみを図示しているが、実際には、半導体基板11には、複数の縦型トランジスタ71が形成されている。
図19〜図22において、Z−Z方向は凹部82の深さ方向を示しており、X−X方向はZ−Z方向と直交する方向であり、Y−Y方向は同一平面内においてX−X方向と直交する方向をそれぞれ示している。
図20〜図22を参照するに、半導体基板11には、半導体基板11の表面11a(主面)を部分的にエッチングすることで形成される凹部82が形成されている。凹部82は、縦壁面を含む内面によって区画されている。半導体基板11の表面11aを基準としたときの凹部82の深さは、例えば、120nmとすることができる。
なお、図21では、それぞれ1つのピラー65,66のみ図示したが、実際には、ピラー65,66は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置60が6F2セル構造を有したDRAMの場合、6F2セル構造となるように複数のピラー65,66を配置する。
図21及び図22を参照するに、第2の絶縁膜69は、第1の絶縁膜68上に設けられている。第2の絶縁膜69は、ピラー65,66を形成する際のマスクである。第2の絶縁膜69としては、例えば、厚さが100nmのシリコン窒化膜(SiN膜)を用いることができる。
なお、縦型トランジスタ71の構成要素のうち、第1の実施の形態で説明したトランジスタ15と同じ構成要素については、その材料及び厚さの説明を省略する。
第1の不純物拡散層28は、ピラー65の端面側(半導体基板11の表面11a側)に形成されている。
第2の不純物拡散層29は、凹部82の底面82aに対応する部分の半導体基板11に形成されている。第1及び第2の不純物拡散層28,29は、一方の不純物拡散層がソース領域として機能し、他方の不純物拡散層がドレイン領域として機能する。
図20〜図22を参照するに、ゲート絶縁膜83は、第1の不純物拡散層28の側面28c、凹部82の底面82a、及びピラー65,66の外周側面65b,66bを覆うように設けられている。
ゲート絶縁膜83のうち、凹部82の底面82aに形成された部分は、他の部分と比較して厚さが厚くなるように構成されている。ゲート絶縁膜83としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1の導電膜34は、しきい値電圧の制御用の膜であると共に、バリア膜として機能する膜である。第1の導電膜34は、ピラー65,66の外周側面65b,66b及び凹部82の底面82aに設けられている。第1の導電膜34は、ゲート絶縁膜83を介して、複数のピラー65,66の外周側面65b,66b及び凹部82の底面82aのうち、複数のピラー65,66間に位置する部分を連続的に覆うように配置されている。
これにより、1つの第1の導電膜34を複数のピラー65,66に対して共通の導電膜として利用することができる。
これにより、n型多結晶シリコン膜とタングステン膜との反応を防止することができる。
図20〜図22を参照するに、第5の絶縁膜75は、開口部85を埋め込むように、第2及び第4の絶縁膜69,74の表面69a,74aに設けられている。第5の絶縁膜75の表面75aは、平坦な面とされている。第5の絶縁膜75としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
図20を参照するに、第2のコンタクトプラグ78は、第3乃至第5の絶縁膜73〜75を貫通するように設けられている。第2のコンタクトプラグ78の下端は、第2の不純物拡散層29の表面29aと接触している。これにより、第2のコンタクトプラグ78は、第2の不純物拡散層29と電気的に接続されている。
また、第2の実施の形態の半導体装置60は、6F2型のレイアウト或いは4F2型のレイアウトで構成されたメモリセルを有するDRAM(Dynamic Random Access Memory)にも適用可能である。
始めに、図23に示す工程では、半導体基板11として、例えば、p型不純物であるボロンの濃度が1.0×1017atoms/cm3のp型シリコン基板を準備する。次いで、半導体基板11の表面11aに、第1の絶縁膜68(例えば、厚さ10nmのシリコン酸化膜(SiO2膜))と、第2の絶縁膜69(例えば、厚さ100nmのシリコン窒化膜(SiN膜))とを順次積層する。
パターニングされた第2の絶縁膜69の直径R1は、例えば、60nmとすることができる。第2の絶縁膜69の直径R1は、縦型トランジスタ71の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図23に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
このとき、素子分離領域(図示せず)上に、パターニングされた第1及び第2の絶縁膜68,69を形成し、これをマスクとするエッチングにより、素子分離領域(図示せず)を構成する絶縁膜(例えば、シリコン酸化膜(SiO2膜))をパターニングすることで、絶縁膜よりなるピラー(図示せず)を形成してもよい。
半導体基板11の表面11a(ピラー65の上端面65a)を基準としたときの凹部82の深さは、例えば、120nmとすることができる。
次いで、該シリコン酸化膜を介して、砒素を20KeVのエネルギーにより1.0×1015atmos/cm3の濃度で半導体基板11にイオン注入し、その後、半導体基板11を900℃の温度で10秒加熱することで、凹部82の底面82aに第2の不純物拡散層29を形成する。
その後、第2の不純物拡散層29上に、HDP(High Density Plasma)法により、厚さ20nmのシリコン酸化膜(SiO2膜)を形成する。
なお、ゲート絶縁膜83の厚さを厚くしたい場合には、厚さ5nmの熱酸化膜(SiO2膜)を形成後に、例えば、CVD法によりシリコン酸化膜(SiO2膜)を堆積させてもよい。
図24に示す第1の導電膜34は、エッチングされる前の第1の導電膜34であり、エッチングされることで、図20に示す端部37を有した第1の導電膜34となる。第1の導電膜34は、例えば、CVD法により形成することができる。
具体的には、第1の導電膜34としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。
これにより、後述する図31に示す工程において、第1の導電膜34をエッチングする際、第1の導電膜34のエッチング面(第1の導電膜34の上端面37a)を平坦な面に加工することができると共に、凹部82の深さ方向における第1の導電膜34のエッチング量の制御を容易に行うことが可能となる。
例えば、第1の導電膜34として仕事関数が4.05eVのn型多結晶シリコン膜(例えば、砒素が2.0×1020atmos/cm3ドープされ、厚さが5nmのn型多結晶シリコン膜)を形成すると共に、第2の導電膜35としてタングステン膜(例えば、厚さが20nm)を形成する場合、第3の導電膜52(図示せず)として窒化チタン膜(例えば、厚さ2nm)を形成することができる。
なお、n型多結晶シリコン膜の替わりに、第1の導電膜34としてp型多結晶シリコン膜を用いてもよい。
次いで、第2の絶縁膜69の表面69aに形成された第1の導電膜34、及び第2の凹部82の底面82aに形成された第1の導電膜34のうち、第2の導電膜35に覆われていない部分をエッチングにより選択的に除去する。これにより、第2の絶縁膜69の表面69a、及びゲート電極33の非形成領域に形成されたゲート絶縁膜83の表面83aが露出される。
次いで、図30に示す工程では、図29に示す第3の絶縁膜73をエッチバックすることで、第2の絶縁膜69の表面69aに対して略面一とされた表面73aを有した第3の絶縁膜73を形成する。半導体基板11の表面11aから第3の絶縁膜73の表面73aまでの深さは、例えば、20nmとすることができる。
また、第2の導電膜35が第3の絶縁膜73で覆われた状態で、第1の導電膜34をエッチングすることで、第2の導電膜35に含まれる重金属原子(縦型トランジスタ71の特性に悪影響を及ぼす重金属原子)の半導体基板11への拡散が抑制可能となる。
これにより、接合リーク電流の増加を抑制可能となるため、複数の縦型トランジスタ71を所望の特性にすることができる。
第1の導電膜34の厚さの2倍のエッチング量が得られる時間で第1の導電膜34をウエットエッチングする場合(オーバーエッチング量が100%の場合)、第1の導電膜34の上端面37aは、第3の絶縁膜73の表面73aから15nm程度下方に配置される。この場合、第1の導電膜34の上端面37aから第2の導電膜35の上端面35aまでの平均深さは、35nmとなる。
次いで、第3の絶縁膜73の表面73a及び第1の導電膜34の上端面37a上に、第2の絶縁膜69の表面69aに対して面一とされた表面74aを有した第4の絶縁膜74を形成する。第4の絶縁膜74としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
なお、図32では、1つの縦型トランジスタ71のみ図示しているが、実際には、半導体基板11に複数の縦型トランジスタ71が形成される。
また、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板11の表面11aに、適量のボロンをイオン注入することで、縦型トランジスタ71のしきい値電圧を調整してもよい。
次いで、第5の絶縁膜75の表面75aに、パターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとして、第2の絶縁膜69及び第5の絶縁膜75をエッチングすることで、第1の不純物拡散層28を露出する開口部91を形成する。その後、ホトレジストを除去する。
その後、開口部91を形成した方法と同様な手法により、第3乃至第5の絶縁膜73〜75をエッチングすることで、図示していない第3のコンタクトプラグ79が形成される開口部(図示せず)を形成する。
次いで、開口部91,92及び第3のコンタクトプラグ79が形成される開口部を導電膜で埋め込むことで、第1乃至第3のコンタクトプラグ77〜79を形成する。これにより、第2の実施の形態の半導体装置60が製造される。
具体的には、第2の導電膜35を選択的にエッチバックした後、第2の導電膜35を覆う第3の絶縁膜73を形成し、その後、第2の導電膜35の上端面35aよりも上方に配置された第1の導電膜34を選択的にエッチングすることで、第1の導電膜34のエッチング時に、第2の導電膜35に含まれる重金属原子(縦型トランジスタ71の特性に悪影響を及ぼす重金属原子)がゲート絶縁膜83に到達することを抑制可能になると共に、凹部82の深さ方向における第1の導電膜34の上端面37aの位置のばらつきを抑制することが可能となる。
これにより、特性の安定した縦型トランジスタ71を得ることができると共に、複数の縦型トランジスタ71間の特性のばらつきを抑制できる。
Claims (18)
- 半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第1の導電膜と、
前記第1の導電膜に形成され、その上端面が前記第1の導電膜の上端面より低い位置にあって前記ゲート電極となる第2の導電膜と、
前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第2の導電膜の上端面を覆う絶縁膜と、
を有することを特徴とする半導体装置。 - 前記凹部は、溝であることを特徴とする請求項1記載の半導体装置。
- 前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項1記載の半導体装置。 - 前記凹部の周囲に形成され、前記半導体基板の主面から前記第1の導電膜の上端面より深い位置に至る不純物拡散層を設けたことを特徴とする請求項1乃至3のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項1乃至4のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜により構成されることを特徴とする請求項1乃至5のうち、いずれか1項記載の半導体装置。
- 前記第2の導電膜は、結晶粒界を有する膜であり、かつ前記第1の導電膜よりも抵抗値の低い膜であることを特徴とする請求項1乃至6のうち、いずれか1項記載の半導体装置。
- 前記第2の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項1乃至7のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、前記第2の導電膜とは異なる種類の導電膜であり、
前記第1の導電膜と前記第2の導電膜との間に、前記第1の導電膜と前記第2の導電膜との反応を防止する第3の導電膜を設けたことを特徴とする請求項1乃至8のうち、いずれか1項記載の半導体装置。 - 前記第3の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項9項記載の半導体装置。
- 前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項3乃至10のうち、いずれか1項記載の半導体装置。 - 半導体基板の主面を部分的にエッチングして、縦壁面を含む内面によって区画された凹部を形成する工程と、
前記凹部の前記内面のうち少なくとも前記縦壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆う第1の導電膜を前記凹部内に形成する工程と、
前記第1の導電膜を覆う第2の導電膜を形成する工程と、
前記第2の導電膜の一部を除去して前記第1の導電膜の一部を露出させる工程と、
残存する前記第2の導電膜上の前記凹部内であって前記主面より低い位置に絶縁膜を形成する工程と、
前記絶縁膜から露出した前記第1の導電膜を除去して前記ゲート絶縁膜の一部を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程では、前記凹部として溝を形成することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記凹部を形成する工程では、前記凹部によってピラー状の凸部が形成され、前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記凹部の周囲に、不純物拡散層を前記第1の導電膜の上端面より深い位置まで形成する工程を含むことを特徴とする請求項12乃至14のうち、いずれか1項記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程では、前記絶縁膜の表面を平坦な面に形成することを特徴とする請求項12乃至15のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第1の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項12乃至16のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の導電膜は、結晶粒界を有する膜であり、かつ前記第1の導電膜よりも抵抗値の低い膜であることを特徴とする請求項12乃至17のうち、いずれか1項記載の半導体装置の製造方法。
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