KR102180049B1 - 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 패싱 게이트 효과에 의한 셀 트랜지스터의 특성 열화를 방지하기 위한 반도체 장치에 관한 것으로, 액티브 영역을 정의하는 소자분리막, 상기 액티브 영역에 매립되며 다층(multi-layer) 구조를 갖는 메인 게이트 및 상기 소자분리막에 매립되며 단일층(single layer) 구조를 갖는 패싱 게이트를 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 패싱 게이트(passing gate)를 갖는 반도체 장치에서 패싱 게이트 효과에 의한 셀 트랜지스터의 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화되고 제조 원가를 감소시키기 위하여 반도체 소자를 형성하는 웨이퍼의 크기는 점차 증가하고 있으며, 이와 더불어, 반도체 소자의 집적도를 높이기 위하여 셀 트랜지스터의 크기는 점차 소형화 되어가는 추세이다. 특히 반도체 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다.
또한, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트(워드 라인)와 비트 라인 사이의 거리가 가까워지고 있다. 이로 인해 비트라인과 게이트 사이의 기생 캐패시턴스가 증가함으로써 반도체 장치의 동작 신뢰성이 저하되는 문제가 발생하고 있다. 이러한 문제를 극복하기 위해 게이트를 반도체 기판에 매립하는 매립 게이트 구조가 제안되었다. 이러한 매립 게이트 구조는 주로 6F2 구조의 반도체 장치에서 사용되고 있으며, 매립게이트의 구조적 단점인 게이트전극의 저항을 감소시키기 위해 게이트전극으로 금속막이 사용된다.
그런데 종래의 매립 게이트 구조에서는 정션(Junction)과 게이트가 오버랩되는 영역이 존재하며 오버랩된 영역에서 전류가 누설되는 GIDL(Gate Induced Drain Leakage)이 발생하는 문제가 있다. 특히, 반도체 장치의 셀 어레이에서는 게이트가 라인타입으로 형성되기 때문에, 소자분리막에 매립되면서 액티브 영역과 인접하게 진행하는 게이트 영역(패싱 게이트)이 존재하게 되는데, 이러한 패싱 게이트는 GIDL의 발생을 촉진시킨다. GIDL은 캐패시터에 저장된 전하를 방전시켜 데이터 리텐션(retention) 특성 즉 리프레시 특성을 열화시킨다.
본 발명은 패싱 게이트에 의한 전류 누설(GIDL)을 감소시켜 셀 트랜지스터의 특성 열화를 방지하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 액티브 영역을 정의하는 소자분리막, 상기 액티브 영역에 매립되며 다층(multi-layer) 구조를 갖는 메인 게이트 및 상기 소자분리막에 매립되며 단일층(single layer) 구조를 갖는 패싱 게이트를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 액티브 영역을 정의하는 소자분리막, 상기 액티브 영역 및 상기 소자분리막에 매립된 제 1 매립 게이트 및 상기 제 1 매립 게이트의 상부면 중 패싱 게이트 영역을 제외한 영역에 위치하는 제 2 매립 게이트를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 액티브 영역을 정의하는 소자분리막을 형성하는 단계, 상기 액티브 영역과 상기 소자분리막을 식각하여 게이트용 트렌치를 형성하는 단계, 상기 게이트용 트렌치의 하부에 매립되도록 제 1 게이트를 형성하는 단계, 상기 제 1 게이트의 상부에 제 2 게이트를 형성하는 단계, 패싱 게이트 영역에 있는 상기 제 2 게이트를 선택적으로 제거하는 단계 및 상기 제 2 게이트 상부 및 상기 제 2 게이트가 제거된 영역의 상기 제 1 게이트 상부에 캡핑막을 형성하는 단계를 포함할 수 있다.
본 발명은 패싱 게이트에 의한 전류 누설(GIDL)을 감소시켜 셀 트랜지스터의 특성 열화를 방지함으로써 데이터 리텐션 타임을 개선할 수 있을 뿐만 아니라 패키지 이후의 신뢰성을 개선할 수 있다.
도 1A는 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 평면도.
도 1B는 도 1A를 A-A' 방향으로 절단한 단면 모습을 보여주는 단면도.
도 2A 내지 도 8A는 도 1A의 제조 과정을 설명하기 위한 평면도.
도 2B 내지 도 8B는 도 1B의 제조 과정을 설명하기 위한 단면도.
도 1B는 도 1A를 A-A' 방향으로 절단한 단면 모습을 보여주는 단면도.
도 2A 내지 도 8A는 도 1A의 제조 과정을 설명하기 위한 평면도.
도 2B 내지 도 8B는 도 1B의 제조 과정을 설명하기 위한 단면도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1A는 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 평면도이며, 도 1B는 도 1A를 A-A' 방향으로 절단한 단면 모습을 보여주는 단면도이다.
반도체 기판(100) 상에는 소자분리막(110)에 의해 정의된 액티브 영역(120)이 형성된다. 각 액티브 영역(120)은 두 개의 게이트(130)와 교차되게 형성되며, 두 게이트(130)에 의해 3개의 영역으로 분리된다. 즉, 액티브 영역(120)은 두 게이트(130) 사이에 위치하는 비트라인콘택 영역과 비트라인콘택 영역의 양측에 위치하는 스토리지노드콘택 영역으로 구분된다. 액티브 영역(120)에서, 비트라인콘택 영역에는 비트라인 접합영역(140b)이 형성되고 스토리지노드콘택 영역에는 스토리지노드 접합영역(140s)이 형성된다.
게이트(130)는 액티브 영역(120) 및 소자분리막(110)에 매립되는 매립게이트(buried gate) 구조로 형성될 수 있다. 이때, 본 실시예에 따른 매립 게이트(130)는 액티브 영역(120)에 매립되는 메인 게이트(130M)와 도 1A에서 점원으로 표시된 영역과 같이 인접한 액티브 영역(120)들의 스토리지노드 접합영역(140s)들 사이를 지나는 패싱 게이트(130P)를 포함한다.
특히 본 실시예에서는 메인 게이트(130M)와 패싱 게이트(130P)가 서로 다른 구조를 갖는다. 예컨대, 메인 게이트(130M)는 일함수(work function)가 서로 다른 게이트 물질들이 적층된 구조를 가지며, 패싱 게이트(130P)는 단일 게이트 물질로 이루어질 수 있다.
본 실시예에서, 메인 게이트(130M)는 일함수가 큰 제 1 게이트(130a)와 제 1 게이트(130a) 보다 일함수가 작은 제 2 게이트(130b)가 적층된 구조로 형성된다. 이때, 제 1 게이트(130a)는 접합영역(140s)과 접하지 않는 영역에 형성되며, 제 2 게이트(130b)는 접합영역(140s)과 접하는 영역에 형성된다. 이처럼, 접합영역(140s)과 접하는 영역에는 일함수가 작은 물질로 게이트를 형성함으로써 그 접하는 영역에서 GIDL이 발생하는 것을 방지할 수 있다.
더욱이, 본 실시예에서 패싱 게이트(130P)에는 제 2 게이트가 형성되지 않고 제 1 게이트(130a)만 형성되도록 하여 패싱 게이트(130P)가 접합영역(140s) 보다 낮은 위치에 위치하도록 함으로써 패싱 게이트(130P)에 의한 GIDL을 방지할 수 있다.
이때, 제 1 게이트(130a)는 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐(W), 텅스텐질화막(WN) 등의 금속을 포함할 수 있다. 제 2 게이트(130b)는 제 1 게이트(130a) 보다 일함수가 작은 도전층 예컨대 N+ 폴리실리콘을 포함할 수 있다. 또는 제 2 게이트(130b)는 제 1 게이트용 도전막에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 적어도 어느 하나의 이온이 주입됨으로써 형성될 수 있다.
또한 본 실시예에 따른 반도체 장치에서 게이트(130)가 매립되는 게이트용 트렌치는 액티브 영역(120)이 소자분리막(110) 보다 돌출된 핀(Fin) 구조를 가질 수 있다.
매립게이트(130)의 상부에는 게이트(130)를 소자분리시키기 위한 캡핑막(150)이 형성되며, 액티브 영역(120) 및 소자분리막(110)의 상부에는 게이트용 트렌치 영역을 정의하는 패드 절연막 패턴(150) 및 캡핑막(160)이 형성된다.
도 2A 내지 도 7A는 도 1A의 제조 과정을 설명하기 위한 평면도이며, 도 2B 내지 도 7B는 도 1B의 제조 과정을 설명하기 위한 단면도이다.
먼저 도 2A와 도 2B를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 액티브 영역(202)을 정의하는 하드마스크 패턴(미도시)을 형성한다. 이때, 하드마스크 패턴은 SPT(Spacer Pattern Technology) 공정을 이용하여 라인 타입의 패턴을 형성한 후 컷(cut) 마스크를 이용하여 라인 패턴을 일정 길이(액티브 영역의 길이) 단위로 식각함으로써 형성될 수 있다. 액티브 영역(202)은 후속 공정에서 형성될 게이트(워드라인)와 비스듬히 교차되도록 형성될 수 있다.
다음에, 하드마스크 패턴을 식각 마스크로 패드 질화막, 패드 산화막 및 반도체 기판(200)을 순차적으로 식각하여 액티브 영역(202)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 이때, 식각 공정은 건식식각공정을 사용할 수 있다.
다음에, 소자분리용 트렌치의 측벽에 측벽 절연막(미도시)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함하며, 산화막 물질을 트렌치의 측벽에 증착하거나 건식 또는 습식 산화 공정을 통해 트렌치의 측벽에 형성될 수 있다.
다음에, 소자분리용 트렌치가 매립되도록 소자분리용 절연막을 형성한 후 액티브 영역(202)이 노출될 때까지 소자분리용 절연막을 식각하여 평탄화함으로써 액티브 영역(202)을 정의하는 소자분리막(204)을 형성한다. 이때, 소자분리막(204)은 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric) 물질 또는 HDP(High Density Plasma) 산화막을 포함한다. 또는 소자분리막(204)은 질화막으로 형성되거나 산화막과 질화막의 적층 구조로 형성될 수도 있다.
이어서, 액티브 영역(202)에 불순물을 주입하여 접합영역(206)을 형성한다.
다음에 도 3A와 3B를 참조하면, 액티브 영역(202)과 소자분리막(204) 상부에 패드 절연막(미도시)을 형성하고, 패드 절연막 상부에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 패드 절연막을 식각하여 패드 절연막 패턴(208)을 형성하고, 패드 절연막 패턴(208)을 식각 마스크로 액티브 영역(202) 및 소자분리막(204)을 식각하여 매립형 게이트(Buried Gate, 워드라인)를 형성하기 위한 게이트용 트렌치를 형성한다.
게이트용 트렌치는 라인타입(Line type)으로 형성되며, 액티브 영역(202)과 소자분리막(204)이 동시에 식각되어 라인형태의 트렌치가 형성된다. 이때, 액티브 영역(202)과 소자분리막(204)의 식각선택비를 이용하여 소자분리막(204)이 액티브 영역(202) 보다 더 깊게 식각되도록 한다. 이에 따라 게이트용 트렌치는 액티브 영역(202)이 소자분리막(204) 보다 돌출되는 핀(Fin) 구조를 갖는다.
다음에, 게이트용 트렌치의 바닥면 및 측벽을 산화공정을 통해 산화시키거나 증착공정을 통해 산화막을 증착함으로써 게이트 절연막(미도시)을 형성한다.
다음에, 게이트용 트렌치가 매립되도록 제 1 게이트용 도전막을 형성한 후 패드 절연막 패턴(208)이 노출될 때까지 이를 평탄화한다. 이어서, 평탄화된 제 1 게이트용 도전막을 에치백(etch-back) 및 클리닝(cleaning)하여 게이트용 트렌치의 하부에 매립되는 제 1 매립 게이트(210a, 210b)를 형성한다. 이때, 제 1 게이트용 도전막은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐(W), 텅스텐질화막(WN) 등의 금속을 포함할 수 있다. 예컨대, 저항을 낮추기 위해 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(conformal)하게 얇게 증착한 후 텅스텐막을 캡필하여 형성할 수 있다. 또는 티타늄질화막과 탄탈륨질화막을 적층하여 금속막을 형성하거나, 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 순차적으로 적층함으로써 제 1 게이트용 도전막을 형성할 수도 있다.
다음에 도 4A와 도 4B를 참조하면, 게이트용 트렌치가 매립되도록 제 1 매립 게이트(210a, 210b)의 상부에 제 2 게이트용 도전막을 증착한 후 이를 평탄화한다. 이어서, 평탄화된 제 2 게이트용 도전막을 에치백함으로써 제 1 매립 게이트(210a, 210b) 상부에 제 2 매립 게이트(212a, 212b)를 형성한다.
이때, 제 2 게이트용 도전막은 제 1 게이트용 도전막 보다 일함수가 작은 도전성 물질이 사용된다. 예컨대, 제 2 게이트용 도전막은 N+ 폴리실리콘을 포함할 수 있다.
또는 제 2 매립 게이트(212a, 212b)는 제 1 매립 게이트(210a, 210b)의 상부에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상의 이온이 주입된 형태로 형성될 수 있다. 예컨대, 제 1 매립 게이트(210a, 210b)를 제 2 매립 게이트(212a, 212b)의 높이까지 형성한 후 제 1 매립 게이트(210a, 210b)의 상부에 질소 이온을 주입함으로써 제 1 매립 게이트(210a, 210b)의 상부에 제 2 매립 게이트(212a, 212b)를 형성할 수 있다.
또는 제 1 매립 게이트(210a, 210b)에 제 2 게이트용 도전막을 증착하여 제 2 매립 게이트(212a, 21b)를 형성하되, 제 2 게이트용 도전막을 증착하기 전에 제 1 매립 게이트(210a, 210b)의 상부에 질소 이온을 주입하여 베리어막을 형성함으로써 제 1 매립 게이트(210a, 210b)와 제 2 매립 게이트(212a, 212b) 간의 접촉 저항을 줄일 수 있다.
다음에 도 5A와 도 5B를 참조하면, 게이트용 트렌치가 매립되도록 제 2 매립 게이트(210) 및 패드 절연막 패턴(208)의 상부에 절연막(214)을 형성한 후 이를 평탄화한다. 이때, 절연막(214)은 SOD(Spin On Dielectric) 또는 HDP(High Density Plasma) 등의 산화막을 포함할 수 있다.
다음에 도 6A와 도 6B를 참조하면, 절연막(214)의 상부에 패싱 게이트 영역만을 오픈시키는 패싱 게이트 오픈마스크 패턴(216)를 형성한다. 이때, 패싱 게이트 오픈마스크 패턴(216)은 홀 타입의 마스크 패턴을 포함할 수 있다. 이러한 패싱 게이트 오픈마스크 패턴(216)을 형성하기 위한 마스크로 도 2A의 액티브 영역(202)을 정의하는 하드마스크 패턴을 형성시 사용되었던 컷 마스크가 이용될 수도 있다.
다음에 도 7A와 도 7B를 참조하면, 패싱 게이트 오픈마스크 패턴(216)을 식각 마스크로 패싱 게이트 영역의 절연막(214)과 제 2 매립 게이트(212b)를 식각하여 제거한다.
다음에 도 8A 및 도 8B를 참조하면, 나머지 절연막(214)과 패싱 게이트 오픈마스크 패턴(216)을 제거한 후 게이트용 트렌치가 매립되도록 제 1 매립 게이트(210b)와 제 2 매립 게이트(212a) 상부에 캡핑막(218)을 형성한다. 캡핑막(218)은 매립 게이트를 절연 및 보호하기 위한 것으로, 질화막, 산화막 또는 질화막과 산화막의 적층구조를 포함할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 110 : 소자분리막
120 : 액티브 영역 130M : 메인 게이트
130P : 패싱 게이트 140a, 140b : 접합영역
150 : 패드 절연막 패턴 160 : 캡핑막
120 : 액티브 영역 130M : 메인 게이트
130P : 패싱 게이트 140a, 140b : 접합영역
150 : 패드 절연막 패턴 160 : 캡핑막
Claims (18)
- 액티브 영역을 정의하는 소자분리막;
상기 액티브 영역에 매립되며 다층(multi-layer) 구조를 갖는 메인 게이트; 및
상기 소자분리막에 매립되며 단일층(single layer) 구조를 갖는 패싱 게이트를 포함하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서, 상기 메인 게이트는
제 1 일함수(work function)를 갖는 제 1 매립 게이트; 및
상기 제 1 매립 게이트의 상부에 위치하며, 상기 제 1 일함수보다 작은 제 2 일함수를 갖는 제 2 매립게이트를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 제 1 매립 게이트는
상기 액티브 영역의 접합영역과 중첩되지 않게 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 제 2 매립 게이트는
상기 액티브 영역의 접합영역과 중첩되게 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 패싱 게이트는
상기 제 1 매립 게이트를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5항에 있어서, 상기 패싱 게이트는
인접한 스토리지노드 접합영역들 사이에 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서, 상기 패싱 게이트는
상기 스토리지노드 접합영역 보다 낮은 위치에 배치되는 것을 특징으로 하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 제 2 매립 게이트는
상기 제 1 매립 게이트의 도전성 물질에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 적어도 어느 하나의 이온이 주입된 것을 특징으로 하는 반도체 장치. - 액티브 영역을 정의하는 소자분리막;
상기 액티브 영역 및 상기 소자분리막에 매립된 제 1 매립 게이트; 및
상기 제 1 매립 게이트의 상부면 중 패싱 게이트 영역을 제외한 영역에 위치하는 제 2 매립 게이트를 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서, 상기 제 2 매립 게이트는
상기 제 1 매립 게이트의 상부면 중 인접한 스토리지노드 접합영역들 사이의 영역을 제외한 영역에 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서, 상기 제 1 매립 게이트는
상기 액티브 영역의 접합영역과 중첩되지 않게 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11항에 있어서, 상기 제 2 매립 게이트는
상기 액티브 영역의 접합영역과 중첩되게 위치하는 것을 특징으로 하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서, 상기 제 1 매립 게이트와 상기 제 2 매립 게이트는
서로 다른 일함수(work function)를 갖는 것을 특징으로 하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13항에 있어서, 상기 제 2 매립 게이트는
상기 제 1 매립 게이트보다 작은 일함수를 갖는 것을 특징으로 하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 제 2 매립 게이트는
상기 제 1 매립 게이트의 도전물질에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 적어도 어느 하나의 이온이 주입된 것을 특징으로 하는 반도체 장치. - 액티브 영역을 정의하는 소자분리막을 형성하는 단계;
상기 액티브 영역과 상기 소자분리막을 식각하여 게이트용 트렌치를 형성하는 단계;
상기 게이트용 트렌치의 하부에 매립되도록 제 1 게이트를 형성하는 단계;
상기 제 1 게이트의 상부에 제 2 게이트를 형성하는 단계;
패싱 게이트 영역에 있는 상기 제 2 게이트를 선택적으로 제거하는 단계; 및
상기 제 2 게이트 상부 및 상기 제 2 게이트가 제거된 영역의 상기 제 1 게이트 상부에 캡핑막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서, 상기 제 2 게이트를 형성하는 단계는
상기 제 1 게이트의 상부에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 적어도 어느 하나의 이온이 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 16항에 있어서, 상기 제 2 게이트를 선택적으로 제거하는 단계는
상기 제 2 게이트 중 인접한 액티브 영역들의 스토리지노드 접합영역들 사이에 위치하는 영역을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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