KR102222542B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판, 상부 반도체막 내의 제1 트렌치, 제1 트렌치의 일부를 채우는 제1 도전 패턴, 하부 반도체막, 매립 절연막 및 상부 반도체막 내의 제2 트렌치, 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴, 및 제1 도전 패턴 및 제2 도전 패턴 사이에, 상부 반도체막 내의 제1 소스/드레인 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 매립 절연막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
매립 채널 어레이 트랜지스터(BCAT; Buried Channel Array Transistor)는 트렌치 내에 매립된 게이트 전극을 포함하여, 단채널 효과(short channel effect)를 최소화할 수 있다.
한편, 반도체 메모리 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 이러한 회로 패턴의 미세화는 반도체 장치의 제조 과정에서 많은 문제점을 야기한다.
특히, 반도체 장치가 고집적화됨에 따라, 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 누설 전류는 반도체 장치의 여러 부분에서 발생한다. 특히, DRAM(Dynamic Random Access Memory)의 리프레쉬(refresh) 특성은 누설 전류에 많은 영향을 받으므로, 누설 전류를 최소화시킬 수 있는 반도체 장치가 요구되는 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 누설 전류를 최소화시키고, 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 누설 전류를 최소화시키고, 성능이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판, 상부 반도체막 내의 제1 트렌치, 제1 트렌치의 일부를 채우는 제1 도전 패턴, 하부 반도체막, 매립 절연막 및 상부 반도체막 내의 제2 트렌치, 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴, 및 제1 도전 패턴 및 제2 도전 패턴 사이에, 상부 반도체막 내의 제1 소스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판, 상부 반도체막 내에서 제1 방향으로 연장되는 제1 트렌치, 제1 트렌치의 일부를 채우는 제1 도전 패턴, 하부 반도체막, 매립 절연막 및 상부 반도체막 내에서 제1 방향으로 연장되고, 제1 트렌치와 연결되는 제2 트렌치, 제2 트렌치의 일부를 채우고, 제1 도전 패턴과 연결되는 제2 도전 패턴, 및 제1 도전 패턴의 양측에, 상부 반도체막 내의 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판을 제공하고, 제1 소스/드레인 영역의 일측의 상부 반도체막 내에 제1 트렌치를 형성하고, 제1 트렌치의 일부를 채우는 제1 도전 패턴을 형성하고, 제1 소스/드레인 영역의 타측의 하부 반도체막, 매립 절연막 및 상부 반도체막 내에 제2 트렌치를 형성하고, 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7 내지 도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 단위 활성 영역(AR), 소자 분리 영역(STI), 워드 라인(WL), 비트 라인(BL), 다이렉트 컨택(DC) 및 소스/드레인 컨택(310)을 포함한다.
단위 활성 영역(AR)은 기판(도 2a의 100) 내에 소자 분리 영역(STI; Shallow Trench Isolation)을 형성함으로써 정의될 수 있다. 구체적으로, 단위 활성 영역(AR)은 제1 방향(X1)으로 연장될 수 있다.
워드 라인(WL)은 제1 방향(X1)과 예각을 이루는 제2 방향(X2)으로 연장될 수 있고, 비트 라인(BL)은 제1 방향(X1)과 예각을 이루는 제3 방향(X3)으로 연장될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(X1)과 제2 방향(X2)이 이루는 각은 θ1이고, 제1 방향(X1)과 제3 방향(X3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(AR)과 비트 라인(BL)을 연결하는 다이렉트 컨택(DC)과, 단위 활성 영역(AR)과 커패시터(도 2a의 400)를 연결하는 소스/드레인 컨택(310) 사이의 간격을 최대로 확보하기 위함이다.
θ1, θ2는 예를 들어, 각각 60°, 30°일 수 있다. 이러한 경우에, 복수의 소스/드레인 컨택(310)은 허니콤(honeycomb) 형태로 배열될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 소스/드레인 컨택(310)은 다양한 형태로 배열될 수 있다.
이하에서, 도 1 내지 도 2b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2a는 도 1의 A-A'를 따라 절단한 몇몇 실시예의 단면도이고, 도 2b는 도 1의 B-B'를 따라 절단한 몇몇 실시예의 단면도이다. 여기서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 예로서, DRAM(dynamic random access momory)을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1 내지 도 2b를 참조하면, 본 실시예에 따른 반도체 장치는 기판(100), 제1 트렌치(T1a), 제2 트렌치(T2), 제1 소스/드레인 영역(107a), 제2 소스/드레인 영역(108), 제1 게이트 절연막(112a), 제2 게이트 절연막(122), 제1 도전 패턴(114a), 제2 도전 패턴(124), 제1 캡핑막(116a), 제2 캡핑막(126), 층간 절연막(200), 매립 컨택(310), 랜딩 패드(320), 커패시터(400), 제3 트렌치(T3), 다이렉트 컨택(DC) 및 비트 라인(BL)을 포함한다.
기판(100)은 매립 절연막(104; buried oxide)을 포함하는 기판이다. 구체적으로, 기판(100)은 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106)을 포함한다. 즉, 기판(100)은 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106)이 차례로 적층된 기판이다. 예를 들어, 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다.
하부 반도체막(102) 및 상부 반도체막(106)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다. 하부 반도체막(102) 및 상부 반도체막(106)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이용 유리 기판 등을 포함할 수 있다. 이하에서는, 예시적으로 하부 반도체막(102) 및 상부 반도체막(106)은 실리콘 기판이다. 또한, 하부 반도체막(102) 및 상부 반도체막(106)은 제1 도전형(예를 들어, P형)으로 도핑될 수 있으나, 이에 제한되는 것은 아니다.
제1 트렌치(T1a) 및 제2 트렌치(T2)는 기판(100) 내에 형성될 수 있다. 여기서, 제1 트렌치(T1a) 및 제2 트렌치(T2)는, 트랜지스터의 게이트 전극을 매립하기 위해 기판(100) 내에 형성되는 트렌치일 수 있다. 예를 들어, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 도 1의 워드 라인(WL)을 매립하기 위해 기판(100) 내에 형성되는 트렌치일 수 있다. 즉, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 기판(100) 내에서 제2 방향(도 1의 X2)을 따라 연장될 수 있다.
이 때, 제1 트렌치(T1a)는 워드 라인(WL)의 액세스 게이트(access gate)를 매립하기 위한 트렌치이고, 제2 트렌치(T2)는 워드 라인(WL)의 패스 게이트(pass gate)를 매립하기 위한 트렌치일 수 있다. 즉, 제1 트렌치(T1a)는 단위 활성 영역(AR)과 중첩되는 기판(100)의 영역에 형성될 수 있고, 제2 트렌치(T2)는 소자 분리 영역(STI)과 중첩되는 기판(100)의 영역에 형성될 수 있다.
도 1 및 도 2a에 도시된 것처럼, 제2 트렌치(T2)는 제1 트렌치(T1a)의 일측에 배치될 수 있다. 구체적으로, 하나의 워드 라인(WL)을 매립하기 위한 제2 트렌치(T2)는, 당해 워드 라인(WL)에 인접하는 다른 워드 라인(WL)을 매립하기 위한 제1 트렌치(T1a)와 인접할 수 있다. 즉, 하나의 워드 라인(WL)의 액세스 게이트는, 당해 워드 라인(WL)에 인접하는 다른 워드 라인(WL)의 패스 게이트와 인접할 수 있다.
또한, 도 1 및 도 2b에 도시된 것처럼, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 서로 연결될 수도 있다. 구체적으로, 제2 방향(X2)을 따라 연장되는 하나의 워드 라인(WL)을 매립하기 위해, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 제2 방향(X2)을 따라 일렬로 배치될 수 있다. 워드 라인(WL)은 단위 활성 영역(AR)과 소자 분리 영역(STI)을 번갈아가며 지나갈 수 있으므로, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 제2 방향(X2)을 따라 번갈아가며 배치될 수도 있다.
본 실시예에 따른 제1 트렌치(T1a)는 상부 반도체막(106) 내에 형성될 수 있다. 즉, 제1 트렌치(T1a)의 최하면은 매립 절연막(104)의 상면보다 높을 수 있다. 이 때, 제1 트렌치(T1a)의 형상은 여러 가지일 수 있다. 예를 들어, 도시된 것처럼, 제1 트렌치(T1a)의 바닥면과 측벽의 연결 부분은 둥근 형상을 가질 수 있다. 또는, 제1 트렌치(T1a)의 측벽은 일정한 각도를 가지고 기울어진 형상을 가질 수도 있다.
제1 트렌치(T1a)와 달리, 제2 트렌치(T2)는 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106) 내에 형성될 수 있다. 구체적으로, 제2 트렌치(T2)는 상부 반도체막(106)의 상면으로부터 상부 반도체막(106) 및 매립 절연막(104)을 관통하여, 하부 반도체막(102)까지 연장될 수 있다. 즉, 제2 트렌치(T2)의 최하면은 매립 절연막(104)의 하면보다 낮을 수 있다. 이에 따라, 제2 트렌치(T2)의 최하면은 제1 트렌치(T1a)의 최하면보다 낮을 수 있다.
제1 트렌치(T1a)와 마찬가지로, 제2 트렌치(T2)의 형상은 여러 가지일 수 있다. 예를 들어, 도시된 것처럼, 제2 트렌치(T2)의 측벽은 일정한 각도를 가지고 기울어진 형상을 가질 수 있다. 또는, 제2 트렌치(T2)의 바닥면과 측벽의 연결 부분은 둥근 형상을 가질 수도 있다.
제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(108)은 제1 트렌치(T1a)의 양측에 배치될 수 있다. 구체적으로, 제1 소스/드레인 영역(107a)은 제1 트렌치(T1a)의 일측의 상부 반도체막(106) 내에 형성될 수 있다. 또한, 제2 소스/드레인 영역(108)은 제1 트렌치(T1a)의 타측의 상부 반도체막(106) 내에 형성될 수 있다.
더 구체적으로, 제1 소스/드레인 영역(107a)은 제1 트렌치(T1a)와 제2 트렌치(T2) 사이의 상부 반도체막(106) 내에 형성될 수 있다. 즉, 제1 소스/드레인 영역(107a)은 하나의 워드 라인(WL)의 액세스 게이트와, 당해 워드 라인(WL)에 인접하는 다른 워드 라인(WL)의 패스 게이트 사이에 배치되는 단위 활성 영역(AR)의 일부일 수 있다.
상부 반도체막(106)이 제1 도전형(예를 들어, P형)으로 도핑되는 경우에, 제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(108)은 제1 도전형과 다른 도전형으로 도핑될 수 있다. 예를 들어, 제1 소스/드레인 영역(107a) 및 제2 소스/드레인 영역(108)은 제2 도전형(예를 들어, N형)으로 도핑될 수 있다.
제1 게이트 절연막(112a)은 제1 트렌치(T1a) 상에 배치될 수 있다. 구체적으로, 제1 게이트 절연막(112a)은 제1 트렌치(T1a)의 측벽 및 바닥면을 따라 컨포멀하게(conformally) 배치될 수 있다. 또한, 제1 게이트 절연막(112a)은 기판(100)의 상면에 형성되지 않을 수 있다.
제2 게이트 절연막(122)은 제2 트렌치(T2) 상에 배치될 수 있다. 구체적으로, 제2 게이트 절연막(122)은 제2 트렌치(T2)의 측벽 및 바닥면을 따라 컨포멀하게 배치될 수 있다. 이에 따라, 제2 게이트 절연막(122)의 최하면은 제1 게이트 절연막(112a)의 최하면보다 낮을 수 있다. 또한, 제2 게이트 절연막(122)은 기판(100)의 상면에 형성되지 않을 수 있다.
도 2b에 도시된 것처럼, 제2 게이트 절연막(122)은 제1 트렌치(T1a)에 연결되는 제2 트렌치(T2) 상에 배치될 수도 있다. 이러한 경우에, 제1 게이트 절연막(112a) 및 제2 게이트 절연막(122)은 서로 연결될 수 있다.
제1 게이트 절연막(112a) 및 제2 게이트 절연막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 여기서, 고유전율 물질은 예를 들어, HfO2, ZrO2 또는 Ta2O5 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전 패턴(114a)은 제1 게이트 절연막(112a) 상에 배치될 수 있다. 이 때, 제1 도전 패턴(114a)은 제1 트렌치(T1a)의 적어도 일부를 채울 수 있다. 예를 들어, 제1 도전 패턴(114a)은 제1 트렌치(T1a) 내에서, 제1 트렌치(T1a)를 완전히 채우지 않고 제1 트렌치(T1a)의 일부를 채우도록 형성될 수 있다. 이에 따라, 제1 도전 패턴(114a)의 상면은 상부 반도체막(106)의 상면(표면)보다 낮을 수 있다. 예를 들어, 제1 도전 패턴(114a)은 리세스된(recessed) 형태일 수 있다.
제2 도전 패턴(124)은 제2 게이트 절연막(122) 상에 배치될 수 있다. 이 때, 제2 도전 패턴(124)은 제2 트렌치(T2)의 적어도 일부를 채울 수 있다. 예를 들어, 제2 도전 패턴(124)은 제2 트렌치(T2) 내에서, 제2 트렌치(T2)를 완전히 채우지 않고 제2 트렌치(T2)의 일부를 채우도록 형성될 수 있다. 이에 따라, 제2 도전 패턴(124)의 상면은 상부 반도체막(106)의 상면(표면)보다 낮을 수 있다. 예를 들어, 제2 도전 패턴(124)은 리세스된 형태일 수 있다.
이 때, 제2 도전 패턴(124)의 상면은 제1 도전 패턴(114a)의 상면보다 낮을 수 있다. 나아가, 도 2a에 도시된 것처럼, 제2 도전 패턴(124)의 상면은 매립 절연막(104)의 상면보다 낮을 수도 있다.
도 2b에 도시된 것처럼, 제2 도전 패턴(124)은 제1 트렌치(T1a)에 연결되는 제2 트렌치(T2) 상에 배치될 수도 있다. 이러한 경우에, 제1 도전 패턴(114a) 및 제2 도전 패턴(124)은 서로 연결될 수 있다. 즉, 이러한 경우에, 제1 도전 패턴(114a) 및 제2 도전 패턴(124)은 서로 연결되어, 도 1의 하나의 워드 라인(WL)을 형성할 수 있다.
제1 도전 패턴(114a) 및 제2 도전 패턴(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(114a)은 금속, 폴리실리콘 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑막(116a)은 제1 도전 패턴(114a) 상에 배치될 수 있다. 구체적으로, 제1 캡핑막(116a)은 제1 도전 패턴(114a)의 상면 및 제1 게이트 절연막(112a)의 측벽 상에 배치될 수 있다. 이 때, 제1 캡핑막(116a)은 제1 트렌치(T1a)를 채우도록 형성될 수 있다. 또한, 제1 캡핑막(116a)의 상면은 상부 반도체막(106)의 상면과 실질적으로 동일한 평면에 배치될 수 있다.
제2 캡핑막(126)은 제2 도전 패턴(124) 상에 배치될 수 있다. 구체적으로, 제2 캡핑막(126)은 제2 도전 패턴(124)의 상면 및 제2 게이트 절연막(122)의 측벽 상에 배치될 수 있다. 이 때, 제2 캡핑막(126)은 제2 트렌치(T2)를 채우도록 형성될 수 있다. 이에 따라, 제2 캡핑막(126)의 하면은 제1 캡핑막(116a)의 하면보다 낮을 수 있다. 그러나, 제2 캡핑막(126)의 상면은 제1 캡핑막(116a)의 상면과 실질적으로 동일한 평면에 배치될 수 있다.
도 2b에 도시된 것처럼, 제2 캡핑막(126)은 제1 트렌치(T1a)에 연결되는 제2 트렌치(T2) 상에 배치될 수도 있다. 이러한 경우에, 제1 캡핑막(116a) 및 제2 캡핑막(126)은 서로 연결될 수 있다.
제1 캡핑막(116a) 및 제2 캡핑막(126)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(200)은 기판(100) 상에 배치될 수 있다. 층간 절연막(200)은 단일층일 수 있으나, 복수의 층을 포함할 수도 있다. 예를 들어, 도 2a에 도시된 것처럼, 층간 절연막(200)은 순차적으로 적층된 제1 내지 제3 층간 절연막(210, 220, 230)을 포함할 수 있다.
층간 절연막(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
매립 컨택(310)은 층간 절연막(200)에 매립되어, 제1 소스/드레인 영역(107a)과 연결될 수 있다. 예를 들어, 도 2a에 도시된 것처럼, 매립 컨택(310)은 제2 층간 절연막(220)의 상면으로부터 연장되어 제1 및 제2 층간 절연막(210, 220)을 관통하고, 제1 소스/드레인 영역(107a)과 연결될 수 있다.
또한, 매립 컨택(310)은 전도성 물질을 포함하여, 제1 소스/드레인 영역(107a)과 전기적으로 연결될 수 있다. 예를 들어, 매립 컨택(310)은 폴리실리콘을 포함할 수 있다. 여기서, 폴리실리콘은 불순물로 도핑된 폴리실리콘일 수 있다. 또한, 매립 컨택(310)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수도 있다.
랜딩 패드(320)는 매립 컨택(310) 상에 배치되어, 매립 컨택(310)과 연결될 수 있다. 예를 들어, 도 2a에 도시된 것처럼, 랜딩 패드(320)는 제2 층간 절연막(220) 상에 배치되어, 매립 컨택(310)과 연결될 수 있다.
또한, 랜딩 패드(320)는 전도성 물질을 포함하여, 매립 컨택(310)과 전기적으로 연결될 수 있다. 예를 들어, 랜딩 패드(320)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(400)는 랜딩 패드(320) 상에 배치되어, 랜딩 패드(320)와 연결될 수 있다. 예를 들어, 도 2a에 도시된 것처럼, 커패시터(400)는 제3 층간 절연막(230) 상에 배치되어, 랜딩 패드(320)와 연결될 수 있다. 결과적으로, 커패시터(400)는 제1 소스/드레인 영역(107a)과 전기적으로 연결될 수 있다.
커패시터(400)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다. 구체적으로, 커패시터(400)는 하부 전극(410), 커패시터 유전막(420) 및 상부 전극(430)을 포함할 수 있다. 커패시터(400)는, 하부 전극(410) 및 상부 전극(430) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(420)에 전하를 저장할 수 있다.
하부 전극(410) 및 상부 전극(430)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 또한, 커패시터 유전막(420)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 트렌치(T3)는 제1 트렌치(T1a)의 타측의 기판(100) 내에 형성될 수 있다. 구체적으로, 제3 트렌치(T3)는 제2 소스/드레인 영역(108) 상의 상부 반도체막(106) 내에 형성될 수 있다. 여기서, 제3 트렌치(T3)는, 비트 라인(BL)과 제2 소스/드레인 영역(108)을 연결하는 전기적 컨택(contact)을 매립하기 위한 트렌치일 수 있다. 예를 들어, 제3 트렌치(T3)는 도 1의 다이렉트 컨택(DC)을 매립하기 위해 기판(100) 내에 형성되는 트렌치일 수 있다.
구체적으로, 다이렉트 컨택(DC)은 제3 트렌치(T3)를 채울 수 있다. 예를 들어, 다이렉트 컨택(DC)은 제1 층간 절연막(210)의 상면으로부터 연장되어 제1 층간 절연막(210)을 관통하고, 제3 트렌치(T3)를 완전히 채우도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 다이렉트 컨택(DC)은 제2 소스/드레인 영역(108)과 비트 라인(BL)을 전기적으로 연결하는 다양한 형상을 가질 수 있다.
몇몇 실시예에서, 제3 트렌치(T3)는 제1 게이트 절연막(112a) 및/또는 제1 캡핑막(116a)과 중첩될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 장치가 고집적화됨에 따라, 반도체 장치의 여러 부분에서 누설 전류가 발생할 수 있다. 그러나, 몇몇 실시예에 따른 반도체 장치는 고집적화된 반도체 장치에서 누설 전류를 감소시킬 수 있다.
예를 들어, 매립 채널 어레이 트랜지스터 아래에는 게이트에 의해 유도되는 접합 누설(junction leakage)이 발생될 수 있다. 그러나, 몇몇 실시예에서, 액세스 게이트를 형성하는 제1 도전 패턴(114a)은 매립 절연막(104) 상에 형성되어, 이러한 접합 누설을 방지할 수 있다. 즉, 매립 절연막(104)은 제1 도전 패턴(114a) 아래에 배치되어, 매립 채널 어레이 트랜지스터의 게이트 아래에서 누설 전류를 발생시키는 접합(junction)의 형성을 방지할 수 있다.
또한, 매립 절연막(104)은 소스/드레인에 형성되는 접합 누설을 방지할 수 있다. 구체적으로, 매립 절연막(104)에 의해 상부 반도체막(106)에 형성되는 공핍 영역(depletion region)은 소스/드레인에 형성되는 접합 누설을 감소시킬 수 있다.
또한, 소스/드레인 영역과 게이트가 서로 인접하게 배치되면, 이들 사이에 강한 전계가 발생될 수 있다. 이로 인해 소스/드레인 영역과 게이트 사이의 직접적인 터널링이 발생할 수 있고, 이에 따른 누설 전류를 게이트 유발 드레인 누설(GIDL; Gate Induced Drain Leakage)이라 한다. 반도체 장치가 고집적화됨에 따라, 이러한 게이트 유발 드레인 누설은 액세스 게이트뿐만 아니라 패스 게이트에도 발생할 수 있다. 그러나, 몇몇 실시예에서, 제2 도전 패턴(124)의 상면을 제1 도전 패턴(114a)의 상면보다 낮게 배치하여, 게이트 유발 드레인 누설을 방지할 수 있다. 게이트 유발 드레인 누설은 소스/드레인 영역과 게이트의 중첩 면적에 의존하는데, 제1 도전 패턴(114a)보다 낮게 배치되는 제2 도전 패턴(124)은 이러한 중첩 면적을 감소시킬 수 있기 때문이다. 나아가, 제2 도전 패턴(124)의 상면은 매립 절연막(104)의 상면보다 낮게 배치될 수도 있다. 이러한 경우에, 제2 도전 패턴(124)은 소스/드레인 영역과 멀리 배치되어, 패스 게이트에서 발생하는 게이트 유발 드레인 누설을 최소화시킬 수 있다.
이하에서, 도 1, 도 3a 및 도 3b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해, 도 1 내지 도 2b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 3a는 도 1의 A-A'를 따라 절단한 몇몇 실시예의 단면도이고, 도 3b는 도 1의 B-B'를 따라 절단한 몇몇 실시예의 단면도이다.
도 1, 도 3a 및 도 3b를 참조하면, 본 실시예에 따른 반도체 장치는 소자 분리막(110), 제3 트렌치(T3'), 제3 도전 패턴(130'), 제3 소스/드레인 영역(108a), 제4 소스/드레인 영역(108b), 제4 트렌치(T1b), 제4 게이트 절연막(112b), 제4 도전 패턴(114b), 제4 캡핑막(116b) 및 제5 소스/드레인 영역(107b)을 포함한다.
소자 분리막(110)은 제2 트렌치(T2)를 채울 수 있다. 예를 들어, 소자 분리막(110)은 제2 트렌치(T2)를 완전히 채우도록 형성될 수 있다.
소자 분리막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리막(110)은 산화막, 질화막 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층일 수도 있다.
도 2a 및 도 2b에 관한 설명에서 상술한 것처럼, 제2 트렌치(T2)는 워드 라인(WL)의 패스 게이트를 매립하기 위한 트렌치일 수 있다. 그러나, 도 2a 및 도 2b에 따른 반도체 장치와 달리, 본 실시예에 따른 반도체 장치의 패스 게이트는 소자 분리막(110)에 매립될 수 있다. 즉, 도 1 및 도 3b에 도시된 것처럼, 제1 도전 패턴(114a)은 제2 방향(X2)을 따라 연장될 수 있다. 마찬가지로, 제1 캡핑막(116a)은 제2 방향(X2)을 따라 연장될 수 있다.
본 실시예에서, 소자 분리 영역(STI) 상의 제1 도전 패턴(114a)의 최하면은, 단위 활성 영역(AR) 상의 제1 도전 패턴(114a)의 최하면보다 낮은 것으로 도시된다. 이는 워드 라인(WL)을 매립하기 위한 제1 트렌치(T1a) 및 제2 트렌치(T2)가, 소자 분리막(110)이 형성된 기판(100) 상에서 동시에 형성될 수 있기 때문이다. 즉, 이는 단위 활성 영역(AR)의 기판(100)과 소자 분리 영역(STI)의 기판(100)의 식각률(etching rate)이 서로 다르다는 것에 기인한다. 따라서, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 식각률에 따라, 소자 분리 영역(STI) 상의 제1 도전 패턴(114a)의 최하면은, 단위 활성 영역(AR) 상의 제1 도전 패턴(114a)의 최하면과 동일한 평면에 존재할 수도 있고, 이보다 높을 수도 있다.
제3 트렌치(T3')는 도 2a의 제3 트렌치(T3)에 대응될 수 있다. 즉, 제3 트렌치(T3')는 제1 트렌치(T1a)의 타측의 기판(100) 내에 형성될 수 있다.
그러나, 제3 트렌치(T3')는 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106) 내에 형성될 수 있다. 구체적으로, 제3 트렌치(T3')는 상부 반도체막(106)의 상면으로부터 상부 반도체막(106) 및 매립 절연막(104)을 관통하여, 하부 반도체막(102)까지 연장될 수 잇다. 즉, 제3 트렌치(T3')의 최하면은 제1 트렌치(T1a)의 최하면보다 낮을 수 있다.
제3 트렌치(T3')의 형상은 여러 가지일 수 있다. 예를 들어, 도시된 것처럼, 제3 트렌치(T3')의 측벽은 일정한 각도를 가지고 기울어진 형상을 가질 수 있다. 또는, 제3 트렌치(T3')의 바닥면과 측벽의 연결 부분은 둥근 형상을 가질 수도 있다.
제4 트렌치(T1b)는 제3 트렌치(T3')의 일측에 배치될 수 있다. 구체적으로, 제3 트렌치(T3')의 일측에 제1 트렌치(T1a)가 배치될 수 있고, 제3 트렌치(T3')의 타측에 제4 트렌치(T1b)가 배치될 수 있다. 즉, 제1 트렌치(T1a)와 제4 트렌치(T1b) 사이에 제3 트렌치(T3')가 개재될 수 있다.
제4 트렌치(T1b)는 기판(100) 내에 형성될 수 있다. 여기서, 제4 트렌치(T1b)는, 트랜지스터의 게이트 전극을 매립하기 위해 기판(100) 내에 형성되는 트렌치일 수 있다. 또한, 제4 트렌치(T1b)는 워드 라인(WL)의 액세스 게이트를 매립하기 위한 트렌치일 수 있다. 즉, 제4 트렌치(T1b)는 단위 활성 영역(AR)과 중첩되는 기판(100)의 영역에 형성될 수 있다. 제4 트렌치(T1b)는 제1 트렌치(T1a)와 실질적으로 동일한 형상을 가질 수 있다.
제3 소스/드레인 영역(108a) 및 제4 소스/드레인 영역(108b)은 제3 트렌치(T3')의 양측에 배치될 수 있다. 구체적으로, 제3 소스/드레인 영역(108a)은 제3 트렌치(T3')의 일측의 상부 반도체막(106) 내에 형성될 수 있다. 또한, 제4 소스/드레인 영역(108b)은 제3 트렌치(T3')의 타측의 상부 반도체막(106) 내에 형성될 수 있다.
더 구체적으로, 제3 소스/드레인 영역(108a)은 제1 트렌치(T1a)와 제3 트렌치(T3') 사이의 상부 반도체막(106) 내에 형성될 수 있다. 또한, 제4 소스/드레인 영역(108b)은 제3 트렌치(T3')와 제4 트렌치(T1b) 사이의 상부 반도체막(106) 내에 형성될 수 있다.
제5 소스/드레인 영역(107b)은 제4 트렌치(T1b)의 일측에 배치될 수 있다. 구체적으로, 제4 소스/드레인 영역(108b) 및 제5 소스/드레인 영역(107b)은 제4 트렌치(T1b)의 양측에 배치될 수 있다.
제5 소스/드레인 영역(107b)은 제1 소스/드레인 영역(107a)과 실질적으로 동일할 수 있다. 즉, 제5 소스/드레인 영역(107b)은 커패시터(400)와 전기적으로 연결될 수 있다. 이에 따라, 몇몇 실시예에서, 하나의 단위 활성 영역(AR)에 2개의 반도체 메모리 장치가 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 하나의 단위 활성 영역(AR)에는 하나 또는 2개 이상의 반도체 메모리 장치가 형성될 수도 있다.
제3 도전 패턴(130')은 도 2a의 다이렉트 컨택(DC)에 대응될 수 있다. 즉, 제3 도전 패턴(130')은 제3 트렌치(T3')를 채울 수 있다. 예를 들어, 제3 도전 패턴(130')은 제1 층간 절연막(210)의 상면으로부터 연장되어 제1 층간 절연막(210)을 관통하고, 제3 트렌치(T3')를 완전히 채우도록 형성될 수 있다.
이에 따라, 제3 도전 패턴(130')의 상면은 상부 반도체막(106)의 상면보다 높거나 같을 수 있다. 또한, 제3 도전 패턴(130')의 하면은 하부 반도체막(102)의 상면보다 낮거나 같을 수 있다.
즉, 제3 도전 패턴(130')은 비트 라인(BL)으로부터 하부 반도체막(102)까지 연장되는 형상을 가질 수 있다. 이에 따라, 제3 도전 패턴(130')은 제3 소스/드레인 영역(108a)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 또한, 제3 도전 패턴(130')은 제4 소스/드레인 영역(108b)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 즉, 제3 소스/드레인 영역(108a) 및 제4 소스/드레인 영역(108b)은 제3 도전 패턴(130')을 공유할 수 있다. 또한, 제3 도전 패턴(130')은 상부 반도체막(106)과 하부 반도체막(102)을 전기적으로 연결할 수 있다.
제4 게이트 절연막(112b)은 제4 트렌치(T1b) 상에 배치될 수 있다. 본 실시예에서, 제4 게이트 절연막(112b)은 제1 게이트 절연막(112a)과 실질적으로 동일할 수 있다.
제4 도전 패턴(114b)은 제4 게이트 절연막(112b) 상에 배치될 수 있다. 본 실시예에서, 제4 도전 패턴(114b)은 제1 도전 패턴(114a)과 실질적으로 동일할 수 있다.
제4 캡핑막(116b)은 제4 도전 패턴(114b) 상에 배치될 수 있다. 본 실시예에서, 제4 캡핑막(116b)은 제1 캡핑막(116a)과 실질적으로 동일할 수 있다.
매립 절연막(104) 상에는, 트랜지스터의 채널 영역이 기판으로부터 격리되는 플로팅 바디 효과(floating body effect)가 발생될 수 있다. 플로팅 바디 효과는 트랜지스터의 바디가 일정한 전압값을 갖지 못하게 하여, 트랜지스터의 문턱 전압(threshold voltage)의 제어를 어렵게 한다. 이러한 플로팅 바디 효과는, 매립 절연막 상의 기판에 전하가 축적되어 발생될 수 있다. 예를 들어, 플로팅 바디 효과는, NMOS 장치에서, 매립 절연막 상의 기판에 정공(holes)이 축적되어 발생될 수 있다.
그러나, 몇몇 실시예에서, 제3 도전 패턴(130')은 하부 반도체막(102)까지 연장되어, 이러한 플로팅 바디 효과를 제거할 수 있다. 즉, 제3 도전 패턴(130')은 상부 반도체막(106)과 하부 반도체막(102)을 전기적으로 연결하여, 상부 반도체막(106)에 축적된 전하를 하부 반도체막(102)으로 배출할 수 있다.
또한, 제3 도전 패턴(130')은 제1 도전 패턴(114a) 및 제4 도전 패턴(114b) 사이에 개재되어, 워드 라인 간의 간섭(disturbance)을 방지할 수 있다. 구체적으로, 제1 도전 패턴(114a)은 하나의 워드 라인(WL)을 형성할 수 있고, 제4 도전 패턴(114b)은 당해 워드 라인(WL)에 인접하는 다른 워드 라인(WL)을 형성할 수 있다. 즉, 제3 도전 패턴(130')은 서로 인접하는 워드 라인(WL) 사이에 개재되어, 워드 라인(WL) 간의 간섭을 방지할 수 있다.
또한, 제3 도전 패턴(130')은 비트 라인(BL)으로부터 하부 반도체막(102)까지 연장되는 형상을 가질 수 있다. 즉, 제3 도전 패턴(130')은 길게 연장되는 형상을 가질 수 있다. 이에 따라, 제3 도전 패턴(130')은 저항이 감소되어, 비트 라인(BL)과 전기적으로 연결되는 컨택으로서의 성능을 향상시킬 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치는 성능이 향상된 반도체 장치를 제공할 수 있다
이하에서, 도 1 및 도 4를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4는 도 1의 A-A'를 따라 절단한 몇몇 실시예의 단면도이다.
도 1 및 도 4를 참조하면, 본 실시예에 따른 반도체 장치는, 제2 트렌치(T2) 상에 제2 게이트 절연막(122), 제2 도전 패턴(124) 및 제2 캡핑막(126)이 형성되는 것을 제외하고는, 도 3a 및 도 3b에 따른 반도체 장치와 실질적으로 동일하다.
제2 게이트 절연막(122), 제2 도전 패턴(124) 및 제2 캡핑막(126)은, 도 2a 및 도 2b에 관한 설명에서 상술한 것과 동일하므로, 이하에서 자세한 설명은 생략한다.
이에 따라, 본 실시예에 따른 반도체 장치는 고집적화된 반도체 장치에서 누설 전류를 감소시킬 수 있다. 또한, 본 실시예에 따른 반도체 장치는 성능이 향상된 반도체 장치를 제공할 수 있다.
이하에서, 도 1 및 도 5를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 도 1의 A-A'를 따라 절단한 몇몇 실시예의 단면도이다.
도 1 및 도 5를 참조하면, 본 실시예에 따른 반도체 장치는, 제5 도전 패턴(115a), 제6 도전 패턴(125) 및 제7 도전 패턴(115b)을 더 포함하는 것을 제외하고는, 도 4에 따른 반도체 장치와 실질적으로 동일하다.
제5 도전 패턴(115a)은 제1 도전 패턴(114a') 상에 배치될 수 있다. 이 때, 제5 도전 패턴(115a)은 제1 트렌치(T1a)의 적어도 일부를 채울 수 있다. 예를 들어, 제5 도전 패턴(115a)은 제1 트렌치(T1a) 내에서, 제1 트렌치(T1a)를 완전히 채우지 않고 제1 트렌치(T1a)의 일부를 채우도록 형성될 수 있다. 이에 따라, 제5 도전 패턴(115a)의 상면은 상부 반도체막(106)의 상면보다 낮을 수 있다. 예를 들어, 제5 도전 패턴(115a)은 리세스된(recessed) 형태일 수 있다.
제5 도전 패턴(115a)의 일함수는 제1 도전 패턴(114a')의 일함수보다 낮을 수 있다. 구체적으로, 제1 도전 패턴(114a')은 고일함수 물질(high workfunction material)을 포함할 수 있고, 제5 도전 패턴(115a)은 저일함수 물질(low workfunction material)을 포함할 수 있다. 예를 들어, 제1 도전 패턴(114a')은 실리콘의 미드갭 일함수(mid-gap workfunction; 4.5 eV)보다 높은 일함수를 갖는 물질을 포함할 수 있고, 제5 도전 패턴(115a)은 이보다 낮은 일함수를 갖는 물질을 포함할 수 있다.
예를 들어, 제1 도전 패턴(114a')은 금속 질화물(metal nitride)을 포함할 수 있다. 예를 들어, 제1 도전 패턴(114a')은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 알루미늄 도프드 티타늄 질화물(Al doped TiN) 또는 이들의 조합을 포함할 수 있다.
예를 들어, 제5 도전 패턴(115a)은 금속 화합물(metal compound) 또는 금속 탄화물(metal carbide)을 포함할 수 있다. 예를 들어, 제5 도전 패턴(115a)은 티타늄 알루미늄(TiAl), 티타늄 탄화물(TiC), 티타늄 알루미늄 탄화물(TiAlC), 무불소텅스텐(FFW; fluorine free tungsten) 또는 이들의 조합을 포함할 수 있다.
제6 도전 패턴(125)은 제2 도전 패턴(124') 상에 배치될 수 있다. 이 때, 제6 도전 패턴(125)은 제2 트렌치(T2)의 적어도 일부를 채울 수 있다. 예를 들어, 제6 도전 패턴(125)은 제2 트렌치(T2) 내에서, 제2 트렌치(T2)를 완전히 채우지 않고 제2 트렌치(T2)의 일부를 채우도록 형성될 수 있다. 이에 따라, 제6 도전 패턴(125)의 상면은 상부 반도체막(106)의 상면보다 낮을 수 있다. 예를 들어, 제6 도전 패턴(125)은 리세스된(recessed) 형태일 수 있다.
이 때, 제6 도전 패턴(125)의 상면은 제5 도전 패턴(115a)의 상면보다 낮을 수 있다. 나아가, 도 5에 도시된 것처럼, 제6 도전 패턴(125)의 상면은 매립 절연막(104)의 상면보다 낮을 수도 있다.
몇몇 실시예에서, 제2 도전 패턴(124')은 제1 도전 패턴(114a')과 동일한 물질을 포함할 수 있다. 또한, 제6 도전 패턴(125)은 제5 도전 패턴(115a)과 동일한 물질을 포함할 수 있다.
제7 도전 패턴(115b)은 제4 도전 패턴(114b') 상에 배치될 수 있다. 이 때, 제7 도전 패턴(115b)은 제4 트렌치(T1b)의 적어도 일부를 채울 수 있다. 제7 도전 패턴(115b)은 제5 도전 패턴(115a)과 실질적으로 동일한 형상을 가질 수 있다.
몇몇 실시예에서, 제4 도전 패턴(114b')은 제1 도전 패턴(114a')과 동일한 물질을 포함할 수 있다. 또한, 제7 도전 패턴(115b)은 제5 도전 패턴(115a)과 동일한 물질을 포함할 수 있다.
고일함수 물질을 포함하는 도전 패턴은 문턱 전압(threshold voltage)을 조절할 수 있다. 예를 들어, 제1 도전 패턴(114a')은 고일함수 물질을 포함하여, 문턱 전압을 상승시킬 수 있고, 트랜지스터의 채널 도즈(channel dose)를 낮출 수 있다. 이에 따라, 고일함수 물질을 포함하는 제1 도전 패턴(114a')은 누설 전류를 감소시킬 수 있다.
또한, 저일함수 물질을 포함하는 도전 패턴은 게이트 유도 드레인 누설을 감소시킬 수 있다. 상술한 것처럼, 게이트 유도 드레인 누설은 소스/드레인 영역과 게이트 사이에 발생하는 전계에 기인한다. 이에 따라, 저일함수 물질을 포함하는 도전 패턴은 이러한 전계를 감소시켜, 게이트 유도 드레인 누설을 감소시킬 수 있다. 예를 들어, 제5 도전 패턴(115a)은 제1 소스/드레인 영역(107a) 및 제3 소스/ 드레인 영역(108a)과 중첩될 수 있다. 또한, 제5 도전 패턴(115a)은 저일함수 물질을 포함하므로, 게이트 유도 드레인 누설을 감소시킬 수 있다.
이에 따라, 본 실시예에 따른 반도체 장치는 고집적화된 반도체 장치에서 누설 전류를 더욱 감소시킬 수 있다. 또한, 본 실시예에 따른 반도체 장치는 성능이 향상된 반도체 장치를 제공할 수 있다.
이하에서, 도 1 및 도 6을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 도 1의 A-A'를 따라 절단한 몇몇 실시예의 단면도이다.
도 1 및 도 6을 참조하면, 본 실시예에 따른 반도체 장치는, 제1 캡핑막(116a'), 제2 캡핑막(126') 및 제3 캡핑막(116b')을 포함하는 것을 제외하고는, 도 5에 따른 반도체 장치와 실질적으로 동일하다.
제1 내지 제3 캡핑막(116a', 126', 116')은 에어갭(air gap)을 포함한다. 구체적으로, 도 5의 제1 캡핑막(116a)과 달리, 제1 캡핑막(116a')은 제1 에어갭(G1)을 포함할 수 있다. 제1 에어갭(G1)은 제1 캡핑막(116a') 내에서 제2 방향(X2)을 따라 연장될 수 있다.
도 6에서, 제1 에어갭(G1)은 타원형인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 에어갭(G1)은 그 형성 공정에 따라 다양한 형상을 가질 수 있다. 또한, 제1 에어갭(G1)은 제1 캡핑막(116a') 내에 복수로 존재할 수도 있다.
도 5의 제2 캡핑막(126)과 달리, 제2 캡핑막(126')은 제2 에어갭(G2)을 포함할 수 있다. 이 때, 제2 에어갭(G2)은 제1 에어갭(G1)보다 크게 형성될 수 있다. 제2 에어갭(G2)은 제2 캡핑막(126') 내에서 제2 방향(X2)을 따라 연장될 수 있다. 제1 에어갭(G1)과 마찬가지로, 제2 에어갭(G2)은 다양한 형상을 가질 수 있다. 또한, 제2 에어갭(G2)은 제2 캡핑막(126') 내에 복수로 존재할 수도 있다.
도 5의 제3 캡핑막(116b)과 달리, 제3 캡핑막(116b')은 제3 에어갭(G3)을 포함할 수 있다. 제3 에어갭(G3)은 제1 에어갭(G1)과 실질적으로 동일할 수 있다.
반도체 장치가 고집적화됨에 따라, 반도체 장치의 도전 패턴 간의 거리가 점점 가까워지게 되었다. 이에 따라, 도전 패턴 사이에서 기생 커패시턴스(parasitic capacitance)가 증가되어, 반도체 장치의 성능이 저하될 수 있다. 그러나, 몇몇 실시예에 따른 반도체 장치는 유전율이 낮은 에어갭을 포함하여, 이러한 기생 커패시턴스를 감소시킬 수 있다.
이에 따라, 본 실시예에 따른 반도체 장치는 고집적화된 반도체 장치에서 누설 전류를 더욱 감소시킬 수 있다. 또한, 본 실시예에 따른 반도체 장치는 성능이 향상된 반도체 장치를 제공할 수 있다.
이하에서, 도 7 내지 도 18을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 내지 도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 여기서, 도 4a 내지 도 14a는 도 1의 A-A'를 따라 절단한 몇몇 실시예에 따른 중간 단계 단면도이다. 또한, 도 4b 내지 도 14b는 도 1의 B-B'를 따라 절단한 몇몇 실시예에 따른 중간 단계 단면도이다.
도 7을 참조하면, 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106)이 순차적으로 적층된 기판을 제공한다. 예를 들어, SOI(Silicon On Insulator) 기판을 제공할 수 있다.
이 때, 하부 반도체막(102) 및 상부 반도체막(106)은 제1 도전형(예를 들어, P형)으로 도핑될 수 있다. 또한, 상부 반도체막(106)의 상부는 제2 도전형(예를 들어, N형)으로 도핑될 수 있다. 이에 따라, 상부 반도체막(106) 상에 예비 소스/드레인 영역(101)이 형성될 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상부 반도체막(106) 내에 제1 트렌치(T1a)를 형성한다. 제1 트렌치(T1a)는 제2 방향(X2)을 따라 연장될 수 있다. 이에 따라, 제1 트렌치(T1a)의 양측에 제1 소스/드레인(107a) 및 제2 소스/드레인 영역(108)이 형성될 수 있다.
제1 트렌치(T1a)를 형성하는 것은 식각 공정을 이용할 수 있다. 예를 들어, 건식 식각 공정을 이용하여 제1 트렌치(T1a)를 형성할 수 있다. 구체적으로, 상부 반도체막(106) 상에 마스크 패턴(미도시)을 형성할 수 있다. 마스크 패턴은 제1 트렌치(T1a)가 형성될 영역을 노출할 수 있다. 마스크 패턴은 산화막, 질화막, 산질화막 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이어서, 마스크 패턴에 의해 노출된 부분을 식각하여, 상부 반도체막(106) 내에 제1 트렌치(T1a)를 형성할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106) 내에 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)에 의해, 단위 활성 영역(AR) 및 소자 분리 영역(STI)이 정의될 수 있다.
구체적으로, 도 1의 단위 활성 영역(AR)을 제외한 기판(100)의 나머지 영역을 식각하여, 제2 트렌치(T2)를 형성할 수 있다. 즉, 제2 트렌치(T2)가 형성된 기판(100)의 영역은 소자 분리 영역(STI)으로 정의될 수 있고, 제1 트렌치(T1a)가 형성된 기판(100)의 영역은 단위 활성 영역(AR)으로 정의될 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 상부 반도체막(106), 제1 트렌치(T1a) 및 제2 트렌치(T2) 상에 제1 절연막(112)을 형성한다. 제1 절연막(112)은 상부 반도체막(106), 제1 트렌치(T1a) 및 제2 트렌치(T2)를 따라 컨포멀하게(conformally) 형성될 수 있다.
제1 절연막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 여기서, 고유전율 물질은 예를 들어, HfO2, ZrO2 또는 Ta2O5 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1, 도 11a 및 도 11b를 참조하면, 제1 절연막(112) 상에 제1 도전막(114)을 형성한다. 제1 도전막(114)은 제1 트렌치(T1a) 및 제2 트렌치(T2)를 채우도록 형성될 수 있다.
제1 도전막(114)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전막(114)은 금속, 폴리실리콘 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 도전막(114)은 금속 질화물(metal nitride)을 포함할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은, 소자 분리 영역(STI)을 소자 분리막(도 3a 및 도 3b의 110)으로 채우는 공정을 포함하지 않는다. 즉, 본 실시예에 따른 반도체 장치의 제조 방법은, 소자 분리막(110)의 형성 공정을 생략할 수 있다. 이에 따라, 본 실시예에 따른 반도체 장치의 제조 방법은, 제조 공정을 단순화시킴으로써 제조 비용을 절감할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 도전막(114)을 형성하기 전에, 제2 트렌치(T2)를 채우는 소자 분리막(110)을 형성하는 것을 더 포함할 수도 있다. 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 트렌치(T1a)를 형성하기 전에 제2 트렌치(T2)를 형성할 수도 있다. 이에 따라, 소자 분리막(110)을 형성하는 것은, 제1 트렌치(T1a)를 형성하기 전에 수행될 수도 있다.
도 1, 도 12a 및 도 12b를 참조하면, 제1 도전막(114)을 식각하여 식각된 제1 도전막(114')을 형성한다. 구체적으로, 식각된 제1 도전막(114')의 상면이 상부 반도체막(106)의 상면보다 낮아지도록 제1 도전막(114)을 식각할 수 있다.
식각된 제1 도전막(114')을 형성하는 것은 에치백 공정을 이용할 수 있다. 예를 들어, 식각된 제1 도전막(114')을 형성하는 것은 MEB(Metal Etch Back) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1, 도 13a 및 도 13b를 참조하면, 제2 트렌치(T2) 상의 식각된 제1 도전막(114')의 일부를 더 식각하여, 제1 도전 패턴(114a') 및 제2 도전 패턴(124')을 형성한다. 구체적으로, 제2 도전 패턴(124')의 상면이 제1 도전 패턴(114a')의 상면보다 낮아지도록 식각된 제1 도전막(114')을 식각할 수 있다.
즉, 소자 분리 영역(STI)의 식각된 제1 도전막(114')의 일부를 더 식각하여, 제2 트렌치(T2) 상에 제2 도전 패턴(124')을 형성할 수 있다. 그러나, 단위 활성 영역(AR) 상의 식각된 제1 도전막(114')은 식각되지 않을 수 있다. 즉, 제1 도전 패턴(114a')은 도 12a 및 도 12b의 제1 트렌치(T1a) 상의 식각된 제1 도전막(114')과 실질적으로 동일한 형상을 가질 수 있다.
제1 도전 패턴(114a') 및 제2 도전 패턴(124')을 형성하는 것은 에치백 공정을 이용할 수 있다. 예를 들어, 제1 도전 패턴(114a') 및 제2 도전 패턴(124')을 형성하는 것은 MEB(Metal Etch Back) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1, 도 14a 및 도 14b를 참조하면, 제1 도전 패턴(114a') 상에 제5 도전 패턴(115a)을 형성하고, 제2 도전 패턴(124') 상에 제6 도전 패턴(125)을 형성한다.
제5 도전 패턴(115a) 및 제6 도전 패턴(125)을 형성하는 것은, 제1 도전 패턴(114a') 및 제2 도전 패턴(124')을 형성하는 것과 실질적으로 동일할 수 있다. 예를 들어, 제5 도전 패턴(115a) 및 제6 도전 패턴(125)을 형성하는 것은, 도 13a 및 도 13b의 결과물 상에 제2 도전막(미도시)을 형성하는 것을 포함할 수 있다. 이어서, MEB(Metal Etch Back) 공정을 이용하여, 제1 도전 패턴(114a') 상에 제5 도전 패턴(115a)을 형성하고, 제2 도전 패턴(124') 상에 제6 도전 패턴(125)을 형성할 수 있다. 여기서, 제2 도전막은 도전성 물질을 포함할 수 있다. 몇몇 실시예에서, 제2 도전막은 금속 화합물(metal nitride) 또는 금속 탄화물(metal carbide)을 포함할 수 있다.
도 15를 참조하면, 도 14a 및 도 14b의 결과물 상에 제2 절연막(116)을 형성한다. 제2 절연막(116)은 제1 트렌치(T1a) 및 제2 트렌치(T2)를 채우도록 형성될 수 있다.
제2 절연막(116)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 도 15에 도시된 것처럼, 제1 에어갭(G1) 및 제2 에어갭(G2)을 포함하는 제2 절연막(116)을 형성할 수 있다. 제1 에어갭(G1) 및 제2 에어갭(G2)을 포함하는 제2 절연막(116)을 형성하는 것은, 제2 절연막(116)을 엉성하게 형성하는 것을 포함할 수 있다. 예를 들어, 제2 절연막(116)을 증착할 때, 증착 속도를 조절하여 제1 에어갭(G1) 및 제2 에어갭(G2)을 포함하는 제2 절연막(116)을 형성할 수 있다. 미세화된 반도체 장치에서, 제1 트렌치(T1a) 및 제2 트렌치(T2)는 매우 작을 수 있다. 이러한 경우에, 제2 절연막(116)을 빠른 속도로 증착하면, 제2 절연막(116)은 제1 트렌치(T1a)를 완전히 채우지 못하고, 제1 트렌치(T1a) 상에 제1 에어갭(G1)을 형성할 수 있다. 마찬가지로, 제2 절연막(116)은 제2 트렌치(T2)를 완전히 채우지 못하고, 제2 트렌치(T2) 상에 제2 에어갭(G2)을 형성할 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에어갭(G1) 및 제2 에어갭(G2)을 포함하는 제2 절연막(116)을 형성하는 것은 희생막(미도시)을 이용할 수도 있다. 예를 들어, 제2 절연막(116)을 형성하고, 희생막을 형성하고, 희생막을 제거하여, 제1 에어갭(G1) 및 제2 에어갭(G2)을 포함하는 제2 절연막(116)을 형성할 수도 있다.
도 16을 참조하면, 도 15의 결과물에 평탄화 공정을 수행하고, 제1 층간 절연막(210)을 형성한다.
구체적으로, 평탄화 공정은, 상부 반도체막(106)의 상면이 노출될 때까지 수행될 수 있다. 즉, 상부 반도체막(106)의 상면의 제2 절연막(116)이 제거될 때까지, 평탄화 공정이 수행될 수 있다. 이에 따라, 제1 트렌치(T1a) 상에 제1 게이트 절연막(112a) 및 제1 캡핑막(116a)이 형성될 수 있다. 마찬가지로, 제2 트렌치(T2) 상에 제2 게이트 절연막(122) 및 제2 캡핑막(126')이 형성될 수 있다.
평탄화 공정은, 화학적 기계적 연마(CMP; chemical mechanical polishing) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 평탄화 공정에 따른 결과물 상에 제1 층간 절연막(210)을 형성할 수 있다.
도 17을 참조하면, 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106) 내에 제3 트렌치(T3')를 형성한다.
구체적으로, 제1 층간 절연막(210), 하부 반도체막(102), 매립 절연막(104) 및 상부 반도체막(106)의 일부를 식각하여, 제3 트렌치(T3')를 형성할 수 있다. 제3 트렌치(T3')를 형성하는 것은 식각 공정을 이용할 수 있다. 예를 들어, 건식 식각 공정을 이용하여 제3 트렌치(T3')를 형성할 수 있다.
도 18을 참조하면, 제3 트렌치(T3') 및 제1 층간 절연막(210) 상에 제3 도전막(130)을 형성한다. 제3 도전막(130)은 제3 트렌치(T3')를 채우도록 형성될 수 있다.
제3 도전막(130)은 도전성 물질을 포함할 수 있다. 예를 들어, 제3 도전막(130)은 금속, 폴리실리콘 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제3 도전막(130)을 패터닝하여 도 6의 제3 도전 패턴(130')을 형성할 수 있다. 이어서, 비트 라인(BL), 제2 층간 절연막(220), 매립 컨택(310), 제3 층간 절연막(230), 랜딩 패드(320) 및 커패시터(400)를 형성하여, 도 6에 따른 반도체 장치를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 하부 반도체막
104: 매립 절연막 106: 상부 반도체막
T1a, T2: 트렌치 112a, 122: 게이트 절연막
114a, 124: 도전 패턴 116a, 126: 캡핑막
200: 층간 절연막 310: 매립 컨택
320: 랜딩 패드 400: 커패시터
AR: 단위 활성 영역 STI: 소자 분리 영역
WL: 워드 라인 BL: 비트 라인
DC: 다이렉트 컨택

Claims (10)

  1. 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판;
    상기 상부 반도체막 내에, 그 바닥면이 상기 매립 절연막으로부터 이격되는 제1 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 도전 패턴;
    상기 하부 반도체막, 상기 매립 절연막 및 상기 상부 반도체막 내의 제2 트렌치;
    상기 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴; 및
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이에, 상기 상부 반도체막 내의 제1 소스/드레인 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 트렌치의 측벽 및 바닥면 상에 배치되는 게이트 절연막을 더 포함하고,
    상기 제2 도전 패턴은 상기 게이트 절연막 상에 배치되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 도전 패턴의 상면은 상기 제1 도전 패턴의 상면보다 낮은 반도체 장치.
  4. 제 2항에 있어서,
    상기 기판 상에 배치되는 커패시터를 더 포함하고,
    상기 제1 소스/드레인 영역은 상기 커패시터와 전기적으로 연결되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 도전 패턴은 상기 제1 소스/드레인 영역과 전기적으로 연결되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제2 도전 패턴의 상면은 상기 상부 반도체막의 상면보다 높거나 같고,
    상기 제2 도전 패턴의 하면은 상기 하부 반도체막의 상면보다 낮거나 같은 반도체 장치.
  7. 제 5항에 있어서,
    상기 제1 도전 패턴은 제1 방향으로 연장되고,
    상기 기판 상에서, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인을 더 포함하고,
    상기 제2 도전 패턴은 상기 비트 라인과 전기적으로 연결되는 반도체 장치.
  8. 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판;
    상기 상부 반도체막 내에서 제1 방향으로 연장되는 제1 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 도전 패턴;
    상기 하부 반도체막, 상기 매립 절연막 및 상기 상부 반도체막 내에서 상기 제1 방향으로 연장되고, 상기 제1 트렌치와 연결되는 제2 트렌치;
    상기 제2 트렌치의 일부를 채우고, 상기 제1 도전 패턴과 연결되는 제2 도전 패턴; 및
    상기 제1 도전 패턴의 양측에, 상기 상부 반도체막 내의 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 하부 반도체막, 상기 매립 절연막 및 상기 상부 반도체막 내의 제3 트렌치와,
    상기 제3 트렌치를 채우는 제3 도전 패턴을 더 포함하고,
    상기 제2 소스/드레인 영역은, 상기 제1 도전 패턴 및 상기 제3 도전 패턴 사이에 개재되는 반도체 장치.
  10. 하부 반도체막, 매립 절연막 및 상부 반도체막이 순차적으로 적층된 기판을 제공하고,
    상기 상부 반도체막의 일부에 소스/드레인 영역을 형성하고,
    상기 소스/드레인 영역의 일측의 상기 상부 반도체막 내에, 그 바닥면이 상기 매립 절연막으로부터 이격되는 제1 트렌치를 형성하고,
    상기 제1 트렌치의 일부를 채우는 제1 도전 패턴을 형성하고,
    상기 소스/드레인 영역의 타측의 상기 하부 반도체막, 상기 매립 절연막 및 상기 상부 반도체막 내에 제2 트렌치를 형성하고,
    상기 제2 트렌치의 적어도 일부를 채우는 제2 도전 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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