CN116959984A - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构的制备方法，包括：提供基底；于基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻第一沟槽之间的初始有源区，初始有源区包括靠近第一沟槽底部的第一初始源漏区、远离第一沟槽底部的第二初始源漏区和位于第一初始源漏区和第二初始源漏区之间的初始沟道区；形成保护介质层，保护介质层覆盖第二初始源漏端的侧壁和初始沟道区的侧壁；减薄第一初始源漏区；于第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，位线结构沿第一方向延伸。上述半导体结构的制备方法，可以提高位线质量，减小位线结构与源漏区的接触电阻，降低RC延迟。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体制备工艺技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在传统的全环栅晶体管(Gate all around transistor，GAA)中，通常采用金属硅化物层作为位线结构。传统工艺是在各个字线沟槽的底部沉积金属材料，然后进行退火工艺以生成金属硅化物层，金属硅化物层在基底中扩散至一定的范围，各个字线沟槽底部的金属硅化物层相互连接后形成位线结构。
然而，上述方法难以精确控制金属硅化物层的扩散范围，可能存在金属硅化物层扩散范围太小导致无法连接的问题；并且，最终制备得到的位线结构表面凹凸不平，导致位线电阻较大。
发明内容
基于此，有必要针对上述问题，提供一种半导体结构及其制备方法。
本申请的一个实施例公开了一种半导体结构的制备方法，包括：提供基底；于基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻第一沟槽之间的初始有源区，初始有源区包括靠近第一沟槽底部的第一初始源漏区、远离第一沟槽底部的第二初始源漏区和位于第一初始源漏区和第二初始源漏区之间的初始沟道区；形成保护介质层，保护介质层覆盖第二初始源漏端的侧壁和初始沟道区的侧壁；减薄第一初始源漏区；于第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，位线结构沿第一方向延伸。
上述半导体结构的制备方法，通过减薄第一初始源漏区，并在第一初始源漏区相对的两侧沉积导电材料层，可以制备得到具有平整表面的位线结构，提高了位线质量，降低了位线电阻；并且，通过上述方法制备得到的位线结构与第一初始源漏区之间具有更大的接触面积，减小了接触电阻，可以降低RC延迟。
在其中一个实施例中，形成保护介质层之前，还包括：于第一沟槽形中形成填充介质层，填充介质层覆盖第一初始源漏区的侧壁，且暴露出第二初始源漏区的侧壁和初始沟道区的侧壁。
在其中一个实施例中，形成保护介质层，包括：沉积保护介质材料层，保护介质材料层覆盖填充介质层的上表面、初始沟道区的侧壁以及第二初始源漏区的侧壁和顶面；去除填充介质层上表面和第二初始源漏区顶面的保护介质材料层，形成保护介质层。
通过形成保护介质层，可以在保护沟道区和第二初始源漏区不会在后续的减薄工艺中被破坏。
在其中一个实施例中，减薄第一初始源漏区，包括：去除部分填充介质层，以暴露出第一初始源漏区的侧壁；对第一初始源漏区进行氧化处理，于第一初始源漏区的侧壁生成侧壁氧化层；去除侧壁氧化层。
通过减薄第一初始源漏区，可以增大位线结构的横截面积，以及位线结构与第一初始源漏区之间的接触面积。
在其中一个实施例中，减薄第一初始源漏区之后且沉积导电材料层之前，还包括：于第一初始源漏区和第二初始源漏区暴露出的表面沉积金属材料；执行退火工艺，以在第一初始源漏区和第二初始源漏区中生成金属硅化物层。
通过在第一初始源漏区和第二初始源漏区形成金属硅化物层，可以降低源漏区域的电阻，提高器件导通电流。
在其中一个实施例中，金属材料包括钴和镍中的至少一种。
在其中一个实施例中，在形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻第一沟槽之间的初始有源区之后，还包括：在初始有源区的顶部形成覆盖层，以在后续的制备过程中保护初始有源区的顶部。
在有些实施例中，可以根据需要选择不在第二初始源漏区中形成金属硅化物层，通过在初始有源区的顶部形成覆盖层，即可避免金属材料与第二初始源漏区接触。
在其中一个实施例中，于第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，包括：于填充介质层的上表面沉积导电材料层并回刻，以使导电材料层的顶面与保护介质层的底面相齐平；基于保护介质层刻蚀导电材料层，以将导电材料层断开，暴露出填充介质层的部分上表面，形成分立的位线结构。
在其中一个实施例中，形成分立的位线结构之后，还包括：形成隔离介质层，隔离介质层填满第一沟槽，且隔离介质层的顶面与第二初始源漏区的顶面齐平。
在其中一个实施例中，在形成隔离介质层之后，还包括：刻蚀初始有源区，以形成沿第二方向平行间隔排布第二沟槽和被第一沟槽和第二沟槽共同隔开的柱形有源区，其中，柱形有源区包括靠近第二沟槽底部的第一源漏区、远离第二沟槽底部的第二源漏区和位于第一源漏区和第二源漏区之间的沟道区，第二沟槽的底面至少低于沟道区的底面；于第二沟槽内依次形成栅极氧化层和栅极材料层，以覆盖沟道区的侧面；刻蚀栅极材料层，以形成字线结构，字线结构沿第二方向延伸，其中第一方向和第二方向相互垂直。
通过上述半导体结构的制备方法，可以制备得到高质量的位线结构和字线结构，降低位线结构与第一源漏区之间的接触电阻，减小RC延迟。
一种半导体结构，包括：基底，基底中包括柱形有源区，柱形有源区包括第一源漏区、远离第一源漏区的第二源漏区和位于第一源漏区和第二源漏区之间的沟道区；其中，第一源漏区的宽度小于沟道区的宽度，第一源漏区包括金属硅化物层；若干沿第一方向延伸的位线结构，位于第一源漏区的外侧，与第一源漏区电连接；若干沿第二方向延伸的字线结构，位于沟道区的外侧。
上述半导体结构，第一源漏区的宽度小于沟道区，位线结构位于第一源漏区相对的两侧，与第一源漏区具有较大的接触面积，并且，第一源漏区中形成有金属硅化物层，可以降低接触电阻，减小RC延迟。
在其中一个实施例中，位线结构包括金属阻挡层和金属导电层，字线结构包括位于沟道区外侧的栅极氧化层和位于栅极氧化层外侧的栅极导电层。
在其中一个实施例中，半导体结构还包括：保护介质层，覆盖第二源漏区的侧壁。
在其中一个实施例中，第二源漏区的顶部包括金属硅化物层。
通过在第二源漏区的顶部形成金属硅化物层，可以降低第二源漏区与其他导电结构的连接电阻，提高器件导通电流。
在其中一个实施例中，柱形有源区为N型掺杂，基底为P型掺杂。
通过在基底和有源区中进行不同类型的掺杂，可以抑制位线结构漏电。
附图说明
图1为本申请一实施例中半导体结构的制备方法的流程框图；
图2为本申请一实施例中于基底中形成第一沟槽和初始有源区后的半导体结构的截面结构示意图；
图3为本申请一实施例中于第一沟槽中填满填充介质层后的半导体结构的截面结构示意图；
图4为本申请一实施例中降低填充介质层的高度后的半导体结构的截面结构示意图；
图5为本申请一实施例中形成保护介质材料层后的半导体结构的截面结构示意图；
图6为本申请一实施例中形成保护介质层后的半导体结构的截面结构示意图；
图7为本申请一实施例中减薄第一初始源漏区后的半导体结构的截面结构示意图；
图8为本申请一实施例中形成金属硅化物层后的半导体结构的截面结构示意图；
图9为本申请一实施例中形成导电材料层后的半导体结构的截面结构示意图；
图10为本申请一实施例中形成位线结构后的半导体结构的截面结构示意图；
图11为本申请一实施例中形成隔离介质层后的半导体结构的截面结构示意图；
图12-图18为本申请另一实施例中制备位线结构的工艺流程示意图。
附图标号说明：
10、基底；11、第一沟槽；12、初始有源区；121、第一初始源漏区、122、初始沟道区；123、第二初始源漏区；13、填充介质层；14、保护介质层；141、保护介质材料层；15、金属硅化物层；16、导电材料层；17、位线结构；18、隔离介质层；19、覆盖层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
在传统的全环栅晶体管的制备工艺中，通常采用在各个字线沟槽的底部形成金属硅化物层的方法来制备位线结构。具体方法为：在各个字线沟槽的底部沉积金属材料，然后进行退火工艺以生成金属硅化物层，金属硅化物层在基底中可以扩散至一定的范围，相邻的字线沟槽底部的金属硅化物层相互连接后形成位线结构。
然而，上述方法难以精确控制金属硅化物层的扩散范围，可能存在金属硅化物层扩散范围太小导致无法连接的问题；并且，最终制备得到的位线结构表面凹凸不平，导致位线电阻较大。为了解决上述技术问题，如图1所示，本申请的一个实施例公开了一种半导体结构的制备方法，包括：
S10：提供基底；
S20：于所述基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻所述第一沟槽之间的初始有源区，所述初始有源区包括靠近所述第一沟槽底部的第一初始源漏区、远离所述第一沟槽底部的第二初始源漏区和位于所述第一初始源漏区和所述第二初始源漏区之间的初始沟道区；
S30:形成保护介质层，所述保护介质层覆盖所述第二初始源漏端的侧壁和所述初始沟道区的侧壁；
S40:减薄所述第一初始源漏区；
S50:于所述第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，所述位线沿所述第一方向延伸。
上述半导体结构的制备方法，通过减薄第一初始源漏区，并在第一初始源漏区相对的两侧沉积导电材料层，可以制备得到具有平整表面的位线结构，提高了位线质量，降低了位线电阻；并且，位线结构与第一初始源漏区之间具有更大的接触面积，减小了接触电阻，可以降低RC延迟。
具体地，步骤S10中提供的基底10可以包括但不限于硅基底。在步骤S20中，于基底10中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽11，以及相邻第一沟槽11之间的初始有源区12，如图2所示。
示例地，可以采用自对准双重图案工艺(self-aligned double patterning，SADP)或自对准四重图案工艺(Self-Aligned Quadruple Patterning，SAQP)形成第一沟槽11。其中，初始有源区12包括靠近第一沟槽11底部的第一初始源漏区121、远离第一沟槽11底部的第二初始源漏区123和位于第一初始源漏区121和第二初始源漏区123之间的初始沟道区122。示例地，初始有源区12为N型掺杂，基底10为P型掺杂。
在步骤S30中，形成保护介质层14，以覆盖第二初始源漏端的侧壁和初始沟道区122的侧壁。
示例地，在形成保护介质层14之前，可以先于第一沟槽11形中形成填充介质层13，填充介质层13覆盖第一初始源漏区121的侧壁，且暴露出第二初始源漏区123的侧壁和初始沟道区122的侧壁，如图4所示。填充介质层13例如可以是氧化硅层、氮氧化硅层或其他介质层。
作为示例，可以采用化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺、原位水气生成工艺(In-Situ Steam Generation，ISSG)或快速热氧化工艺(Rapid ThermalOxidation，RTO)于第一沟槽11中形成氧化硅层，氧化硅层填满第一沟槽11并覆盖基底10的上表面。可以采用化学机械研磨工艺(CMP)对氧化硅层进行研磨，使得氧化硅层的上表面与衬底的上表面齐平，如图3所示。然后采用刻蚀工艺对氧化硅层进行回刻，降低第一沟槽11中氧化硅层的高度，直至暴露出第二初始源漏区123的侧壁和初始沟道区122的侧壁，得到填充介质层13，如图4所示。
形成填充介质层13之后，于所得结构上形成保护介质层14，具体步骤包括：
S31：沉积保护介质材料层141，保护介质材料层141覆盖填充介质层13的上表面、初始沟道区122的侧壁以及第二初始源漏区123的侧壁和顶面，如图5所示。
示例地，保护介质材料层141可以包括但不限于碳层。例如，可以采用化学气相沉积工艺或原子层沉积工艺在填充介质层13的上表面、初始沟道区122的侧壁以及第二初始源漏区123的侧壁和顶面形成碳层。碳层的厚度可以为1nm-6nm，例如1nm、3nm、5nm或6nm。
S32：去除填充介质层13上表面和第二初始源漏区123顶面的保护介质材料层141，形成保护介质层14，如图6所示。
示例地，对碳层进行回刻，去除填充介质层13上表面和第二初始源漏区123顶面的保护介质材料层141，保留位于有源区侧壁上的碳层，形成保护介质层14，覆盖第二初始源漏区123和初始沟道区122的侧壁。
在一些实施例中，保护介质层14还可以是氮化物层。例如，可以在填充介质层13的上表面、初始沟道区122的侧壁以及第二初始源漏区123的侧壁和顶面沉积形成氮化物层，然后去除填充介质层13上表面和第二初始源漏区123顶面的氮化物层。示例地，氮化物层可以为RTS(Reverse Top Selective，反向顶部选择)氮化物层。具体地，可以采用沉积工艺形成RTS氮化物层，然后采用DHF清洗技术对RTS氮化物层进行清洗，去除填充介质层13上表面和第二初始源漏区123顶面的氮化物层，保留有源区侧壁的氮化物层作为保护介质层14，以覆盖第二初始源漏区123和初始沟道区122的侧壁。其中，DHF清洗溶液为HF、H2O2、H2O的混合液。
在步骤S40中，减薄第一初始源漏区121，得到如图7所示的结构。示例地，减薄第一初始源漏区121的步骤包括：
S41：去除部分填充介质层13，以暴露出第一初始源漏区121的侧壁。
示例地，可以采用湿法刻蚀工艺或干法刻蚀工艺，对第一沟槽11中的填充介质层13进行刻蚀，降低填充介质层13的高度，暴露出第一初始源漏区121的侧壁。
S42：对第一初始源漏区121进行氧化处理，于第一初始源漏区121的侧壁生成侧壁氧化层。
示例地，可以采用氧化工艺对暴露出来的第一初始源漏区121侧壁进行氧化处理，生成侧壁氧化层。以硅基底为例，经过氧化处理后，第一初始源漏区121的侧壁生成一定厚度的二氧化硅层，即侧壁氧化层。作为示例，侧壁氧化层的厚度可以是第一初始源漏区121厚度的1/3至1/2。
S43：去除侧壁氧化层。
示例地，可以采用刻蚀工艺去除侧壁氧化层。通过在第一初始源漏区121的侧壁形成侧壁氧化层，然后再将侧壁氧化层去除，可以将第一初始源漏区121的厚度降低至原来厚度的1/2～2/3。第一初始源漏区121两侧空出的空间可以用于制备金属位线。
可选地，在一些实施例中，减薄第一初始源漏区121之后且沉积导电材料层16之前，还包括：
S44：于第一初始源漏区121和第二初始源漏区123暴露出的表面沉积金属材料。
示例地，金属材料可以包括钴和镍中的至少一种。可选地，金属材料还可以包括钛、锆、钽、钨、钯或铂。金属材料覆盖第二初始源漏区123的上表面以及第一初始源漏区121的侧壁。
S45：执行退火工艺，以在第一初始源漏区121和第二初始源漏区123中生成金属硅化物层15，如图8所示。
示例地，退火工艺可以包括快速退火工艺(Rapid Thermal Processing，RTP)。通过执行退火工艺，金属材料与硅发生化学反应，生成金属硅化物层15，例如硅化钛层、硅化锆层、硅化钽层、硅化钨层、硅化钯层、硅化铂层或硅化钴层。金属硅化物的导电特性介于金属和硅之间，通过在第一初始源漏区121和第二初始源漏区123生成金属硅化物层15，可以减小接触电阻，降低RC延迟。
形成金属硅化物层15后，去除第一沟槽11中和基底10表面残留的金属材料。
在步骤S50中，形成位线结构的工艺步骤包括：
S51：于填充介质层13的上表面沉积导电材料层16并回刻，以使导电材料层16的顶面与保护介质层14的底面相齐平，如图9所示。
示例地，导电材料层16可以是电阻率较小的金属材料层，例如Ge(锗)、W(钨)、Cu(铜)或Au(金)。可以采用沉积工艺，于第一沟槽11中形成导电材料层16，然后对导电材料层16进行回刻，使得导电材料层16的顶面与保护介质层14的底面齐平。
S52：基于保护介质层14刻蚀导电材料层16，以将导电材料层16断开，暴露出填充介质层13的部分上表面，形成分立的位线结构17，如图10所示。
示例地，可以将保护介质层14作为硬掩膜层，对导电材料层16进行刻蚀，直至暴露出填充介质层13的部分上表面，从而断开导电材料层16，在每个第一初始源漏区121的两侧形成位线结构17。各个位线结构17相互独立。
在一些实施例中，形成分立的位线结构17之后，还包括：形成隔离介质层18，隔离介质层18填满第一沟槽11，且隔离介质层18的顶面与第二初始源漏区123的顶面齐平，如图11所示。
示例地，隔离介质层18的材质可以与填充介质层13的材质相同，例如均为氧化硅层或氮氧化硅层。通过在第一沟槽11中形成隔离介质层18，可以沿第一方向将各个位线结构17隔开。隔离介质层18还将相邻的初始有源区12隔开。
上述半导体结构的制备方法，通过减薄第一初始源漏区121并在第一初始源漏区121的两侧形成金属位线，可以得到具有平整表面的位线结构17，极大地降低了位线电阻；此外，通过在第一初始源漏区121形成金属硅化物层15，可以降低有源区和位线结构17之间的接触电阻，降低RC延迟。
在一些实施例中，形成隔离介质层18之后，还包括：
S60：刻蚀初始有源区12，以形成沿第二方向平行间隔排布第二沟槽和被第一沟槽11和第二沟槽共同隔开的柱形有源区，其中，柱形有源区包括靠近第二沟槽底部的第一源漏区、远离第二沟槽底部的第二源漏区和位于第一源漏区和第二源漏区之间的沟道区，第二沟槽的底面至少低于沟道区的底面。
S70：于第二沟槽内依次形成栅极氧化层和栅极材料层，以覆盖沟道区的侧面。
S80：刻蚀栅极材料层，以形成字线结构，字线结构沿第二方向延伸，其中第一方向和第二方向相互垂直。
在步骤S60中，示例地，可以采用SADP或SAQP工艺于基底10中形成沿第二方向延伸且平行间隔排布的第二沟槽。第一沟槽11和第二沟槽将初始有源区12隔开成阵列排布的柱形有源区。柱形有源区从下至上依次为第一源漏区、沟道区和第二源漏区。其中，第一源漏区与位线结构17电连接。第二沟槽的底部与沟道区的底面齐平。可选地，在一些实施例中，第二沟槽的底部低于沟道区的底面。
在步骤S70中，示例地，栅极氧化层可以覆盖第二沟槽的底部和侧壁，栅极材料层位于栅极氧化层的表面，且填满第二沟槽。其中，栅极氧化层可以包括但不限于氧化硅层，栅极材料层可以为金属层或多晶硅层。形成栅极氧化层的工艺可以包括化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺、原位水气生成工艺(In-Situ SteamGeneration，ISSG)或快速热氧化工艺(Rapid Thermal Oxidation，RTO)。
可选地，在一些实施例中，形成栅极材料层后，回刻栅极材料层以降低栅极材料层的高度，使得栅极材料层的顶面与沟道区的顶面齐平。
在步骤S80中，示例地，刻蚀栅极材料层，将位于第二沟槽中的栅极材料层从中间断开，以形成相互独立的字线结构。其中，字线结构包括第一部分和第二部分，分别位于柱形有源区相对的两侧。字线结构沿第二方向延伸，第二方向与第一方向相互垂直。可选地，在其他实施例中，第二方向和第一方向之间的夹角还可以为锐角。
可选地，在一些其他实施例中，在形成第二沟槽之后，还包括：去除柱形有源区侧壁上的保护介质层14，并降低隔离介质层18的高度，使得隔离介质层18的上表面与第二沟槽的底面齐平，以完全暴露出沟道区的侧壁。在步骤S70中形成的栅极氧化层至少环绕覆盖沟道区的侧壁；可选地，栅极氧化层还可以覆盖隔离介质层18的顶面和第二初始源漏区123的侧壁。栅极材料层覆盖栅极氧化层的表面，并填满第二沟槽相邻柱形有源区之间的间隙。在步骤S80中，沿第二方向将位于第二沟槽中的栅极材料层从中间断开，以形成相互独立的字线结构。
上述半导体结构的制备方法，通过减薄第一初始源漏区121的宽度，增大了位线结构17与第一源漏区的接触面积，并且第一源漏区中包含金属硅化物层15，可以减小位线结构17和第一源漏端之间的接触电阻，降低RC延迟；进一步地，通过在沟道区的四周形成字线结构，可以制备得到全环栅晶体管，增强栅极控制能力。
本申请还公开了一种半导体结构的制备方法，可用于制备具有金属硅化物位线的半导体结构，其中，形成第一沟槽11的工艺步骤可以参考前述实施例中的步骤S20。
示例地，在基底10中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽11，以及相邻第一沟槽11之间的初始有源区12之后，还包括：在初始有源区12的顶部形成覆盖层19，以在后续的制备过程中保护初始有源区12的顶部，如图12所示。示例地，覆盖层19可以是硬掩膜层，例如氮化硅层。
通过在初始有源区12的顶部形成覆盖层19，可以在后续工艺中制备金属硅化物位线的过程中，将第二初始源漏区123与金属材料隔开，防止在第二初始源漏区123中形成金属硅化物层15。
在本实施例中，请参考图13至图18，形成金属硅化物位线的步骤包括：
S30’:形成保护介质层14，保护介质层14覆盖第二初始源漏端的侧壁、初始沟道区122的侧壁和覆盖层19的侧壁；
S40’:于第一初始源漏区121中形成金属硅化物层15，得到位线结构17。
在步骤S30’中，形成保护介质层14之前，于第一沟槽11中形成填充介质层13，填充介质层13覆盖第一初始源漏区121的侧壁，且暴露出第二初始源漏区123的侧壁和初始沟道区122的侧壁，如图13所示。示例地，填充介质层13可以是氧化硅层或氮氧化硅层。形成填充介质层13的工艺步骤可以参考前述实施例，在此不再赘述。
形成填充介质层13之后，于所得结构上形成保护介质层14。保护介质层14例如可以是碳层。示例地，形成保护介质层14的工艺步骤可以参考步骤S31和步骤S32，得到如图14所示的结构。其中，保护介质层14覆盖第二初始源漏端的侧壁、初始沟道区122的侧壁和覆盖层19的侧壁。
在步骤S40’中，形成位线结构17的具体步骤包括：
S41’：降低填充介质层13的高度，暴露出第一初始源漏区121的侧壁，如图15所示。
示例地，可以对填充介质层13进行回刻，去除部分填充介质层13，暴露出第一初始源漏区121的侧壁。
S42’：于第一初始源漏区121的侧壁形成金属材料层。
示例地，在沉积金属材料之前，可以对所得结构进行清洗，去除第一初始源漏区121侧壁上的杂质，防止残留的杂质颗粒对金属硅化物的形成造成影响。
于第一沟槽11的底部沉积金属材料层，金属材料层覆盖填充介质层13的顶部和第一初始源漏区121的侧壁。示例地，金属材料层的顶面与保护介质层14的底面齐平。在一些实施例中，金属材料包括钴和镍中的至少一种。可选地，金属材料还可以包括钛、锆、钽、钨、钯或铂。
S43’：执行退火工艺，以在第一初始源漏区121中生成金属硅化物层15，如图16所示。
形成金属材料层后，对所得结构执行退火工艺。示例地，可以采用快速退火工艺(Rapid Thermal Processing，RTP)，使金属材料与硅发生化学反应，以在第一初始源漏区121形成金属硅化物层15，形成金属硅化物位线。此时，相邻的位线之间通过金属材料电连接，因此，还需要采用刻蚀工艺，刻蚀去除第一沟槽11中残留的金属材料层，从而形成相互独立的位线结构17，如图16所示。
可选地，在一些实施例中，去除金属材料层后，还可以对金属硅化物位线执行第二次退火工艺，以加强金属材料和硅的反应程度，确保金属硅化物扩散穿透第一初始源漏区121，形成高质量的金属硅化物位线。
如图17和图18所示，去除保护介质层14和覆盖层19，并于第一沟槽11中形成隔离介质层18。示例地，隔离介质层18的材质可以与填充介质层13的材质相同，例如均为氧化硅层或氮氧化硅层。通过在第一沟槽11中形成隔离介质层18，可以沿第一方向将位线结构17隔开。
示例地，形成金属硅化物位线和隔离介质层18之后，可以参考前述实施例中的步骤S60-S80，于基底10中形成字线结构和柱形有源区。
上述半导体结构的制备方法，在第一沟槽11中沉积金属材料层，金属材料层覆盖第一初始源漏区121的两侧，经过退火工艺后，可以确保在第一方向上形成连续的金属硅化物位线，并且，在一些实施例中，经过两次退火工艺，可以提高形成的金属硅化物位线的质量。上述方法虽然也是通过形成金属硅化物层15的方法制备位线，但是与传统工艺中在字线沟槽的底部形成金属硅化物层15不同，本实施例在位线沟槽(即第一沟槽11)中沉积金属材料，可以确保沿位线延伸方向上的各个位置均有金属材料覆盖，执行退火工艺后，必然会形成连续的金属硅化物层15，而且，在形成金属硅化物层15时，金属硅化物层15从第一初始源漏区121两侧开始扩散，从单侧来看，只需确保扩散的宽度达到第一初始源漏区121宽度的一半即可，降低了制备金属硅化物位线的工艺难度，提高了产品良率。
本申请的一个实施例还公开了一种半导体结构，包括基底10，基底10中包括柱形有源区，柱形有源区包括第一源漏区、远离第一源漏区的第二源漏区和位于第一源漏区和第二源漏区之间的沟道区；其中，第一源漏区的宽度小于沟道区的宽度，第一源漏区包括金属硅化物层15；若干沿第一方向延伸的位线结构17，位于第一源漏区的外侧，与第一源漏区电连接；若干沿第二方向延伸的字线结构，位于沟道区的外侧。
示例地，基底10包括但不限于硅基底。第一源漏区的宽度小于沟道区的宽度，例如，第一源漏区的宽度是沟道区宽度的1/2至2/3。位线结构17位于第一源漏区的外侧，作为示例，位线结构17的宽度与第一源漏区的宽度之和等于沟道区的宽度。可选地，在一些实施例中，位线结构17的宽度与第一源漏区的宽度之和略大于沟道区的宽度。可选地，相邻的位线结构17之间和相邻的字线结构之间设置有隔离介质层18，隔离介质层18例如可以是氧化硅层或氮氧化硅层。隔离介质层18还填充于相邻的柱形有源区之间，以将有源区隔离开。
上述半导体结构中，第一源漏区的宽度小于沟道区的宽度，并且位线结构17位于第一源漏区的两侧，增大了位线结构17与第一源漏区的接触面积，降低了接触电阻；并且，第一源漏区中包括金属硅化物层15，可以进一步降低第一源漏区与位线结构17之间的接触电阻，降低RC延迟。
在一个实施例中，位线结构17包括金属阻挡层和金属导电层，字线结构包括位于沟道区外侧的栅极氧化层和位于栅极氧化层外侧的栅极导电层。
示例地，金属阻挡层位于金属导线层和第一源漏区之间，将金属导电层与第一源漏区隔开。金属阻挡层可以包括但不限于钛层或氮化钛层，金属导电层可以包括但不限于Ge(锗)、W(钨)、Cu(铜)或Au(金)。示例地，栅极氧化层包括氧化硅层，栅极导电层包括金属层或多晶硅层。
在一些实施例中，半导体结构还包括：保护介质层14，覆盖第二源漏区的侧壁。示例地，保护介质层14可以包括但不限于碳层。
在一些实施例中，第二源漏区的顶部包括金属硅化物层15。通过在第二源漏区也形成金属硅化物层15，可以降低第二源漏区与其他导电结构之间的接触电阻，降低能耗。
在一些实施例中，柱形有源区为N型掺杂，基底10为P型掺杂。通过在基底10和有源区中进行不同类型的掺杂，可以抑制位线结构17漏电。
本申请的一个实施例还公开了一种半导体结构，包括基底10，基底10中包括柱形有源区，柱形有源区包括第一源漏区、远离第一源漏区的第二源漏区和位于第一源漏区和第二源漏区之间的沟道区；金属硅化物位线，沿第一方向延伸，与第一源漏区电连接；若干沿第二方向延伸的字线结构，位于沟道区的外侧。
其中，金属硅化物位线包括交替排布第一部分和第二部分，第一部分与第一源漏区中电连接，第二部分位于相邻两个第一部分之间。金属硅化物位线将沿第一方向排列在一条直线上的各个柱形有源区串联连接。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
于所述基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻所述第一沟槽之间的初始有源区，所述初始有源区包括靠近所述第一沟槽底部的第一初始源漏区、远离所述第一沟槽底部的第二初始源漏区和位于所述第一初始源漏区和所述第二初始源漏区之间的初始沟道区；
形成保护介质层，所述保护介质层覆盖所述第二初始源漏端的侧壁和所述初始沟道区的侧壁；
减薄所述第一初始源漏区；
于所述第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，所述位线结构沿所述第一方向延伸。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述保护介质层之前，还包括：
于所述第一沟槽形中形成填充介质层，所述填充介质层覆盖所述第一初始源漏区的侧壁，且暴露出所述第二初始源漏区的侧壁和所述初始沟道区的侧壁。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成所述保护介质层，包括：
沉积保护介质材料层，所述保护介质材料层覆盖所述填充介质层的上表面、所述初始沟道区的侧壁以及所述第二初始源漏区的侧壁和顶面；
去除所述填充介质层上表面和所述第二初始源漏区顶面的所述保护介质材料层，形成所述保护介质层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，减薄所述第一初始源漏区，包括：
去除部分所述填充介质层，以暴露出所述第一初始源漏区的侧壁；
对所述第一初始源漏区进行氧化处理，于所述第一初始源漏区的侧壁生成侧壁氧化层；
去除所述侧壁氧化层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，减薄所述第一初始源漏区之后且沉积所述导电材料层之前，还包括：
于所述第一初始源漏区和所述第二初始源漏区暴露出的表面沉积金属材料；
执行退火工艺，以在所述第一初始源漏区和所述第二初始源漏区中生成金属硅化物层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述金属材料包括钴和镍中的至少一种。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，在形成若干平行间隔排布的且沿第一方向延伸的所述第一沟槽，以及相邻所述第一沟槽之间的所述初始有源区之后，还包括：
在所述初始有源区的顶部形成覆盖层，以在后续的制备过程中保护所述初始有源区的顶部。
8.根据权利要求4所述的半导体结构的制备方法，其特征在于，于所述第一初始源漏区相对的两侧沉积所述导电材料层，以形成所述位线结构，包括：
于所述填充介质层的上表面沉积所述导电材料层并回刻，以使所述导电材料层的顶面与所述保护介质层的底面相齐平；
基于所述保护介质层刻蚀所述导电材料层，以将所述导电材料层断开，暴露出所述填充介质层的部分上表面，形成分立的所述位线结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成分立的所述位线结构之后，还包括：
形成隔离介质层，所述隔离介质层填满所述第一沟槽，且所述隔离介质层的顶面与所述第二初始源漏区的顶面齐平。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，在形成隔离介质层之后，还包括：
刻蚀所述初始有源区，以形成沿第二方向平行间隔排布第二沟槽和被所述第一沟槽和所述第二沟槽共同隔开的柱形有源区，其中，所述柱形有源区包括靠近所述第二沟槽底部的第一源漏区、远离所述第二沟槽底部的第二源漏区和位于所述第一源漏区和所述第二源漏区之间的沟道区，所述第二沟槽的底面至少低于所述沟道区的底面；
于所述第二沟槽内依次形成栅极氧化层和栅极材料层，以覆盖所述沟道区的侧面；
刻蚀所述栅极材料层，以形成字线结构，所述字线结构沿所述第二方向延伸，其中所述第一方向和所述第二方向相互垂直。
11.一种半导体结构，其特征在于，包括：
基底，所述基底中包括柱形有源区，所述柱形有源区包括第一源漏区、远离所述第一源漏区的第二源漏区和位于所述第一源漏区和所述第二源漏区之间的沟道区；其中，所述第一源漏区的宽度小于所述沟道区的宽度，所述第一源漏区包括金属硅化物层；
若干沿第一方向延伸的位线结构，位于所述第一源漏区的外侧，与所述第一源漏区电连接；
若干沿第二方向延伸的字线结构，位于所述沟道区的外侧。
12.根据权利要求11所述的半导体结构，其特征在于，所述位线结构包括金属阻挡层和金属导电层，所述字线结构包括位于所述沟道区外侧的栅极氧化层和位于所述栅极氧化层外侧的栅极导电层。
13.根据权利要求12所述的半导体结构，其特征在于，还包括：
保护介质层，覆盖所述第二源漏区的侧壁。
14.根据权利要求11所述的半导体结构，其特征在于，所述第二源漏区的顶部包括金属硅化物层。
15.根据权利要求11所述的半导体结构，其特征在于，所述柱形有源区为N型掺杂，所述基底为P型掺杂。
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