CN116133398A - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000009933 burial Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- -1 titanium nitride Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本申请实施例提供了一种半导体结构的制造方法，所述方法包括：在半导体衬底上形成第一沟槽；其中，所述第一沟槽贯穿至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部；在所述第一沟槽内形成栅极结构。
Description
技术领域
本申请涉及半导体制造领域，涉及但不限于一种半导体结构及其制造方法。
背景技术
晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容，并且由多个晶体管组成的晶体管阵列可以用于半导体存储器件中。
相关技术中，晶体管的字线(Word Line，WL)在通电时，可以使晶体管两端导电，字线开启的快慢响应晶体管的工作效率，从而进一步影响了半导体存储器件的工作效率。
发明内容
有鉴于此，本申请实施例提供了一种半导体结构及其制造方法。
第一方面，本申请实施例提供了一种半导体结构的制造方法，所述方法包括：
在半导体衬底上形成第一沟槽；其中，所述第一沟槽贯穿至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；
通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部；
在所述第一沟槽内形成栅极结构。
在一些实施例中，所述通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部，包括：
在所述第一沟槽底部形成第一绝缘层；其中，所述第一绝缘层的厚度小于或等于所述凸起结构相对于所述氧化层凸起的高度；
刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域；
刻蚀具有所述凹陷区域的凸起结构和所述氧化层，形成两个所述凸出部。
在一些实施例中，所述在所述第一沟槽底部形成第一绝缘层，包括：
在所述第一沟槽内填充绝缘材料；
对所述绝缘材料进行平整化处理，形成所述第一绝缘层。
在一些实施例中，所述刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域，包括：
从所述凸起结构顶部进行刻蚀，形成低于所述第一绝缘层表面的所述凹陷区域；
所述方法还包括：去除所述第一绝缘层。
在一些实施例中，所述刻蚀所述凹陷结构和所述氧化层，形成两个所述凸出部，包括：
以预定刻蚀速率，同步地刻蚀所述凹陷区域和所述氧化层，在所述凸起结构与所述氧化层相邻的两侧形成两个所述凸出部。
在一些实施例中，所述栅极结构包括：栅极氧化层和栅极导电层；所述在所述第一沟槽内形成栅极结构，包括：
在第一沟槽内形成覆盖所述凸起结构的所述栅极氧化层；
在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层。
在一些实施例中，所述栅极导电层包括：第一导电层和第二导电层；所述在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层，包括：
在覆盖有所述栅极氧化层的所述第一沟槽的底部覆盖第一导电材料，形成所述第一导电层；
在覆盖有所述第一导电材料的第一沟槽内填充第二导电材料，形成所述第二导电层。
在一些实施例中，所述栅极结构的厚度小于所述第一沟槽的深度；所述在所述第一沟槽内形成栅极结构之后，所述方法还包括：
在覆盖有所述第二导电材料的所述第一沟槽内填充介电材料，形成隔离层。
在一些实施例中，所述在半导体衬底上形成第一沟槽之前，所述方法还包括：
在所述半导体衬底上形成第二沟槽；
在所述第二沟槽内填充氧化物，形成相邻的所述导电沟道之间的所述氧化层。
在一些实施例中，所述在半导体衬底上形成第二沟槽，包括：
在所述晶体管的导电沟道区域上放置掩膜；
对所述掩膜区域外的所述半导体衬底进行刻蚀，形成所述第二沟槽。
另一方面，本申请实施例提供了一种半导体结构，包括：
半导体衬底；其中，所述半导体衬底上具有贯穿至少两个晶体管的导电沟道的第一沟槽；所述第一沟槽内具有栅极结构；
至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；其中，所述凸起结构具有至少两个凸出部。
在一些实施例中，至少两个所述凸出部位于所述凸起结构与所述氧化层相邻的两侧。
在一些实施例中，所述栅极结构，包括：
栅极氧化层，位于所述第一沟槽内，覆盖所述凸起结构；
栅极导电层，位于所述第一沟槽内，覆盖所述栅极氧化层。
在一些实施例中，所述栅极导电层包括：
第一导电层，位于覆盖有所述栅极氧化层的所述第一沟槽内，覆盖所述第一沟槽的底部；
第二导电层，位于所述第一沟槽内，覆盖所述第一导电层。
在一些实施例中，所述栅极结构的厚度小于所述第一沟槽的深度；所述半导体结构还包括：隔离层，位于所述第一沟槽内，覆盖所述第二导电层。
本申请实施例提供了一种半导体结构及其制造方法，该方法通过对第一沟槽底部的凸起结构进行刻蚀，使所述凸起结构具有至少两个凸出部，并在凸起结构上覆盖栅极结构。这样可以增大导电沟道与栅极结构的接触面积，从而增大电流的流通面积，改善了晶体管的导电性，提升了半导体结构的工作效率。
附图说明
图1为本申请实施例提供的一种半导体结构的制造方法的流程图；
图2A至图2C为本申请实施例提供的制造方法中形成第一沟槽的示意图及部分截面图；
图3为本申请实施例提供的制造方法中形成第一绝缘层的结构示意图；
图4为本申请实施例提供的制造方法中填充绝缘材料的结构示意图；
图5为本申请实施例提供的制造方法中形成凹陷区域的结构示意图；
图6为本申请实施例提供的制造方法中去除第一绝缘层的结构示意图；
图7为本申请实施例提供的制造方法中形成凸出部的结构示意图；
图8为本申请实施例提供的制造方法中形成栅极结构的结构示意图；
图9为本申请实施例提供的制造方法中形成隔离层的结构示意图；
图10A和图10B为本申请实施例提供的一种半导体结构的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
第一方面，本申请实施例提供了一种半导体结构的制造方法，如图1所示，所述方法包括：
步骤S101、在半导体衬底上形成第一沟槽；其中，所述第一沟槽贯穿至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；
步骤S102、通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部；
步骤S103、在所述第一沟槽内形成栅极结构。
在本申请实施例中，可以通过图形化刻蚀的方法在衬底表面形成第一沟槽。该第一沟槽中用于形成栅极结构，栅极结构可以贯通整个半导体结构，从而可以用于作为半导体结构中的字线。由于栅极结构被掩埋于第一沟槽内，而不是覆盖在衬底表面，因此这种结构又被称为掩埋字线(BWL，Buried Word Line)。这里，第一沟槽可以具有多条，并且在衬底上平行分布。示例性地，多条第一沟槽之间可以相互平行且具有相等的间距、深度以及宽度。因此，可以通过刻蚀同步形成多条第一沟槽。当然，上述第一沟槽可以通过一次刻蚀形成，也可以利用多重曝光技术通过多次刻蚀形成。
如图2A至2C所示，其中，图2B为图2A中在aa’截面上的截面图，图2C为图2A中在bb’截面上的截面图。在衬底100中形成有第一沟槽110，第一沟槽110的底部具有至少两个晶体管的导电沟道120，此外，导电沟道120的顶部具有凸起结构121，该凸起结构可以是椭球形凸起、球形凸起或柱状凸起等，且导电沟道120之间具有氧化层130，该氧化层130的材料可以是氧化硅(SiO2)、氧化铝(Al2O3)或其他氧化材料等。相邻的两个导电沟道120之间被氧化层130间隔开来，并且导电沟道120的高度相对于氧化层130的厚度而言，多出一个凸起结构121的高度。
需要说明的是，每个第一沟槽110都贯穿至少两个晶体管的导电沟道120，也就是说，有多个导电沟道120顶部的凸起结构121位于第一沟槽110的底部，除此之外，第一沟槽110的底部也暴露出上述氧化层130的顶部。
在形成第一沟槽后，可以在第一沟槽底部进行刻蚀工艺对上述凸起结构进行调整，包括但不限于等离子体刻蚀(Plasma Etching)、湿法刻蚀(Wet Etching)或光刻(Photolithography)等。示例性地，可以同步地对多个凸起结构进行调整，这里的调整是指控制刻蚀速率和刻蚀角度等参数，使得具有一体形状的凸起结构形成至少两个单独形状的凸出部。需要说明的是，每个凸出部的形状可以与凸起结构相同或不同，且两个凸出部各自的形状也可以相同或不同。
最后，本申请实施例可以通过沉积的方式在第一沟槽内部形成栅极结构覆盖上述导电沟道的凸起结构，例如，化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或物理气相沉积(Physical Vapor Deposition，PVD)等。
通过本申请实施例的上述方法，采用刻蚀的方式调整凸起结构，从而形成至少两个凸出部，在将栅极结构覆盖在凸出部上，可以使得栅极与导电沟道的接触面积更大，从而在导电时能增大电流的流通面积，改善了晶体管的导电性，提升了半导体结构的工作效率。
在一些实施例中，所述通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部，包括：
在所述第一沟槽底部形成第一绝缘层；其中，所述第一绝缘层的厚度小于或等于所述凸起结构相对于所述氧化层凸起的高度；
刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域；
刻蚀具有所述凹陷区域的凸起结构和所述氧化层，形成两个所述凸出部。
如图3所示，为图2B中的结构在形成第一绝缘层后的截面图。在本申请实施例中，可以通过沉积的方式在第一沟槽110的底部形成第一绝缘层140，包括但不限于CVD、ALD或PVD等。需要说明的是，凸起结构121相对于氧化层130凸起的高度就是凸起结构121在第一沟槽110底部的高度。因此，这里的第一绝缘层140用于覆盖氧化层130，并将第一沟槽110底部的凸起结构121相互间隔开。示例性地，当第一绝缘层的厚度小于第一沟槽底部的凸起结构的高度时，该凸起结构的顶部还部分地暴露在第一沟槽的底部；当第一绝缘层的厚度等第一沟槽底部的凸起结构的高度时，相邻的该凸起结构正好完全被上述第一绝缘层间隔开。
在形成第一绝缘层后，本申请实施例可以通过等离子体刻蚀、湿法刻蚀或光刻等工艺中的一种或多种对上述第一绝缘层和凸起结构进行刻蚀，在凸起结构的中心形成凹陷区域。例如，在椭球形或球形的凸起结构的中心形成体积较小凹陷的球形或椭球形区域，使得凸起结构的周边区域形成凸出的尖端，从而调整凸起结构的形状。
接着，可以再通过刻蚀的方式对上述调整后的凸起结构和氧化层进行选择性刻蚀，这样可以把凸起结构上的尖端进行进一步地调整，从而形成所需要的凸出部的形状。
本申请实施例形成第一绝缘层和刻蚀的工艺可以统一进行，能减少工艺的步骤，改善产品良率。
在一些实施例中，所述在所述第一沟槽底部形成第一绝缘层，包括：
在所述第一沟槽内填充绝缘材料；
对所述绝缘材料进行平整化处理，形成所述第一绝缘层。
本申请实施例中涉及的绝缘材料可以是氮化硅(SiN)、氧化硅或其他绝缘材料等，如图4所示，为图2B中的结构填充绝缘材料后的截面图。可以通过CVD、ALD或PVD等方法将上述绝缘材料141填充在第一沟槽110内，这里的第一绝缘材料141完全覆盖氧化层130的顶部和凸起结构121。
在填充完绝缘材料后，可以通过化学机械抛光(Chemical MechanicalPolishing，CMP)的方法对上述绝缘材料进行平整化处理，从而形成第一绝缘层。示例性地，先将第一绝缘材料与抛光液中的氧化剂、催化剂等发生化学反应，生成一层相对容易去除的软质层。然后在抛光液中的磨料和抛光垫的机械作用下去除上述软质层，使抛光后的第一绝缘材料重新裸露出来。重复上述步骤，直到去除预定厚度的第一绝缘材料，形成上述第一绝缘层。
在一些实施例中，所述刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域，包括：
从所述凸起结构顶部进行刻蚀，形成低于所述第一绝缘层表面的所述凹陷区域；
所述方法还包括：去除所述第一绝缘层。
如图5所示，为图4中的结构形成凹陷区域后的截面图。可以通过选择性刻蚀的方法从凸起结构121的顶部进行刻蚀，并控制刻蚀速率可以形成特定形状的凹陷区域122，同时在凹陷区域122的两侧形成至少两个凸出的尖端123。由于是选择性刻蚀凸起结构，因此，形成的凹陷低于第一绝缘层的表面。
接着，如图6所示，为图5中的结构去除第一绝缘层后的截面图。再利用选择性刻蚀的方法去除掉第一绝缘层140，从而形成具有凹陷区域122的凸起结构120，同时在第一沟槽110的底部暴露出氧化层130。需要说明的是，这里的凸起结构120经过上一步的刻蚀已经形成了两个凸出的尖端123。
在一些实施例中，所述刻蚀所述凹陷结构和所述氧化层，形成两个所述凸出部，包括：
以预定刻蚀速率，同步地刻蚀所述凹陷区域和所述氧化层，在所述凸起结构与所述氧化层相邻的两侧形成两个所述凸出部。
由于经过之前的多个刻蚀工艺，导电沟道的凸起结构可能存在损耗，导致高度降低，因此，如图7所示，为图6中的结构形成凸出部后的截面图。可以设定预定的刻蚀速率先同步地刻蚀氧化层130，将凸起结构120在暴露出一部分高度；接着，再通过控制刻蚀速率和刻蚀角度将两个凸出的尖端123进行圆角化处理，形成两个上述凸出部124。这里，凸出部124位于凸起结构120与氧化层130相邻的一侧。
本申请实施例可以通过调整刻蚀速率的方式形成凸出部，工艺步骤简单且易操作，通过圆角化处理后能形成表面积更大的凸出部，可以增大后续工艺中与栅极结构的接触面积。
在一些实施例中，所述栅极结构包括：栅极氧化层和栅极导电层；所述在所述第一沟槽内形成栅极结构，包括：
在第一沟槽内形成覆盖所述凸起结构的所述栅极氧化层；
在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层。
本申请实施例中的栅极氧化层可以通过对上述凸起结构的表面进行氧化处理来形成，该栅极氧化层覆盖在凸起结构的外表面，并与凸起结构两侧的氧化层连接，用于将导电沟道与后续形成的栅极导电层实现电隔离。
在形成栅极氧化层后，可以通过CVD、ALD或PVD等沉积方法在第一沟槽内的栅极氧化层上形成栅极导电层，该栅极导电层的材料可以是金属、半导体或其他导电材料等。示例性地，栅极导电层可以同步地形成，并且在第一沟槽内可以具有相等的深度和宽度。
本申请实施例中的栅极结构被掩埋与第一沟槽内，并覆盖凸起结构上的至少两个凸出部，增加了导电沟道与栅极结构的接触面积，可以提高半导体结构的导电性。
在一些实施例中，所述栅极导电层包括：第一导电层和第二导电层；所述在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层，包括：
在覆盖有所述栅极氧化层的所述第一沟槽的底部覆盖第一导电材料，形成所述第一导电层；
在覆盖有所述第一导电材料的第一沟槽内填充第二导电材料，形成所述第二导电层。
在本申请实施例中，如图8所示，为图7中的结构形成栅极结构后的截面图。栅极结构150可以分为栅极氧化层151和栅极导电层152，栅极导电层152又可以分为第一导电层152a和第二导电层152b。其中，第一导电层152a覆盖在栅极氧化层151上，第二导电层152b覆盖在第一导电层152a上，第二导电层152b的厚度可以大于第一导电层152a的厚度。
示例性地，可以通过沉积的方法在覆盖栅极氧化层的第一沟槽的底部覆盖第一导电材料，这里的第一导电材料可以是稳定且导电的化合物，例如氮化钛(TiN)。氮化钛的化学稳定性好，并且具有较高的抗热冲击性和导电性。接着，可以通过沉积的方法在覆盖第一导电材料的第一沟槽内填充第二导电材料，这里的第二导电材料可以是金属，例如钨(W)、镍(Ni)或钼(Mo)等。
本申请实施例在栅极氧化层上覆盖化学稳定性更好，导电性更高的化合物形成第一导电层，并在第一导电层上覆盖金属形成第二导电层，通过第一导电层和第二导电层构成了栅极导电层。这样，可以改善半导体结构的导电性，减少导电沟道的损耗，提高产品的良率。
在一些实施例中，所述栅极结构的厚度小于所述第一沟槽的深度；所述在所述第一沟槽内形成栅极结构之后，所述方法还包括：
在覆盖有所述第二导电材料的所述第一沟槽内填充介电材料，形成隔离层。
如图9所示，为图8中的结构形成隔离层后的截面图。在栅极结构150形成后，若栅极结构150的厚度小于第一沟槽110的深度，可以通过沉积介电材料方式将第一沟槽110填充，从而形成隔离层160。这里的介电材料可以包括但不限于氮化硅、氮氧化硅(SiON)或其他介电材料等。示例性地，第一隔离层160可以同步地形成在多条第一沟槽110内，并具有相等的深度和宽度。
在一些实施例中，所述在半导体衬底上形成第一沟槽之前，所述方法还包括：
在所述半导体衬底上形成第二沟槽；
在所述第二沟槽内填充氧化物，形成相邻的所述导电沟道之间的所述氧化层。
在本申请实施例中，可以通过图形化刻蚀的方法在衬底表面先形成第二沟槽，第二沟槽中用于形成氧化层。这里，相邻的两条第二沟槽之间形成半导体结构的导电沟道。示例性地，第二沟槽可以具有多条，并且在衬底上平行分布，多条第二沟槽之间可以相互平行且具有相等的间距、深度以及宽度。因此，可以通过刻蚀同步形成多条第二沟槽。当然，上述第二沟槽可以通过一次刻蚀形成，也可以利用多重曝光技术通过多次刻蚀形成。
在形成第二沟槽后，可以通过CVD、ALD或PVD等方法在第二沟槽内填充氧化物，例如氧化硅、氧化铝或其他氧化材料等。填充氧化物后形成的氧化层的厚度小于导电沟道的高度，并且使得导电沟道具有相对于氧化层的凸起结构。这里，氧化层将相邻的两条导电沟道电隔离。
在一些实施例中，所述在半导体衬底上形成第二沟槽，包括：
在所述晶体管的导电沟道区域上放置掩膜；
对所述掩膜区域外的所述半导体衬底进行刻蚀，形成所述第二沟槽。
在本申请实施例中，可以在需要形成晶体管的导电沟道的区域上放置图形化的掩埋，该掩膜用于在后续刻蚀工艺中保护掩埋区域内的半导体衬底不被刻蚀。接着，对掩膜区域外的半导体衬底进行刻蚀操作，例如等离子体刻蚀、湿法刻蚀或光刻等。该刻蚀工艺可以统一进行，并通过控制刻蚀时间可以控制第二沟槽的深度。最终，在半导体衬底上可以形成多条第二沟槽。
如图10A和图10B所示，其中，图10B为图10A中在aa’截面上的示意图。
本申请实施例还提供了一种半导体结构1000，包括：
半导体衬底1100；其中，所述半导体衬底1100上具有贯穿至少两个晶体管的导电沟道1200的第一沟槽1300；所述第一沟槽1300内具有栅极结构1400；
至少两个晶体管的导电沟道1200；至少部分所述导电沟道1200位于所述第一沟槽1300的底部；相邻的所述导电沟道1200之间具有氧化层1500；所述导电沟道1200在所述第一沟槽1300内相对于所述氧化层1500具有凸起结构1210；其中，所述凸起结构1210具有至少两个凸出部1211和1212。
在本申请实施例中，半导体衬底可以是硅衬底，在半导体衬底上的导电沟道与氧化层间隔分布，并且通过氧化层将相邻的两条导电沟道电隔离。其中，导电沟道的高度大于氧化层的厚度，因此，导电沟道相对于氧化层具有凸起结构。除此之外，第一沟槽位于导电沟道与氧化层之上，上述凸起结构位于导电沟道的底部，上述氧化层的顶部暴露在第一沟槽内，第一沟槽内的栅极结构覆盖凸起结构和氧化层。
本申请实施例的凸起结构还包括至少两个凸出部，该两个凸出部与上述栅极结构接触的面积大于单个相同形状的凸起结构与栅极结构接触的面积。因此，可以通过上述两个凸出部实现电流的流通，并增大流通面积，从而改善晶体管的导电性，提升半导体结构的工作效率。
在一些实施例中，至少两个所述凸出部位于所述凸起结构与所述氧化层相邻的两侧。
本申请实施例中的至少两个凸出部可以同一形成，具有相同的高度、宽度或形状。因此，同一凸起结构上的至少两个凸出部可以相互连接，且位于凸起结构与氧化层相邻的两侧。示例性地，凸起结构上可以具有两个椭球形的凸出部，两凸出部之间相互连接“谷”，两凸出部与“谷”相背的两侧分布与导电沟道两侧的氧化层连接。
在一些实施例中，所述栅极结构，包括：
栅极氧化层，位于所述第一沟槽内，覆盖所述凸起结构；
栅极导电层，位于所述第一沟槽内，覆盖所述栅极氧化层。
在本申请实施例中，栅极氧化层可以由氧化物构成，例如氧化硅，氧化铝或其他氧化材料，且栅极氧化层位于第一沟槽的底部，覆盖凸起结构并与上述氧化层连接，用于将凸起结构与栅极导电层之间实现电隔离。栅极导电层可以由导电材料构成，例如金属、半导体或其他导电材料，且栅极导电层可以用于提供字线电压，使得字线开启或断开。
在一些实施例中，所述栅极导电层包括：
第一导电层，位于覆盖有所述栅极氧化层的所述第一沟槽内，覆盖所述第一沟槽的底部；
第二导电层，位于所述第一沟槽内，覆盖所述第一导电层。
本申请实施例中的栅极导电层可以由两个不同的导电材料构成，其中，第一导电层可以由可导电的化合物构成，例如氮化钛，其化学稳定性好，导电性高；第二导电层可以由金属材料构成，例如钨、镍或钼等，这是构成字线的常见材料，成本低且导电性好。这里，第一导电层覆盖在栅极氧化层和氧化层上，第二导电层覆盖在第一导电层上，并且第一导电层厚度可以小于第二导电层的厚度。
在一些实施例中，所述栅极结构的厚度小于所述第一沟槽的深度；所述半导体结构还包括：隔离层，位于所述第一沟槽内，覆盖所述第二导电层。
在本申请实施例中，隔离层可以由介电材料构成，例如氮化硅、氮氧化硅或其他介电材料等。该隔离层位于第一沟槽内的栅极结构上，具体地，覆盖在栅极结构的第二导电层上。
需要说明的是，本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种半导体结构的制造方法，其特征在于，所述方法包括：
在半导体衬底上形成第一沟槽；其中，所述第一沟槽贯穿至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；
通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部；
在所述第一沟槽内形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述通过在所述第一沟槽底部进行刻蚀，调整每个所述导电沟道的所述凸起结构在所述第一沟槽底部的形状，使所述凸起结构具有至少两个凸出部，包括：
在所述第一沟槽底部形成第一绝缘层；其中，所述第一绝缘层的厚度小于或等于所述凸起结构相对于所述氧化层凸起的高度；
刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域；
刻蚀具有所述凹陷区域的凸起结构和所述氧化层，形成两个所述凸出部。
3.根据权利要求2所述的方法，其特征在于，所述在所述第一沟槽底部形成第一绝缘层，包括：
在所述第一沟槽内填充绝缘材料；
对所述绝缘材料进行平整化处理，形成所述第一绝缘层。
4.根据权利要求2所述的方法，其特征在于，所述刻蚀所述凸起结构和所述第一绝缘层，在所述凸起结构的中心形成凹陷区域，包括：
从所述凸起结构顶部进行刻蚀，形成低于所述第一绝缘层表面的所述凹陷区域；
所述方法还包括：去除所述第一绝缘层。
5.根据权利要求2所述的方法，其特征在于，所述刻蚀所述凹陷结构和所述氧化层，形成两个所述凸出部，包括：
以预定刻蚀速率，同步地刻蚀所述凹陷区域和所述氧化层，在所述凸起结构与所述氧化层相邻的两侧形成两个所述凸出部。
6.根据权利要求1所述的方法，其特征在于，所述栅极结构包括：栅极氧化层和栅极导电层；所述在所述第一沟槽内形成栅极结构，包括：
在第一沟槽内形成覆盖所述凸起结构的所述栅极氧化层；
在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层。
7.根据权利要求6所述的方法，其特征在于，所述栅极导电层包括：第一导电层和第二导电层；所述在覆盖有所述栅极氧化层的所述第一沟槽内，形成所述栅极导电层，包括：
在覆盖有所述栅极氧化层的所述第一沟槽的底部覆盖第一导电材料，形成所述第一导电层；
在覆盖有所述第一导电材料的第一沟槽内填充第二导电材料，形成所述第二导电层。
8.根据权利要求7所述的方法，其特征在于，所述栅极结构的厚度小于所述第一沟槽的深度；所述在所述第一沟槽内形成栅极结构之后，所述方法还包括：
在覆盖有所述第二导电材料的所述第一沟槽内填充介电材料，形成隔离层。
9.根据权利要求1所述的方法，其特征在于，所述在半导体衬底上形成第一沟槽之前，所述方法还包括：
在所述半导体衬底上形成第二沟槽；
在所述第二沟槽内填充氧化物，形成相邻的所述导电沟道之间的所述氧化层。
10.根据权利要求9所述的方法，其特征在于，所述在半导体衬底上形成第二沟槽，包括：
在所述晶体管的导电沟道区域上放置掩膜；
对所述掩膜区域外的所述半导体衬底进行刻蚀，形成所述第二沟槽。
11.一种半导体结构，其特征在于，包括：
半导体衬底；其中，所述半导体衬底上具有贯穿至少两个晶体管的导电沟道的第一沟槽；所述第一沟槽内具有栅极结构；
至少两个晶体管的导电沟道；至少部分所述导电沟道位于所述第一沟槽的底部；相邻的所述导电沟道之间具有氧化层；所述导电沟道在所述第一沟槽内相对于所述氧化层具有凸起结构；其中，所述凸起结构具有至少两个凸出部。
12.根据权利要求11所述的半导体结构，其特征在于，至少两个所述凸出部位于所述凸起结构与所述氧化层相邻的两侧。
13.根据权利要求11所述的半导体结构，其特征在于，所述栅极结构，包括：
栅极氧化层，位于所述第一沟槽内，覆盖所述凸起结构；
栅极导电层，位于所述第一沟槽内，覆盖所述栅极氧化层。
14.根据权利要求12所述的半导体结构，其特征在于，所述栅极导电层包括：
第一导电层，位于覆盖有所述栅极氧化层的所述第一沟槽内，覆盖所述第一沟槽的底部；
第二导电层，位于所述第一沟槽内，覆盖所述第一导电层。
15.根据权利要求13所述的半导体结构，其特征在于，所述栅极结构的厚度小于所述第一沟槽的深度；所述半导体结构还包括：隔离层，位于所述第一沟槽内，覆盖所述第二导电层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111095209.7A CN116133398A (zh) | 2021-09-17 | 2021-09-17 | 半导体结构及其制造方法 |
| PCT/CN2021/135716 WO2023040071A1 (zh) | 2021-09-17 | 2021-12-06 | 半导体结构及其制造方法 |
| US17/857,230 US20230089173A1 (en) | 2021-09-17 | 2022-07-05 | Semiconductor structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111095209.7A CN116133398A (zh) | 2021-09-17 | 2021-09-17 | 半导体结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116133398A true CN116133398A (zh) | 2023-05-16 |
Family
ID=85602375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111095209.7A Pending CN116133398A (zh) | 2021-09-17 | 2021-09-17 | 半导体结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116133398A (zh) |
| WO (1) | WO2023040071A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117650181A (zh) * | 2024-01-30 | 2024-03-05 | 深圳市冠禹半导体有限公司 | 一种提高沟槽mosfet元胞密度的工艺及沟槽mosfet |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7879659B2 (en) * | 2007-07-17 | 2011-02-01 | Micron Technology, Inc. | Methods of fabricating semiconductor devices including dual fin structures |
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| US9368388B2 (en) * | 2012-04-13 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for FinFETs |
| CN103579001B (zh) * | 2012-08-03 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN110880508B (zh) * | 2018-09-05 | 2024-08-09 | 长鑫存储技术有限公司 | 集成电路存储器的晶体管组合结构及其形成方法 |
-
2021
- 2021-09-17 CN CN202111095209.7A patent/CN116133398A/zh active Pending
- 2021-12-06 WO PCT/CN2021/135716 patent/WO2023040071A1/zh active Application Filing
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN117650181A (zh) * | 2024-01-30 | 2024-03-05 | 深圳市冠禹半导体有限公司 | 一种提高沟槽mosfet元胞密度的工艺及沟槽mosfet |
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|---|---|
| WO2023040071A1 (zh) | 2023-03-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |