JP2004527920A - 垂直mosトランジスタを有するdramセル構成、およびこの構成を製作する方法 - Google Patents
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Abstract
Description
【0001】
本発明は、垂直MOSトランジスタを有するDRAMセル構成に関し、かつ、この構成を製作する方法に関する。この方法の場合、トランジスタが浮体(floating body)を有するのではなく、完全に空乏化され得る。
【背景技術】
【0002】
現在DRAMセル構成、すなわち、ダイナミック半導体メモリにおいて用いられるメモリセルは、ほとんどが長年知られた単一トランジスタメモリセルのみであり、これは、MOS選択トランジスタおよびキャパシタを備える。メモリセルの情報は、電荷の形態でキャパシタ上に格納される。キャパシタは、トランジスタがワード線を介して駆動された場合、ビット線を介してキャパシタの電荷が読み出され得るように、トランジスタと接続される。
【0003】
一般に、高い実装密度を有するDRAMセル構成を生成することが試みられた。このために、MOSトランジスタを、ソース、チャネル領域およびドレインが重ね合わされて構成される垂直トランジスタとして設計することは有利である。このタイプのMOSトランジスタは、チャネル長さに関係なく小さい量の空間を占有し得る。さらに、垂直トランジスタ、および各メモリセルの関連するキャパシタを半導体基板上に垂直に重ね合わせて構成することが試みられる。
【0004】
多数のこのタイプのメモリセルを含む構成が、例えば、DE第44 30 483 A1号から公知である。各メモリセルは、半導体基板のカラム(column)においてドレイン領域およびソース領域を含む、垂直に構成された柱状の選択トランジスタを有し、同様に垂直方向に伸びる電流チャネルが、ドレイン領域とソース領域との間で伸び、この電流チャネルは、酸化物の層によって分離された基板カラムを完全に包囲する制御ゲート電極によって制御される。例えば、ドーピングポリシリコン、種々のメモリセルからなる制御ゲート電極は、互いに電気的に接続されて、選択トランジスタを駆動するためのワード線を形成する。
【0005】
公知のMOSトランジスタの問題は、特に、基板から絶縁され、かつ、例えば、閾値電圧を変更し得る電荷キャリアが集まる柱状のチャネル領域である。例えば、複数の有利な点を有するSOI(Silicon−on−Insulator)基板においても存在する活性領域の完全な絶縁は、従って、いわゆる浮体効果(floating body effects)として公知の負の効果ももたらす。これらの効果は、活性領域において生成された電荷キャリアが流れ出し得ないという事実によって引き起こされる。これは、特に、MOSトランジスタのチャネル領域において生成される電荷キャリアに当てはまる。
【0006】
他方、公知のMOSトランジスタにおいて、ゲート電極がチャネル領域を包囲するにもかかわらず、空乏ゾーンが柱状のチャネル領域の周縁部からその中心にまで完全に伸びることが保証されず、すなわち、チャネル領域を完全に満たす空乏ゾーンという意味では、MOSトランジスタもまた「完全に空乏化される」かどうかは確実でない。
【0007】
その有利な点に基づいて益々所望される「完全に空乏化された」タイプのMOSトランジスタは、Pドーピングされたチャネル領域が、(平面の)標準的なMOSトランジスタ(基板から分離されない)の場合とは異なって、なんらかの方法で制限された場合にのみ達成可能であるように思われる。これは、例えば、公知のトランジスタの柱状のチャネル領域の場合、または、さらに、SOI基板上の平面MOSトランジスタの場合に当てはまる。しかしながら、これらの場合、絶縁に基づいて基板へのチャネル領域の接続が不在であるという事実が見出される一方で、他方、上述のように、実際、浮体をともなう状態をもたらす。
【0008】
DE第199 29 211 A1号は、DRAMセル構成、および、MOSトランジスタが垂直トランジスタとして設計され、かつ浮体効果が回避される製作方法を開示した。その文献に開示されたトランジスタは、横方向に隣接するゲート電極を有する基板においてこぶ状の突起部を形成する一方で、突起部の別の側に、導電構造を介してゲート電極に電気的に接続され、従って、チャネル領域において生成される電荷キャリアが流出し得る。しかしながら、この公知のセル構成における全体的結果は、対応して製作が複雑に織り込まれた(interwoven)構造である。
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、浮体なしの可能な限り完全に空乏化されたトランジスタを提供し、同時に、簡単な製作プロセスを確実にするDRAMセル構成、およびこの構成を製作する方法を提供するという目的に基づく。
【0010】
本発明により、この目的は、請求項1に記載される特徴を有するDRAMセル構成によって達成される。
【課題を解決するための手段】
【0011】
本発明は、垂直MOSトランジスタを有するDRAMセル構成を提供し、
最上部に層として重ね合わされた上部ソース/ドレイン領域、チャネル領域および下部ソース/ドレイン領域を有するMOSトランジスタ、ならびにこのMOSトランジスタと接続されたキャパシタをそれぞれ有するメモリセルのマトリクス構成を有し、
メモリセルマトリクスのMOSトランジスタのチャネル領域がロウおよびカラムで構成され、カラムの1つに沿って構成されたチャネル領域は、基板において水平に伸びるリブの部分であり、
リブは、その両側および上部ソース/ドレイン領域の上がゲート誘電層によってそれぞれ包囲され、
メモリセルマトリクスのロウの1つに沿って構成されたMOSトランジスタのゲート電極は、帯状のワード線の部分であって、ワード線は、ロウと平行に、およびリブの上に伸び、かつリブ間にカラムの方向で形成されたトレンチに上部から係合し、ワード線の幅を越えてトレンチを充填し、
従って、メモリセルマトリクスの各交差点において、トレンチ内の関連するリブの両側に、関連するワード線のゲート電極が形成された垂直デュアルゲートMOSトランジスタが存在する。
【0012】
本発明の基本的考え方は、まず、垂直トランジスタの横方向のデュアルゲートが、チャネル領域の幅およびドーピングに依存して、トランジスタが完全に空乏化された形態で生成されることを容易に可能にし得、第2に、チャネル領域を接続するリブを介して基板のエッジにチャネル領域との接点が作製され得、従って、電荷キャリアが流れ出し得ることである。
【0013】
好適な実施形態は、DRAMセル構成を提供し、この構成は、
各メモリセルは、MOSトランジスタの下に積み重ねられたキャパシタを有し、かつ、下部ソース/ドレイン領域と電気的に接続され、
金属ビット線は、MOSトランジスタの上に伸び、MOSトランジスタは、カラムの1つに沿って、およびカラムと平行に構成され、金属ビット線は、ワード線の上に位置し、かつ、関連するMOSトランジスタの上部ソース/ドレイン領域と電気的に接続される。
【0014】
カラムの上部ソース/ドレイン領域は、有利にも、帯状の連続的領域として形成され得、かつ対応する金属ビット線に一緒に接続され得る。
【0015】
本発明は、さらに、請求項1に記載のDRAMセル構成を製作する方法を提供し、この方法は、
a)上部ソース/ドレイン領域のアレイを基板上に生成するために、ドーピングイオンを注入する工程と、
b)リブを形成するように接続されたチャネル領域を生成するために、リソグラフィによって生成されたマスクパターンを用いてトレンチをエッチングする工程と、
c)トレンチに被覆層を生成して、リブの表面にゲート誘電層を生成する工程と、
d)帯状のワード線を堆積およびパターニングする工程であって、ゲート電極が各MOSトランジスタの両側に生成される、工程と、
e)基板の上面にウェハボンディングが可能な第1の補助層を堆積させ、次に、この第1の補助層に第1の補助支持体基板を付与し、その後、この基板を除去する工程と、
f)チャネル領域に下部ソース/ドレイン領域のアレイを生成するために、ドーピングイオンを注入する工程と、
g)STI技術によって、浅いアイソレーショントレンチを生成する工程と
を包含する。
【0016】
これは、特に、以下のさらなる工程
h)接点構造、および関連するMOSトランジスタの下部ソース/ドレイン領域との接点を有する第1の補助支持体基板の上面に積み重ねられたキャパシタを生成する工程、
i)第1の補助支持体基板の上面にウェハボンディングが可能な第2の補助層を堆積させ、次に、この第2の補助層に第2の補助支持体基板を付与し、その後、第1の補助支持体基板および第1の補助層を除去する工程と、
j)上部ソース/ドレイン領域と直接的に電気的接触するために、第2の補助支持体基板の上面に、構造化された金属ビット線を形成する工程と
を用いて、全体として簡単なDRAMの製作の可能性を開く。
【0017】
本発明によるDRAMセル構成、およびその製作方法の好適な実施形態は、添付の図面を参照して以下に説明される。
【発明を実施するための最良の形態】
【0018】
本発明によるDRAMセル構成の製作において含まれる個々のプロセス工程が図1〜図4を参照して以下に説明される。
【0019】
図1bは、例示的に、4つのメモリセルの構成(マトリクス)を示し、図1bに平面図で示される帯状のワード線10(ゲート)は、マトリクスのロウを規定し、かつ、ロウで隣接し合って構成されるトランジスタと接触する一方で、カラムを規定する帯状の上部ソース/ドレイン領域4は、各々、カラムの1つにおいて構成されるトランジスタの上に伸びる。図1aは、図1bに示される線A−Aにおける、このセル構成の断面図を示す。より詳細に後述されるように、SOI基板から、すなわち、基板上にパターニングされるべきp型シリコン層3、および基板とp型シリコン層との間に位置する埋め込み酸化物層2から開始することが、製造技術上有利である。
【0020】
図1aから見出され得るように、まず、SOIウェハ、すなわち、p型シリコン層3上に上部nドーピングソース/ドレイン領域4のアレイを生成するために、注入工程が用いられる。プロセスシーケンスにおけるこの時点において、さらなる注入工程(ウェルのアレイ、周縁部等)、および周縁部のためのSTI(Shallow Trench Isolation)技術を用いるトレンチアイソレーションの生成が有利に実行され得る。
【0021】
その後、リソグラフィにより生成されたマスクパターンを用いて、カラム方向に伸びるトレンチ5の(ドライ)エッチングが続き、トレンチ5によって区切られたp型シリコンの連続的リブ7が残る(図2b参照)。隣接し合って構成されるトランジスタのチャネル領域6がロウの方向にもたらされる(図1a参照)。
【0022】
次の工程において、例示的に、窒化シリコンが堆積され、CMPプロセスを用いて平坦化され、その後、エッチングバックされて、次に層8を覆うために利用される窒化物層がトレンチ5において生成される。その後、ゲート酸化物9がリブ7の両側および上に生成される。適切な場合、手順は、トランジスタに関して、セルアレイおよび周縁部において別々に実行され得る。ゲート酸化物9は、特に、熱によって成長した酸化物層を用いて生成され得る。
【0023】
次のプロセス工程は、帯状のワード線10の堆積、リソグラフィによるパターニングおよびエッチングを含む。例えば、ドーピングポリシリコン、タングステン、窒化シリコン等の導電性材料、または中間の窒化タングステン層を有する層システムもまたトレンチ5を充填し、ゲート電極11および12が形成される。ワード線10のエッチングの後、特に、スペーサを製作するために、さらなるSiN堆積およびエッチング工程が実行され得る。さらに、例えば、チップ上に論理回路を製作するために、さらなるソース/ドレイン領域が周縁部において注入され得る。最後に、ウェハボンディングが可能な、通常、酸化物層(BPSG層も可能である)である第1の補助層13が堆積され得、場合によっては、平坦化され得、従って、図1aに示される製作状態がもたらされる。
【0024】
さらなるプロセス工程、ウェハボンディング工程において、第1の補助支持体基板14が平坦化された補助(酸化物)層13に付与または接着して結合される。これは、反対側の面を過熱し、その後、これらを接合することによって達成され得る。境界面が接合および冷却された後、所定の時間の後に、補助(酸化物)層(13)と第1の補助支持体基板14との間に解除不可能な化学結合が形成される。
【0025】
形成された構造の処理がさらなるプロセス工程について、(最初に)反対側からロウわれる。この目的で、構造全体が「裏返され」、ここで最上部にある基板がウェットエッチングによって剥離され、埋め込み酸化物層2は、有利にも、エッチングとして利用される。さらに、埋め込み酸化物層2は、化学的機械的平坦化CMP、またはさらなるエッチング工程によって除去され、これらのプロセスをゲート酸化物9の前で停止させるために被覆層8、特に、予め生成された窒化シリコン層が用いられる。
【0026】
ここで、下部ソース/ドレイン領域15のアレイがチャネル領域6上に生成されるために、露出された面(図2a参照)、すなわち、以前は裏面であった面にドーピングイオンが注入される。その後、図2bおよび図cを参照して、STI技術を用いて、通常の方法で(リソグラフィ、エッチング、酸化物堆積、CMP)浅いアイソレーショントレンチ16が帯の形状で生成される。なぜなら、下部ソース/ドレイン領域は、上部ソース/ドレイン領域と異なって、電気的に絶縁される必要があるためである。
【0027】
これは、図2に示された製作状態をもたらす。本発明の基本的考え方は、それぞれ、図2cに示される平面図において示された2つの線の1つに沿って、互いに垂直の断面方向の断面図を示す図2aおよび図2bが組み合わされて考察された場合に最も容易に示される。
【0028】
図2aは、それぞれ、上部ソース/ドレイン領域4および下部ソース/ドレイン領域15、これらの間を垂直に伸びるチャネル領域6、ならびにゲート酸化物9を含む、垂直MOSトランジスタを明瞭に示す。帯状のワード線10によって互いに接続されるゲート電極11および12は、トレンチ5の各々において、チャネル領域6の側方、すなわち、左右に形成される。
【0029】
従って、本発明により、横方向のデュアルゲートを有する垂直トランジスタが存在し、第1に、チャネル領域6の幅およびドーピングに依存して、完全に空乏化されたトランジスタを生成することが簡単に可能である。トランジスタは、横方向の各トランジスタが2つのゲート電極11および12を有するが、トレンチ5における各ゲート電極も2つの隣接し合うトランジスタに属すると考えられ得るように、ロウ方向で互いに結合される。
【0030】
第2に、垂直トランジスタは、チャネル領域6が連続的リブ7として形成されるように(図2b参照)カラム方向で互いに結合される。従って、トランジスタ、より具体的には、1つのカラムのトランジスタのチャネル領域6は、互いに分離された個々のシリコンカラムを形成しないが、むしろ、壁状の構造、すなわち、リブ7を形成する。これらの構造は、それら自体のサイズに基づいて、基板のような特性を取り入れ得るか、または、これらの構造は、基板のエッジにおける接触接続の可能性を少なくとも開く。基板エッジにて接点が作製されるという事実によって、接地されるチャネル領域6を用いて、浮体の効果がかなり低減され得るか、または全体的に回避すらされ得る。
【0031】
垂直トランジスタ、その垂直トランジスタの下に構成されたキャパシタ、およびそのトランジスタの上に設けられる金属ビット線をそれぞれ備えるメモリセルを有するセル構成を製作することが推奨される。これは、実質的に、以下のさらなる工程を必要とする。
【0032】
まず、接点構造17が第1の補助支持体基板14の上面に生成され、積み重ねられたキャパシタがその接点構造の上に生成される。各場合について、接点構造17は、各トランジスタの下部ソース/ドレイン領域15を、トランジスタの下に積み重ねられたキャパシタの第1の電極18に接続する。例えば、五酸化タンタル等の誘電体19が、各場合について、各場合について、共通のキャパシタプレート20として設計および接続されるキャパシタの反対側の電極から第1の電極18を分離する。スタックキャパシタの場合、すべての従来の実施形態(ボックス、シリンダ等)が適切であり、同じことが材料に当てはまり、金属電極、および非常に高い誘電率を有する誘電体が望ましい。従って、全体として、簡単な、低抵抗性端子を有し、かつトレンチキャパシタの場合に生じるようなメタライゼーションによってもたらされるアスペクト比における制限を有さないキャパシタもまた可能である。
【0033】
積み重ねられたキャパシタが製作された後、第2の補助(酸化物)層21が、次に、キャパシタ上に堆積され、第2の補助支持体基板22が、ウェハボンディング工程において付与されるか、または接着して結合される。その後、構造全体が再び裏返され、ここで、従来の方法工程を用いて、金属ビット線23および接点(図示せず)を補助支持体基板22の上面に生成することが可能である。
【0034】
図4に示され、かつ、「裏返し」動作が2回実行された後に、所望の構成(基板、その上の埋め込みキャパシタ、そして、垂直トランジスタ、および最上部の金属ビット線)をここで有する本発明によるDRAMセル構成は、垂直に構成された選択トランジスタおよびそれらの下に積み重ねられたキャパシタに関して、非常に大きい規模の集積を提供する。メモリセルは、約4F2のサイズを有し、最小リソグラフィ機能サイズはF<0.2μmである。
【0035】
本発明によるDRAMセル構成を製作するための製作プロセスは、特に、リソグラフィに関して非常に簡単であり(ストリップマスクの使用)、特に、非常に簡単なメタライゼーション動作を含む。
【0036】
特に、プロセスシーケンスにおけるウェハボンディングの複数回の使用は、トレンチ技術(キャパシタンスおよびメタライゼーションは、デバイスから見て異なった方向に位置するので、メタライゼーションが簡単、垂直トランジスタの集積が容易)、およびスタック技術(デバイス、キャパシタ、メタライゼーションといった降下するサーマルバジェットに従うプロセスシーケンス)の基本的な有利な点を組み合わせることを可能にする。
【図面の簡単な説明】
【0037】
【図1a】図1aは、本発明によるDRAMセル構成の製作において含まれる連続的プロセス工程を示す図1bにおける切断線A−Aの断面図を示す。
【図1b】図1bは、図1aおよび図2aに示されたプロセス工程の本発明により製作されたDRAMセル構成の平面図を示す。
【図2a】図2aは、本発明によるDRAMセル構成の製作において含まれる連続的プロセス工程を示す図1bにおける切断線A−Aの断面図を示す。
【図2b】図2bは、図2cにおける切断線B−Bの断面図を示す。
【図2c】図2cは、図1aおよび図2aに示されたプロセス工程の本発明により製作されたDRAMセル構成の平面図を示す。
【図3】図3は、本発明によるDRAMセル構成の製作において含まれる連続的プロセス工程を示す図1bにおける切断線A−Aの断面図を示す。
【図4】図4は、本発明によるDRAMセル構成の製作において含まれる連続的プロセス工程を示す図1bにおける切断線A−Aの断面図を示す。
Claims (6)
- 最上部に層として重ね合わされた上部ソース/ドレイン領域(4)、チャネル領域(6)および下部ソース/ドレイン領域(15)を有するMOSトランジスタ、ならびに該MOSトランジスタと接続されたキャパシタ(18、19、20)をそれぞれ有するメモリセルのマトリクス構成を有し、
メモリセルマトリクスの該MOSトランジスタの該チャネル領域(6)がロウおよびカラムで構成され、該カラムの1つに沿って構成された該チャネル領域(6)は、基板(1)において水平に伸びるリブ(7)の部分であり、
該リブ(7)は、両側および該上部ソース/ドレイン領域(4)の上がゲート誘電層(9)によってそれぞれ包囲され、
該メモリセルマトリクスの該ロウの1つに沿って構成された該MOSトランジスタのゲート電極(11、12)は、帯状のワード線(10)の部分であって、該ワード線は、該ロウと平行に、および該リブ(7)の上に伸び、かつ該リブ間に該カラムの方向で形成されたトレンチ(5)に上部から係合し、該ワード線(10)の幅を越えて該トレンチを充填し、
従って、該メモリセルマトリクスの各交差点において、該トレンチ(5)内の関連するリブ(7)の両側に、関連する該ワード線(10)の該ゲート電極(11、12)が形成された垂直デュアルゲートMOSトランジスタが存在する、垂直MOSトランジスタを有するDRAMセル構成。 - 各メモリセルは、前記MOSトランジスタの下に積み重ねられたキャパシタ(18、19、20)を有し、かつ、前記下部ソース/ドレイン領域(15)と電気的に接続され、
金属ビット線(23)は、該MOSトランジスタの上に伸び、該MOSトランジスタは、前記カラムの1つに沿って、および該カラムと平行に構成され、該金属ビット線は、前記ワード線(10)の上に位置し、かつ、該関連するMOSトランジスタの前記上部ソース/ドレイン領域(4)と電気的に接続される、請求項1に記載のDRAMセル構成。 - 前記キャパシタ(18、19、20)の下に構成される補助支持体基板(22)が提供され、ウェハボンディングが可能な補助層(21)が該2つのコンポーネント間に挿入される、請求項2に記載のDRAMセル構成。
- 請求項1に記載のDRAMセル構成を製作する方法であって、
a)上部ソース/ドレイン領域(4)のアレイを基板(1)上に生成するために、ドーピングイオンを注入する工程と、
b)リブ(7)を形成するように接続されたチャネル領域(6)を生成するために、リソグラフィによって生成されたマスクパターンを用いてトレンチをエッチングする工程と、
c)該トレンチに被覆層(8)を生成して、該リブ(7)の表面にゲート誘電層(9)を生成する工程と、
d)帯状のワード線(10)を堆積およびパターニングする工程であって、ゲート電極(11、12)が各MOSトランジスタの両側に生成される、工程と、
e)該基板(1)の上面にウェハボンディングが可能な第1の補助層(13)を堆積させ、次に、該第1の補助層(13)に第1の補助支持体基板(14)を付与し、その後、該基板(1)を除去する工程と、
f)該チャネル領域(6)に下部ソース/ドレイン領域(15)のアレイを生成するために、ドーピングイオンを注入する工程と、
g)STI技術によって、浅いアイソレーショントレンチ(16)を生成する工程と
を包含する、方法。 - h)接点構造(17)、および関連する前記MOSトランジスタの前記下部ソース/ドレイン領域(15)との接点を有する前記第1の補助支持体基板(14)の前記上面に積み重ねられたキャパシタ(18、19、20)を生成する工程と、
i)該第1の補助支持体基板(14)の上面にウェハボンディングが可能な第2の補助層(21)を堆積させ、次に、該第2の補助層(21)に第2の補助支持体基板(22)を付与し、その後、該第1の補助支持体基板(14)および前記第1の補助層(13)を除去する工程と、
j)該上部ソース/ドレイン領域(4)と直接的に電気的接触するために、該第2の補助支持体基板(22)の上面に、構造化された金属ビット線(23)を形成する工程と
をさらに包含する、請求項4に記載の方法。 - プロセス工程において、
a)SOI基板(1、2、3)が用いられ、かつ、プロセス工程の最後において、
e)まず、シリコン基板(1)がエッチングバックまたは除去され、その後、該SOI基板(1、2、3)の埋め込み酸化物層(2)が除去される、請求項4または5に記載の方法。
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