KR100784930B1 - 수직채널 이중 게이트 구조를 갖는 메모리 셀 - Google Patents
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Abstract
본 발명은 수직채널 이중 게이트 구조를 갖는 비휘발성 메모리 셀의 구조에 관한 것으로서, 제 1 소스/드레인 영역을 형성하는 제 1 반도체층과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역과; 상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역과; 상기 기둥 형상의 액티브 영역 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층과; 상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층과; 상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트를 포함하여 구성된 것을 특징으로 하여, 노어형 플래시 메모리 어레이에는 물론 어떤 형태의 메모리 어레이의 단위 셀로 사용하더라도, 불필요한 콘택 등이 필요 없게 되어 메모리의 고집적화가 가능하게 되고, 보다 효과적으로 프로그램/이레이즈를 하며, 독출 속도 및 센싱 전류량도 크게 하는 효과가 있다.
수직채널, 이중 게이트, 메모리 셀, 기둥, 전하트랩
Description
도 1a 내지 도 1f는 본 발명의 제 1 실시예를 구현하는 제조공정을 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예를 구현하는 제조공정을 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 제 3 실시예를 구현하는 제조공정을 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 액티브 영역
30 : 마스크 40 : 필드 영역
50 : 제 1 절연층 60 : 제 2 절연층
70 : 제어 게이트
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 수직채널 이중 게이트 구조를 갖는 비휘발성 메모리 셀의 구조에 관한 것이다.
현재 비휘발성 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능한 특성으로, 음악 또는 영상 데이터를 저장하기 위한 메모리 카드나 휴대용 전화기와 같이 전원을 항상 공급할 수 없거나 전원 공급이 간헐적으로 중단되는 전자기기에서 폭넓게 사용되고 있다.
특히, EEPROM(Electrically Erasable Programmable Read Only Memory)의 집적도 한계를 극복하기 위하여 하나의 트랜지스터로 하나의 셀 구조를 채택하면서도 전기적으로 데이터를 자유롭게 입/출력할 수 있는 플래시 메모리 소자는 최근 모바일 및 멀티미디어 산업의 발달에 따라 그 수요가 더욱 급증하고 있다.
이러한 플래시 메모리 소자는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결되어 있는 노아(NOR)형 플래시 메모리와 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결되어 있는 낸드(NAND)형 플래시 메모리로 구분될 수 있다.
노어형 플래시 메모리는 비트 라인으로 연결되는 드레인과 공통 소스 라인으로 연결되는 소스 사이에 하나의 메모리 셀 트랜지스터가 연결되므로 메모리 셀의 전류를 증대시키며 고속동작이 가능하다는 장점이 있는 반면에, 낸드형 플래시 메모리와 달리 비트 라인 콘택과 소스 라인이 차지하는 면적의 증대로 고집적화가 어렵다는 단점이 있다.
이러한 노어형 플래시 메모리가 갖는 단점을 극복하고자 현재까지는 메모리 셀 사이즈를 축소해 왔다.
그러나, 평면형 소자 구조에서 채널 폭을 감소시켜 메모리의 집적도를 향상시키는 것은 반도체 공정 기술의 문제 및 소자 동작상의 문제로 일정한 한계가 있어 왔다.
상기 문제를 극복하고자, 특히, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태를 메모리 소자로 하는 것에 있어서, SONOS 메모리 소자의 형태를 이중 게이트로 하는 시도(한국 등록특허공보 제431489호)도 있으나, 비트 라인 콘택과 소스 라인이 차지하는 면적으로 고집적화에 한계가 있을 수밖에 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 복수 개의 반도체층을 상하로 적층하여 수직채널을 갖는 기둥 형상의 액티브 영역을 형성함으로써, 노어형 플래시 메모리 어레이에는 물론 어떤 형태의 메모리 어레이의 단위 셀로 사용되더라도 불필요한 콘택 등을 필요 없게 하여 종래 메모리의 고집적화 한계를 극복할 수 있는 수직채널 이중 게이트 구조를 갖는 비휘발성 메모리 셀을 제공하는 것을 그 목적으로 한다.
아울러, 기둥 형상의 액티브 영역 양 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 절연층을 구비하여, 보다 효과적으로 프로그램/이레이즈를 하고, 독출 속도 및 센싱 전류량을 크게 하며, 종래 주로 평면형 메모리 셀에서 문제가 되었던 터널 산화막의 균일도 문제를 근본적으로 해결할 수 있는 수직채널 이중 게이트 구조를 갖는 비휘발성 메모리 셀을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 메모리 셀은 제 1 소스/드레인 영역을 형성하는 제 1 반도체층과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역과; 상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역과; 상기 기둥 형상의 액티브 영역 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층과; 상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층과; 상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트를 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 필드 영역은 상기 제 2 반도체층 일측 아래로 이웃한 기둥 형상의 액티브 영역 사이에 소정의 깊이로 채워진 산화막으로 형성되거나, SOI 기판의 매몰 산화막(상기 액티브 영역이 SOI 기판의 실리콘층으로 형성될 경우) 또는 상기 제 2 반도체층 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층으로 될 수 있다.
그리고, 상기 전하트랩층은 질화막층인 것이 바람직하다.
또한, 상기 제 1 반도체층 및 상기 제 2 반도체층은 N형 반도체층으로, 상기 제 3 반도체층은 P형 반도체층으로 하여 본 발명에 따른 메모리 셀의 액티브 영역은 NPN 도핑 구조로 소정의 높이로 형성된 기둥 형상인 것이 또 다른 특징이다.
나아가, 상기 제 2 절연층은 상기 제 1 절연층과 동일한 것으로 하여 공정을 단순화시킬 수도 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
우선, 도 1f, 도 2e 및 도 3f 중 어느 하나와 같이, 본 발명에 따르는 메모리 셀의 기본 구조는 제 1 소스/드레인 영역을 형성하는 제 1 반도체층(22)과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층(24)과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층(26)을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역(20)과; 상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역(40, 42, 44)과; 상기 기둥 형상의 액티브 영역 측벽에 전하트랩층(54)을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층(50)과; 상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층(60, 66)과; 상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트(70)를 포함하여 구성된다.
여기서, 본 발명에 따르는 메모리 셀이 노어형 플래시 메모리 어레이의 단위 셀로 사용될 경우, 상기 제 1 반도체층(22)은 비트 라인에, 상기 제 2 반도체층(24)은 공통 소스 라인에, 상기 제 3 반도체층(26)은 바디 바이어싱 단자에, 상기 제어 게이트(70)는 워드 라인에 각각 전기적으로 연결되어 각 셀마다 별도의 비트 라인 콘택과 소스 라인을 위한 면적이 불필요하게 됨으로써, 노어형 플래시 메모리도 낸드형과 같이 고집적이 가능하게 된다.
나아가, 본 발명에 따르는 메모리 셀을 어떤 형태의 메모리 어레이의 단위 셀로 사용하더라도 서로 다른 전기적 신호 라인을 소정의 높이를 갖는 기둥 형상의 액티브 영역(20) 상하로 형성된 제 1 반도체층(22) 및 제 2 반도체층(24)에 각각 연결하게 되므로, 메모리의 고집적화가 가능하게 된다.
그리고, 상기 기둥 형상의 액티브 영역(20) 양 측벽에는 전하트랩층(54)을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층(50)이 형성되어 있어, 셀의 동작에 따라 제 3 반도체층(26)으로부터 전자를 상기 양측 전하트랩층(54)에 입/출입시킴으로써 보다 효과적으로 프로그램/이레이즈를 하고{프로그램은 CHEI(Channel Hot Electron Injection) 방식은 물론 FN(Fowller Nodeheim) 방식으로도 가능함}, 이웃한 제 1, 2 반도체층(22, 24)과 2개의 수직채널을 이용하여 독출하게 되므로 독출 속도 및 센싱 전류량을 크게 하는 효과가 있다.
그 밖에 상기 제 3 반도체층(26)의 높이를 조절함으로써 상기 전하트랩층(54)을 늘일 수 있고, 상기 제 1 절연층(50)을 O/N/O(Oxide/Nitride/Oxide)층으 로 하였을 경우 종래 평면형 메모리 셀에서 문제가 되었던 터널산화막의 균일도를 문제를 근본적으로 해결하여 셀의 열화를 방지하는 효과도 있다.
다음은 상기 본 발명에 따른 메모리 셀의 기본 구조가 구현되는 구체적인 실시예에 대하여 설명한다.
[제 1 실시예]
상기 기본 구조에 필드 영역(40)은, 도 1f와 같이, 상기 제 2 반도체층(24) 일측 아래로 이웃한 기둥 형상의 액티브 영역 사이에 소정의 깊이로 채워진 산화막으로 형성된 것으로 한다.
상기 제 1 실시예를 구현하는 제조방법이 도 1a부터 도 1f까지 도시되어 있다.
이를 좀 더 상세히 설명하면, 먼저, 도 1a와 같이, P형 반도체 기판(10')에 제 2 반도체층(24) 형성을 위한 N형 불순물을 적정한 도즈(dose)량과 에너지로 주입하여 깊은 곳에 N형 도핑층(24')을 균일하게 형성한다. 이어, 제 1 반도체층(22) 형성을 위해 같은 N형 불순물로 도즈(dose)량은 동일하나 에너지는 작게 하여 같은 방식으로 얕은 곳에 동일한 N형 도핑층(22')을 균일하게 형성한다. 이때, 제 2 반도체층(24)을 형성하고 제 1 반도체층(22) 형성하기 전에 P형 불순물로 적정한 도즈(dose)량과 에너지를 조절하여 상기 제 1, 2 반도체층을 위한 N형 도핑층(22', 24') 사이에 제 3 반도체층(26) 형성을 위한 P형 도핑층(26')을 더 형성하는 것이 바람직하다.
이 후, 도 1b와 같이, 제 1 반도체층을 위한 N형 도핑층(22')의 상부에 질화막을 증착하고 사진식각공정으로 마스크를 만든 다음, 상기 질화막 마스크(30)를 이용 소정의 깊이로 실리콘을 식각하여 소정의 높이를 갖는 기둥형상의 액티브 영역(20)을 형성한다. 이때, 실리콘 식각은 제 2 반도체층(24)을 위한 N형 도핑층(24') 아래 기판이 소정 깊이로 식각되도록 하여야 한다.
다음은, 기판 전면에 산화막과 같은 절연물질을 채우고 CMP(Chemical Mechnical Polishing) 공정으로, 도 1c와 같이, 평탄화를 시킨다. 이때, 질화막 마스크(30)가 에치 스텝퍼(etch stopper) 역할을 하게 된다.
이어서, 도 1d와 같이, 질화막 마스크(30) 및 산화막(40')을 식각하여 제거한다. 이때, 산화막이 제 2 반도체층(24)에 걸치도록 식각하는 것이 바람직하다.
다음은, 도 1e와 같이, 기판 전면에 O/N/O층(50)를 순차적으로 증착하여 제 1 절연층 및 제 2 절연층을 동시에 형성하고, 그 상부에 다시 게이트 물질(70')을 증착한다.
이어서, 게이트 물질(70') 상부에 감광막 등을 증착하고 사진식각공정으로 마스크를 만들고 이를 이용 상기 게이트 물질(70')을 식각하여, 도 1f와 같이, 소정의 제어 게이트(70)를 만들어 메모리 셀을 구현한다.
[제 2 실시예]
본 발명에 따른 메모리 셀은 SOI 기판을 이용하여, 도 2e와 같이, 구현할 수 있다. 이는 상기 기본 구조에서, 상기 기둥 형상의 액티브 영역(20)은 SOI 기판의 실리콘층으로 형성되고, 상기 필드 영역은 SOI 기판의 매몰 산화막(42)이 된다.
상기 제 2 실시예를 구현하는 제조방법이 도 2a부터 도 2e까지 도시되어 있다.
제 2 실시예를 구현하는 제조방법은 제 1 실시예를 구현하는 방법과 거의 동일한 공정을 거치게 되는데 차이점을 중심으로 살펴보면 다음과 같다.
우선, 도 2a와 같이, SOI 기판의 실리콘층에 순차적으로 NPN 도핑층(22', 24', 26')을 형성한다.
다음, 도 2b와 같이, 질화막 또는 감광막 마스크(30)를 형성하고 실리콘을 식각하여 소정의 높이를 갖는 기둥형상의 액티브 영역(20)을 형성한다. 여기서, 실리콘 식각은 매몰 산화막(42)가 드러나도록 하면 되고 제 1 실시예와 같이 별도의 산화막 증착 및 평탄화 공정을 진행하지 않아도 되므로, 공정이 용이하고 그 비용을 절감할 수 있는 장점이 있다.
이어서, 도 2c와 같이, 마스크(30)를 식각하여 제거하고, 도 2d와 같이, 기판 전면에 O/N/O층(50)를 순차적으로 증착하여 제 1 절연층 및 제 2 절연층을 동시에 형성하고, 그 상부에 다시 게이트 물질(70')을 증착한다.
다음은, 게이트 물질(70') 상부에 감광막 등을 증착하고 사진식각공정으로 마스크를 만들고 이를 이용 상기 게이트 물질(70')을 식각하여, 도 2e와 같이, 소정의 제어 게이트(70)를 만들어 메모리 셀을 구현한다.
[제 3 실시예]
본 발명에 따른 메모리 셀은, 도 3f와 같이, 상기 기본 구조에 상기 필드 영역은 상기 제 2 반도체층(24) 하단에 벌크 실리콘 기판(10)의 산화 잠식으로 형성된 산화막층(44)인 것으로 한다.
상기 제 3 실시예를 구현하는 제조방법이 도 3a부터 도 3f까지 도시되어 있다.
제 3 실시예를 구현하는 제조방법은 제 1 실시예를 구현하는 방법과 거의 동일한 공정을 거치게 되는데 차이점을 중심으로 살펴보면 다음과 같다.
먼저, 도 3a와 같이, 제 1 실시예와 마찬가지로 P형 벌크 기판에 순차적으로 NPN 도핑층(22', 24', 26')을 형성한다. 이때, 제 2 반도체층(24)을 형성하기 위한 N형 도핑층(24')은 제 1 실시예 보다 약간 더 두껍게 형성하는 것이 바람직하다.
다음, 도 3b와 같이, 질화막 마스크(30)를 형성하고 실리콘을 식각하여 소정의 높이를 갖는 기둥형상의 액티브 영역(20)을 형성한다. 이때, 실리콘 식각은 제 1 실시예와 달리 제 2 반도체층(24)을 위한 N형 도핑층(24') 하부까지만 식각되도록 하여야 한다. 여기서도 제 2 실시예와 같이 별도의 산화막 증착 및 평탄화 공정을 진행하지 않아도 되므로, 공정비용을 절감할 수 있는 장점이 있다.
이어서, 도 3c와 같이, 마스크(30)를 제거하고 기판 전면에 O/N(Oxide/Nitride)층(50')를 순차적으로 증착한다.
다음은, 이방성 식각으로, 도 3d와 같이, 기둥 위와 기둥 사이의 제 2 반도 체층(24)을 위한 N형 도핑층(24') 표면에 있는 O/N층(50')만을 선택적으로 식각한다.
이어서, 산화공정을 통하여, 도 3e와 같이, 기둥 사이에 드러난 제 2 반도체층(24)을 위한 N형 도핑층(24')을 시작으로 기둥 밑의 N형 도핑층(24')까지 산화 잠식으로 산화막층(44)을 형성한다. 물론 이때 기둥 위에 드러난 제 1 반도체층(22)을 위한 N형 도핑층(22')에도 산화막층(62)가 형성된다. 그러나, 질화막층이 있는 기둥 측벽에는 산화가 되지 않는다. 여기서, 기둥 밑의 산화막층(44) 형성은 산화공정시 실리콘이 산화 잠식되어 새부리(bird's beak)로 되는 현상을 이용한 것이므로, 기둥 밑에 산화막층(44)을 충분히 형성하기 위해서는 기둥의 두께에 따라 산화공정 시간을 충분히 주어야 한다.
다음은, 도 3f와 같이, 기판 전면에 산화막(56, 64, 66)을 균일하게 더 증착하여 기둥 양 측벽에는 O/N/O층(52, 54, 56 : 50)으로 제 1 절연층을 형성하고, 기둥 상단 및 기둥 사이 바닥에는 산화막(62, 64; 44, 66)으로 제 2 절연층(60)을 각각 형성한다. 그러나, 기판 전면에 산화막을 더 증착하는 단계를 생략하고 기둥 양 측벽에 O/N층(50')만으로 제 1 절연층을 형성할 수도 있다.
이어서, 게이트 물질(70')을 기판 상부에 증착하고, 소정의 마스크를 형성한 다음, 이를 이용하여 상기 게이트 물질(70')을 식각하면, 도 3f와 같이, 소정의 제어 게이트(70)를 갖는 메모리 셀이 구현된다.
상기 제 1 내지 제 3 실시예에서, 상기 전하트랩층(54)은 질화막(nitride layer)인 것으로 하였으나, 이에 한정되지 아니하고 전하트랩 물질(예컨대 나노결정, 다수의 트랩을 갖는 고유전율 물질 등)이면 모두 가능하다.
특히, 본 발명은 전하 저장소로 종래의 플로팅게이트를 사용하지 않고 전하트랩층(54)을 사용함으로써, 전하트랩층 내에 존재하는 다량의 딥 레벨 트랩(deep level trap) 들을 전하 저장에 이용할 수 있고, 전하트랩층의 격리된 트랩 특성으로 인해 프로그램시 주입된 전자가 전하트랩층 내에서 수평적으로 거의 이동하지 않고 전자가 주입된 위치에 집중적으로 분포되어 그 상태를 유지하므로 이웃 셀 간의 전기적 격리(isolation)는 자동으로 이루어지는 장점이 있다.
따라서, 본 발명의 제 1 절연층은 컨트롤 산화막(control oxide, 56), 전하트랩층(charge trap layer, 54) 및 터널링 산화막(성장된 산화규소(SiO2)막, 52)으로 구성된 OTO층(50) 또는 전하트랩층(charge trap layer) 및 터널링 산화막(성장된 산화규소(SiO2)막)으로 구성된 TO층으로 많이 사용된다. 여기서, 전하트랩층으로 질화막(nitride layer)이 사용될 경우 전자는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 또는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조로, 후자는 MNOS(Metal-Nitride-Oxide-Silicon) 구조로 된다. 그리고, 상기 컨트롤 산화막으로는 통상 화학기상증착(chemical vapor deposition, CVD)된 산화규소를 사용하나 기타 고유전율 물질(예: 산화 알루미늄(Al2O3) 등)을 사용할 수도 있다.
이상으로, 본 발명의 실시예에 대하여 상세히 설명하였으나, 이는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 일 실시예를 기재한 것이므로, 상기 실시예의 기재에 의하여 본 발명의 기술적 사상이 제한적으로 해석되어서는 아니 된다.
본 발명에 의한 메모리 셀은 제 1 내지 제 3 반도체층으로 기둥형상의 액티브 영역을 형성함으로써, 노어형 플래시 메모리 어레이에는 물론 어떤 형태의 메모리 어레이의 단위 셀로 사용하더라도, 서로 다른 전기적 신호 라인을 소정의 높이를 갖는 기둥 형상의 액티브 영역 상하로 형성된 제 1 반도체층 및 제 2 반도체층에 각각 연결하게 되므로, 불필요한 콘택 등이 필요 없게 되어 메모리의 고집적화가 가능하게 되었다.
또한, 기둥 형상의 액티브 영역 양 측벽에는 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층의 형성으로, 보다 효과적으로 프로그램/이레이즈를 하고, 독출 속도 및 센싱 전류량을 크게 하는 효과가 있다.
그 밖에, 바디 및 채널 영역에 해당하는 제 3 반도체층의 높이를 조절함으로써 전하트랩층을 늘일 수 있고, 제 1 절연층을 O/N/O(Oxide/Nitride/Oxide)층으로 하였을 경우 종래 평면형 메모리 셀에서 문제가 되었던 터널 산화막의 균일도 문제를 근본적으로 해결하여 셀의 열화를 방지하는 효과도 있다.
Claims (7)
- 제 1 소스/드레인 영역을 형성하는 제 1 반도체층과, 상기 제 1 반도체층 아래로 일정거리 이격되어 제 2 소스/드레인 영역을 형성하는 제 2 반도체층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이에서 바디 및 채널 영역을 형성하는 제 3 반도체층을 포함하여 소정의 높이로 형성된 기둥 형상의 액티브 영역과;상기 기둥 형상의 액티브 영역을 분리시키는 필드 영역과;상기 기둥 형상의 액티브 영역 측벽에 전하트랩층을 포함하는 2개 이상의 유전체층으로 구성된 제 1 절연층과;상기 제 1 반도체층 상단 및 상기 필드 영역 상단에 1개 이상의 유전체층으로 구성된 제 2 절연층과;상기 제 1 절연층 상부 및 제 2 절연층 상부에 형성된 제어 게이트를 포함하여 구성된 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 1 항에 있어서,상기 필드 영역은 상기 제 2 반도체층 일측 아래로 이웃한 기둥 형상의 액티브 영역 사이에 소정의 깊이로 채워진 산화막으로 형성된 것을 특징으로 하는 수직 채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 1 항에 있어서,상기 기둥 형상의 액티브 영역은 SOI 기판의 실리콘층으로 형성되고,상기 필드 영역은 SOI 기판의 매몰 산화막인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 1 항에 있어서,상기 필드 영역은 상기 제 2 반도체층 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 5 항에 있어서,상기 제 1 반도체층 및 상기 제 2 반도체층은 N형 반도체층이고,상기 제 3 반도체층은 P형 반도체층인 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 절연층은 상기 제 1 절연층과 동일한 것을 특징으로 하는 수직채널 이중 게이트 구조를 갖는 메모리 셀.
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