KR101037649B1 - 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법 - Google Patents

수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법 Download PDF

Info

Publication number
KR101037649B1
KR101037649B1 KR1020080090354A KR20080090354A KR101037649B1 KR 101037649 B1 KR101037649 B1 KR 101037649B1 KR 1020080090354 A KR1020080090354 A KR 1020080090354A KR 20080090354 A KR20080090354 A KR 20080090354A KR 101037649 B1 KR101037649 B1 KR 101037649B1
Authority
KR
South Korea
Prior art keywords
silicon
substrate
trench
bit lines
insulating film
Prior art date
Application number
KR1020080090354A
Other languages
English (en)
Other versions
KR20100031319A (ko
Inventor
박병국
윤장근
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to KR1020080090354A priority Critical patent/KR101037649B1/ko
Publication of KR20100031319A publication Critical patent/KR20100031319A/ko
Application granted granted Critical
Publication of KR101037649B1 publication Critical patent/KR101037649B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

본 발명은 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 하나의 비트 라인이 추가될 때마다 2 비트씩 증가함으로써, 노아 어레이에서도 얼마든지 고집적화가 가능한 장점이 있고, 실리콘 핀 양쪽으로 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층을 동일 비트 라인으로 함으로써, 종래 실리콘 핀 양쪽에 형성된 비트간의 간섭(PCI) 문제점을 원천적으로 해결할 수 있고, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결할 수 있으며, 각 실리콘 핀의 가장 하부에 위치하며 분리되거나 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제는 더 이상 문제되지 않게 한 효과가 있다.
또한, 본 발명에 의한 어레이 제조방법은 단순히 질화막 등의 하드 마스크를 이용하여 실리콘 기판의 식각->이온 주입->어닐링 공정을 반복적으로 실시함으로써, 원하는 복수 개의 비트 라인들을 적층 할 수 있는 것이어서 공정이 간단하고 제조비용이 저렴한 효과가 있다.
수직 채널, 다중 비트 라인, 노아, 플래시 메모리, 어레이

Description

수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법{NOR FLASH MEMORY ARRAY HAVING VERTICAL MULTI-BITLINES AND FABRICATION METHOD FOR THE SAME}
본 발명은 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
종래 노아 플래시 메모리는 낸드 메모리에 비하여 빠른 동작 속도를 갖는 장점이 있으나, 각 메모리 셀마다 컨택을 해야 하므로 불필요한 면적이 소요되는 문제점이 있었다.
상기 노아 플래시 메모리의 집적도 향상을 위하여, 많은 연구가 진행되고 있는데, 그 중의 하나가 도 1과 같은 수직 채널구조를 갖는 노아 플래시 메모리 어레이이다.
이에 의하면, 실리콘 기판(10)에 복수 개의 실리콘 핀(12a)을 형성한 다음, 각 핀 상부와 핀 사이 바닥에 비트 라인(42a, 60a)을 형성하고, 상기 각 핀 상에 전하저장소(70<74>)를 사이에 두고 워드 라인(80)을 비트 라인과 교차하며 형성하 면 되므로, 각 셀마다 컨택을 할 필요가 없게 되어 간단한 공정으로 종래 집적도의 문제점을 해소할 수 있게 되는 장점이 있다.
즉, 전하저장소를 ONO 층(산화막/질화막/산화막층)으로 형성할 경우, 도 2와 같이, 각 핀의 상, 하부 및 좌, 우측을 전하 저장공간(저장 노드)으로 활용할 수 있어, 도 1에 표시된 바와 같이, 4bit/4F2도 가능하다.
또한, 도 2의 전하 저장공간 1에 전자를 주입할 경우(쓰기 동작)에는, 도 3과 같이, 선택된 워드 라인(WL4)과 좌측에 있는 비트 라인들(BL1~BL5)에 각각 3V의 전압을, 우측에 있는 비트 라인들(BL6~BL9)에는 0V를 인가하면, 열전자주입(Channel Hot Electron Injection: CHIE) 방식으로 원하는 위치에 전자를 주입할 수 있게 된다.
반대로 핀의 하측인 도 2의 전하 저장공간 2에 전자를 주입할 경우(쓰기 동작)에는, 도 4와 같이, 선택된 워드 라인(WL4)과 우측에 있는 비트 라인들(BL6~BL9)에 각각 3V의 전압을, 좌측에 있는 비트 라인들(BL1~BL5)에는 0V를 인가하면 된다.
같은 방법으로, 도 2의 전하 저장공간 3, 4에 전자를 주입하며 프로그램(쓰기)할 수 있고, 읽기 동작은 역방향 읽기(reverse reading)를 하면 되므로 적절한 전압을 쓰기 동작 조건과 반대로 인가하면 된다.
그러나, 상기 구조는 도 2를 참조하면 아래와 같은 문제점이 있다.
첫째로, 집적도 향상을 위하여 실리콘 핀의 폭을 줄일 때, 쌍을 이루는 셀간 의 간섭(Paired Cell Interference: PCI)이 커지는 문제점이 있다.
둘째로, 실리콘 핀의 하부에 존재하는 비트 라인의 접합들은 수직 방향의 채널에 직접적으로 맞닿아 있지 않게 됨으로써(비대칭), 하부 접합을 넓게 형성시켜 주어야 하는데, 그렇다고 너무 넓게 형성할 경우(확산시킬 경우)에는 미세화된 구조에서 인접된 비트 라인들과 단락(short)이 될 우려가 있다.
마지막으로, 하부에 존재하는 비트 라인들 간에는 누설 전류가 발생 되는 문제점이 있다.
따라서, 본 발명은 종래 수직 채널 노아 플래시 메모리 어레이가 갖고 있는 문제점들 즉, 쌍을 이루는 셀간의 간섭(PCI) 문제, 상하 비트 라인들 간의 비대칭성 문제, 그리고 하부 비트 라인들 간의 누설전류 문제를 근본적으로 해결하기 위해, 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이는 적어도 하나 이상의 실리콘 핀이 형성된 실리콘 기판과; 상기 각 실리콘 핀에 상, 하로 이격되며 형성된 복수 개의 비트 라인들과; 상기 각 실리콘 핀을 감싸며 상기 각 비트 라인 방향으로 일정 거리 이격되며 형성된 복수 개의 워드 라인들을 포함하는 것을 특징으로 한다.
그리고, 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법은 실리콘 기판에 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와; 상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와; 상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와; 상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 상기 마스크를 제거한 다음 이온 주입 및 어닐링 공정을 수행하는 제 4 단계와; 상기 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성되거나,
실리콘 기판에 이온 주입 후 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와; 상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와; 상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와; 상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 드러난 트렌치 하부에 절연물질을 채워 트렌치 절연막을 형성하고 상기 마스크를 제거하는 제 4 단계와; 상기 트렌치 절연막 위로 드러난 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 어레이는 실리콘 핀에 복수 개의 비트 라인들을 수직으로 적층된 구조를 가져 불필요한 컨택에 소요되는 면적의 제거는 물론 실리콘 핀의 높이를 크게 하면서 얼마든지 비트 라인을 형성할 수 있다는 점에서 노아 어레이에서도 고집적화가 가능하다는 장점이 있고(하나의 비트 라인을 추가할 때마다 2 비트씩 증가함), 실리콘 핀 양쪽으로 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층을 동일 비트 라인으로 함으로써, 종래 실리콘 핀 양쪽에 형성된 비트간의 간 섭(PCI) 문제점을 원천적으로 해결한 효과가 있고, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결한 효과가 있고, 각 실리콘 핀의 가장 하부에 위치하며 서로 분리 또는 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 구성하거나 트렌치 절연막을 사이에 두어 전기적으로 분리된 복수 개의 최저 비트 라인들로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제는 더 이상 문제되지 않게 한 효과가 있다.
본 발명에 의한 어레이 제조방법은 고비용이 드는 에피텍시(epitaxy)에 의한 비트 라인 적층이 아니라, 질화막 등의 하드 마스크를 이용하여 실리콘 기판의 식각->이온 주입->어닐링 공정(불순물 확산 공정)을 반복적으로 실시함으로써, 원하는 복수 개의 비트 라인들을 적층 할 수 있는 것이어서 상대적으로 제조비용이 저렴하고 제조 공정도 간단한 효과가 있다.
이하, 첨부된 도면을 참조하며 바람직한 실시예에 대하여 상세히 설명한다. 본 명세서에서 종래 기술 및 본 발명에 있어서 도면 부호가 동일한 것은 동일한 구성을 나타낸 것이다.
우선, 본 발명에 의한 어레이는 기본적으로, 도 13 또는 도 17과 같이, 적어도 하나 이상의 실리콘 핀(12, 14)이 형성된 실리콘 기판(10)과; 상기 각 실리콘 핀에 상, 하로 이격되며 형성된 복수 개의 비트 라인들(BLn0; BL11, BL12; BL21, BL22; BL31, BL32; BL41, BL42; BL51, BL52)(BL10, BL11, BL12; BL20, BL21, BL22; BL30, BL31, BL32; BL40, BL41, BL42; BL50, BL51, BL52)과; 상기 각 실리콘 핀을 감싸며 상기 각 비트 라인 방향으로 일정 거리 이격되며 형성된 복수 개의 워드 라인들(WL1, WL2, WL3, WL4, WL5, WL6)을 포함하는 것을 특징으로 한다.
여기서, 상기 각 비트 라인은, 도 13과 같이, 하나로 연결된 불순물 도핑층(42, 50, 60)으로 형성되거나, 도 16과 같이, 두 개 이상으로 분리된 불순물 도핑층(43, 44; 61, 62, 63, 64)으로 형성될 수 있다.
특히, 상기 복수 개의 비트 라인들 중 상기 각 실리콘 핀의 가장 하부에 위치하는 최저 비트 라인(들)은, 도 13과 같이, 하나로 연결된 불순물 도핑층(60)으로 형성되거나(BLn0), 도 17과 같이, 트렌치 절연막(90)을 사이에 두어 전기적으로 분리된 복수 개의 최저 비트 라인들(65: BL10, BL20, BL30, BL40, BL50)로 형성함이 바람직하다.
그리고, 상기 각 실리콘 핀의 적어도 양 측면과 상기 각 워드 라인 사이에는 비전도성의 전하 트랩층(74)를 포함한 2 이상의 절연막층(72, 76)이 형성된다. 이때 상기 전하 트랩층(74)은 질화막으로 하고, 상기 2 이상의 절연막층(72, 76)은 산화막으로 하여 ONO 구조(70)를 갖도록 함이 바람직하나, 상기 전하 트랩층(74)은 질화막에 국한되지 아니한다.
또한, 상기 비전도성의 전하 트랩층(74)이 도 13 또는 도 17과 같이, 각 실리콘 핀의 양측 상에만 존재하는 것이 아니라, 제조 공정상 각 실리콘 핀의 상부 및 실리콘 핀 사이 바닥(도 17에선 트렌치 절연막) 위에도 형성될 수 있음은 물론이다.
상기와 같이 전하저장소로 비전도성의 전하 트랩층(74)을 채택하고, 이를 각 실리콘 핀의 양 측면에 위치되도록 함으로써, 도 13의 BB'선 단면도인 도 14에서 확인되는 바와 같이, 동일한 실리콘 핀에 형성된 임의 두 비트 라인 사이의 상, 하에는 실리콘 핀 양측 상의 각 전하 트랩층(74)에 같은 높이로 저장 노드가 쌍을 이루며 형성되고(1, 2; 3, 4), 한 쌍을 이루는 저장 노드가 1 비트로 동작하게 되어, 결국 각 실리콘 핀에 비트 라인을 하나씩 증가시킬 때마다 2 비트씩 증가하게 된다.
그리고, 본 실시예에 따라 노아 플래시 메모리 어레이를 구현하게 되면, 실리콘 핀의 두께가 아무리 얇아져도 종래의 비트간 간섭(PCI) 문제가 발생될 여지가 없으며, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결할 수 있고, 각 실리콘 핀의 가장 하부에 위치하며 서로 분리 또는 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 하거나 트렌치 절연막을 사이에 두어 전기적으로 분리된 복수 개의 최저 비트 라인들로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제점도 근본적으로 해결할 수 있는 장점이 있다.
다음, 도 14를 참조하며 본 실시예에 의한 어레이의 동작방법에 대하여 간단히 설명하면 하기와 같다.
특정 비트 라인(예: BL31) 하측 근방에 위치하는 한 쌍의 저장 노드(예: 노드 2)에 전자를 주입할 경우(쓰기 동작)에는 선택된 워드 라인(예: WL4)과 상기 비 트 라인(예: BL31) 및 상기 비트 라인(예: BL31)과 동일한 실리콘 핀에 있으면서 상기 비트 라인(예: BL31) 위에 있는 모든 비트 라인들(예: BL32)은 3V를, 상기 비트 라인(예: BL31)과 동일한 실리콘 핀에 있으면서 상기 비트 라인(예: BL31) 밑에 있는 모든 비트 라인들(예: BLn0 또는 BL30)은 0V를 인가하면(나머지 워드 라인들 및 비트 라인들은 플로팅 시킴), 열전자주입(CHIE) 방식에 의하여 원하는 위치(노드 2)에 전자를 주입할 수 있게 된다.
반대로 특정 비트 라인(예: BL31) 상측 근방에 위치하는 한 쌍의 저장 노드(예: 노드 3)에 전자를 주입할 경우(쓰기 동작)에는 선택된 워드 라인(예: WL4)과 상기 비트 라인(예: BL31) 및 상기 비트 라인(예: BL31)과 동일한 실리콘 핀에 있으면서 상기 비트 라인(예: BL31) 밑에 있는 모든 비트 라인들(예: BLn0 또는 BL30)은 3V를, 상기 비트 라인(예: BL31)과 동일한 실리콘 핀에 있으면서 상기 비트 라인(예: BL31) 위에 있는 모든 비트 라인들(예: BL32)은 0V를 인가하면(나머지 워드 라인들 및 비트 라인들은 플로팅 시킴), 원하는 위치(노드 3)에 전자를 주입할 수 있게 된다.
같은 방법으로, 다른 실리콘 핀의 각 비트 라인 상, 하측 근방에서 쌍을 이루는 각 저장 노드에도 전자를 주입하며 프로그램(쓰기)할 수 있고, 읽기 동작은 역방향 읽기(reverse reading)를 하면 되므로 적절한 전압을 쓰기 동작 조건과 반대로 인가하면 된다.
한편, 본 발명에 따른 공정 사시도인 도 5 내지 도 12를 참조하며, 상기 실 시예에 의한 어레이를 제조하는 방법에 대하여 설명하면, 하기와 같다.
우선, 도 5와 같이, 실리콘 기판(10)에 형성된 마스크 패턴(20)을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치(11) 및 복수 개의 실리콘 핀(12)을 형성한다(제 1 단계).
이때, 상기 마스크는 산화막 또는 질화막이 바람직하나, 실리콘과 식각률의 차이가 큰 물질이면 어느 것이라도 족하다(두꺼운 감광막도 가능함).
상기 제 1 트렌치(11) 깊이 즉 기판의 식각 깊이는 단채널 효과, 이웃 저장 노드(상, 하 노드) 간의 간섭 및 차후 기판의 식각 깊이 등을 고려하여 처음에는 충분히 깊게 형성하는 것이 바람직하다.
다음, 도 6과 같이, 상기 기판 전면에 제 1 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 제 1 절연막 측벽(30)을 형성한 후, 이온 주입 및 어닐링 공정을 수행한다(제 2 단계).
여기서, 제 1 절연막은 산화막 또는 질화막이 바람직하나 측벽을 형성하여 이온 주입시 실리콘 핀 측벽에 이온이 주입되는 것을 방지할 수 있으면 이에 국한되지 아니한다.
이온 주입시 이온 주입 각도(tilt)를 최대한 작게 하여 실리콘 핀 측벽에 이온 주입이 되지 않도록 할 수 있으면, 상기 제 1 절연막 측벽(30) 형성 공정은 생략할 수 있다.
상기 어닐링 공정은 이온 주입된 불순물을 확산시켜 실리콘 핀의 내부로 파고 들게 하여 차후 비트 라인을 형성하기 위한 것으로, 이온 주입량과 차후 반복되 는 어닐링 시간 등을 고려하여 이 단계에서의 어닐링 조건을 결정하는 것이 바람직하다.
되도록 이면, 도 6과 같이, 상기 각 실리콘 핀(12)의 하부 양측으로 파고드는 불순물 도핑층(40)이 서로 만날 수 있도록 상기 공정 조건을 결정하는 것이 더욱 바람직하다.
이어, 도 7과 같이, 상기 제 1 절연막 측벽(30)을 제거한 다음 상기 마스크를 이용 다시 상기 제 1 트렌치(11) 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치(13)를 형성한다(제 3 단계).
이때의 기판의 식각 깊이는, 반복되는 어닐링 조건을 고려하여, 최종적으로 이웃한 상, 하 비트 라인 사이의 채널 길이가 거의 비슷하도록 종전보다 약간 작게 하는 것이 바람직하다.
다음, 도 8과 같이, 상기 제 2 단계 및 상기 제 3 단계를 N번 반복한 후, 상기 마스크(20)를 제거한 다음, 상기 기판 전면에 제 N+2 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 제 N+2 절연막 측벽(32)을 형성한 후, 도 9와 같이, 이온 주입 및 어닐링 공정을 수행한다(제 4 단계).
상기 제 2 단계 및 상기 제 3 단계를 N번 반복시킬 때(N은 자연수로 1 이상이 바람직함), 기판 식각 깊이는 반복될수록 점차 작게 하고, 어닐링 공정은 상기 각 실리콘 핀에 상, 하로 복수 개 형성된 불순물 도핑층의 간격이 일정하도록, 상기 식각 및 어닐링 공정 조건을 조절하는 것이 바람직하다.
그리고, 상기 이온 주입시에도 이온 주입 각도(tilt)를 최대한 작게 하여 실 리콘 핀 측벽에 이온 주입이 되지 않도록 할 수 있으면, 상기 제 N+2 절연막 측벽(32) 형성 공정은 생략할 수 있다(적층되는 비트 라인들이 많을수록 즉, 실리콘 핀의 높이가 클수록 절연막 측벽을 형성하기 어려우므로, 제 N+2 절연막 측벽 형성 공정은 생략하는 것이 바람직함).
상기 마스크(20)를 제거한 다음 이온 주입 및 어닐링 공정을 수행하는 것은 각 실리콘 핀의 상부에도 이온 주입하여 최상단의 비트 라인들을 만들기 위함이다.
이어, 도 10과 같이, 상기 제 N+2 절연막 측벽(32)을 제거한 다음, 도 11과 같이, 상기 각 실리콘 핀(12, 14)의 적어도 양 측면에 전하저장소(74)를 형성하도록 상기 기판 전면에 2 이상의 절연막층(72, 76)을 형성한다(제 5 단계).
이때, 공정의 단순화를 위하여 상기 전하저장소(74)는 각 실리콘 핀의 상부 및 제 2 트렌치 바닥에도 형성시킬 수 있다.
상기 전하저장소(74)는 비전도성의 전하 트랩층(특히, 질화막)으로 하고, 상기 2 이상의 절연막층(72, 76)은 산화막으로 하여, 전체적으로 ONO 구조(70)로 함이 바람직하다.
다음 마지막으로, 도 12와 같이, 상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들(80)을 만든다(제 6 단계).
이때, 도 15와 같이, 워드 라인 사이에 드러난 전하저장소를 포함한 2 이상의 절연막층(70)을 제거할 수도 있다(도면부호 15a, 15b 참조)
이후의 후속 공정은 통상적인 메모리 어레이 제조 공정을 따르면 되므로, 더 이상의 설명은 생략한다.
상기 제 2 단계 및 상기 제 4 단계에서 이온 주입 및 어닐링 공정 조건을 단순화하여 상기 각 단계에서 각 실리콘 핀의 하부 양측으로 파고드는 불순물 도핑층이 서로 만나지 않게 되어도, 도 16과 같이, 최종 구조에서 각 핀에 떨어진 두 불순물 도핑층을 하나의 비트 라인으로, 바닥에 다수 개 떨어져 형성된 불순물 도핑층도 하나의 최저 비트 라인으로 하면, 실질적으로 동일한 효과가 있다.
그리고, 본 발명의 제조방법에 관한 또 다른 실시예(도 17과 같은 본 발명의 어레이 구조를 만들기 위한 제조방법)를 하나 더 설명하면 하기와 같다.
이는 상기 실시예(도 13의 어레이 구조를 만들기 위한 제조방법)와 거의 동일하나, 하기와 같은 차이점이 있다.
상기 제 1 단계에서, 실리콘 식각 이전에 이온 주입을 먼저 진행한 다음, 식각 마스크 패턴(20)을 형성하고, 실리콘 기판을 식각함으로써, 도 18과 같이, 제 1 트렌치(15) 및 최상 비트 라인(50)이 형성된 복수 개의 실리콘 핀(12)을 형성한다.
그리고, 상기 제 4 단계에서, 마스크를 제거한 다음 이온 주입 및 어닐링 공정을 수행하는 것이 아니라, 도 19와 같이, 상기 제 2 단계 및 상기 제 3 단계를 N번 반복한 후 드러난 트렌치(17) 하부에 절연물질을 채워 트렌치 절연막(90)을 형성한 다음, 상기 마스크(20)를 제거하고, 나머지 단계들을 진행한다.
기타 내용은 상기 실시예(도 13의 어레이 구조를 만들기 위한 제조방법)와 동일하므로, 반복된 설명은 생략한다.
도 1은 종래 수직 채널구조를 갖는 노아 플래시 메모리 어레이의 구조를 보여주는 사시도이다.
도 2는 종래 기술의 문제점을 설명하기 위한 도 1의 AA'선 단면도이다.
도 3 및 도 4는 종래 기술의 동작방법을 설명하기 위한 도 1의 AA'선 단면도이다.
도 5 내지 도 12는 본 발명에 따른 어레이 제조방법의 일 실시예를 보여주기 위한 공정 사시도이다.
도 13은 본 발명에 따른 어레이 구조의 일 실시예를 보여주기 위한 사시도이다.
도 14는 본 발명에 의한 어레이에서 동일한 실리콘 핀의 이웃한 비트 라인 사이에 저장 노드가 좌우 쌍으로 상, 하에 형성되는 것을 보여주기 위한 도 13의 BB'선 단면도이다.
도 15는 도 13에서 워드 라인 사이에 드러난 전하저장소를 포함한 2 이상의 절연막층을 제거한 다른 실시예를 보여주기 위한 사시도이다.
도 16은 본 발명에 의한 어레이는 각 비트 라인이 2개 이상의 떨어진 불순물 도핑층에 의해서도 형성될 수 있음을 보여주기 위한 또 다른 실시예의 사시도이다.
도 17은 본 발명에 의한 어레이는 트렌치 절연막을 사이에 두고 최저 비트 라인들이 서로 전기적으로 분리된 것으로 형성될 수 있음을 보여주기 위한 또 다른 실시예의 사시도이다.
도 18 및 도 19는 도 17의 구조를 만들기 위한 일부 공정 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 12, 14 : 실리콘 핀(바디부분)
42~44, 50, 60, 61~65 : 불순물 도핑층(비트 라인)
70 : 산화막(72)/질화막(74)/산화막(76)
80 : 워드 라인

Claims (16)

  1. 적어도 하나 이상의 실리콘 핀이 형성된 실리콘 기판과;
    상기 각 실리콘 핀에 상, 하로 이격되며 형성된 복수 개의 비트 라인들과;
    상기 각 실리콘 핀을 감싸며 상기 각 비트 라인 방향으로 일정 거리 이격되며 형성된 복수 개의 워드 라인들을 포함하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 각 비트 라인은 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층으로 형성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 복수 개의 비트 라인들 중 상기 각 실리콘 핀의 가장 하부에 위치하는 최저 비트 라인은 하나로 연결된 불순물 도핑층으로 형성되거나 트렌치 절연막을 사이에 두고 이웃 최저 비트 라인과 전기적으로 분리된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 실리콘 핀의 적어도 양 측면과 상기 각 워드 라인 사이에는 비전도성의 전하 트랩층를 포함한 2 이상의 절연막층이 형성되어 있는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이.
  5. 실리콘 기판에 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와;
    상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와;
    상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와;
    상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 상기 마스크를 제거한 다음 이온 주입 및 어닐링 공정을 수행하는 제 4 단계와;
    상기 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와;
    상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계의 상기 이온 주입 및 어닐링 공정은 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고,
    상기 제 3 단계의 상기 제 2 트렌치 형성은 상기 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 4 단계로 상기 마스크를 제거한 다음의 이온 주입 및 어닐링 공정은 상기 기판 전면에 다시 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고,
    상기 제 5 단계로 상기 2 이상의 절연막층을 형성하는 것은 상기 제 4 단계의 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀의 양측에 형성된 불순물 도핑층이 서로 만날 수 있도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀에 상, 하로 복수 개 형성된 불순물 도핑층의 간격이 일정하도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  10. 제 8 항에 있어서,
    상기 마스크 및 상기 절연막은 산화막 또는 질화막이고,
    상기 전하저장소는 비전도성인 전하 트랩층으로, 상기 2 이상의 절연막층은 산화막으로 각각 형성하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  11. 실리콘 기판에 이온 주입 후 형성된 마스크 패턴을 따라 상기 실리콘 기판을 식각하여 제 1 트렌치 및 복수 개의 실리콘 핀을 형성하는 제 1 단계와;
    상기 기판에 이온 주입 및 어닐링 공정을 수행하는 제 2 단계와;
    상기 마스크를 이용 다시 상기 제 1 트렌치 바닥을 식각하여 상기 각 실리콘 핀의 높이를 키우며 제 2 트렌치를 형성하는 제 3 단계와;
    상기 제 2 단계 및 상기 제 3 단계를 1번 이상 반복한 후 드러난 트렌치 하부에 절연물질을 채워 트렌치 절연막을 형성하고 상기 마스크를 제거하는 제 4 단계와;
    상기 트렌치 절연막 위로 드러난 각 실리콘 핀의 적어도 양 측면에 전하저장소를 형성하도록 상기 기판 전면에 2 이상의 절연막층을 형성하는 제 5 단계와;
    상기 기판 전면에 게이트 물질을 증착하고 식각하여 복수 개의 워드 라인들을 만드는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 단계의 상기 이온 주입 및 어닐링 공정은 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 각 실리콘 핀의 양 측면에 절연막 측벽을 형성한 후에 진행하고,
    상기 제 3 단계의 상기 제 2 트렌치 형성은 상기 절연막 측벽을 제거한 다음에 진행하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  13. 삭제
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀의 양측에 형성된 불순물 도핑층이 서로 만날 수 있도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 4 단계에서 행하는 모든 어닐링 공정은 상기 각 실리콘 핀에 상, 하로 복수 개 형성된 불순물 도핑층의 간격이 일정하도록 공정 조건을 조절한 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
  16. 제 14 항에 있어서,
    상기 마스크, 상기 절연막 및 상기 트렌치 절연막은 산화막 또는 질화막이고,
    상기 전하저장소는 비전도성인 전하 트랩층으로, 상기 2 이상의 절연막층은 산화막으로 각각 형성하는 것을 특징으로 하는 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이의 제조방법.
KR1020080090354A 2008-09-12 2008-09-12 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법 KR101037649B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080090354A KR101037649B1 (ko) 2008-09-12 2008-09-12 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080090354A KR101037649B1 (ko) 2008-09-12 2008-09-12 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100031319A KR20100031319A (ko) 2010-03-22
KR101037649B1 true KR101037649B1 (ko) 2011-05-27

Family

ID=42181014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080090354A KR101037649B1 (ko) 2008-09-12 2008-09-12 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101037649B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023723B2 (en) * 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
US8895432B2 (en) * 2012-05-31 2014-11-25 Applied Materials, Inc. Method of fabricating a self-aligned buried bit line for a vertical channel DRAM
US20140175371A1 (en) * 2012-12-21 2014-06-26 Elijah V. Karpov Vertical cross-point embedded memory architecture for metal-conductive oxide-metal (mcom) memory elements
CN105990365B (zh) * 2015-02-25 2018-12-25 旺宏电子股份有限公司 存储元件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994746A (en) 1998-01-15 1999-11-30 Siemens Aktiengesellschaft Memory cell configuration and method for its fabrication
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100784930B1 (ko) 2006-09-25 2007-12-11 재단법인서울대학교산학협력재단 수직채널 이중 게이트 구조를 갖는 메모리 셀
KR20080051014A (ko) * 2006-12-04 2008-06-10 삼성전자주식회사 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994746A (en) 1998-01-15 1999-11-30 Siemens Aktiengesellschaft Memory cell configuration and method for its fabrication
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100784930B1 (ko) 2006-09-25 2007-12-11 재단법인서울대학교산학협력재단 수직채널 이중 게이트 구조를 갖는 메모리 셀
KR20080051014A (ko) * 2006-12-04 2008-06-10 삼성전자주식회사 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법

Also Published As

Publication number Publication date
KR20100031319A (ko) 2010-03-22

Similar Documents

Publication Publication Date Title
US10141372B2 (en) Three-dimensional semiconductor device
US20120211823A1 (en) Semiconductor memory device and method of manufacturing the same
KR101160185B1 (ko) 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
CN111326524B (zh) 制造三维非易失性存储器装置的方法
KR101056113B1 (ko) 분리 절연막 스택으로 둘러싸인 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
CN111146204B (zh) 三维非易失性存储器装置及其制造方法
US20070001212A1 (en) NAND-type memory devices including recessed source/drain regions and related methods
US9214470B2 (en) Non-volatile memory device with vertical memory cells and method for fabricating the same
US11664281B2 (en) Semiconductor device
KR101037649B1 (ko) 수직 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법
KR101329586B1 (ko) 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
JP2006510194A (ja) 半導体メモリおよびその製造方法
US20050253189A1 (en) Silicon-oxide-nitride-oxide-silicon (SONOS) memory devices having recessed channels and methods of fabricating the same
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
CN111415938A (zh) 三维nand存储串及其制备方法
KR101030974B1 (ko) 수직 게이트를 갖는 4비트 메모리 셀 및 이를 이용한 노아 플래시 메모리 어레이와 그 제조방법
KR20110076065A (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR100665799B1 (ko) 플래시 기억 장치 및 그 제조방법
KR101002246B1 (ko) 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이
US20070093023A1 (en) Non-volatile memory and fabricating method thereof
KR20080013001A (ko) 반도체 장치 및 그의 제조 방법
KR20110093312A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101090979B1 (ko) 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링
KR101037638B1 (ko) 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법
KR101510480B1 (ko) 플래시 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140507

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 9