KR101002246B1 - 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이 - Google Patents
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Abstract
본 발명은 수직 채널구조를 갖는 노아 플래시 메모리 어레이에 관한 것으로, 수직으로 형성된 실리콘 핀들의 각 중앙에 핀분리층이 내재 되도록 함으로써, 쌍을 이루는 셀간의 간섭(PCI)을 근본적으로 막고, 상기 핀분리층을 기판 아래 하부 비트 라인의 접합 깊이까지 충분히 내려오도록 형성함으로써, 하부 비트 라인들을 핀의 옆부분까지 확산시켜 상, 하 비트 라인간에 대칭적인 동작을 가능하게 함은 물론, 하부 비트 라인들 간의 누설전류를 원천적으로 막아 종래 수직 채널 노아 플래시 메모리 어레이의 문제점을 완전하게 해결한 효과가 있다.
핀분리층, 수직 채널, 노아, 플래시 메모리, 어레이
Description
본 발명은 노아 플래시 메모리 어레이에 관한 것으로, 더욱 상세하게는 수직 채널이 형성되기 위한 실리콘 핀 중앙에 핀분리층이 내재된 수직 채널구조를 갖는 노아 플래시 메모리 어레이에 관한 것이다.
종래 노아 플래시 메모리는 낸드 메모리에 비하여 빠른 동작 속도를 갖는 장점이 있으나, 각 메모리 셀마다 컨택을 해야 하므로 불필요한 면적이 소요되는 문제점이 있었다.
상기 노아 플래시 메모리의 집적도 향상을 위하여, 많은 연구가 진행되고 있는데, 그 중의 하나가 도 1과 같은 수직 채널구조를 갖는 노아 플래시 메모리 어레이이다.
이에 의하면, 실리콘 기판에 복수 개의 실리콘 핀을 형성하여 비트 라인으로 하고, 상기 각 핀 상에 전하저장소를 사이에 두고 워드 라인을 비트 라인과 교차하며 형성하면 되므로, 각 셀마다 컨택을 할 필요가 없게 되어 간단한 공정으로 종래 집적도의 문제점을 해소할 수 있게 되는 장점이 있다.
즉, 전하저장소를 ONO 층으로 형성할 경우, 도 2와 같이, 각 핀의 상, 하부 및 좌, 우측을 전하 저장공간으로 활용할 수 있어, 도 1에 표시된 바와 같이, 4bit/4F2도 가능하다.
또한, 도 2의 전하 저장공간 1에 전자를 주입할 경우(쓰기 동작)에는, 도 3과 같이, 선택된 워드 라인(WL4)과 좌측에 있는 비트 라인들(BL1~BL5)에 각각 3V의 전압을, 우측에 있는 비트 라인들(BL6~BL9)에는 0V를 인가하면, 열전자주입(Channel Hot Electron Injection: CHIE) 방식으로 원하는 위치에 전자를 주입할 수 있게 된다.
반대로 핀의 하측인 도 2의 전하 저장공간 2에 전자를 주입할 경우(쓰기 동작)에는, 도 4와 같이, 선택된 워드 라인(WL4)과 우측에 있는 비트 라인들(BL6~BL9)에 각각 3V의 전압을, 좌측에 있는 비트 라인들(BL1~BL5)에는 0V를 인가하면 된다.
같은 방법으로, 도 2의 전하 저장공간 3, 4에 전자를 주입하며 프로그램(쓰기)할 수 있고, 읽기 동작은 역방향 읽기(reverse reading)를 하면 되므로 적절한 전압을 쓰기 동작 조건과 반대로 인가하면 된다.
그러나, 상기 구조는 도 2를 참조하면 아래와 같은 문제점이 있다.
첫째로, 집적도 향상을 위하여 실리콘 핀의 폭을 줄일 때, 쌍을 이루는 셀간의 간섭(Paired Cell Interference: PCI)이 커지는 문제점이 있다.
둘째로, 실리콘 핀의 하부에 존재하는 비트 라인의 접합들은 수직 방향의 채 널에 직접적으로 맞닿아 있지 않게 됨으로써, 하부 채널을 어느 정도 형성할 수밖에 없는 문제점이 있다. 그렇다고 하부에 접합을 넓게 형성할 경우(확산시킬 경우)에는 미세화된 구조에서 인접된 비트 라인들과 단락(short)이 될 우려가 있다.
마지막으로, 하부에 존재하는 비트 라인들 간에는 누설 전류가 발생 되는 문제점이 있다.
따라서, 본 발명은 종래 수직 채널 노아 플래시 메모리 어레이가 갖고 있는 문제점들 즉, 쌍을 이루는 셀간의 간섭(PCI) 문제, 상하 비트 라인들 간의 비대칭성 문제, 그리고 하부 비트 라인들 간의 누설전류 문제를 근본적으로 해결하기 위해, 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이 구조를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은, 적어도 하나 이상의 실리콘 핀이 형성된 실리콘 기판과, 상기 실리콘 핀 상에 전하저장소를 사이에 두고 상기 실리콘 핀과 교차하며 형성된 하나 이상의 게이트 라인을 포함하여 구성된 노아 플래시 메모리 어레이에 있어서, 상기 각 실리콘 핀은 좌, 우측으로 핀을 분리시키는 핀분리층이 핀의 길이 방향에 대하여 적어도 일부분 형성되고, 상기 각 실리콘 핀 상부에는 상기 핀분리층을 사이에 두고 상부 비트 라인이 형성되고, 상기 각 실리콘 핀 하부 및 상기 기판에는 상기 핀분리층을 사이에 두고 하부 비트 라인이 형성되고, 상기 게이트 라인은 워드 라인을 포함하되, 상기 핀분리층은 적어도 상기 하부 비트 라인의 접합 깊이까지 형성된 것을 특징으로 한다.
삭제
본 발명은 수직으로 형성된 실리콘 핀들의 각 중앙에 핀분리층이 내재 되도 록 함으로써, 쌍을 이루는 셀간의 간섭(PCI)을 근본적으로 막고, 상기 핀분리층을 기판 아래 하부 비트 라인의 접합 깊이까지 충분히 내려오도록 형성함으로써, 하부 비트 라인들을 핀의 옆부분까지 확산시켜 상, 하 비트 라인간에 대칭적인 동작을 가능하게 함은 물론, 하부 비트 라인들 간의 누설전류를 원천적으로 막아 종래 수직 채널 노아 플래시 메모리 어레이의 문제점을 완전하게 해결한 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
본 발명에 의한 노아 플래시 메모리 어레이 구조는 기본적으로, 도 1과 같이, 적어도 하나 이상의 실리콘 핀(12)이 형성된 실리콘 기판(10)과, 상기 실리콘 핀 상에 전하저장소(60)를 사이에 두고 상기 실리콘 핀(12)과 교차하며 형성된 하나 이상의 게이트 라인(70)을 포함하여 구성된 노아 플래시 메모리 어레이에 있어서, 상기 각 실리콘 핀(12)은, 도 15 및 도 16과 같이, 좌, 우측으로 핀을 분리시키는 핀분리층(11)이 핀의 길이 방향에 대하여 적어도 일부분(비트 라인이 형성될 부분) 형성된 것을 특징으로 하여, 결국 상기 각 실리콘 핀(12)은 상기 핀분리층(11)에 의하여 두 개의 얇은 좌, 우측 실리콘 핀(12a)(12b)으로 분리된다.
이때, 상기 각 실리콘 핀(12a)(12b) 상부에는 상기 핀분리층(11)을 사이에 두고 상부 비트 라인(BL1, BL3, BL5, BL7, BL9)이 형성되고, 상기 각 실리콘 핀(12a)(12b) 하부 및 상기 기판(10)에는 상기 핀분리층(11)을 사이에 두고 하부 비트 라인(BL2, BL4, BL6, BL8)이 형성되고, 상기 게이트 라인(70)은 워드 라 인(WL1, WL2, WL3, WL4, WL5, WL6)을 포함하여 본 실시예에 의한 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이를 구성하게 된다.
여기서, 상기 핀분리층(11)은, 도 16과 같이, 상기 하부 비트 라인(BL2, BL4, BL6, BL8) 아래로 충분히 깊게 형성되도록 함이 바람직한데, 이로써, 간단하게 상기 하부 비트 라인도 상기 핀분리층(11)에 의하여 전기적으로 분리시킬 수 있고, 하부 비트 라인들 간의 누설전류도 근본적으로 차단할 수 있게 된다.
즉, 상기 핀분리층(11)의 형성으로 인해, 도 16과 같이, 상기 하부 비트 라인(BL2, BL4, BL6, BL8) 형성을 위한 도핑층을 확산시키더라도 이웃 도핑층과 단락(short)될 염려가 없을 뿐만 아니라 수직 방향의 채널에 직접 맞닿을 수 있도록 상, 하 비트 라인이 대칭적으로 형성될 수 있도록 하고, 하부 비트 라인들 간에는 사이에 있는 핀분리층(11)에 의하여 누설전류도 근본적으로 막을 수 있게 된다.
상기와 같이 핀을 전기적으로 분리시키는 기능을 하기 위해서는 상기 핀분리층(11)은 에어 갭(air gap)으로 형성되거나 절연막으로 채워지도록 함이 바람직한데, 상기 절연막으로는 산화막이나 low-k 유전물질이 사용될 수 있다.
그리고, 상기 전하저장소(60)는 전하 트랩층을 포함한 절연막층 또는 도전층을 포함한 플로팅 게이트로 형성될 수 있다.
상기 전하 트랩층을 포함한 절연막층은, 도 16과 같이, 전하 트랩층으로 질화막을 사용한 터널링산화막(62)/질화막(64)/블로킹산화막(66)으로된 ONO층(60)이 사용될 수 있다.
상기 전하저장소(60)를 전하 트랩층을 포함한 절연막층으로 구현할 경우에 는, 도 15와 같이, 실리콘 핀(12a)(12b)을 따라 일체로 형성될 수 있고, 도 16과 같이, 각 핀의 상, 하 양측을 저장 노드로 사용할 수 있게 되어, 공정뿐만 아니라 집적도 측면에서도 유리하다.
한편, 상기 전하저장소(60)를 도전층을 포함한 플로팅 게이트로 구현할 경우에는 종래 공정을 그대로 이용할 수 있는 장점은 있으나, 도 17과 같이, 각 핀에 하나씩 저장 노드를 형성할 수밖에 없고, 워드 라인을 마스크로 상기 전하저장소를 절단해 주어야 하는 단점이 있다.
상기와 같이 구성된 노아 플래시 메모리 어레이는, 상기 핀분리층(11)에 의하여 분리된 좌, 우측 실리콘 핀(12a)(12b)을 하나의 비트 라인으로 컨택하여 구동시키면, 종래 수직 채널구조를 갖는 노아 플래시 메모리 어레이(도 1 내지 도 4 참조)와 동일한 방식으로 동작할 수 있으므로, 이에 대한 설명은 생략한다.
이하에서는, 도 5 내지 도 15를 참조하며, 상기 노아 플래시 메모리 어레이 구조를 제조하는 방법에 대하여만 간단하게 설명한다.
우선, 도 5와 같이, 기판(10) 상에 질화막을 증착하고 패터닝한 다음 이를 마스크(20)로 하여, 실리콘 기판을 식각하여 실리콘 핀(12)를 형성한다.
다음, 도 6과 같이, HDPCVD(High Density Plasma Chemical Vapor Deposition)를 이용하여 산화막(30)으로 핀과 핀 사이를 채우고(gap-filling), CMP(Chemical Mechanical Polishing)를 이용하여 평탄화시킨다. 이때, 상기 질화막 마스크(20)가 에치 스토퍼 역할을 하게 된다.
이어, 도 7과 같이, 질화막 마스크(20)를 제거하고, 도 8과 같이, 다시 질화 막(22)을 증착한 다음, 도 9와 같이, 비등방성 식각을 통하여(etch-back process) 측벽 형태의 질화막(24a)(24b)을 형성한다.
이후, 도 10과 같이, 상기 질화막 측벽(24a)(24b) 사이로 노출된 실리콘 핀(12)의 중앙을 식각하여 트렌치(11)를 형성한다. 이때, 상기 트렌치(11)의 깊이는 실리콘 핀의 높이보다 깊고, 차후 하부 비트 라인 형성을 위한 도핑층의 접합 깊이 이하에까지 이르도록 형성한다.
다음, 도 11과 같이, 노출된 질화막 측벽(24a)(24b) 및 산화막(30)을 제거하고, 도 12와 같이, 도핑 차단막 형성을 위해 다시 산화막 등을 증착하고 식각하여 도핑 차단용 측벽(28)을 형성한다. 이때, 상기 트렌치(11)에도 산화막(26)이 채워지게 된다.
이어, 이온주입공정을 통하여 노출된 실리콘 핀 상부와 핀 사이에 불순물 도핑층을 형성한 다음, 어릴링 공정으로 상기 도핑층이, 도 13과 같이, 핀의 상, 하부에 대칭적으로 형성되도록 한다(40a,40b, 50a, 50b 참조).
이후, 도 14와 같이, 산화막(26)(28)을 제거하고, 통상의 전하저장소(60) 형성 공정 및 워드라인(WL1~WL6) 형성 공정을 통하여, 도 15와 같은 상기 실시예에 의한 노아 플래시 메모리 어레이 구조를 제조할 수 있게 된다.
다만, 상기 트렌치(11)는 핀분리층으로 기능하기 위하여 산화막(26)이 제거된 상태로 에어 갭(air gap)으로 유지되거나, 전하저장소(60) 형성 공정시 또는 별도의 공정을 추가하여, 산화막 또는 low-k 유전물질 등을 채워넣을 수 있다.
도 1은 통상의 수직 채널구조를 갖는 노아 플래시 메모리 어레이 구조를 보여주는 사시도이다.
도 2는 도 1의 AA'선 단면도로, 종래 수직 채널구조가 갖고 있는 문제점을 설명하기 위한 도면이다.
도 3 및 도 4는 도 1의 AA'선 단면도로, 종래 수직 채널구조의 동작원리를 설명하기 위한 도면이다.
도 5 내지 도 15는 본 발명에 따른 노아 플래시 메모리 어레이 구조를 제조하는 단계를 보여주는 공정 사시도이다.
도 16은 도 15의 BB'선 단면도이다.
도 17은 본 발명의 또 다른 실시예를 보여주는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 핀분리층
12, 12a, 12b: 실리콘 핀 40a, 40b : 상부 비트 라인
50a, 50b : 하부 비트 라인 60 : 전하저장소
70 : 워드 라인
Claims (5)
- 삭제
- 삭제
- 적어도 하나 이상의 실리콘 핀이 형성된 실리콘 기판과, 상기 실리콘 핀 상에 전하저장소를 사이에 두고 상기 실리콘 핀과 교차하며 형성된 하나 이상의 게이트 라인을 포함하여 구성된 노아 플래시 메모리 어레이에 있어서,상기 각 실리콘 핀은 좌, 우측으로 핀을 분리시키는 핀분리층이 핀의 길이 방향에 대하여 적어도 일부분 형성되고,상기 각 실리콘 핀 상부에는 상기 핀분리층을 사이에 두고 상부 비트 라인이 형성되고,상기 각 실리콘 핀 하부 및 상기 기판에는 상기 핀분리층을 사이에 두고 하부 비트 라인이 형성되고,상기 게이트 라인은 워드 라인을 포함하되,상기 핀분리층은 적어도 상기 하부 비트 라인의 접합 깊이까지 형성된 것을 특징으로 하는 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이.
- 제 3 항에 있어서,상기 핀분리층은 에어 갭(air gap)으로 형성되거나 절연막으로 채워진 것을 특징으로 하는 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이.
- 제 4 항에 있어서,상기 전하저장소는 전하 트랩층을 포함한 절연막층 또는 도전층을 포함한 플로팅 게이트인 것을 특징으로 하는 핀분리층이 내재된 수직 채널의 노아 플래시 메모리 어레이.
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