KR101090979B1 - 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링 - Google Patents
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Abstract
본 발명은 수직형 반도체 메모리 셀 스트링에 관한 것으로서, 더욱 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 반도체 기판 상에 수직 방향을 따라 3차원으로 반도체 메모리 셀 스트링을 구현하되 셀 스트링에서 발생하는 간섭을 줄이기 위해 차폐전극을 갖도록 한 3차원 수직형 메모리 셀 스트링에 관한 것이다.
Description
본 발명은 수직형 반도체 메모리 셀 스트링에 관한 것으로서, 더욱 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 반도체 기판 상에 수직 방향을 따라 3차원으로 반도체 메모리 셀 스트링을 구현하되 셀 스트링에서 발생하는 간섭을 줄이기 위해 차폐전극(shield electrode)을 갖도록 한 3차원 수직형 메모리 셀 스트링에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능할 것으로 예상되고 있다.
낸드(NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 그런데 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 그러나 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은채널효과가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨(multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능할 수 있다. 게이트 길이가 50 nm 이하인 기술은 높은 가격의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점도 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황을 대처할 수 있는 대안이 고려되어야 하는 실정이다.
셀 소자의 집적도를 높이기 위하여 기존의 플로팅 게이트를 갖는 메모리 셀 대신 질화막과 같은 절연성 저장노드를 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하 저장노드로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄 채널 구조에 질화막이나 나노 dot과 같은 전하 저장노드를 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하 저장노드를 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되어 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄 채널 구조에서 비대칭 소스/드레인 구조를 갖는 SONOS 혹은 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자(K. T. Park et al., A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스/드레인에 해당하는 불순물 도핑 영역이 있으나, 다른 쪽에는 소스/드레인을 위한 불순물 도핑 영역이 없는 구조이다. 이는 불순물 도핑 대신 이웃 제어전극으로부터의 프린징(fringing) 전계로 형성되는 반전층(inversion layer)으로 가상 소스/드레인을 형성하도록 함으로써 짧은채널효과를 억제하는 구조이다. 비록 기존의 불순물 도핑으로 양측 소스/드레인을 형성하는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 양측 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널 길이에서 여전히 짧은채널효과를 보이며, 궁극적으로 평탄 채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄 채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장노드로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al., Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 이에 의하더라도 집적도 향상을 위해선 함몰영역의 폭은 축소되어야 하고, 이럴 경우 소자의 불균일성이 증가하게 되는 문제점이 있다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 형성하는 방법이 있다. 미국 특허(등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트렌치를 형성하고 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 제어전극을 트렌치 내에 순차적으로 형성하여 구현하였다. 소스는 트렌치의 바닥 근처 반도체 영역에, 그리고 드레인은 트렌치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자들을 수직으로 형성할 수 없다.
최근 발표된 논문(Y. Fukuzumi et al., Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory, IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀들과 두 개의 스위치 소자들을 배치하고 있다. 이에 의하면, 집적도는 높일 수 있으나, 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한, 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극들 사이에 전기적 절연을 위해 절연층을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원 모양의 비아홀(via hole)을 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube) 형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 비아홀의 수직 측벽에 형성된 게이트 절연막 또는 블로킹 절연막은 남기고 비아홀 바닥에 있는 것만 식각해야 한다. 이때 측벽의 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로, 결국 수율이 저하될 수 있다. 비아홀의 바닥에 형성되는 소스 영역을 비아홀의 상부 표면으로부터 전기적인 컨택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요컨대 공정적 측면에서 많은 어려움이 있다.
낸드플래시 메모리의 집적도를 높이기 위해 삼성전자에서 제시된 3차원 스택구조(J. Jang et al., Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra high Density NAND Flash Memory, in Technical Digest of Symposium on VLSI Technology, p. 192, 2009)가 발표되었다. 기존의 2차원 구조에서 3차원 스택구조로 바꾸면서 집적도를 크게 개선할 수 있는 기회가 마련되었다. 그러나 이 구조는 수직으로 형성되는 셀 스트링이 점유하는 면적이 6F2로 비교적 크고, 수직 셀 스트링을 구현하기 위해 깊은 비아홀을 형성해야 하는데, 이는 셀 스택의 수가 증가하면 비아홀의 하단부가 극심하게 좁아져 스택의 수를 증가시키는데 한계가 존재하는 문제점이 있다.
상기와 같은 기존 소자들의 문제점을 해결하기 위하여, 본 발명자에 의하여 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발하여 한국 특허출원 제10-2009-0038652호(고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이 및 그 제조 방법)로 한 바 있다. 이에 의하면, 수직으로 형성된 셀 스트링에서 전기적으로 절연된 다층의 제어전극 스택을 공유하도록 형성함으로써, 집적도를 크게 개선한 점이 있으나, 동작에 있어서 셀 스트링을 구성하는 바디에서의 cross-talk이 문제가 되며, 특히, 리드 동작시 인접한 스택구조에 형성된 반도체 바디 사이에 전기적인 간섭(interference)이 생겨 셀 특성의 산포를 크게 하는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점들을 해결하기 위하여 창안된 것으로, 고집적이 가능하면서도 셀 스트링에서 반도체 바디 사이의 간섭(cross-talk 또는 interference)를 제거하기 위해 차폐전극(shield electrode)을 셀 스택 사이에 위치시킨 3차원 수직형 메모리 셀 스트링을 제공하는 것을 목적으로 한다.
아울러 수직으로 형성된 셀 스트링에서 돌출된 절연막 측벽 상에 위치하는 반도체 바디에 각 셀의 소스/드레인을 형성하는 구조를 갖는 3차원 수직형 메모리 셀 스트링을 제공하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링은 반도체 기판 상에 하나 이상의 트렌치로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들; 상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택; 상기 게이트 절연막 스택 상에 형성된 반도체 바디; 및 상기 각 트렌치 마다 상기 반도체 바디 상에 분리절연막을 사이에 두고 형성된 차폐전극을 포함하여 구성되되, 상기 각 전극스택의 도전성 물질층은 절연막보다 폭이 작아 절연막 사이마다 요홈이 형성되고, 상기 요홈을 따라 상기 게이트 절연막 스택 및 상기 반도체 바디가 형성되고, 상기 분리절연막은 상기 반도체 바디와 상기 차폐전극 사이에 전하저장층을 포함하는 절연막 스택으로 형성된 것을 특징으로 한다.
상기와 같은 구성에 의하여, 본 발명에 따른 수직형 메모리 셀 스트링은 전극스택 사이 마다 차폐전극을 형성함으로써, 각 트렌치 양쪽의 반도체 바디 사이에 발생하는 전기적인 간섭을 완전히 제거할 수 있어 이웃하는 셀 스택 사이에 형성되는 트렌치의 폭을 줄여 집적도를 크게 향상시키는 효과가 있다.
또한, 본 발명에 따른 셀 스트링에서 이웃하는 셀 스택 사이의 트렌치에 형성된 차페전극을 플로팅으로 두거나 아니면 양 또는 음의 전압을 인가하여, 하나의 트렌치에 인접한 셀 소자들이 특성을 제어하거나 또는 셀 특성 분포를 줄일 수 있는 효과가 있다.
그리고, 각 전극스택의 도전성 물질층을 절연막보다 폭이 작게 하여 절연막 사이마다 요홈이 형성되도록 하고, 상기 요홈을 따라 게이트 절연막 스택 및 반도체 바디가 형성되도록 함으로써, 각 셀의 소스/드레인을 전기적으로 또는 불순물 도핑으로 용이하게 형성하여 셀 스트링의 저항을 줄이면서 도전성 물질층으로 이루어진 제어전극이 전하 저장노드 및 채널을 효율적으로 제어할 수 있는 효과가 있다.
도 1은 본 발명에 따른 셀 스트링을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 x, y 평면에서 수직인 z축 방향으로 형성된 3차원 스택 구조에서 최상단 도전성 물질층을 수평으로 절단한 단면도이다.
도 2a 및 도 2b는 각각 도 1의 B 부분에 해당하는 사시도로, 트렌치 방향으로 이격되며 형성된 셀 스트링에 있어 게이트 절연막 스택이 반도체 바디와 동일한 크기로 절단된 경우를 보여준다. 도 2b는 도 2a와 달리 각 전극스택의 절연막 측벽 상에서 전하저장층을 포함한 게이트 절연막 스택의 일부가 절단된 것을 보여준다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 각 소자(메모리 소자 또는 스위칭 소자)의 소스/드레인이 반도체 바디에 불순물 도핑층으로 형성된 것을 보여준다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 반도체 기판에 트렌치의 바닥을 따라 매몰전극이 형성된 것을 보여준다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 각 전극스택의 최하단 절연막 및 트렌치의 바닥과 반도체 기판 사이에는 매몰 절연막이 형성된 것을 보여준다.
도 6a 내지도 6d는 각각 도 1의 C 부분에 해당되는 구조를 상하로 절단한 단면도로, 도 6a는 도 2a와 같이 제 1 절연막/전하저장층/제 2 절연막으로 구성된 게이트 절연막 스택이 그대로 요홈을 따라 굽이치며 형성된 모습을, 도 6b 내지 도 6d는 도 2b와 같이 각 전극스택의 절연막 측벽 상에서 게이트 절연막 스택 중 전하저장층을 포함한 일부 또는 전부 제거된 모습을 각각 보여준다.
도 2a 및 도 2b는 각각 도 1의 B 부분에 해당하는 사시도로, 트렌치 방향으로 이격되며 형성된 셀 스트링에 있어 게이트 절연막 스택이 반도체 바디와 동일한 크기로 절단된 경우를 보여준다. 도 2b는 도 2a와 달리 각 전극스택의 절연막 측벽 상에서 전하저장층을 포함한 게이트 절연막 스택의 일부가 절단된 것을 보여준다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 각 소자(메모리 소자 또는 스위칭 소자)의 소스/드레인이 반도체 바디에 불순물 도핑층으로 형성된 것을 보여준다.
도 4a 및 도 4b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 반도체 기판에 트렌치의 바닥을 따라 매몰전극이 형성된 것을 보여준다.
도 5a 및 도 5b는 각각 도 2a 및 도 2b와 유사한 사시도이나, 각 전극스택의 최하단 절연막 및 트렌치의 바닥과 반도체 기판 사이에는 매몰 절연막이 형성된 것을 보여준다.
도 6a 내지도 6d는 각각 도 1의 C 부분에 해당되는 구조를 상하로 절단한 단면도로, 도 6a는 도 2a와 같이 제 1 절연막/전하저장층/제 2 절연막으로 구성된 게이트 절연막 스택이 그대로 요홈을 따라 굽이치며 형성된 모습을, 도 6b 내지 도 6d는 도 2b와 같이 각 전극스택의 절연막 측벽 상에서 게이트 절연막 스택 중 전하저장층을 포함한 일부 또는 전부 제거된 모습을 각각 보여준다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명에 따른 셀 스트링을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 수직으로 형성된 스택 구조에서 최상단 도전성 물질층(11)을 수평으로 절단한 단면도이다.
도 1에서 이점쇄선으로 표시된 영역(A)은 셀 스택 구조에서 하나의 셀이 점유하는 면적을 표시한 것이고, 일점쇄선으로 표시된 영역(B)은 2 x 3 의 셀 스택들로 구성된 메모리 어레이의 일부를 나타낸 것이고, 점선으로 표시된 영역(C)은 4 x 1의 셀 스텍들로 구성된 하나의 수직형 셀 스트링의 일부를 나타낸 것이고, 우측 상단에 표시된 'F'는 주어진 기술에서의 최소 선폭을 나타낸 것이다.
본 명세서에서 사용되는 "셀 스택"은 후술할 전극스택, 상기 전극스택의 일 측벽 상의 게이트 절연막 스택 및 반도체 바디에 형성되는 메모리 셀 소자들의 수직 적층 구조를 말하고, "셀 스트링"은 도 1에서 영역 C와 같이 x 방향으로 셀 스택들이 하나의 반도체 물질층(5, 5a, 5a-1. 5a-2, 5a-3)으로 연결된 것을 말하고(도 6a 내지 도 6d 참조), "셀 스트링을 이용한 메모리 어레이"는 도 1과 같이 셀 스트링(예컨대, 영역 C)이 y 방향으로 일정 간격 형성된 것을 말한다.
본 발명에 따른 메모리 셀 스트링의 구조는 기본적으로, 도 1의 C 영역, 도 2a 내지 도 5b에서 y 방향과 수직한 단면 또는 도 6a 내지 도 6d에 공통으로 도시된 바와 같이, 반도체 기판(1) 상에 하나 이상의 트렌치를 이루도록 수평방향(예컨대, x 방향)으로 일정거리 이격되며, 수직방향(예컨대, x 방향 및 y 방향에 각각 수직한 방향)으로 절연막(7, 9)과 도전성 물질층(8, 10, 11)이 교대로 n번 반복 적층되고(도 2a 내지 도 6d에서는 일례로 8번 반복 적층됨) 최상단 도전성 물질층(11) 상에 절연막(12)이 더 형성된 두 개 이상의 전극스택들(30); 상기 각 전극스택(30)의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된(즉, 상기 두 개 이상의 전극스택들 사이 각 트렌치를 감싸며 형성된) 전하저장층(3)을 포함한 게이트 절연막 스택(40: 2, 3, 4); 상기 게이트 절연막 스택 상에 형성된 반도체 바디(5); 및 상기 각 트렌치 마다 상기 반도체 바디(5) 상에 분리절연막(6)을 사이에 두고 형성된 차폐전극(27)을 포함하여 구성되되, 상기 각 전극스택(30)의 도전성 물질층(8, 10, 11)은 절연막(7, 9, 12)보다 폭이 작아 절연막 사이마다 요홈이 형성되고, 상기 요홈을 따라 상기 게이트 절연막 스택(40) 및 상기 반도체 바디(5)가 형성된다.
여기서, 반도체 바디(5), 게이트 절연막 스택(40) 및 전극스택(30)의 임의 도전성 물질층(8, 10, 11)은 수직 채널을 갖는 하나의 셀 소자를 구성하게 되어, 결과적으로 다수 개의 셀 소자들이 전극스택(30)의 일 측면을 따라 수직으로 적층되어 셀 스택을 형성하게 된다.
이때, 각 전극스택(30)의 도전성 물질층(8, 10, 11)은, 도 2a 내지 도 6d에 도시된 바와 같이, 절연막(7, 9, 12)보다 x 방향의 폭이 작아 절연막 사이마다 요홈이 형성되고, 상기 요홈을 따라 게이트 절연막 스택(40) 및 반도체 바디(5)가 굽이치며 형성되도록 함으로써, 셀 스택의 상하 셀 간에 전하 이동을 억제할 수 있게 된다.
상기 게이트 절연막 스택(40)은 전하저장층(3)을 포함한 하나 이상의 절연층이면 되나, 첨부된 각 도면에 도시된 바와 같이, 각 전극스택(30)으로부터 제 1 절연막(2)/전하저장층(3)/제 2 절연막(4) 순으로 형성된 것이 바람직하다. 이때, 제 1 절연막(2)은 블로킹 절연막으로, 제 2 절연막(4)은 터널링 절연막으로 기능 하게 된다.
그리고, 상기 전하저장층(3)은 후술하는 바와 같이 각 셀에만 형성될 경우에는 전도성 물질로 플로팅 게이트로 형성될 수 있으나, 그렇지 않을 경우에는 질화막(nitride)과 같은 트랩을 갖는 절연성 물질이 바람직하다.
상기 전하저장층(3)이 전도성 물질로 이루어질 경우는 물론 질화막(nitride)과 같은 절연성 물질로 이루어질 경우에도 안정적 동작을 위하여 저장된 전하가 좌우 또는 상하 셀간의 이동을 근본적으로 차단하는 것이 요구된다.
이를 위해, 상기 게이트 절연막 스택(40)은, 도 2a 내지 도 5b와 같이, 상기 반도체 바디(5)와 동일한 크기로 절단(식각)함으로써, 이웃 셀 스텍의 좌우 셀간의 전하 이동을 근본적으로 막을 수 있게 하는 것이 바람직하다.
또한, 동일한 셀 스텍에 있어 상하 셀간의 전하 이동도 근본적으로 막기 위해서는, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b 내지 도 6d와 같이, 상기 게이트 절연막 스택(40) 중 전하저장층(3)을 포함한 일부 또는 전부를 상기 각 전극스택의 절연막(7, 9, 12) 측벽 상에선 제거하는 것이 바람직하다.
도 6b는 상기 각 전극스택의 절연막(7, 9, 12) 측벽 상에서 상기 게이트 절연막 스택(40) 중 제 1 절연막(2)/전하저장층(3)이 제거된 모습을, 도 6c는 전하저장층(3)/제 2 절연막(4)이 제거된 모습을, 그리고 도 6d는 제 1 절연막(2)/전하저장층(3)/제 2 절연막(4) 모두가 제거된 모습을 보여준다.
그리고, 상기 각 전극스택(30)의 도전성 물질층들(8, 10, 11)은 절연막(7, 9, 12) 사이에서 일정 깊이로 식각되어 수직단면이 전체적으로 'ㄷ'형 요홈의 형상을 갖도록 할 수도 있으나, 각 도전성 물질층의 가장자리와 가운데 부분이 식각 정도를 달리하며 식각되어 수직단면이 내측으로 오목하게 라운딩되며 전체적으로 'C'형 요홈의 형상을 갖도록 함으로써, 도전성 물질층으로 이루어진 각 제어 전극이 전하 저장노드 및/또는 채널을 효율적으로 제어할 수 있도록 함이 바람직하다.
후자의 경우는 특히, 상기 요홈 내측으로 라운딩된 도전성 물질층 상에 게이트 절연막 스택(40)으로 제 1 절연막(2)/전하저장층(3)/제 2 절연막(4)이 형성되고, 상기 게이트 절연막 스택(40) 상에 반도체 바디(5)가 형성될 경우, 반도체 바디(5)와 터널링 절연막인 제 2 절연막(4) 사이 경계면의 곡률반경이 도전성 물질층(8, 10, 11)과 블로킹 절연막인 제 1 절연막(2) 사이 경계면의 곡률반경보다 작게 되어, 전계 집중으로 프로그램 및 이레이즈 속도를 높일 수 있는 장점이 있게 된다.
한편, 상기 각 전극스택(30)의 측벽을 따라 형성된 셀 스택들은, 첨부된 각 도면에 도시된 바와 같이, x 방향으로 각 트렌치마다 마주보는 반도체 바디(5)의 전기적 cross-talk을 없애도록 차폐전극(27)이 형성된 셀 스트링을 구성하게 된다.
이때, 각 전극스택(30)의 모든 도전성 물질층(8, 10, 11)을 메모리 셀의 게이트로 할 수 있으나, 각 셀의 독립적인 접근성을 쉽게 하기 위해 최하단 도전성 물질층(8) 및 최상단 도전성 물질층(11)은, 각각 전극스택 상부의 반도체 바디(5a)와 컨택으로 연결된 라인(예컨대, 비트라인 또는 접지라인)을 선택하기 위한 제 1 및 제 2 선택 트랜지스터(스위치 소자)의 게이트로 하고, 그 사이에 있는 나머지 도전성 물질층들(10)이 메모리 셀 소자들의 각 게이트로 사용될 수 있다.
경우에 따라서는 각 전극스택(30)의 최상단 도전성 물질층(11)만 선택 트랜지스터의 게이트로 하고, 상기 선택 트랜지스터 게이트의 밑에 있는 상기 각 전극스택의 모든 도전성 물질층들(8, 10)은 메모리 셀 소자들의 각 게이트로 할 수 있고, 이에 더 나아가 셀 스트링을 구성하는 전극스택들(30) 중에 셀 스트링 양단에 위치하는 두 개의 전극스택들의 각 최상단 도전성 물질층(11)을 각각 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트로 하고, 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트 사이에 있는 각 전극스택의 도전성 물질층들은 모두 메모리 셀 소자들의 각 게이트인 것으로 할 수도 있다.
그리고, 각 전극스택(30)의 도전성 물질층(8, 10, 11)을 게이트로 하는 각 소자(메모리 소자 또는 스위치 소자) 사이는 반도체 바디(5)에 이웃 게이트의 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 가상(virtual) 소스/드레인이 형성될 수 있어, 도 2a 및 도 2b와 같이, 경우에 따라 외부 라인과 전기적으로 연결되기 위한 최상단 도전성 물질층(11) 상측의 반도체 바디(5a)를 제외하고는 통상과 같은 고농도의 불순물 도핑층이 형성되어 있지 않을 수 있다.
이때, 각 트렌치 바닥에서의 차폐전극(27)을 공유하는 셀 스택 사이는 각 전극스택(30)의 최하단 도전성 물질층(8) 및/또는 반도체 기판(1)에 소정의 전압을 인가함으로써, 이에 의하여 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 전기적으로 연결하게 된다.
물론, 각 전극스택에서 절연막(7, 9, 12)의 두께가 너무 두껍거나 셀 사이 반도체 바디(5) 영역의 저항이 클 경우에는, 도 3a 및 도 3b와 같이, 각 소자(메모리 소자 또는 스위치 소자)의 소스/드레인을 반도체 바디(5)에 불순물 도핑층(5b)으로 형성할 수 있다.
나아가, 상기 반도체 바디(5)의 저항을 줄이기 위해, 도 4a 및 도 4b와 같이, 반도체 기판(1)에 각 트렌치의 바닥을 따라 매몰전극(14)을 더 형성하여 전압을 인가할 수 있도록 구성할 수 있다.
그리고, 도 5a 및 도 5b와 같이, 각 전극스택의 최하단 절연막(7) 및 각 트렌치의 바닥과 반도체 기판(1) 사이에는 매몰 절연막(15)을 더 형성하여, 발생할 수 있는 누설 전류를 막을 수 있도록 할 수 있다.
또한, 첨부된 도면에는 도시되지 않았으나, 상기 분리절연막(6)은 상기 반도체 바디(5)와 상기 차폐전극(27) 사이에 전하저장층(미도시)을 포함하는 절연막 스택으로 형성되도록 하여, 상기 전하저장층에 소정의 전하를 미리 주입시켜 셀 스택 사이의 문턱전압 산포문제 해결은 물론 경우에 따라서는 반도체 바디(5)를 항상 턴온(turn-on)되도록 할 수 있다. 이때 상기 분리절연막(6)의 전하저장층은 상기에서 언급한 게이트 절연막 스택(40)의 전하저장층(3)과 동일한 물질로 형성될 수 있다.
기타, 상기 각 전극스택(30)을 구성하는 도전성 물질층(8, 10, 11)은 고농도의 불순물이 도핑된 반도체 물질(예컨대, 결정질 실리콘, 비정질 실리콘, 폴리 실리콘 등) 뿐만 아니라 금속일 수도 있다.
또한, 상기 반도체 바디(5)는 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
그 밖의 본 발명에 의한 셀 스트링의 동작방법 및 본 발명에 의한 셀 스트링을 이용한 메모리 어레이의 실시예에 대해서는 동일 출원인에 의하여 선출원된 특허출원번호 제10-2010-0038691호에 기재된 내용과 동일하므로, 이에 관한 상세한 설명은 생략한다.
1: 기판 2: 제 1 절연막
3: 전하저장층 4: 제 2 절연막
5: 반도체 바디 6: 분리 절연막
7: 최하단 절연막 8, 10, 11: 도전성 물질층
7, 9, 12: 층간 절연막 14: 매몰 전극
15: 매몰 절연막 27: 차폐전극
30: 전극스택 40: 게이트 절연막 스택
3: 전하저장층 4: 제 2 절연막
5: 반도체 바디 6: 분리 절연막
7: 최하단 절연막 8, 10, 11: 도전성 물질층
7, 9, 12: 층간 절연막 14: 매몰 전극
15: 매몰 절연막 27: 차폐전극
30: 전극스택 40: 게이트 절연막 스택
Claims (16)
- 반도체 기판 상에 하나 이상의 트렌치로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들;
상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택;
상기 게이트 절연막 스택 상에 형성된 반도체 바디; 및
상기 각 트렌치 마다 상기 반도체 바디 상에 분리절연막을 사이에 두고 형성된 차폐전극을 포함하여 구성되되,
상기 각 전극스택의 도전성 물질층은 절연막보다 폭이 작아 절연막 사이마다 요홈이 형성되고, 상기 요홈을 따라 상기 게이트 절연막 스택 및 상기 반도체 바디가 형성되고,
상기 분리절연막은 상기 반도체 바디와 상기 차폐전극 사이에 전하저장층을 포함하는 절연막 스택으로 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 1 항에 있어서,
상기 각 전극스택의 도전성 물질층은 상기 요홈의 수직단면이 전체적으로 'ㄷ'형 또는 내측으로 오목하게 라운딩된 'C'형 형상을 갖도록 식각된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 1 항에 있어서,
상기 반도체 기판에 상기 각 트렌치의 바닥을 따라 매몰전극이 더 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 1 항에 있어서,
상기 각 전극스택의 최하단 절연막 및 상기 각 트렌치의 바닥과 상기 반도체 기판 사이에는 매몰 절연막이 더 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 삭제
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 게이트 절연막 스택은 상기 각 전극스택으로부터 제 1 절연막/전하저장층/제 2 절연막 순으로 형성되고,
상기 제 1 절연막/전하저장층/제 2 절연막 모두 또는 상기 게이트 절연막 스택 중 전하저장층/제 2 절연막이 상기 반도체 바디와 동일한 크기로 절단된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 6 항에 있어서,
상기 각 전극스택의 절연막 측벽 상에선 상기 게이트 절연막 스택 중 전하저장층을 포함한 일부 또는 상기 게이트 절연막 스택 전부 제거된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 7 항에 있어서,
상기 각 전극스택의 최하단 도전성 물질층 및 최상단 도전성 물질층은 각각 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트이고,
상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트 사이에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 8 항에 있어서,
상기 메모리 셀 소자들은 상기 반도체 바디에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링.
- 제 8 항에 있어서,
상기 메모리 셀 소자들 및 상기 제 1, 2 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인을 형성한 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 7 항에 있어서,
상기 각 전극스택의 최상단 도전성 물질층은 선택 트랜지스터의 게이트이고,
상기 선택 트랜지스터 게이트의 밑에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 11 항에 있어서,
상기 메모리 셀 소자들은 상기 반도체 바디에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링.
- 제 11 항에 있어서,
상기 메모리 셀 소자들 및 상기 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인을 형성한 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 7 항에 있어서,
상기 셀 스트링의 구성하는 상기 두 개 이상의 전극스택들 중 양단에 위치하는 두 개의 전극스택들의 각 최상단 도전성 물질층은 각각 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트이고,
상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트 사이에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
- 제 14 항에 있어서,
상기 메모리 셀 소자들은 상기 반도체 바디에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링.
- 제 14 항에 있어서,
상기 메모리 셀 소자들 및 상기 제 1, 2 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인을 형성한 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
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|---|---|---|---|---|
| US9553101B2 (en) | 2013-06-27 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US10468414B2 (en) | 2017-12-28 | 2019-11-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007317874A (ja) * | 2006-05-25 | 2007-12-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2010
- 2010-08-30 KR KR1020100084227A patent/KR101090979B1/ko active IP Right Grant
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|---|---|---|---|---|
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| US9553101B2 (en) | 2013-06-27 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor device |
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