KR101073640B1 - 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수직형 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 수직형 메모리 셀 스트링은, 반도체 기판; 상기 반도체 기판위에 수직으로 형성된 제1 절연막; 상기 제1 절연막의 양쪽 측면에 형성된 반도체 바디 및 게이트 스택; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성된 제어전극; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성되며, 상기 제어전극의 층들의 사이에 형성된 전극간 절연막;을 구비하고, 상기 반도체 바디, 게이트 스택, 단일층의 제어전극은 하나의 셀 소자를 구성하고, 상기 제1 절연막의 일 측면에 형성된 다수 개의 셀 소자는 하나의 셀 스택을 구성하며, 둘 이상의 셀 스택이 반도체 기판위에 수직으로 배치되며 각 셀 스택의 반도체 바디는 전기적으로 서로 연결된다. 본 발명에 의하여, 셀 스트링의 집적도 및 프로그램이나 이레이져 속도를 개선할 수 있으며, 제조 비용을 줄이면서 NAND 플래시 메모리의 용량증가와 셀 소자의 성능을 개선할 수 있다.
NAND 플래시, 수직형, 메모리, 고집적, 비휘발성, SONOS, NFGM, 나노소자
Description
본 발명은 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 반도체 기판상에 수직 방향을 따라 반도체 메모리 셀 스트링을 구현한 수직형 반도체 메모리 셀 스트링 및 이들을 어레이 형태로 구성한 셀 스트링 어레이에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능한 것으로 예상되고 있다.
낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은채널효과가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능할 수 있다. 게이트 길이가 50 nm 이하인 기술은 높은 가격의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점이 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황을 대처할 수 있는 대안이 고려되어야 하는 실정이다.
기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위하여 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하저장전극으로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 전하저장전극을 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하저장전극을 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS (or TANOS: TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조이다. 소스나 드레인이 없는 영역에 제어전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제하는 구조이다. 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 배치하는 방법이 있다. 미국 특허 (등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트랜치를 형성하고 순차적으로 터널링 절연막, 플로팅 게이트, 블록킹 절연막, 제 어전극을 트랜치 내에 형성하여 구현하였다. 소스는 트랜치의 바닥 근처 반도체 영역에, 그리고 드레인은 트랜치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만이 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자를 수직으로 형성할 수 없다.
발표된 논문(Y. Fukuzumi et al., "Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory," IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀과 두 개의 스위치 소자를 배치하고 있다. 따라서 집적도를 높일 수 있다. 그러나 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극 사이에 전기적 절연을 위해 제어전극 층 사이에 절연막을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원 모양의 관통구를 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube)형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 관통구의 수직 측벽에 형성된 게이트 절연막 또는 블록킹 절연막은 남기고 관통구 바닥에 있는 것만 식각해야 한다. 이때 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로 이어질 수 있고, 결국 수율이 저하될 수 있다. 관통구의 바닥에 형성되는 소스 영역을 관통구의 상부 표면으로부터 전기적인 콘택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요컨대 공정적 측면에서 많은 어려움이 있다.
이와 같이, 상기와 같은 기존의 발표된 소자들이 갖는 문제점을 해결할 수 있는 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발할 필요성이 요구되었다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 제조 공정이 용이하고 메모리 셀 특성을 개선할 수 있는 수직형 메모리 셀 스트링, 수직형 메모리 셀 스트링 어레이 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 수직형 메모리 셀 스트링은, 반도체 기판; 상기 반도체 기판위에 수직으로 형성된 제1 절연막; 상기 제1 절연막의 양쪽 측면에 형성된 반도체 바디; 상기 반도체 바디의 양쪽 측면에 형성된 게이트 스택; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성된 제어전극; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성되며, 상기 제어전극의 층들의 사이에 형성된 전극간 절연막; 을 구비하고, 상기 제1 절연막의 일 측면에 형성된 반도체 바디, 게이트 스택, 단일층의 제어전극은 하나의 셀 소자를 구성하고, 상기 전극간 절연막은 인접한 셀 소자들간의 제어전극을 전기적으로 절연하며, 상기 제1 절연막의 일 측면에 형성된 다수 개의 셀 소자는 하나의 셀 스택을 구성하며, 둘 이상의 셀 스택이 반도체 기판위에 수직으로 배치되며 각 셀 스택의 반도체 바디는 전기적으로 서로 연결된다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 스택의 제일 하단에 형성된 제어전극의 아래에 형성된 제2 절연막, 및 상기 셀 스택의 제일 상단에 형성된 제어전극 위에 형성된 제3 절연막을 더 구비하는 것이 바람직하다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 수직형 메모리 셀 스트링을 구성하는 다수 개의 셀 스택들은 셀 스트링 방향으로 인접하게 배치하며, 단일의 수직형 메모리 셀 스트링을 구성하는 셀 스택의 게이트 스택들은 서로 연결되게 형성하며, 각 셀 스택은 상기 다층으로 구성된 제어전극의 양쪽 측면에 셀 소자가 형성되도록 하는 것이 바람직하다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 스택의 가장 위 또는 아래에 구성되는 셀 소자 중 어느 하나가 스위칭 소자로서 동작하거나, 상기 셀 스택의 가장 위 및 가장 아래에 구성되는 셀소자가 모두 스위칭 소자로서 동작할 수 있다. 상기 스위칭 소자는 상기 반도체 바디에 소스 또는 드레인 영역을 더 구비하고, 상기 스위칭 소자는 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하는 것이 바람직하다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 소자는 소스 및 드레인 영역을 구비할 수도 있다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 소자의 게이트 스택은 반도체 바디의 측면으로부터 순차적으로 형성된 터널링 절연막, 전하저장노드, 블록킹 절연막으로 구성되며, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어전극의 측면에 해당하는 영역에만 형성되는 것이 바람직하다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 스트링의 스트링 선택 배선(SSL)과 그라운드 선택배선(GSL)은, 셀 스트링이 2개의 셀 스택으로 구성되는 경우에는 상기 제1 절연막의 양쪽에 형성된 셀 스택들의 상부에 각각 형성된 접촉창들을 통해 상기 반도체 바디에 연결되며, 셀 스트링이 3개 이상의 셀 스택으로 구성되는 경우에는 셀 스트링 방향으로 배치된 셀 스택들 중 양쪽 가장자리의 셀 스택들의 상부에 각각 형성된 접촉창을 통해 상기 반도체 바디에 연결하는 것이 바람직하다.
제1 특징에 따른 수직형 메모리 셀 스트링에 있어서, 상기 셀 스트링에서 제1 절연막의 하부에 형성된 반도체 바디 및 게이트 스택의 아래에 상기 반도체 기판의 불순물 유형과 반대 유형을 가진 추가의 확산영역을 형성하여 매몰 전극으로 활용할 수있다.
본 발명의 제2 특징에 따른 수직형 메모리 셀 스트링을 제어전극이 배치된 방향으로 배치하여 형성된 셀 스트링 어레이에 있어서, 상기 수직형 메모리 셀 스트링은, 반도체 기판; 상기 반도체 기판위에 수직으로 형성된 제1 절연막; 상기 제1 절연막의 양쪽 측면에 형성된 반도체 바디; 상기 반도체 바디의 양쪽 측면에 형성된 게이트 스택; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성된 제어전극; 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성되며, 상기 제어전극의 층들의 사이에 형성된 전극간 절연막; 을 구비하고, 상기 제1 절연막의 일 측면에 형성된 반도체 바디, 게이트 스택, 단일층의 제어전극은 하나의 셀 소자를 구성하고, 상기 전극간 절연막은 인접한 셀 소자들간의 제어전극을 전기적으로 절연하며,
상기 제1 절연막의 일 측면에 형성된 다수 개의 셀 소자는 하나의 셀 스택을 구성하며,
상기 수직형 메모리 셀 스트링은 둘 이상의 셀 스택이 반도체 기판위에 수직으로 배치하되, 각 셀 스택의 반도체 바디 및 게이트 스택은 인접하게 배치된 셀 스택의 반도체 바디 및 게이트 스택과 각각 연결되며,
상기 수직형 메모리 셀 스트링을 제어전극이 배치된 방향으로 배치하되, 각 셀 스택의 다층으로 형성된 제어전극과 전극간 절연막은 제어전극이 배치된 방향에서 인접한 셀 스트링의 제어전극과 전극간 절연막과 각각 서로 연결되도록 배치된다.
본 발명의 제2 특징에 따른 수직형 메모리 셀 스트링 어레이에 있어서, 상기 제어전극은 도전성 물질로 이루어지며, 상기 어레이의 제어전극은 전체적으로 '┗━━━┛' 또는 '━━━━━' 형태로 형성되고, 제1 접촉창은 상기 제어 전극의 양측의 '┗' 또는 '┛' 모양의 상부 또는 '━' 모양의 양쪽 가장자리 중 어느 한쪽에 형성하거나 양쪽에 형성하고, 상기 제1 접촉창을 통해 상기 제어 전극에 대한 금속 배선을 하는 것이 바람직하다.
본 발명의 제2 특징에 따른 수직형 메모리 셀 스트링 어레이에 있어서, 상기 어레이는 메모리 구동을 위한 주변회로와 동일한 기판에 집적되는 것이 바람직하다.
본 발명의 제3 특징에 따른 반도체 기판, 및 상기 반도체 기판상에 수직으로 형성된 다수 개의 셀 소자와 스위칭 소자들을 구비하는 수직형 메모리 셀 스트링의 제작 방법에 있어서, (a) 상기 반도체 기판에 희생 반도체층과 제어전극용 반도체층을 번갈아 형성하는 단계; (b) 상기 (a)단계의 결과물의 표면으로부터 식각하여 상기 반도체 기판의 표면이 노출되도록 트렌치를 형성하는 단계; (c) 상기 트렌치에 의해 노출된 희생 반도체층을 선택적으로 식각하고 전극간 절연막을 형성하는 단계; (d) 상기 트렌치의 내측 표면에 게이트 스택층을 형성하는 단계; (e) 상기 게이트 스택의 내측 표면에 반도체 바디층을 형성하고 패터닝 하는 단계; (f) 드러난 게이트 스택층을 패터닝하고 제1 절연막을 채우는 단계; (g) 스위칭 소자를 위한 소스 또는 드레인 영역을 형성하되 셀 소자와 연결되는 쪽은 제외하고 형성하는 단계; (h) 필요한 접촉창을 형성하고 배선용 금속층을 순차적으로 형성하는 단계; 를 포함하며, 상기 (a) 단계의 희생 반도체층과 제어전극용 반도체층은 식각률이 다른 물질로 이루어진다.
본 발명의 제3 특징에 따른 수직형 메모리 셀 스트링 제조 방법에 있어서, 상기 (a) 단계전에, 반도체 기판위에 절연막을 형성하고, 상기 절연막의 일부를 제거한 후, 상기 절연막을 마스크로 이용하여 상기 희생 반도체층과 제어전극용 반도체층을 형성할 반도체 기판의 영역을 선택적으로 식각하는 단계를 더 구비하며, 선택적으로 식각되는 반도체 기판의 영역은 상기 절연막 아래의 일부에 'undercut' 형태로 식각되는 것이 바람직하다.
본 발명의 제3 특징에 따른 수직형 메모리 셀 스트링 제조 방법에 있어서, 상기 (a) 단계는 단결정의 반도체 기판에서 수행하여 상기 희생 반도체층과 상기 제어전극용 반도체층을 에피택셜층 형태로 형성하거나, 상기 반도체 기판위에 절연막을 형성한 후, 상기 형성된 절연막위에 상기 희생 반도체층과 제어전극용 반도체층을 다결정 형태로 형성하는 것이 바람직하다.
본 발명의 제3 특징에 따른 수직형 메모리 셀 스트링 제조 방법에 있어서, 상기 제어전극용 반도체층은 상기 희생 반도체층보다 식각률이 작은 물질로 이루어지며, 상기 제어전극용 반도체층은 상기 (a) 단계에서 고농도로 도우핑되거나, 상기 (c) 단계에서 희생 반도체층을 식각한 후 플라즈마 이온주입 방법으로 도우핑되는 것이 바람직하다.
본 발명의 제3 특징에 따른 수직형 메모리 셀 스트링 제조 방법에 있어서, 상기 (c) 단계에서 희생 반도체 층을 선택적으로 제거하는 과정에서 '┗━━┛' 또는 '━━━' 모양 형태로 남아있는 다층의 제어전극 영역의 지지를 위해 '┗━━┛' 또는 '━━━' 모양의 가장자리에 절연막을 사용하거나, 추가의 마스크 작업을 통해 상기 '┗━━┛' 또는 '━━━' 모양에서 임의 위치에 있는 희생 반도체 층은 식각되지 않도록 하고, 후속 공정에서 식각되지 않은 희생 반도체 층을 완전히 제거한다.
본 발명에 따른 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이 및 제조 방법은, 낸드 플래시 메모리라는 특수성 하에서, 기본적으로 수직 구조의 셀 스트링에 의한 메모리 용량을 증가시킬 수 있고, 절연된 다층의 제어전극 스택을 양쪽에 형성되는 셀 들이 공유함으로써 제조공정을 간단히 하면서 집적도를 증가시킬 수 있는 장점이 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 셀 소자의 바디를 공유하는 3차원 스택 구조의 경우에 비해 바디를 독 립적으로 유지함으로써 발생할 수 있는 disturbance를 억제할 수 있다.
둘째, 수직형 셀 스트링에서 제어전극의 구조를 개선하고 프로그램 및 이레이져 방식을 변형하여 소자의 프로그램 및 이레이져 속도를 개선할 수 있다.
셋째, 게이트 스택에 포함되는 블록킹 절연막, 전하저장노드, 터널링 절연막을 통상의 수직형 플래시 스트링에서 발생하는 식각에 의한 손상으로부터 보호할 수 있어 성능을 개선하고 수율을 향상시킬 수 있다.
넷째, 제조공정에 있어 선택적 식각성이 큰 희생반도체 층을 사용함으로써 공정의 난이도를 낮출 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 수직형 메모리 셀 스트링에 대하여 구체적으로 설명한다.
도 1은 본 발명에 따른 수직형 메모리 셀 스트링이 배열되어 형성된 어레이의 일부에 대한 평면도이다. 도 1은 본 발명의 구조를 분명하게 보이기 위해 상기 어레이를 수직 방향의 어느 위치에서 자른 단면도이다. 도 1을 참조하면, 이점쇄선으로 표시된 영역("A")은 셀 스택 구조에서 하나의 셀이 점유하는 면적을 표시한다. 일점쇄선으로 표시된 영역("B")은 후술되는 각 실시예들의 구조를 설명하기 위한 4 x 3 의 셀 스택으로 구성된 수직형 메모리 셀 어레이의 일부에 대한 영역을 나타낸다. 도 1에서 우측 상단에 표시된 'F'는 주어진 기술에서의 최소선폭이다. 상기 이점쇄선으로 표시된 하나의 셀 크기는 2F2에서 3F2의 면적을 점유한다.
도 2는 본 발명의 제1 실시예에 따른 수직형 메모리 셀 스트링이 1 x 3 배열 형태로 배치된 어레이의 일부 구조를 도시한 사시도이다. 예로서 8개의 제어전극 층수를 사용하여 구성하였으며, 당연히 더 많은 층의 제어전극을 사용하여 단위 면적당 메모리 용량을 높일 수 있다. 이하, 사시도에서도 같은 8층의 제어전극을 사용하는 구조를 설명한다. 이하 각 도면에서는 본 발명의 구조에 대한 특징을 분명하게 나타내기 위하여 수직형 메모리 셀 스트링의 상부 표면의 일부를 절단하여 표시한다. 도 2를 참조하면, 다수 개의 셀 소자들이 수직 방향으로 배치된 수직형 셀 스택이 x, y 방향을 따라 반복적으로 배치되어 수직형 메모리 셀 스트링 어레이를 형성하게 된다. 즉, 다수 개의 셀 소자들로 이루어진 수직형 셀 스택이 x 방향을 따라 반복적으로 배치되어 셀 스트링을 형성하고 이러한 셀 스트링들이 y 방향을 따라 반복적으로 배치되어 셀 스트링 어레이를 형성하게 된다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 수직형 메모리 셀 스트링은, 반도체 기판(1), 상기 반도체 기판위에 수직으로 형성된 제1 절연막(6), 상기 제1 절연막의 양쪽 측면에 형성된 반도체 바디(5), 상기 반도체 바디의 양쪽 측면 에 형성된 게이트 스택(4, 3, 2), 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성된 제어전극(8, 11, 10), 상기 게이트 스택의 일 측면에 다수 개의 층으로 형성되며, 상기 제어전극의 층들의 사이에 형성된 전극간 절연막(9)을 포함한다. 상기 제1 절연막의 일 측면에 형성된 반도체 바디, 게이트 스택, 단일층의 제어전극은 하나의 셀 소자를 구성하고, 상기 전극간 절연막은 인접한 셀 소자들간의 제어전극을 전기적으로 절연시킨다. 또한, 상기 제1 절연막의 일 측면에 형성된 다 수 개의 셀 소자는 하나의 수직형 셀 스택을 구성하며, 상기 수직형 셀 스택은 제1 절연막의 양 측면에 각각 반도체 기판위에 수직으로 배치된다. 상기 수직형 메모리 셀 스트링은 둘 이상의 수직형 셀 스택으로 이루어지며, 하나의 수직형 메모리 셀 스트링을 구성하는 셀 스택들의 반도체 바디들은 서로 전기적으로 연결되고, 셀 스택들의 게이트 스택들로 서로 연결된다.
상기 수직형 메모리 셀 스트링은, 상기 수직형 셀 스택의 제일 하단에 형성된 제어전극의 아래에 형성된 제2 절연막(7), 및 상기 수직형 셀 스택의 제일 상단에 형성된 제어전극 위에 형성된 제3 절연막(12)을 더 구비하는 것이 바람직하다.
상기 수직형 메모리 셀 스트링의 가장 위 또는 아래에 구성되는 셀 소자는 스위칭 소자로서 동작한다.
상기 스위칭 소자는 상기 반도체 바디 중 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 더 구비하고, 상기 스위칭 소자는 반도체 바디 중 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니한다.
상기 셀 소자는 반도체 바디에 소스 및 드레인 영역을 더 구비할 수도 있다.
상기 셀 소자의 게이트 스택은 반도체 바디의 측면으로부터 순차적으로 형성된 터널링 절연막(4), 전하저장노드(3), 블록킹 절연막(2)으로 구성될 수 있다.
도 2에서 x 방향의 단면은 셀 스트링 방향의 단면으로 2개의 수직형 셀 스택이 있다. 각 셀 스택은 제2 절연막(7)및 제3 절연막(12) 사이에 제1 제어전극(8), 제2 제어전극(11), 다층의 제3 제어전극(10)이 있으며, 상기 제어전극 사이에 전극간 절연막(9)이 형성되어 있고, 이 수직 구조물의 측면 및 상부에 게이트 스택(30) 및 반도체 바디(5)를 구비하고 있다.
게이트 스택은 다층 또는 단층의 절연막과 전하저장노드(3)로 구성되며, 본 도면에서는 블록킹 절연막(2), 전하저장노드(3), 터널링 절연막(4)으로 구성된다. 도 2에서 상기 비트라인 단면에서는 2개의 상기 셀 스택이 있다. 이들 셀 스택 사이에 제1 절연막(6)이 있으며, 상기 게이트 스택(30)과 반도체 바디(5)가 상기 제1 절연막 아래에서 셀 스트링 방향으로 연결되어 형성되어 있다. 각 스택의 상부에 있는 반도체 바디를 도우핑하고, 도우핑된 반도체 바디에 제1 접촉창을 형성하여 비트라인과 그라운드에 각각 연결한다. 전술한 구조를 완성함으로써, 하나의 셀 스트링이 된다. 만약 도 2에서 보인 셀 스트링이 셀 스트링 방향으로 배열되는 경우를 고려하면, 상기 제2 및 제3 절연막, 전극간 절연막, 그리고 제1 내지 제3 제어전극으로 구성된 셀 스택은 인접한 셀 스트링과 공유된다. 따라서 집적도를 개선할 수 있다.
하나의 셀 스트링에 더 많은 셀 소자를 포함하기 위해서, 셀 스트링 방향으로 상기 셀 스택을 2개 이상으로 배치할 수 있다. 예를 들어, 도 7의 (b)에 도시된 바와 같이 3개의 셀 스택으로 구성된 셀 스트링을 살펴본다. 좌우에 있는 셀 스택은 다른 셀 스트링과 공유하여 형성될 수 있다. 이 경우, 상기 셀 스택은 상기 제2 절연막(7), 제3 절연막(12), 다층의 전극간 절연막(9)과 제1 제어전극(8), 제2 제어전극(11), 다층의 제3 제어전극(10)으로 구성된 구조물의 양쪽 측벽 및 상부에 상기 게이트 스택(30)과 반도체 바디(5)를 구비한다. 결과적으로 상기 제1, 제2, 제3 제어전극은 양쪽 측벽에 형성된 셀 소자들에 의해 공유되기 때문에 집적도를 올릴 수 있다. 제1 제어전극이나 제2 제어전극, 또는 제1 및 제2 제어전극은 하나의 수직형 셀 스택에서 셀 소자 또는 일종의 스위칭 소자의 제어전극으로 활용될 수 있다. 제3 제어전극은 다층으로 형성되고 이는 셀 소자의 제어전극이 된다.
도 2에서 y 방향은 제어전극이 배치된 방향으로 제어전극(8, 10, 11)은 워드라인이 되어 y 방향으로 달리고 있다. 도 2에서는 제어전극이 배치된 방향으로 3개의 셀 스트링이 배치되어 셀 어레이가 된다.
도 2의 (a)와 (b)에 도시된 셀 스트링 어레이들은 기본적으로 같은 구조인데, (b)의 구조는 (a)의 구조와는 달리, 상기 게이트 스택(30)이 제어전극이 배치된 방향으로 배치된 셀 스트링 사이에서 연결되어 있다는 점에서 차이가 있다.
통상 3차원 스택구조에서 하나의 수직형 셀 스트링이 점유하는 면적은 6F2인데, 본 발명의 구조를 도입하면 3F2 정도 또는 그 이하로 줄일 수 있다. 여기서 "F"는 주어진 기술 수준에서 형성할 수 있는 최소 선폭을 나타낸다. 또한 기존의 구조에서는 하나의 제어전극이 너무 많은 셀에 공유되어 오히려 disturbance를 증가시키는 문제가 있으나 본 발명의 구조에서는 그러한 문제가 없다. 셀 소자의 반도체 바디(5)는 인접한 셀과 공유되지 않게 형성되어, 바디가 공유된 셀에 비해 역시 disturbance 문제를 크게 줄이고 있다. 상기 반도체 바디(5)는 인접한 셀 스택과 공유되지 않으면서도 집적도를 떨어뜨리지 않은 형태로 형성되어 있다.
도 2에서 수직형 셀 스트링을 구성하는 각 셀 소자에는 소스/드레인이 형성되어 있지 않다. 이 경우 읽기(read) 동작에서 인접한 셀 소자 사이의 전기적 연결 은 인접한 셀 소자의 제어전극에서 나오는 프린징(fringing) 전계에 의해 상기 소스/드레인이 형성되지 않은 영역에 반전층이 형성되어 이루어진다.
도 3은 본 발명의 제2 실시예에 따른 수직형 메모리 셀 스트링이 배열 형태로 배치된 어레이의 구조를 도시한 사시도이다. 제2 실시예에 따른 수직형 메모리 셀 어레이에서 셀 스트링의 구조는 제1 실시예에 설명된 수직형 메모리 셀 스트링의 구조와 전체적으로 유사하다. 다만 제2 실시예와 제1 실시예의 구조와의 차이점은, 제2 실시예에 따른 셀 스트링의 블록킹 절연막 및 전하 저장 노드는 제어전극과 터널링 절연막의 사이에만 형성되며, 다층으로 형성된 제어전극 사이에서는 형성되지 않는다는 점이다.
도 4는 본 발명의 제3 실시예에 따른 수직형 메모리 셀 스트링이 배열 형태로 배치된 어레이의 구조를 도시한 사시도이다. 제3 실시예에 따른 수직형 메모리 셀 스트링의 구조는 제2 실시예에 설명된 수직형 메모리 셀 스트링의 구조와 전체적으로 유사하다. 다만, 제3 실시예와 제2 실시예의 구조와의 차이점은, 제3 실시예에 따른 셀 스트링의 전극간 절연막(9) 및 제2 절연막(7)의 측면에 형성된 바디 영역에 셀 소자의 소스/드레인(13)이 형성된다는 점이다.
도 5는 본 발명의 제4 실시예에 따른 수직형 메모리 셀 스트링이 배열 형태로 배치된 어레이의 구조를 도시한 사시도이다. 본 발명의 제1 실시예인 도 2에 보인 구조와 유사하다. 도 5의 셀 스트링 및 셀 스트링 어레이에 대한 설명은 도 2의 설명에서 언급된 내용이 모두 적용된다. 도 2의 구조와 차이점은 상기 셀 스택 사이의 반도체 기판의 표면에 매몰전극(14)이 형성되어 있다는 것이다. 상기 매몰 전 극은 제1 절연막(6) 하부에 형성된 반도체 바디(5), 게이트 스택(30)의 아래에 형성되어 있다. 이 매몰 전극은 상기 셀 스택과 셀 스택 사이에 형성된 반도체 바디의 도전성을 제어할 수 있다. 즉, 상기 매몰 전극의 상부에 형성된 게이트 스택(30)은 일종의 절연막이 되고 그 위에 형성된 반도체 바디(5)는 채널이 형성될 수 있는 영역이 된다. 상기 매몰 전극의 바이어스에 따라 상기 채널은 'on'되거나 'off'된다. 또한 매몰 전극의 바이어스를 조절하여 매몰 전극 위에 형성된 게이트 스택(30)의 전하저장노드(3)에 전하를 저장하여 채널의 전도성을 제어할 수 있다.
도 6은 본 발명의 제5 실시예에 따른 수직형 메모리 셀 스트링이 배열 형태로 배치된 어레이의 구조를 도시한 사시도이다. 제5 실시예에 따른 수직형 메모리 셀 스트링의 구조는 제1 실시예에 설명된 수직형 메모리 셀 스트링의 구조와 전체적으로 유사하다. 다만, 제5 실시예와 제1 실시예의 구조와의 차이점은, 제5 실시예에 따른 셀 스트링은 반도체 기판위에 제4 절연막(15)을 더 구비한다는 점이다.
도 7은 본 발명의 제1 실시예에 따른 수직형 메모리 셀 스트링의 동작을 설명하기 위하여 도시한 셀 스트링 방향의 단면도이다. 여기서도 일례로서, 8층의 제어전극을 적용한 메모리 스택을 보이고 있다. 또한 도 2에서와 달리 상부에 제4 절연막(20)이 형성되어 있다. 셀 스트링의 반도체 바디(5)가 전기적 접촉을 위해 패드(pad) 형태로 상부에 형성되어 있다. 도 7의 단면에서는 상기 패드 형태의 반도체 바디에 전기적 접촉을 위한 접촉창이 형성되어 있다. 도 7의 (a)는 스위칭 소자를 포함해서 하나의 셀 스트링에 16개의 셀 소자를 갖는 2개의 셀 스트링이 존재한다. 가운데 셀 스택의 상부에는 그라운드 단자가 연결되고 양쪽에 있는 셀 스트링 에 의해 공유된다. 이 경우, 좌측 및 우측 스택의 상부에 연결되는 단자는 비트라인에 연결된다.
도 7의 (a)에 도시된 바와 같이, 셀 스트링이 2개의 셀 스택으로 구성되는 경우, 상기 셀 스트링의 스트링 선택 배선(SSL)과 그라운드 선택배선(GSL)은 상기 제1 절연막의 양쪽에 형성된 셀 스택들의 상부에 각각 형성된 접촉창들을 통해 상기 반도체 바디에 연결한다.
도 7의 (b)는 3개의 셀 스택으로 구성되는 하나의 셀 스트링에 대한 셀 스트링 방향의 단면을 보인다. 좌측과 우측에 있는 셀 스택의 상부에 접촉창을 형성되고 비트라인과 그라운드 라인이 각각 연결된다. 여기서는 하나의 셀 스트링에 스위칭 소자를 포함하여 32개의 셀 소자가 존재한다. 도 7의 (b)에 도시된 바와 같이, 셀 스트링이 3개 이상의 셀 스택으로 구성되는 경우, 셀 스트링 방향으로 배치된 셀 스택들 중 양쪽 가장자리의 셀 스택들의 상부에 각각 형성된 접촉창을 통해 상기 반도체 바디에 연결한다. 상기 셀 스트링이 3개 이상의 셀 스택으로 구성되는 경우에 셀 스트링 방향으로 배치된 셀 스택들 중 양쪽 가장자리를 제외한 셀 스택의 상부에 형성된 접촉창을 통해 상기 반도체 바디에 대한 읽기 동작을 위한 배선을 연결하는 것이 바람직하다.
동작의 일례로서 특정 셀 소자의 프로그램에 대해 알아본다. 일례로 원으로 표시된 셀 소자의 전하저장노드(3)에 프로그램 동작을 수행하는 경우를 살펴본다. 도 7의 (a)의 경우, 해당 제어전극(10)에 프로그램을 위한 전압을 인가한다. 만약 그라운드 라인이 연결되면, 해당 제어전극의 양쪽에 형성된 전하저장노드에 프로그 램이 가능하다. 즉, 사각형으로 표시된 영역에 원치 않는 프로그램이 발생한다. 이 경우 적절한 프로그램 동작을 위해서 가운데 스택의 상부에 있는 제2 제어전극(11-2)에 전압을 인가하여 소자가 off되도록 한다. 또한 우측 스택의 상부에 있는 제2 제어전극(11-3)에도 소자를 off 시키는 전압을 인가한다. 좌측 상부에 있는 제2 제어전극(11-1)에는 전압을 인가하여 소자를 on 시킨다. 상기 프로그램 동작 이전에 프로그램 disturbance를 막기 위한 셀 스트링의 precharge 동작이 먼저 수행된다. 읽기 동작을 간단히 살펴본다. 만약 도 7의 (a)에서 2개의 셀 스트링 중에서 좌측 셀 스트링을 읽는다고 가정한다. 제2 제어전극(11-1, 11-2)에 적절한 전압을 인가하여 on 시키고 나머지 스택의 제2 제어전극(11-3)은 해당 소자가 off 되도록 한다. 그리고 비트라인과 그라운드 사이에 전류를 읽으면 된다.
원으로 표시된 셀 소자를 이레이져하는 동작을 설명한다. 가운데 및 우측 스택의 상부에 있는 제2 제어전극(11-2, 11-3)에 해당 소자가 off 되도록 전압을 인가한다. 좌측에 있는 셀 스택의 상부에 있는 제2 제어전극(11-1)에 적절한 전압을 인가하여 GIDL (Gate Induced Drain Leakage)을 발생시켜 반도체 바디(5)에 소스/드레인의 다수캐리어와 반대 유형의 캐리어를 제공한다.
도 7의 (b)에서 원으로 표시된 셀 소자를 프로그램하는 동작을 설명한다. 먼저 도 7의 (a)에서 언급한 셀 스트링 precharge를 수행할 수 있다. 가운데 스택의 상부에 있는 제2 제어전극(11-5)에는 해당 소자를 off 시키는 전압을 인가한다. 오른쪽 스택의 상부에 있는 제2 제어전극(11-6)에는 해당 소자를 off 시킨다. 좌측 스택의 상부에 있는 제2 제어전극(11-4)에는 해당 소자를 on 시키는 전압을 인가한 다. 그러면 프로그램하려고 하는 셀 소자의 제어전극(10)에 전압을 인가할 경우 원으로 표시된 셀은 정상적으로 프로그램되고 사각형으로 표시된 셀 소자는 프로그램되지 않는다. 프로그램 동안 가운데 스택의 상부에 있는 반도체 바디는 플로팅 상태를 유지한다. 읽기 동작은 좌측 스택과 가운데 스택 사이에서 전류를 읽고, 또한 가운데 스택과 우측 스택 사이의 전류를 읽어서 수행한다.
도 7에서 제1 절연막(6) 하부의 반도체 바디(5)는 소스/드레인과 동일한 불순물로 도우핑되어 셀 스택 사이에서 연결될 수 있거나, 또는 기판에 적절한 이레이져 전압을 인가하여 상기 반도체 바디(5) 부분을 이레이져하여 셀 스택 사이에서 연결될 수 있도록 한다.
도 8에는 도 7에서 설명한 프로그램, 이레이져, 읽기 동작을 그대로 적용할 수 있다. 다만 셀 스택 사이의 반도체 기판의 표면에 형성된 매몰전극(14)을 추가로 이용할 수 있는 가능성이 있다. 예를 들어 상기 매몰전극은 셀 스택 사이의 반도체 바디에 채널을 형성하거나 끊을 수 있어 셀 스택 사이를 전기적으로 연결하거나 끊을 수 있다. 또한 상기 매몰전극을 이용하여 특정 위치에 있는 셀 스택 사이의 제1 절연막(6) 아래에 있는 전하저장노드(3)에 전하를 저장하거나 제거하여 프로그램하거나 이레이져할 수 있다.
도 9는 셀 스트링 방향으로 자른 단면의 일부를 보이고 있다. 제어전극(10)의 측면으로부터 일부의 전극간 절연막(9)의 일부를 제거하면 도 9에 보인 것과 같이 돌출된 구조를 얻을 수 있다. 돌출된 구조에 게이트 스택(30) 및 반도체 바디(5)를 둘러싸게 형성한다. 이렇게 되면 상기 반도체 바디에서 나오는 전계가 상 기 제어전극에 집중될 수 있다. 이러한 현상을 이용하면, 반도체 바디(5)에 형성된 채널로부터 전하가 전하저장노드(3)에 저장되는 것 대신 제어전극(10)으로부터 전하게 전하저장노드에 저장되게 할 수 있다. 물론 이 경우 상기 블록킹 절연막(2)과 터널링 절연막(4)의 두께를 조절하여 상기 언급한 동작이 원활하게 이루어지게 할 수 있다. 상기 드러난 제어전극의 측면 구조는 도 9의 (b)에 보인 것과 같이 둥글게 형성할 수 있고, 이 경우 소자의 내구성을 개선할 수 있다. 도 9의 (c)는 제어전극(10)이 돌출되게 형성되지 않은 구조를 비교를 위해 도시하였다.
도 10의 (a)는 본 발명에 따른 수직형 메모리 셀 스트링 어레이의 일부에 대한 수직 방향의 상부 위치에서 자른 평면도이며, 도 10의 (b)는 X-X' 방향에 대한 단면도이다. 여기서 제어전극의 수는 일례로서 6층이다. 도 10의 (a)에서 셀 스트링 방향의 가장자리 부근에서 상부 표면으로 드러나는 제1 및 제2 제어전극(8, 10)을 보이고 있다. 제3 제어전극(11)은 표면 전체에 드러나 있다. 이와 같은 구조는 도 10의 (b)에서 더욱 분명하게 나타나 있다.
도 11의 (a)는 본 발명에 따른 수직형 메모리 셀 스트링 어레이에서 주변 회로를 위한 MOS 소자 및 각 제어전극들에 대한 금속 배선을 위한 접촉창(16)을 형성한 후의 상태를 도시한 평면도이며, (b)는 X-X' 방향에 대한 단면도이다. 좌측의 MOS 소자는 일례로 도시된 것이다. 미리 메모리 셀 스트링 어레이 영역의 식각하여 수직형 메모리 셀 어레이를 제조하였기 때문에 MOS 소자가 형성되는 반도체 기판(1)의 표면 부근 아래에 상기 메모리 셀 어레이가 형성된다. 따라서 메모리 셀 어레이와 주변회로를 쉽게 같은 기판에 집적할 수 있다. 상기 금속배선 층과 제어 전극(8, 10, 11)이나 반도체 바디(5) 사이의 전기적 절연을 위해 제4 절연막(20)이 형성되어 있다. 상기 제1 접촉창(16)은 상기 제4 절연막을 선택적으로 식각하여 형성된다. 상기 MOS 소자를 다른 MOS 소자와 전기적으로 격리하기 위한 격리절연막(24)이 형성되어 있다. MOS 소자는 게이트 전극(19), 게이트 절연막(21), 소스(22), 드레인(23)을 구비한다. MOS 소자를 위한 금속배선은 제2 접촉창(18)을 통해 이루어진다. 제2 접촉창은 제1 접촉창과 같은 공정단계에서 수행되거나 다른 공정단계에서 구현될 수 있다.
도 12는 일부의 절연막 및 금속배선을 제외한 수직형 메모리 셀 스트링 어레이에 대한 평면도를 보인다. 파선으로 표시된 영역은 워드라인(17)으로 제어전극(8, 10, 11)에 연결된다. 도 12에서 좌우 방향에는 상기 워드라인이 다층으로 형성되어 배치되어 있다. 중간의 경계선은 가운데 부분에 형성된 일부의 셀 스트링이 생략된 것을 나타내기 위한 것이다. 상하 방향은 셀 스트링 방향이다. 어떤 메모리 셀 스트링 어레이를 구현할 때, 제어전극이 배치된 방향에서 좌우의 가장자리 영역의 표면에 제1 접촉창(16)을 만들 수 있는 다층으로 구성된 제어전극 영역이 드러나는데, 필요에 따라 한쪽에 있는 제어전극 영역에 상기 제1 접촉창을 형성하여 워드라인 배선을 하거나 양쪽을 이용할 수 있다. 도 12에서는 제어전극 방향의 좌우 가장자리 부근의 표면에 다층의 제어전극 영역이 드러나고, 여기에 상기 제1 접촉창을 형성할 수 있으나, 한쪽 영역에만 상기 제1 접촉창을 형성하여 워드라인(17)에 연결하고 있다. 상하로 배열된 워드라인 방향에서 보면 상기 드러난 제어전극(8, 10, 11)을 하나씩 건너뛰면서 제1 접촉창(16)을 형성하고 워드라인(17)에 제 어전극(8, 10, 11)을 연결하고 있다. 이러한 배선 방식은 워드라인이 배열된 방향으로 형성된 수직형 스택에 프로그램, 이레이져, 읽기 동작을 위한 바이어스(bias)를 제어전극에 인가하는데 있어, 매우 유용하다.
도 13은 본 발명의 제1 실시예에 따른 수직형 메모리 셀 스트링 어레이를 구현하기 위한 제조공정의 일례를 순차적으로 도시한 단면도들이다. 도 13에서는 설명의 편의를 위하여 제조공정 중 주요단계들만을 도시하고 있으며, 제조 공정을 분명하게 보이기 위해 스택 구조의 상부를 자른 구조를 보이고 그에 따른 설명을 한다. 이하, 도 13를 참조하여 본 발명의 제1 실시예에 따른 수직형 메모리 셀 스트링 어레이의 제조 공정을 설명한다.
도 13의 (a)는 메모리 소자를 형성할 반도체 기판(1)을 나타낸다. 상기 반도체 기판으로 단결정 반도체 기판을 사용함으로써 그 위에 에피택셜 층의 형태의 반도체층들을 형성할 수 있다. 또한 상기 반도체 기판위에 제4 절연막을 형성한 후 상기 반도체층들을 형성하면 다결정 반도체층을 형성할 수 있다.
다음, 도 13의 (b)를 참조하면, 반도체 기판(1)에 희생 반도체층(25) 및 제어전극용 반도체층(8, 10, 11)을 형성하기 위한 에피택셜 성장을 반복적으로 수행하여, 반도체 기판의 표면에 희생반도체층(25)과 제어전극용 반도체층(8, 10, 11)을 번갈아 형성한다. 상기 희생 반도체층들은 식각률이 큰 반도체를 사용하며 예를 들면 SiGe이 될 수 있다. 상기 제어전극용 반도체층들은 향후 제어전극으로 사용되는 반도체층으로서, 상기 희생 반도체층보다 식각률이 작은 반도체를 사용하며 예를 들면 Si이 될 수 있다. 다음, 번갈아 형성된 희생 반도체층과 제어전극용 반도 체 층의 상부 표면에 제3 절연막(12)을 형성한다. 이 단계에서 상기 제어전극용 반도체층을 n형 또는 p형으로 고농도 도핑하거나 후술되는 (c) 단계에서 제어전극용 반도체층을 n형 또는 p형으로 고농도 도핑할 수 있다.
상기 반도체 기판에 에피택셜 성장에 의해 다층의 희생 반도체층과 제어전극용 반도체층을 형성하는 (b) 단계는, 도 13에 도시된 바와 같이, 반도체 기판(1)에 제5 절연막(26)을 형성하고 패터닝하는 단계와 상기 반도체 기판(1)을 식각하되 상기 제5 절연막(26)의 아래의 일부에도 식각되도록 하여 'undercut'을 형성하는 단계와 상기 드러난 반도체 기판의 표면에 "L" 모양의 희생 반도체층과 제어전극층을 번갈아 에피층으로 성장하는 단계로 구성될 수 있다.
다음, 도 13의 (c)를 참조하면, 상기 (b) 단계의 결과물에 마스크 패턴을 형성한 후 식각하여 반도체 기판(1)이 노출되는 트렌치를 형성한 후, 측벽이 드러난 상기 희생 반도체층을 선택적으로 식각하고 그 자리에 제2 절연막(7)과 전극간 절연막(9)을 채운다.
도 13의 (d)에서는 도 13의 (c)에서 형성된 구조물 위에 게이트 스택을 형성한다. 상기 게이트 스택은 블록킹 절연막(2), 전하저장노드(3), 터널링 절연막(4)을 순차적으로 형성하여 구성된다. 여기서, 상기 블록킹 절연막(2)은 열산화막을 성장하여 구현할 수 있다.
다음, 도 13의 (e)를 참조하면, 도 13의 (d)의 구조물에 형성된 게이트 스택의 표면에 반도체 바디용 반도체층을 형성한 후, 반도체 바디용 반도체층을 패터닝한다. 그러면 수직형 스택이 배치된 방향으로 상기 반도체 바디가 전기적으로 격리 되어 형성된다. 이렇게 배치된 반도체 바디는 제조공정이 끝나면 셀 스트링의 바디가 된다.
다음, 도 13의 (f)를 참조하면, 도 13의 (d)에서 패터닝된 상기 반도체 바디와 같은 마스크를 사용하여 드러난 상기 게이트 스택의 일부를 제거한다. 그러면 수직형 스택이 배치된 방향으로 상기 게이트 스택의 전하저장노드(3)는 연결되지 않는다. 상기 구조물에 제1 절연막(6)을 형성하면 상기 트렌치는 채워지고 도 13의 (f)에 보인 구조가 된다. (f) 단계 후에, 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 금속층을 순차적으로 형성할 수 있다.
도 14는 도 13의 (b)에서 설명한 것과 같이 희생 반도체층과 제어전극용 반도체층을 교대로 형성하기 전에 수행하는 공정에 대한 주요 공정단계를 보인다. 먼저, 도 14의 (a)를 참조하면, 반도체 기판(1)에 제5 절연막(26)을 형성하고 패터닝 한 후, 상기 패터닝된 제5 절연막(26)을 마스크로 하여 상기 반도체 기판(1)을 선택적으로 식각한다. 이때 반도체 기판을 등방성 식각하는 경우, 수직 방향뿐만 아니라 수평방향으로도 식각이 이루어져 도 14의 (a)에서 보인 것과 같은 "undercut"이 형성된다. 도 14의 (b)에 도시된 것과 같이 희생 반도체과 제어전극용 반도체층이 교대로 형성되어, 도 14의 (b) 및 도 13의 (b)와 같은 형상을 구현하게 된다.
도 15는 도 14에서 언급한 반도체 기판(1)의 선택적 식각 공정에서 구현될 수 있는 상기 undercut의 대표적인 구조들을 도시한 단면도들이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 기술은 NAND 플래시 메모리 분야에 널리 사용될 수 있다.
도 1은 본 발명의 셀 스트링 어레이의 일부에 대한 평면도이다. 도면을 잘 보이도록 하기 위해 수직으로 형성된 스택 구조에서, 수직 방향의 어느 위치에서 절단한 단면도이다.
도 2는 본 발명의 셀 스트링 어레이의 일부에 대한 3차원 사시도이다. 도 1의 일점쇄선으로 표시된 영역에 해당하는 사시도이다. 도 2의 (a)와 (b)는 제어전극이 배치된 방향으로 형성된 셀 스트링 사이에 게이트 스택이 식각된 경우와 남아있는 경우를 각각 보인다.
도 3은 본 발명의 도 2와 유사한 구조에 대한 3차원 사시도이다. 수직 방향으로 형성된 셀 스택에서, 셀 사이에 있는 게이트 스택에서 전하저장노드가 제거되어 있다.
도 4는 본 발명의 도 2와 유사한 구조에 대한 3차원 사시도이다. 수직 방향으로 형성된 셀 스택에서, 셀 소자 사이의 반도체 바디에 소스 또는 드레인 영역이 형성되어 있다.
도 5는 본 발명의 도 2와 유사한 구조에 대한 3차원 사시도이다. 제1 절연막의 하부에 형성된 반도체 바디, 그리고 반도체 바디 아래에 형성된 게이트 스택의 아래에 확산에 의한 매몰전극이 형성되어 있다.
도 6은 본 발명이 도 2와 유사한 구조에 대한 3차원 사시도이다. 반도체 기판 위에 절연막을 추가로 형성하고 그 위에 도 2의 구조물을 형성하고 있다.
도 7은 본 발명의 구조를 셀 스트링 방향으로 자른 단면을 보이고 있다. 본 발명의 플래시 메모리 동작을 위해 준비된 것이다.
도 8은 본 발명의 도 5에 보인 구조를 셀 스트링 방향으로 자른 단면을 보이고 있다. 본 발명의 플래시 메모리 동작을 설명하기 위해 준비된 것이다.
도 9는 본 발명의 구조의 일부를 셀 스트링 방향으로 자른 단면이다. 게이트 스택 및 반도체 바디가 제어전극의 일부를 감싸도록 구현되어 있다.
도 10은 본 발명의 셀 스트링에 대한 평면도 및 단면도의 일부를 보이고 있다. 도 (a)는 평면도이고 도 (b)는 제어전극이 배치된 방향과 나란한 방향에서의 단면도이다. 다층으로 적층된 제어전극의 배선을 설명하기 위해 준비되었다.
도 11는 본 발명의 셀 스트링 또는 어레이와 주변회로를 위한 MOS 소자를 같이 집적한 구조의 일례에 대한 평면도(a) 및 단면도(b)를 보이고 있다.
도 12은 본 발명의 셀 스트링을 어레이로 배치하고 워드라인 배선을 설명하기 위해 준비된 단면도이다.
도 13은 본 발명의 셀 스트링 또는 셀 어레이를 구현하기 위한 공정의 일례를 보인다.
도 14는 본 발명의 셀 스트링 또는 셀 어레이를 구현하기 위한 제조공정에서, 반도체 기판을 절연막으로 패터닝하고 식각한 후 희생 반도체층과 제어전극을 번갈아 에피층으로 성장하는 공정단계를 보인다.
도 15는 도 14에 보인 반도체 기판의 식각공정에서 식각된 반도체 기판의 가장자리 식각 프로파일을 보인다.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판 2: 블록킹 절연막
3: 전하저장노드 4: 터널링 절연막
5: 반도체 바디 6: 제1 절연막
7: 제2 절연막 8: 제1 제어전극
9: 전극간 절연막 10: 제3 제어전극
11: 제2 제어전극 13: 셀 소스/드레인
14: 매몰전극 15: 제4 절연막
16: 제1 접촉창 17: 워드라인
18: 제2 접촉창 19: 게이트 전극
20: 제4 절연막 21: 게이트 절연막
22: 소스 23: 드레인
24: 격리 절연막 25: 희생 반도체층
26: 제5 절연막 30: 게이트 스택
Claims (24)
- 반도체 기판,상기 반도체 기판위에 수직으로 형성된 제1 절연막;상기 제1 절연막의 양쪽 측면에 형성된 반도체 바디;상기 반도체 바디의 양쪽 측면에 형성된 게이트 스택;상기 게이트 스택의 일 측면에 다수 개의 층으로 형성된 제어전극;상기 게이트 스택의 일 측면에 다수 개의 층으로 형성되며, 상기 제어전극의 층들의 사이에 형성된 전극간 절연막; 및상기 제1 절연막의 하부에 놓여진 상기 반도체 기판의 표면에 형성된 매몰 전극;을 구비하고, 상기 제1 절연막의 일 측면에 형성된 반도체 바디, 게이트 스택, 단일층의 제어전극은 하나의 셀 소자를 구성하고, 상기 전극간 절연막은 인접한 셀 소자들간의 제어전극을 전기적으로 절연하며, 상기 제1 절연막의 일 측면에 형성된 다수 개의 셀 소자는 하나의 셀 스택을 구성하며,상기 반도체 바디 및 게이트 스택은 상기 제1 절연막의 하부와 매몰 전극의 사이에 더 형성되고, 상기 매몰 전극을 이용하여 상기 제1 절연막의 하부에 형성된 반도체 바디의 도전성을 제어하여, 상기 제1 절연막의 양 측면에 각각 형성된 셀 스택들을 전기적으로 서로 연결시키는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 수직형 메모리 셀 스트링은, 상기 셀 스택의 제일 하단에 형성된 제어전극의 아래에 형성된 제2 절연막, 및 상기 셀 스택의 제일 상단에 형성된 제어전극 위에 형성된 제3 절연막;을 더 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 수직형 메모리 셀 스트링을 구성하는 다수 개의 셀 스택들은 셀 스트링 방향으로 인접하게 배치하며, 하나의 수직형 메모리 셀 스트링을 구성하는 셀 스택의 게이트 스택들은 서로 연결되게 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 또는 제3항에 있어서, 상기 셀 스택의 가장 아래와 가장 위에 구성되는 셀 소자가 스위칭 소자로 동작하거나, 상기 셀 스택의 가장 아래 또는 가장 위에 구성되는 셀 소자 중 어느 하나가 선택적으로 스위칭 소자로 동작하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제4항에 있어서, 상기 스위칭 소자는 상기 반도체 바디에 소스 또는 드레인 영역을 더 구비하고, 상기 스위칭 소자는 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역을 구비하지 아니하며, 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 또는 제3항에 있어서, 상기 셀 소자는 소스 및 드레인 영역을 갖는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 또는 제3항에 있어서, 상기 셀 소자의 게이트 스택은 반도체 바디의 측면으로부터 순차적으로 형성된 터널링 절연막, 전하저장노드, 블록킹 절연막으로 구성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제7항에 있어서, 상기 셀 소자의 전하저장노드는 상기 셀 소자의 제어전극의 측면에 해당하는 영역에만 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 셀 스트링의 스트링 선택 배선(SSL)과 그라운드 선택배선(GSL)은, 셀 스트링이 2개의 셀 스택으로 구성되는 경우에는 상기 제1 절연막의 양쪽에 형성된 셀 스택들의 상부에 각각 형성된 접촉창들을 통해 상기 반도체 바디에 연결하며, 셀 스트링이 3개 이상의 셀 스택으로 구성되는 경우에는 셀 스트링 방향으로 배치된 셀 스택들 중 양쪽 가장자리의 셀 스택들의 상부에 각각 형성된 접촉창을 통해 상기 반도체 바디에 연결하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 셀 스트링이 3개 이상의 셀 스택으로 구성되는 경우에 셀 스트링 방향으로 배치된 셀 스택들 중 양쪽 가장자리를 제외한 셀 스택의 상부에 형성된 접촉창을 통해 상기 반도체 바디에 대한 읽기 동작을 위한 배선을 연결하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항에 있어서, 상기 매몰 전극은 상기 반도체 기판의 불순물 유형과 반대 유형을 가진 추가의 확산영역으로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
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- 제1항 또는 제3항에 있어서, 상기 셀 스트링에서 각 셀 스택의 상부에 형성된 제어전극 위에 상기 게이트 스택 및 반도체 바디를 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제1항 또는 제3항에 있어서, 상기 제어전극의 아래 및 위에 형성된 절연막을 측면으로부터 일부 식각하여 상기 제어전극의 일부가 좌우로 드러나게 하고, 상기 드러난 제어전극을 상기 게이트 스택 및 반도체 바디 또는 게이트 스택, 반도체 바디 및 제1 절연막이 둘러싸도록 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제14항에 있어서, 상기 좌우로 일부 드러난 제어전극의 모양을 둥글게 형성하는 것을 특징으로 하는 수직형 메모리 셀 스트링.
- 제4항에 있어서, 상기 스위칭 소자의 게이트 스택은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 수직형 메모리 셀 스트링.
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