KR20080032025A - 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀 - Google Patents

고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀 Download PDF

Info

Publication number
KR20080032025A
KR20080032025A KR1020077028223A KR20077028223A KR20080032025A KR 20080032025 A KR20080032025 A KR 20080032025A KR 1020077028223 A KR1020077028223 A KR 1020077028223A KR 20077028223 A KR20077028223 A KR 20077028223A KR 20080032025 A KR20080032025 A KR 20080032025A
Authority
KR
South Korea
Prior art keywords
dielectric
channel
charge storage
region
channel region
Prior art date
Application number
KR1020077028223A
Other languages
English (en)
Inventor
로이 이. 쉐우어레인
Original Assignee
쌘디스크 3디 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌘디스크 3디 엘엘씨 filed Critical 쌘디스크 3디 엘엘씨
Publication of KR20080032025A publication Critical patent/KR20080032025A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Abstract

본 발명에 따라 셀당 2비트를 갖는 재기입 가능한 비휘발성 메모리 셀이 개시된다. 메모리 셀은 바람직하게는 채널 고온 전자 주사법에 의해 유전성 전하 저장층에 또는 전기적으로 고립된 도전성 나노 결정들에 전하를 저장함으로써 작동한다. 바람직한 실시예들에서, 채널 영역은 2개의 저장 영역들 사이에 추가의 절연을 제공하는 골진 형상을 갖는다. 채널 영역은 증착되고, 바람직하게는 다결정질 게르마늄 또는 실리콘-게르마늄으로 형성된다. 본 발명의 메모리 셀은 메모리 어레이들로 형성될 수 있고; 바람직한 실시예들에서, 다중 메모리 레벨들이 단일 기판 상에 적층 형성된다.

Description

고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리 셀 {TFT CHARGE STORAGE MEMORY CELL HAVING HIGH-MOBILITY CORRUGATED CHANNEL}
본 발명은 전하를 저장시킴으로써 작동하는 메모리 셀에 관한 것으로; 바람직한 실시예들에서, 2비트가 셀마다 저장되고, 셀은 채널 고온 전자 주사법에 의해 프로그램된다.
개시되는 바와 같이, 채널 고온 전자 주사법을 사용함으로써, 트랜지스터-베이스 메모리 셀 내의 2개의 독특한 전하 저장 영역들 중의 어느 것에도 저장되지 않거나, 또는 둘 중의 하나 또는 모두에 선택적으로 저장될 수 있고, 셀당 2비트를 저장함으로써 디바이스 밀도를 증가시킨다. 그러나, 셀이 더 작은 피처 크기로 형성됨에 따라, 2개의 저장 구역들을 독특하게 유지하는 것은 점점 더 어려워진다.
따라서, 2개의 별개의 전하 저장 영역들이 셀의 영역을 증가시키지 않고 독특하게 유지되는 고밀도 전하 저장 메모리 셀에 대한 필요성이 있다.
본 발명은 다음 청구항들로 한정되고, 이 단락의 어느 것도 이들 청구항들에 대한 제한으로 다루어지지 않아야 한다. 일반적으로, 본 발명은 채널 고온 전자 주사법에 의해 프로그램된 비휘발성 전하-저장 메모리 셀에 관한 것이다.
본 발명의 제1 국면은 일정 길이를 갖는 채널 영역; 소스/채널 경계에 채널 영역을 접촉시키는 소스 영역; 및 드레인/채널 경계에 채널 영역을 접촉시키는 드레인 영역을 포함하는 것으로; 상기 채널 영역의 길이는 소스/채널 경계와 드레인/채널 경계 사이의 제1 거리보다 크고, 상기 채널 영역은 기판 상에 형성되는 것인 전계 효과 트랜지스터를 제공한다.
본 발명의 다른 국면은 비평면 유전체 구조물을 형성하는 단계; 및 상기 유전체 구조물 상에 반도체층을 정각으로 증착시키는 단계를 포함하는 것으로, 상기 반도체층의 일부는 트랜지스터에 대한 채널 영역으로 작용하고, 상기 채널 영역은 비평면 형상인 비휘발성 메모리 셀의 제조 방법을 제공한다.
본 발명의 또 다른 국면은 비평면 유전체 구조물을 형성하는 단계; 및 상기 유전체 구조물 상에 반도체층을 정각으로 증착시키는 단계를 포함하는 것으로, 상기 반도체층의 일부는 트랜지스터에 대한 채널 영역으로 작용하고, 상기 반도체층의 일부는 트랜지스터에 대한 소스 영역으로 작용하고, 상기 반도체층의 일부는 트랜지스터에 대한 드레인 영역으로 작용하고, 상기 채널 영역은 실질적으로 평면 형상을 갖지 않고, 상기 채널 영역의 일부는 상기 소스 영역과 상기 드레인 영역 상에 배치되는 것인 비휘발성 메모리 셀의 제조 방법을 제공한다.
본 발명의 바람직한 실시예는 a) 각각의 제1 전계 효과 트랜지스터가 i) 제1의 길이를 갖는 채널 영역; ii) 소스/드레인/채널 경계에 채널 영역을 접촉시킨 소스/드레인 영역; 및 iii) 드레인/소스/채널 경계에 채널 영역을 접촉시키고, 상기 드레인/소스/채널 경계는 소스/드레인/채널 경계로부터 제1의 거리에 있고, 상기 제1 길이는 상기 제1 거리보다 더 큰 드레인/소스 영역을 포함하는 것인 제1의 복수개의 전계 효과 트랜지스터들을 포함하는 것으로, 기판 상에 형성된 제1 메모리 레벨; 및 b) 상기 제1 메모리 레벨 상에 모놀리식으로 형성된 적어도 제2 메모리 레벨을 포함하는 모놀리식 3차원 메모리 어레이를 제공한다.
관련된 실시예는 제1 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 레일-형상의 유전체 피처들을 형성하는 단계; 상기 제1의 레일-형상의 유전체 피처들 상에 제1 반도체층을 정각으로 증착시키는 단계; 상기 제1 반도체층 상에 제1 전하 저장 스택을 정각으로 형성하는 단계; 상기 제1 방향과 상이한 제2 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고 실질적으로 동일 평면에 있는 워드 라인들을 상기 제1 전하 저장 유전체 상에 형성하는 단계를 포함하는, 모놀리식 3차원 메모리 어레이의 형성 방법을 제공한다.
본 발명의 다른 국면은 채널 영역을 포함하고, 상기 채널 영역은 증착된 다결정질 게르마늄층을 포함하는 것인 박막 트랜지스터를 제공한다.
본 발명의 또 다른 국면은 채널 영역; 소스 영역; 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 실질적으로 수평 평면에서 실질적으로 동일 평면에 있고, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역과 동일 평면에 있지 않고, 실질적으로 수평 평면에 있지 않고, 상기 채널 영역은 다결정질 반도체 물질을 포함하는 것인 전계 효과 트랜지스터를 제공한다.
본원에 개시된 본 발명의 국면들 및 실시예들 각각은 단독으로 또는 상호 조합되어 사용될 수 있다.
바람직한 국면들 및 실시예들은 이하 첨부된 도면들을 참조하여 개시될 것이다.
도 1a는 Fowler-Nordheim 터널링에 의해 프로그램된 선행 기술의 SONOS 메모리 셀의 단면도. 도 1b는 CHE 주사에 의해 프로그램된 선행 기술의 SONOS 메모리 셀의 단면도.
도 2a는 본 발명의 일 실시예에 따라 형성된 메모리 셀들의 어레이의 일부의 단면도. 도 2b는 도 2a의 도면에 대해 90도로 본 동일한 메모리 어레이를 보여주는 단면도.
도 3a-3g는 본 발명의 일 실시예에 따라 형성된 메모리 셀들의 메모리 레벨의 상이한 형성 단계들을 보여주는 단면도.
도 4는 본 발명의 대안의 실시예에 따른 메모리 셀의 단면도.
도 5는 본 발명의 대안의 실시예에 따른 메모리 셀의 단면도.
도 6은 본 발명의 바람직한 실시예에 따른 선택된 셀의 프로그래밍을 예시하는 회로도.
도 7은 본 발명의 바람직한 실시예에 따라 선택된 셀의 판독을 예시하는 회로도.
도 8은 본 발명의 바람직한 실시예에 따른 셀들의 블록의 소거를 예시하는 회로도.
도 9는 상이한 프로그래밍 방법에 의해 프로그램된, 도 2a에 그려진 본 발명 의 실시예에 따라 형성된 메모리 셀들의 어레이의 일부의 단면도.
바람직한 실시예들의 상세한 설명
도 1a는 종래의 SONOS 메모리 셀을 보여준다. SONOS 메모리 셀은 전하 저장 영역을 갖는 전계 효과 트랜지스터이다. 채널 영역(10)은 옅게 도핑된 P-형 실리콘으로 형성되고, 예를 들면 단결정질 웨이퍼 기판(8) 중의 이온 이식에 의해 형성된다. 산화물층(12)을 터널링함으로써, 전하 저장 질화물층(14) 및 봉쇄 산화물층(16)은 채널 영역(10) 상에 형성된다. 예를 들면 짙게 도핑된 다결정질 실리콘(이 문서에서 폴리실리콘으로 언급될 것임)의 게이트 전극(18)은 봉쇄 산화물층(16) 상에 형성된다. 게이트 전극(18)은 제자리(in-situ) 도핑에 의해 도핑될 수 있거나(여기서 도펀트 원자들은 게이트 전극(18)의 폴리실리콘이 증착되고 있는 동안 흐르게 되고, 실리콘 내로 도입된다), 또는 예를 들면 이온 이식에 의해 증착후 도핑된다. 짙게 도핑된 n-형 소스 영역(20) 및 드레인 영역(22)은 이온 이식에 의해 기판(8) 내에 형성된다. 종래의 실리콘-산화물-질화물-산화물-실리콘 스택은 SONOS 셀에 그의 명칭을 부여하지만, 다른 물질들이 임의의 이들 층들을 위해 사용될 수 있다.
도 1a의 셀은 Fowler-Nordheim 터널링 메카니즘에 의해 프로그램될 수 있다. 이 셀을 프로그램하기 위해, 높은 전압이 게이트 전극(18)에 인가되어, 채널 영역(10) 내에 도전성 채널을 형성한다. 낮은 전압이 소스 영역(20)에 및/또는 드레인 단부(22)에 인가된다. 높은 전압의 게이트 전극(18)에 의해 유인된 전자들(도 1a에서 "e"로 지시됨)은 터널링 산화물층(12)을 통해 관통하고, 전하 저장 질화물 층(16)에 트랩된다. 전압이 게이트 전극(18)으로부터 제거될 때, 전자들은 전하 저장 질화물층(14)에 트랩된 채로 남겨지고, 이들의 탈출은 터널링 산화물층(12) 및 봉쇄 산화물층(16)에 의해 봉쇄된다. 임계 전압 (셀을 "온"시키는 도전성 채널을 형성하기 위해 게이트 전극(18)에 인가되어야 하는 전압)은 어떠한 저장 전하도 없는 것보다 전하 저장 질화물층(14)에 저장된 전하를 갖는 셀에 대해 상이하다. 이러한 방식으로, SONOS 셀은 메모리 셀로서 작용할 수 있고; 저장된 전하를 갖는 프로그램된 셀은 데이터 "0"으로 고려될 수 있는 한편, 어떠한 저장된 전하도 갖지 않는 프로그램되지 않은 셀은 데이터 "1"로 고려될 수 있거나, 또는 그의 역이 될 수 있다. 프로그램된 셀 및 프로그램되지 않은 셀은 이들의 상이한 임계 전압들에 의해 구별된다. 이들의 비휘발성 셀은 많은 횟수로 판독, 소거 및 재기입될 수 있다.
디바이스 밀도를 증가시키기 위해, 셀당 2비트를 저장하는 것이 바람직하다. 전하를 저장함으로써 작동하는 셀에서, 이를 행하기 위한 하나의 방식은 2개의 독특한 영역에 전하를 저장하는 것이다.
대안의 프로그래밍 방법은 채널 고온 전자(CHE) 주사로서 공지된다. 이러한 프로그래밍 방법에서, 소스 전압은 낮고, 게이트 전압은 임계 전압 이상이고, 드레인 전압은 게이트 전압보다 더 크다. 셀은 포화되고, 소스-드레인 전압에서 추가의 증가가 일어나는 어느 지점에서 트랜지스터를 통해 전류의 어떠한 현저한 증가도 유발하지 않을 것이다.
예를 들면, 도 1b로 돌아가서, 소스 영역(20)은 접지(0 V)로 설정되고, 게이 트 전극(18)은 2.5V에 있고, 드레인 영역(22)은 4V에 있고, 트랜지스터는 1V의 임계 전압을 갖는다. 채널 영역의 소스 단부에서, 게이트-대-소스 전압은 임계 값 이상인 2.5V이고, 도전성 채널이 형성된다. 그러나, 높은 드레인 전압 때문에, 채널의 전압은 소스 단부로부터 드레인 단부로 채널을 가로질러 증가하고; 따라서, 게이트와 채널 사이의 전압은 감소한다. 드레인 영역(22)에 매우 근접한 드레인 단부에서, 어떠한 도전성 채널도 실질적으로 존재하지 않고, 드레인 단부에서 전압과 게이트 전극(18) 사이의 차이는 임계 전압 미만이기 때문이다. 그러나, 소스(20)와 드레인(22) 간의 높은 전압으로 인해, 높은 에너지 전자들은 채널로부터 드레인으로 주사된다. 이들 고속 전자들은 산포되는 경향이 있고, 일부는 전하 저장 영역(24) 내의 전하 저장 질화물층(14)에 트랩될 것이다.
Fowler-Nordheim 프로그래밍에 의해 프로그래밍된 SONOS 메모리 셀과 대조적으로, SONOS 셀은 CHE 주사에 의해 프로그래밍될 때, 전하는 채널의 한쪽 단부에만 저장되고, 이 실시예에서는 셀의 드레인 단부에서 전하 저장 영역(24)에 저장된다. 전하는 별개의 전하 저장 영역(26)에서 채널의 다른 단부에 저장될 수도 있다. 질화물층(14)은 유전성이기 때문에, 전하는 영역들(24 및 26) 사이로 이동할 수 없을 것이다.
그러나, 도 1b의 셀은 점점 더 작은 치수로 형성되기 때문에, 2개의 전하 저장 영역들은 중첩되는 경향이 있고, 구별하기 어렵게 된다. 그의 특성에 의한 CHE 주사는 높은-에너지이고, 조절하기 어렵다.
모놀리식 3차원 메모리 어레이들이 형성되었으며, 여기서 다수의 메모리 레 벨들은 단일 기판, 보편적으로 단결정질 실리콘 웨이퍼 상에 서로의 정상에 스택된다. 그 예들은 Lee 등의 미합중국 특허 제6,881,994호, "Monolithic three dimensional array of charge storage devices containing a planarized surface", 및 2002년 12월 31일자로 출원된 Scheurelein 등의 미합중국 특허 출원 제10/335,078호, "Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same"이며, 모두 본 발명의 양수인이 소유하고 있고, 본원에 참고 문헌으로서 인용된다.
그러한 디바이스들에서, 각각의 메모리 레벨의 채널 영역은 종래 폴리실리콘으로 형성되었다. 폴리실리콘 중의 입자 경계들의 존재로 인해, 전하 캐리어들은 단결정질 실리콘에 형성된 채널에서보다 폴리실리콘 채널 중에 더 낮은 이동성을 갖는다. 주지된 바와 같이, CHE 주입은 높은 속도에 도달하기 위해 전자들을 필요로 한다. 폴리실리콘 채널 디바이스들 중의 CHE 주입을 달성하는 것은 어려운 것으로 입증되었다.
본 발명의 바람직한 실시예들에서, 단일 셀 중의 2개의 저장 영역들은 신규한 골진 채널 영역을 형성함으로써 셀의 영역을 증가시킴 없이 채널 길이를 증가시킴으로써 상호 단리된다. 바람직한 실시 형태들에서, 채널 영역은 게르마늄 또는 실리콘-게르마늄 합금으로 형성된다. 게르마늄은 실리콘보다 큰 캐리어 이동성을 갖고, 실리콘-게르마늄 합금의 캐리어 이동성은 게르마늄 함량에 따라 증가한다. 캐리어 이동성이 더 클수록 CHE 주입을 달성하기는 더 쉽다. (단순하게는, 이러한 고찰은 고온 전자들의 주입을 개시하였다. 극성 개질된 상보적 도핑 유형의 반도체 물질에 의해, 호울들(holes)이 대신에 주입될 수 있다. 본 발명은 전자 주입 대신에 호울 주입을 사용하여 실시될 수 있음은 당업계의 숙련자들에 의해 이해될 것이다.)
본 발명의 바람직한 실시예에 따라 형성된 메모리 셀은 도 2a에 도시되어 있다. 페이지 밖으로 확장하는 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 비트 라인들(30)은 단면으로 나타낸다. 유전체 구조물들(32)은 비트 라인들(30) 사이에 형성되고, 비트 라인들(30)은 유전체 구조물들(32)에 상대적으로 리세스된다.
바람직하게는, 게르마늄 또는 실리콘-게르마늄 합금의 채널층(34)은 비트 라인들(30) 및 유전체 구조물들(32) 상에 정각으로 증착되어, 그에 골진 형상을 제공한다. 전하 저장 스택(36)은 채널층(34) 상에 형성된다. 일부 실시예들에서, 전하 저장 스택(36)은 유전층들(38, 40 및 42)로 구성된다. 유전층(38)은 저장된 전하가 채널층으로 탈출하는 것을 방지하도록 적응된다. 그것은 채널층과 접촉하고, 채널 봉쇄 유전체라 불리워질 것이다. 채널 봉쇄 유전체(38)는 전형적으로 이산화규소로 형성된다. 유전체층(40)은 전하를 저장하도록 적응되고, 전하 저장 유전체라 불릴 것이고, 종래 질화규소로 형성된다. 유전체층(42)은 저장된 전하가 게이트 전극으로 탈출하는 것을 방지하도록 적응되고, 게이트 봉쇄 유전체라 불릴 것이다. 게이트 봉쇄 유전체(42)는 종래 이산화규소로 형성된다. 대안의 실시예에서, 전하 저장 유전체(40)는 전기적으로 단리된 나노 결정들로 대체될 수 있다. 나노 결정들은 전기적으로 상호 단리된 도전체 또는 반도체 물질의 원자들 또는 결정들의 작은 클러스터들이다.
실질적으로 병렬인 워드 라인들(44)은 바람직하게는 이들에 수직인 비트 라인들(30)로부터 상이한 방향으로 확장한다. 도 2b는 라인 L-L'를 따라 90도로 관찰되어 동일한 구조물을 도시한다.
도 2a를 참조하여, 전계 효과 트랜지스터(50)는 예를 들면 소스 영역(52), 드레인 영역(54) 및 채널 영역(56)을 갖는 것으로 형성되고, 이는 전도된-U 형상을 갖는다. 트랜지스터(50)는 소스 라인(30a), 드레인 라인(30b) 및 워드 라인(44)을 통해 액세스된다. 전계 효과 트랜지스터(50)는 NOR 메모리 셀로서 작동한다. 채널 영역(56)은 소스 영역(52)과 드레인 영역(54) 사이의 거리보다 현저히 더 길다. 일반적으로, 소스 영역(52) 및 드레인 영역(54)은 실질적으로 수평 평면 내에서 실질적으로 동일 평면에 있는 한편, 채널 영역(56)은 소스 영역(52) 및 드레인 영역(54)과 공동 평면에 있지 않고, 실질적으로 수평인 평면에 있지 않다.
증가된 채널 길이 및 그의 형상은 2개의 전하 저장 영역들(62 및 64)이 채널 영역(56)이 종래의 평면 형상을 갖는 경우보다 더욱 효과적으로 단리되게 한다. 이 셀은 2비트를 저장하도록 적응된다. 따라서, 증가된 채널 길이 및 전하 저장 영역들의 단리는 트랜지스터의 영역 및 그에 따라 메모리 셀의 영역을 증가시키지 않고 달성된다.
제1 메모리 레벨은 도 2a에 나타낸다. 추가의 메모리 레벨들은 이러한 메모리 레벨 상에, 모두 단일 기판 상에 형성되어, 다수의 스택된 메모리 레벨들을 갖 는 매우 치밀한 모놀리식 3차원 메모리 어레이를 형성할 수 있다.
상세한 실시예는 본 발명의 바람직한 실시 형태에 따라 형성된 모놀리식 3차원 메모리 어레이의 제조를 기재하는 것으로 개시될 것이다. 완전히 하기 위해, 제조 방법의 많은 세부 사항들이 제공될 것이다. 이 실시예는 비제한적인 것으로 의도됨을 당업계의 숙련자들은 이해할 것이고, 여기 제공된 많은 세부 사항들은 변형되거나, 확대되거나, 또는 생략될 수 있는 한편, 그 결과들은 본 발명의 범위 내에 속한다.
Lee 등 및 Scheuerlein 등으로부터 일부 제조 세부 사항들은 실시예의 모놀리식 3차원 메모리 어레이를 형성하는 것에 관련될 수 있다. 간략화시키기 위해, Lee 등 및 Scheuerlein 등의 모든 세부 사항들이 포함되지는 않지만, 이들 또는 다른 인용된 특허들 및 특허 출원들로부터의 어떠한 교시 내용도 배제되도록 의도되지 않음이 이해될 것이다.
도 3A로 돌아가서, 메모리의 형성은 기판(100)에 의해 시작된다. 이러한 기판(100)은 당업계에 공지된 바의 임의의 반도체 기판, 예를 들면 단결정질 실리콘, IV-IV 화합물, 예를 들면 실리콘-게르마늄 또는 실리콘-게르마늄-탄소, III-V 화합물들, II-VII 화합물들, 그러한 기판들 상의 에피택셜층들 또는 임의의 기타 반도체 물질일 수 있다. 기판은 내부에 제조된 집적 회로들을 포함할 수 있다.
절연층(102)은 기판(100) 상에 형성된다. 절연층(102)은 이산화규소, 질화규소, 고-유전성 필름, Si-C-O-H 필름, 또는 임의의 기타 적절한 절연 물질일 수 있다.
일반적으로, 전기 접속들은 형성되어야 하는 비트 라인들과 기판(100)에 형성된 도전성 층들 사이에서 이루어질 필요가 있다. 보이드들(도시되지 않음)은 절연층(102) 내의 이러한 단계에서 에칭될 수 있다. 수직 인터커넥트들은 이후에 이들 보이드들 내에 형성될 것이다.
도 3a를 참조하여, 바람직하게는 짙게 도핑된 n-유형 실리콘의 도전층(104)이 증착된다. (간략화시키기 위해, 이 실시예는 NMOS 트랜지스터들의 제조를 개시할 것이다. 분명히 바람직한 경우 PMOS 디바이스들이 대신에 형성될 수 있다.) 이 층은 비트 라인들을 궁극적으로 형성할 것이다. 개시되는 바와 같이, 층(104)은 평탄화 공정 및 리세스 에칭에 적용될 것이다. 이어서, 도전층(104)의 두께는 바람직한 비트 라인 두께에 평탄화 및 에칭 단계들에서 상실될 두께를 더해야 한다. 예를 들면, 층(104)은 약 3000 Å과 약 9000 Å 두께 사이, 바람직하게는 약 5000 Å과 약 7000 Å 두께 사이일 수 있다. 실리콘층(104)은 바람직하게는 제 자리(in situ)에 도핑되지만, 대신에 이온 이식에 의해 도핑될 수 있다. 종래의 증착 기술들을 사용하여 증착될 때, 실리콘층(104)은 증착되는 바와 같이 무정형일 것이고, 후속 열 공정에 의해 또는 이후의 어니일링에 의해 폴리실리콘으로 결정화될 것이다. 일부 실시예들에서, 도전층(104)은 실리콘 게르마늄 합금 또는 게르마늄을 포함한다.
실리콘층(104)은 또한 유전체층(102) 내에 이전에 에칭된 보이드들을 충전시키고, 매립된 라우팅(routing)층에 대해 수직 인터커넥트들(도시되지 않음)을 형성 한다.
여전히 도 3a를 참조하여, 실리콘층(104)은 패턴화되고 에칭되어 페이지 밖으로 확장되는 단면에 도시된 바의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 비트 라인들(104)을 형성한다. 유전체 물질(108)은 비트 라인들(104) 상에 및 그 사이에 증착되어 이들을 커버하고, 그들 사이의 갭들을 충전시킨다. 유전체 물질(108)은 임의의 적절한 물질, 바람직하게는 화학적 증착(CVD) 방법, 바람직하게는 고밀도 플라즈마 CVD(HDPCVD)에 의해 증착된 이산화규소일 수 있다.
다음으로, 유전체 물질(108)의 과잉 충전은 평면화 방법에 의해, 예를 들면 화학 기계적 연마(CMP) 또는 다시 에칭함(etchback)으로써 제거되어 비트 라인들(104)의 상부들을 노출시키고, 실질적으로 평면 표면을 형성한다. 요약하자면, 평면 표면은 제1 도전성 물질을 증착하고; 패턴화하고 제1 도전성 물질을 에칭시켜 제1의 도전성 레일들을 형성하고; 제1 도전성 레일들 상에 및 그 사이에 제1의 유전성 물질을 증착시키고; 평탄화시켜 제1의 도전성 레일들의 상부들을 노출시킴으로써 형성되었다. 대안으로, 이러한 구조물은 상감 세공법(damascene method)에 의해 형성되었다.
도 3b로 돌아가서, 선택적 에칭이 수행되어, 실리콘 비트 라인들(104)을 에칭한다. 에칭은 실리콘 비트 라인들(104)이 유전체 구조물들(108)에 상대적으로 실질적으로 리세스될 때까지 계속된다. 이러한 에칭은 목적하는 두께의 실리콘 비트 라인들(104)이 제거되었을 때 정지된다. 바람직한 실시예에서, 리세스 에칭 후, 실리콘 비트 라인들(104)의 나머지 두께는 약 1000 Å 내지 약 4000 Å이다. 결과의 표면이 골진 것을 알게 될 것이다.
리세스 양이 바람직할 수 있다. 예를 들면, 리세스양은 약 1000 Å 내지 약 4000 Å, 바람직하게는 약 2000 내지 약 3000 Å일 수 있다. 유전체 구조물들(108)의 폭에 따라, 형성되어야 할 채널 영역의 길이는 약 3000 Å 내지 약 9000 Å일 수 있다.
선택된 에칭제들 및 에칭의 선택도 및 등방성의 정도에 따라, 유전체 물질(108)이 어느 정도까지 에칭될 수 있다. 도 3b는 이들이 어떠한 측면 에칭도 없이 나타남에 따라 유전성 구조물들(108)을 예시한다. 도 3c, 3d 및 3e는 리세스 에칭이 완료된 후 유전성 구조물들(108)이 가질 수 있는 대안적 형상들을 예시한다. (공간을 절약하기 위해, 도 3c, 3d, 및 3e에서, 기판(100)이 생략되었다. 이 도면 및 다른 도면들에서 그의 존재가 가정되어야 한다.) 다른 형상들은 리세스 에칭 후 구조물의 표면이 평면이 아닌 한, 즉, 인접한 비트 라인들(104)과 공동 평면에 있지 않는 한 상상될 수 있다. 바람직하게는, 비트 라인들(104)은 유전체 구조물들(108)에 상대적으로 리세스되지만, 이러한 위상학은 바람직한 경우 역전될 수 있다.
요약하자면, 이 실시예에서, 레일-형상의 유전체 피처들은 제1 유전체 물질 및 제1 도전성 물질의 교대하는 스트라이프들을 동시 노출시키는 실질적으로 평면인 표면을 형성하고; 제1 도전성 물질을 리세스하도록 에칭하고, 레일-형상의 유전체 피처들을 남김으로써 형성되었다. 이 레일-형상 유전체 피처들은 경사지는 측벽들을 가질 수 있다.
도 3f로 돌아가서, 다음으로 채널층(110)은 골진 표면 상에 증착된다. 이러한 채널층(110)은 반도체 물질이고, 게르마늄, 실리콘-게르마늄 합금 또는 실리콘일 수 있다. 층(110)은 바람직하게는 게르마늄이다. 이 실시예에서, 게르마늄층(110)은 바람직하게는 p-유형 도펀트들로 약간 도핑된다.
이 층은 임의의 종래 방법에 의해 형성될 수 있다. 증착된 반도체 필름의 입자 크기를 증가시키고, 따라서 채널의 캐리어 이동성을 증가시키는 방법들은 Gu의 미합중국 특허 제6,713,371호, "Large Grain Size Polysilicon Films Fromed by Neclei-Induced Solid Phase Crystallization"; 2003년 10월 7일자로 출원된 Gu 등의 미합중국 특허 출원 제10/681,509호, "Uniform Seeding to Control Grain and Defect Density of Crystallized Silicon for Use in Sub-Micron Thin Film Transitors"; 및 2004년 9월 8일자로 출원된 미합중국 특허 출원 제10/936,168호, "Large-Grain P-Doped Polysilicon Films for Use in Thin Film Transistors"에 개시되어 있으며, 이들 모두는 본 발명의 양수인이 소유하고, 모두 참고 문헌으로 인용된다. 박막 트랜지스터들의 어레이 사이의 임계 전압들의 가변성을 제한시키는 방법은 2002년 12월 31일자로 출원되고, 본 발명의 양수인이 소유한 Walker 등의 미합중국 특허 출원 제10/334,649호, "Formation of Thin Channels for TFT Devices to Ensure Low Variability of Threshold Voltages"에 개시되어 있으며, 본원에 참고 문헌으로 인용한다. 이들 기술들 중의 임의의 것은 채널층(110)의 증착 및 결정화에 유용할 수 있다. 입도를 증진시키기 위해 증착 및 결정화 조건들을 최적화시키는 것 (온도를 감소시키고, 어니일링 시간을 증가시키는 등)은 공지 되어 있고; 임의의 종래 기술들이 당업계의 숙련자들에게 잘 공지되는 바와 같이 이용될 수 있다. 바람직한 실시예들에서, 채널층(110)은 증착되는 바와 같이 무정형이고, 다결정질 반도체층을 형성하기 위해 이후에 결정화된다.
다음으로, 전하 저장 스택(112)이 증착된다. 바람직한 실시예들에서, 전하 저장 스택(112)은 3개의 층들: 채널 봉쇄 유전체(114), 전하 저장 유전체(116), 및 게이트 봉쇄 유전체(118)를 갖는다. 채널 봉쇄 유전체(114)는 임의의 적절한 유전체, 예를 들면 산화물층, 바람직하게는 이산화규소이다. 그것은 예를 들면 약 10 내지 약 100 Å 두께, 바람직하게는 약 30 내지 약 60 Å 두께일 수 있다. 전하 저장 유전체(116)는 통상적으로 질화규소이고, 이는 임의의 적절한 두께, 바람직하게는 약 20 내지 약 200 Å일 수 있다. 2003년 9월 23일자로 출원되고, 본 발명의 양수인이 소유하고, 본원에 참고 문헌으로서 인용된 Mahajani 등의 미합중국 특허 출원 제10/668,693호, "Storage Layer Optimization of a Non Volatile Memory Device"는 전하 보유를 개선시키도록 최적화된 다층 전하 저장 유전체 영역들을 개시하고; 이들 기술들은 본 발명의 바람직한 실시예들에 사용될 수 있다. 대안의 실시예들에서, 전하 저장 유전체(116)는 도전성 나노 결정들에 의해 대체될 수 있다. 게이트 봉쇄 유전체(118)는 임의의 적절한 유전체, 예를 들면 산화물층, 바람직하게는 이산화규소이다. 그것은 임의의 적절한 두께, 예를 들면 약 10 내지 약 150 Å 두께, 바람직하게는 약 30 내지 약 60 Å 두께일 수 있다.
워드 라인들이 다음으로 형성될 것이다. 전기적 접속들은 형성되어야 하는 워드 라인들과 하위 레벨들 상의 도전체들 사이에 이루어질 수 있다. 패턴 및 에 칭 단계는 수직 인터커넥트들이 형성되는 보이드들(도시되지 않음)을 개방하기 위해 이 지점에서 수행될 수 있다. 대안으로, 이들 수직 보이드들은 워드 라인들의 형성에 이어 형성될 수 있고; 이러한 경우, 보이드들은 워드 라인들의 부분들과 하위 도전체들의 부분들 모두를 접촉시키도록 확장될 수 있다. 이 보이드들은 상부 도전체들을 형성하는 동안 (이후에 기재되는 바) 이후에 충전될 것이고, 다중 층들 사이에 접점들을 형성한다. 초기에 인용된 Scheuerlein 특허의 도 27에 예시된 것과 같은 접촉 구조물은 본 발명의 비트 라인들을 접촉시키기 위해 유리하게 사용될 수 있다.
다음으로 도전층(120)은 전하 저장 스택(112) 상에 증착된다. 도전체층(120)은 임의의 적절한 도전성 물질이다. 바람직한 실시예에서, 도전체층(120)은 n-유형 도펀트들로 짙게 도핑된 실리콘이다. 종래 방법들을 사용하여 증착되었을 때, N+ 실리콘 층(120)은 무정형일 것이고, 후속 열 가공 또는 어니일 단계에 따라 다결정질이 될 것이다. N+ 실리콘층(120)은 유전체 물질(108) 내의 임의의 보이드들을 충족시킬 것이고, 수직 인터커넥트들(도시되지 않음)을 형성한다. 일부 실시예들에서, 도전체층(120)은 실리콘 게르마늄 합금 또는 순수한 게르마늄을 포함한다.
바람직한 실시예에서, 티탄의 박층(도시되지 않음)이 N+ 실리콘층(120) 상에 증착되고, 질화 티탄의 박층(도시되지 않음)이 이어진다. 더욱 도전성인 물질, 바림직하게는 N+ 실리콘의 추가의 층(124)이 티탄/질화티탄 스택 상에 증착된다. 티탄 및 질화티탄은 주변의 실리콘과 반응하여 규화티탄층(122)을 형성할 것이고, 이 는 형성되어야 할 워드 라인들의 도전성을 개선시킬 것이다.
층들(120, 122 및 124)은 패턴화되고 에칭되어 실질적으로 병렬인 워드 라인들(126)을 형성하고, 바람직하게는 비트 라인들(104)에 실질적으로 수직으로 확장한다. 전하 저장 스택(112)의 유전체층들은 에칭 정지제로서 작용할 수 있다. 도 3g는 라인 M-M'를 따라 도 3f의 도면에 대해 90도로 나타낸 워드 라인 에칭 후의 구조물을 보여준다. 에칭은 인접한 워드 라인들(126)을 완전히 단리시켜야 하지만, 전하 저장 스택(112) 또는 채널층(110)을 통해 에칭될 필요가 없다.
대안의 실시예들에서, 추가의 p-유형 도펀트 원자들은 막 형성된 워드 라인들(126) 사이에 노출된 채널층(110)의 부분들에서 이온 이식에 의해, 이식 단계 동안 마스크로서 에칭된 워드 라인들(126)을 사용하고, 누출을 감소시켜 이식된다. 임의로, 에칭 단계는 워드 라인들(126) 사이에 노출된 채널층(110)과 전하 저장 스택(112)의 일부분들을 제거하도록 수행될 수 있다.
도 3f 및 3g로 돌아가서, 유전체 물질(128), 예를 들면 HDPCVD 방법에 의해 증착된 산화물은 워드 라인들(126) 상에 및 그 사이에 증착되어, 이들을 커버한다. 실질적으로 평면인 표면(130)이 유전체(128) 상에 형성된다. 이러한 표면(130)은 HDP 유전체가 자체-평면화되는 경향이 있을 때까지 과잉 충전, 이어서 바람직한 경우 다시 에칭시킴으로써 또는 CMP에 의해 형성될 수 있다.
도 3f 및 3g에 도시된 제1 메모리 레벨이 완료되었다. 추가의 메모리 레벨들은 제1 메모리 레벨 이상으로 형성될 수 있고, 다음 메모리 레벨의 제조는 초기에 개시된 동일한 방법들을 사용하여, 실질적으로 평면인 표면(130) 상에 제2 비트 라인들을 형성함에 따라 시작한다.
최종 어니일링은 비트 라인들(104) 및 워드 라인들(126)의 층들(120 및 124)의 실리콘 및 채널층(110)의 게르마늄을 결정화시키는데 사용될 수 있다. 이러한 또는 다른 고온 단계는 또한 도펀트가 비트 라인들(104)로부터 채널층(110)으로 확산되어, 소스 및 드레인 영역들(132)을 형성할 것이다.
각각의 메모리 셀에서, 채널 영역(채널층(110)의 옅게 p-도핑된 세그먼트)은 소스/채널 경계 및 드레인 채널 경계 각각에서 도핑된 소스 및 드레인 영역들(132)에 부합한다. 개시된 것은 일정 길이를 갖는 채널 영역; 소스/채널 경계에 채널 영역을 접촉시키는 소스 영역; 및 드레인/채널 경계에 채널 영역을 접촉시키는 드레인 영역을 포함하는 것으로; 상기 채널 영역의 길이는 소스/채널 경계와 드레인/채널 경계 사이의 제1 거리보다 크다. 채널 영역은 종래의 채널 영역과 달리 실질적으로 평면 형상이 아니다.
메모리 셀은 비평면 유전체 구조물을 형성하는 단계; 및 상기 유전체 구조물 상에 반도체층을 정각으로 증착시키는 단계를 포함하는 방법에 의해 형성되고, 여기서, 상기 반도체층의 일부는 트랜지스터에 대한 채널 영역으로 작용하고, 상기 채널 영역은 비평면 형상이다. 반도체층의 일부는 트랜지스터에 대한 소스 영역으로서 작용하고, 반도체층의 일부는 트랜지스터에 대한 드레인 영역으로서 작용한다. 채널 영역의 일부는 소스 영역 및 드레인 영역 상에 증착된다.
"유전체 구조물"은 유전체 표면을 갖는 구조물이다. 유전체 구조물은 하나의 폭을 갖는다. 바람직한 실시예들에서, 채널 영역의 길이는 비-평면 유전체 구 조물의 폭보다 적어도 25% 더 크다. 더욱 바람직한 실시예들에서, 채널 영역의 길이는 비평면 유전체 구조물의 폭의 적어도 2배이다.
이들 셀들은 a) 각각의 제1 전계 효과 트랜지스터가 i) 제1의 길이를 갖는 채널 영역; ii) 소스/드레인/채널 경계에 채널 영역을 접촉시킨 소스/드레인 영역; 및 iii) 드레인/소스/채널 경계에 채널 영역을 접촉시키고, 상기 드레인/소스/채널 경계는 소스/드레인/채널 경계로부터 제1의 거리에 있고, 상기 제1 길이는 상기 제1 거리보다 더 큰 드레인/소스 영역을 포함하는 것인 제1의 복수개의 전계 효과 트랜지스터들을 포함하는 것으로, 기판 상에 형성된 제1 메모리 레벨; 및 b) 상기 제1 메모리 레벨 상에 모놀리식으로 형성된 적어도 제2 메모리 레벨을 포함하는 모놀리식 3차원 메모리 어레이에 형성될 수 있다.
각각의 메모리 레벨은 제1 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고 실질적으로 동일 평면에 있는 비트 라인들을 포함하고, 각각의 제1 트랜지스터의 소스/드레인 영역은 제1의 복수개의 비트 라인들과 접촉하고, 각각의 제1 트랜지스터의 드레인/소스 영역은 제1의 복수개의 비트 라인들 중의 다른 것들과 접촉한다. 각각의 메모리 레벨은 또한 제2 방향으로 확장하는 제1의 복수개의 워드 라인들을 포함하고, 상기 제1 워드 라인들 중의 하나의 일부는 상기 제1 트랜지스터들 각각에 대한 게이트 전극으로써 작용하고, 상기 제2 방향은 상기 제1 방향과 상이하다.
모놀리식 3차원 메모리 어레이는 제1 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 레일-형상의 유전체 피처들을 형 성하는 단계; 상기 제1의 레일-형상의 유전체 피처들 상에 제1 반도체층을 정각으로 증착시키는 단계; 상기 제1 반도체층 상에 제1 전하 저장 스택을 정각으로 형성하는 단계; 상기 제1 방향과 상이한 제2 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고 실질적으로 동일 평면에 있는 워드 라인들을 상기 제1 전하 저장 유전체 상에 형성하는 단계를 포함하는 방법에 의해 형성된다.
본 발명의 범위에 속하는 여기 나타낸 구조물들에 대한 많은 대안들이 상상될 수 있다. 본원에 개시된 메모리 어레이가 예를 들면 더 작은 치수로 형성됨에 따라, 셀의 2개의 전하 저장 영역들 사이에서 구별하는 것은 더욱 어려워질 수 있다. 도 4에 나타낸 하나의 바람직한 실시예에서, 에칭 단계는 게이트 봉쇄 유전체(118)가 증착되기 전에 메모리 셀의 한쪽 측면으로부터 이 층을 선택적으로 제거하기 위해 전하 저장 유전체층(116)(간략히 하기 위해 음영이 넣어진 종래의 질화규소)의 증착 후에 수행된다. 결과의 메모리 셀은 다른 바람직한 실시예들에서와 같이 셀당 2비트 보다는 오히려 셀당 1비트만을 저장하지만, 인접한 셀들의 저장 영역들은 더욱 신뢰할 수 있게 구별되고, 이는 특정 치수에서 바람직할 수 있다. 이러한 패턴화 단계에서 일부 오정렬 정도가 완화될 수 있다. 관련된 기술은 본 발명의 양수인이 소유하고, 본원에 참고 문헌으로서 인용된 Ilkbahar 등의 미합중국 특허 제6,849,905호, "Semiconductor Device with Localized Charge Storage Dielectric and Method of Making Same"에 개시되어 있다.
많은 다른 변화들이 가능하다. 도 2a로 돌아가서, 바람직한 실시예에서, 전하는 CHE 주입법에 의해 별개의 전하 저장 영역들(62 및 64)에 저장될 수 있음이 설명된다. 일부 실시예들에서, 이러한 셀은 단지 1비트를 저장하도록 적응될 수 있다. 대안의 실시예에서, 예를 들면 도 9로 돌아가서 (여기서 동일한 원소들은 도 2a에서와 동일한 참조 번호로 식별된다), 이러한 셀은 개시된 CHE 방법에 의해서보다는 오히려 터널링 방법에 의해 프로그램될 수 있다. 터널링 방법이 사용되는 경우, 채널 봉쇄 유전체층(38), 전하 저장층(40), 및 게이트 봉쇄 유전체(42)는 바람직하게는 이러한 프로그래밍 방법에 대해 당업계의 숙련자들에게 잘 공지된 방식으로 최적화된다.
전하가 터널링에 의해 전하 저장층(40) 내로 도입되는 경우, 전하는 도 2a에서와 같이 영역들(62 및 64) 내에서 편재화되지 않을 수 있다(CHE 방법이 사용될 시와 같음). 전하는 채널(56)의 2개의 코너 영역들(66 및 68)에 우선적으로 저장될 수 있다. 증가된 길이의 U-형상의 채널(56)은 디바이스(50)에서 누설 전류들을 감소시킨다.
일부 실시예들에서, 워드 라인(44)에 따라 잠재적인 셀 위치들은 미사용으로 남겨져 더미 디바이스를 남길 수 있다. 그러한 더미 디바이스들에 의해 형성된 어레이 구조물들 및 이들의 장점들은 본 발명의 양수인이 소유하고, 참고 문헌으로서 그의 전문으로 인용된 Fasoli 등의 미합중국 특허 제6,807,119호, "Array Containing Charge Storage and Dummy Transistors and Method of Operating the Array"에 더욱 상세히 개시되어 있다. 또 다른 실시예들에서, 채널의 일부분들은 가공에 의해 제거됨으로써, 일부 비트 라인들은 이들에 인접한 더 적은 디바이스들, 예를 들면 디바이스들의 절반을 갖는다.
일부 실시예들에서, 예를 들면 더 큰 치수에서, 채널층의 비평면 형상에 의해 제공된 셀의 2개의 저장 영역들 사이의 여분의 단리는 필요하지 않을 수 있다. 도 5는 상기 방법들에 의해 형성된 메모리 레벨을 보여주고, 단 예외적으로, 유전체 구조물들(108)에 상대적으로 비트 라인들(104)을 리세스하기 위해 어떠한 리세스 에칭도 수행되지 않고, 채널층(110)은 실질적으로 평면이다. 상기한 바와 같이, 어니일링 후 다결정질일 수 있는 게르마늄 또는 실리콘-게르마늄의 사용은 캐리어 이동성을 증가시키고, CHE 주입에 의한 프로그래밍을 가능케 한다. 이러한 구조물을 갖는 다중 메모리 레벨들은 본원에 개시된 방법들을 사용하여 단일 기판 상에 수직으로 스택될 수 있다.
프로그램, 판독, 및 소거
본 발명에 따라 형성된 셀의 프로그래밍은 바람직하게는 상기한 바의 CHE 주입에 의해 이루어진다. 도 6으로 돌아가서, 비트 라인들(B1, B2, B3 및 B4는 도 3f 및 3g에서 비트 라인들(104)에 대응하는 한편, 워드 라인들(W1, W2, 및 W3)은 도 3f 및 3g에서 워드 라인들(126)에 대응한다. 셀 S는 프로그램되어야 하는 셀이다.
선택된 셀 S의 소스 라인인 선택된 비트 라인(B2)은 낮은 전압, 예를 들면 0 V로 설정된다. (간략화시키기 위해, 전압들이 이 문헌에 제공될 것이다. 그러나, 선택된 물질들, 메모리 셀들의 치수, 층 두께, 도펀트 레벨들 및 많은 다른 인자들에 따라, 상이한 전압들이 선호될 수 있음이 이해될 것이다.) 셀 S의 임계 전압은 1 V인 것으로 가정하자. 선택된 워드 라인 W2 상의 게이트 전압은 임계 전압 이상, 예를 들면 2.5 V로 설정된다. CHE 주입 프로그래밍 방법을 유도하기 위해, 드레인 전압(비트 라인 (B3) 상에)은 게이트 전압보다 더 높게, 예를 들면 4 V로 설정된다. 이미 개시된 바와 같이, 전하는 셀 S의 드레인 단부에서 전하 저장 영역(R)에 저장될 것이다.
어레이의 다른 셀들은 셀 S를 프로그래밍하는 동안 프로그램되지 않을 것이다. 선택되지 않은 워드 라인들(W1 및 W3) (및 어레이 내의 모든 다른 선택되지 않은 워드 라인)에 어떠한 전압도 인가되지 않고(0 V); 따라서 선택된 셀 S과 소스-측면 비트 라인(B2) 및 드레인 측면 비트 라인 (B3)을 공유하는 절반-선택된 셀 F는 턴 온되지 않는다.
선택된 셀 S와 워드 라인(W2)을 공유하는 셀들 모두는 임계 전압을 초과하는 게이트 전압들을 갖고, 그에 따라 턴온된다. 이들 셀들의 프로그래밍을 피하기 위해, 비트 라인 전압이 설정됨으로써 채널 내에 어떠한 전류도 없다. 예를 들면, 셀 H1의 프로그래밍을 피하기 위해, 비트 라인(B1)은 0 V로 설정된다. 소스와 드레인 영역들 사이에 어떠한 전압도 없으므로, 어떠한 전류도 흐르지 않고, 셀은 프로그램되지 않는다.
유사하게, 절반 선택된 셀 H2의 부주의한 프로그래밍을 방지하기 위해, 비트 라인(B4)은 4V로 설정된다. 비트 라인들(B3 및 B4) 사이에 어떠한 전압 강하도 없음으로써, 셀 H2를 통해 어떠한 전류도 흐르지 않는다. 선택된 셀 S와 비트 라인들 이나 워드 라인들을 공유하지 않는 선택되지 않은 셀들(U1 및 U2)은 0의 게이트 전압을 갖고, 비트 라인들 사이에 어떠한 전압 강하도 없고, 따라서 프로그래밍되지 않을 것이다.
도 7로 돌아가서, 셀 S를 판독하기 위해, 워드 라인(W2)은 임계 전압보다 약간 높게, 예를 들면 1.1 V로 설정된다. 셀 S는 예를 들면 셀이 프로그램되었을 때로부터 소스 및 드레인을 개작시킴으로써 판독되고; 이하 비트 라인(B3)은 소스 라인이고, 비트 라인(B2)은 드레인 라인이다. B2는 바람직하게는 약 0.5 V로 설정되는 한편, B3는 약 0 V로 설정된다. 이 디바이스는 턴 온되고, 포화되지 않는다. 선행 기술의 프로그래밍 오퍼레이션에 의해 전하 저장 영역(R)에 어떠한 전하도 저장되지 않은 경우, 채널 영역은 소스 단부(소스 라인들(B3) 쪽으로)에 형성될 것이고, 전류는 디바이스 S를 통해 흐를 것이다.
그러나, 전하가 전하 저장 영역(R)에 저장된 경우, 저장된 전하는 도전성 채널이 형성되는 것을 방지하고, 셀 S는 도전되지 않을 것이다. 이러한 방식으로, 전하 저장 영역 R에 저장된 전하를 갖는 셀은 그렇지 않은 것들로부터 구별될 수 있다.
비휘발성의 재기입 가능한 메모리 어레이들에서 단일 셀을 선택적으로 소거하기보다는 오히려 셀들의 블록을 소거하는 것이 보편적이다. 도 8로 돌아가서, 메모리 셀들의 블록을 제거하기 위해 (이들 셀들의 전하 저장 영역들로부터 임의의 저장된 전하를 제거하기 위해), 워드 라인들(W1, W2 및 W3)에 음의 전압, 예를 들면 약 -11 V가 인가된다. 모든 비트 라인들(B1, B2, B3 및 B4)은 낮게, 예를 들면 0 V로 설정된다. 저장된 전자들은 채널 봉쇄 유전체를 통해 채널 영역으로 터널링된다.
대안의 소거 메커니즘이 바람직할 수 있다. 워드 라인들(W1, W2 및 W3)은 짙게 도핑된 N-유형 실리콘보다 오히려 짙게 도핑된 P-유형 폴리실리콘으로 형성될 수 있다. 이러한 경우에, 메모리 셀들의 블록을 소거하기 위해, 모든 비트 라인들(B1-B4)은 0 V로 설정되는 한편, 워드 라인들은 먼저 2.5 V로 설정되어 채널들을 방전시키고, 이어서 -11 V로 설정된다. 이러한 경우에, 홀들은 게이트 봉쇄 유전체를 통해 전하 저장 유전체 내로 터널링 되어, 전자들을 소멸시킨다. 게이트 봉쇄 유전체는 더 박층이 되고, 예를 들면 약 10 내지 약 60 Å 두께이고, 바람직하게는 약 30 내지 약 50 Å 두께가 됨으로써 터널링을 고무시키는 것이 바람직할 수 있다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 단일 기판, 예를 들면 웨이퍼 상에 어떠한 개입되는 기판들 없이 형성된 것이다. 하나의 메모리 레벨을 형성하는 층들은 현존하는 레벨 또는 레벨들의 층들 상에 증착되거나 또는 직접적으로 성장한다. 이와 대조적으로, 스택된 메모리들은 Leedy의 미합중국 특허 제5,915,167호, "Three Dimensional structure memory"에서와 같이 별개의 기판들 상에 메모리 레벨들을 형성하고, 메모리 레벨들을 상호 상부에 접착시킴으로써 구 축되었다. 기판들은 결합 전에 메모리 레벨들로부터 박막화 또는 제거될 수 있지만, 메모리 레벨들이 별개의 기판들 상에 초기에 형성됨에 따라, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
기판 상에 형성된 모놀리식 3차원 메모리 어레이는 기판 상에 제1 높이로 형성된 제1 메모리 레벨 및 상기 제1 높이와 상이한 제2 높이로 형성된 제2 메모리 레벨을 적어도 포함한다. 3, 4, 8 또는 사실상 임의의 수의 메모리 레벨들은 그러한 다중 레벨 어레이 중의 기판 상에 형성될 수 있다.
상세한 제조 방법들이 본원에 개시되었지만, 동일한 구조물들을 형성하는 임의의 다른 방법들이 사용될 수 있는 한편, 그 결과는 본 발명의 범위에 속한다. 회로들 및 물리적 구조물들이 일반적으로 가정되지만, 현대의 반도체 디자인 및 제조에서, 물리적 구조물들 및 회로들은 결과적으로 제조된 반도체 집적 회로들 뿐만 아니라 후속 디자인, 시험 또는 제조 단계들에 사용하기 적절한 컴퓨터 판독 가능한 기술적인 형태로 내장될 수 있음이 잘 인식된다. 따라서, 전통적인 회로들 또는 구조물들에 관한 청구항들은 그의 특정 언어와 일치하게, 대응하는 회로들 및/또는 구조물들의 제조, 시험 또는 디자인 정제를 허용하기 적절한 판독기 설비들과 조합되거나 또는 매체 내에 내장되는지 여부에 따라 컴퓨터 판독 가능한 인코딩 및 그의 표시를 판독할 수 있다. 여러 실시예들은 모두 본원에 개시된 바와 같고, 첨부된 청구항들에 한정된 바의 회로들, 관련된 방법들 또는 오퍼레이션, 그러한 회로들의 관련된 제조 방법들 및 그러한 회로들 및 방법들의 컴퓨터-판독 가능한 매체 인코딩들을 포함하는 것으로 예상된다. 본원에 사용된 바와 같이, 컴퓨터-판독 가능한 매체는 적어도 디스크, 테잎, 또는 기타, 자성, 광학, 반도체(예, 플래쉬 메모리 카드들, ROM), 또는 전자 매체 및 네트워크, 유선, 무선 또는 기타 통신 매체를 포함한다. 회로의 인코딩은 회로 도식 정보, 물리적 레이아웃 정보, 작동 자극 정보를 포함할 수 있고, 및/또는 임의의 다른 인코딩을 포함할 수 있고, 그로부터 회로가 표시되거나 또는 통신될 수 있다. 상기 상세한 설명은 본 발명이 취할 많은 형태의 단지 몇몇을 개시하였다. 이러한 이유로, 이러한 상세한 설명은 제한시키고자 함이 아니라 예시적인 것으로 의도된다. 본원에 개시된 실시예들의 변화들 및 변형들은 본 발명의 범위 및 정신에서 벗어나지 않고, 본원에 나타낸 설명에 기초하여 이루어질 수 있다. 다음 청구항들은 단지 모든 등가물들을 포함하여 본 발명의 범위를 한정하도록 의도된다. 더욱이, 상기 실시예들은 구체적으로 여러 조합물들에서 뿐만 아니라 단독으로 사용되는 것으로 예상된다. 따라서, 본원에 개시되지 않은 다른 실시예들, 변화들 및 개선점들은 본 발명의 범위로부터 반드시 배제되지 않는다.

Claims (66)

  1. 일정 길이를 갖는 채널 영역;
    소스/채널 경계에 채널 영역을 접촉시키는 소스 영역; 및
    드레인/채널 경계에 채널 영역을 접촉시키는 드레인 영역을 포함하는 것으로;
    상기 채널 영역의 길이는 소스/채널 경계와 드레인/채널 경계 사이의 제1 거리보다 크고, 상기 채널 영역은 기판 상에 형성되는 것인 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 채널 영역은 다결정질 반도체 물질을 포함하는 것인 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 채널 영역은 실리콘, 게르마늄, 또는 실리콘-게르마늄 합금의 층을 포함하는 것인 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 채널 영역은 실질적으로 평면 형상이 아닌 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 트랜지스터는 메모리 셀의 일부이고, 상기 메모리 셀은 전하 저장 스택을 추가로 포함하는 것인 전계 효과 트랜지스터.
  6. 제5항에 있어서, 상기 전하 저장 스택은 전하 저장 유전체를 포함하는 것인 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 전하 저장 유전체는 질화규소를 포함하는 것인 전계 효과 트랜지스터.
  8. 제6항에 있어서, 상기 전하 저장 스택은 나노 결정들을 포함하는 것인 전계 효과 트랜지스터.
  9. 제6항에 있어서, 상기 메모리 셀은 2비트를 저장하도록 적응된 것인 전계 효과 트랜지스터.
  10. 제6항에 있어서, 상기 셀은 채널 고온 전자 주사에 의해 프로그램된 것인 전계 효과 트랜지스터.
  11. 제1항에 있어서, 상기 트랜지스터는 단결정질 기판 상에 형성된 것이 전계 효과 트랜지스터.
  12. 비평면 유전체 구조물을 형성하는 단계; 및
    상기 유전체 구조물 상에 반도체층을 정각으로 증착시키는 단계를 포함하는 것으로,
    상기 반도체층의 일부는 트랜지스터에 대한 채널 영역으로 작용하고, 상기 채널 영역은 비평면 형상인 비휘발성 메모리 셀의 제조 방법.
  13. 제12항에 있어서, 상기 반도체층은 게르마늄, 또는 게르마늄 합금인 방법.
  14. 제12항에 있어서, 다결정질 반도체층을 형성하기 위해 상기 반도체층을 결정화시키는 단계를 추가로 포함하는 방법.
  15. 제12항에 있어서, 상기 반도체층 상에 전하 저장 스택을 형성하는 단계를 추가로 포함하는 방법.
  16. 제15항에 있어서, 상기 전하 저장 스택을 형성하는 단계는
    채널 영역과 접촉하는 채널 봉쇄 유전체를 형성하는 단계;
    상기 채널 봉쇄 유전체 상에 전하 저장 유전체를 형성하는 단계; 및
    상기 전하 저장 유전체 상에 게이트 봉쇄 유전체를 형성하는 단계를 포함하는 것인 방법.
  17. 제16항에 있어서, 상기 전하 저장 유전체는 전하를 저장하도록 적응되고, 상 기 채널 봉쇄 유전체 및 상기 게이트 봉쇄 유전체는 저장된 전하의 손실을 방지하도록 적응된 것인 방법.
  18. 제16항에 있어서, 상기 전하 저장 스택 상에 게이트 전극을 형성하는 단계를 추가로 포함하는 방법.
  19. 제12항에 있어서, 상기 비휘발성 메모리 셀은 모놀리식 3차원 메모리 어레이로 형성되는 것인 방법.
  20. 제12항에 있어서, 상기 비평면 유전체 구조물은 일정 폭을 갖고, 상기 채널 영역은 일정 길이를 갖고, 상기 채널 영역의 길이는 비평면 유전체 구조물의 폭보다 적어도 25% 더 큰 것인 방법.
  21. 비평면 유전체 구조물을 형성하는 단계; 및
    상기 유전체 구조물 상에 반도체층을 정각으로 증착시키는 단계를 포함하는 것으로,
    상기 반도체층의 일부는 트랜지스터에 대한 채널 영역으로 작용하고,
    상기 반도체층의 일부는 트랜지스터에 대한 소스 영역으로 작용하고,
    상기 반도체층의 일부는 트랜지스터에 대한 드레인 영역으로 작용하고, 및
    상기 채널 영역은 실질적으로 평면 형상을 갖지 않고, 상기 채널 영역의 일 부는 상기 소스 영역과 상기 드레인 영역 상에 배치되는 것인 비휘발성 메모리 셀의 제조 방법.
  22. 제21항에 있어서, 상기 반도체층은 게르마늄, 또는 실리콘-게르마늄 합금인 방법.
  23. 제21항에 있어서, 다결정질 반도체층을 형성하기 위해 상기 반도체층을 결정화시키는 단계를 추가로 포함하는 방법.
  24. 제21항에 있어서, 상기 반도체층 상에 전하 저장 스택을 형성하는 단계를 추가로 포함하는 방법.
  25. 제24항에 있어서, 상기 전하 저장 스택을 형성하는 단계는
    상기 채널 영역과 접촉하는 채널 봉쇄 유전체를 형성하는 단계;
    상기 채널 봉쇄 유전체 상에 전하 저장 유전체를 형성하는 단계; 및
    상기 전하 저장 유전체 상에 게이트 봉쇄 유전체를 형성하는 단계를 포함하는 것인 방법.
  26. 제25항에 있어서, 상기 전하 저장 유전체는 전하를 저장하도록 적응되고, 상기 채널 봉쇄 유전체 및 상기 게이트 봉쇄 유전체는 저장된 전하의 손실을 방지하 도록 적응된 것인 방법.
  27. 제24항에 있어서, 상기 전하 저장 스택 상에 게이트 전극을 형성하는 단계를 추가로 포함하는 방법.
  28. a) 각각의 제1 전계 효과 트랜지스터가
    i) 제1의 길이를 갖는 채널 영역;
    ii) 소스/드레인/채널 경계에 채널 영역을 접촉시킨 소스/드레인 영역; 및
    iii) 드레인/소스/채널 경계에 채널 영역을 접촉시키고, 상기 드레인/소스/채널 경계는 소스/드레인/채널 경계로부터 제1의 거리에 있고, 상기 제1 길이는 상기 제1 거리보다 더 큰 드레인/소스 영역을 포함하는 것인 제1의 복수개의 전계 효과 트랜지스터들을 포함하는 것으로, 기판 상에 형성된 제1 메모리 레벨; 및
    b) 상기 제1 메모리 레벨 상에 모놀리식으로 형성된 적어도 제2 메모리 레벨을 포함하는 모놀리식 3차원 메모리 어레이.
  29. 제28항에 있어서, 상기 제1 길이는 상기 제1 거리보다 적어도 25% 더 큰 것인 모놀리식 3차원 메모리 어레이.
  30. 제28항에 있어서, 상기 채널 영역은 게르마늄 또는 게르마늄 합금의 층을 포 함하는 것인 모놀리식 3차원 메모리 어레이.
  31. 제28항에 있어서, 상기 제1 전계 효과 트랜지스터는 전하 저장 스택을 추가로 포함하는 것인 모놀리식 3차원 메모리 어레이.
  32. 제31항에 있어서, 각각의 제1 전계 효과 트랜지스터의 전하 저장 스택은 채널 봉쇄 유전체, 게이트 봉쇄 유전체, 및 상기 채널 봉쇄 유전체와 상기 게이트 봉쇄 유전체 사이에 배치된 전하 저장 유전체를 포함하는 것인 모놀리식 3차원 메모리 어레이.
  33. 제32항에 있어서, 각각의 전계 효과 트랜지스터는 메모리 셀로서 작동하고, 상기 메모리 셀은 각각의 메모리 셀의 전하 저장 유전체 중의 채널 고온 전자 주사에 의해 프로그램된 것인 모놀리식 3차원 메모리 어레이.
  34. 제33항에 있어서, 각각의 메모리 셀은 2 비트의 데이터를 저장하도록 적응된 것인 모놀리식 3차원 메모리 어레이.
  35. 제28항에 있어서, 상기 제1 메모리 레벨은 제1 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 비트 라인들을 추가로 포함하고, 각각의 제1 트랜지스터의 상기 소스/드레인 영역은 제1의 복수개의 비트 라인들 중의 하나와 접촉하고, 각각의 제1 트랜지스터의 드레인/소스 영역은 제1의 복수개의 비트 라인들 중의 다른 것들과 접촉하는 것인 모놀리식 3차원 메모리 어레이.
  36. 제35항에 있어서, 제2 방향으로 확장하는 제1의 복수개의 워드 라인들을 추가로 포함하고, 상기 제1 워드 라인들 중의 하나의 일부는 상기 제1 트랜지스터들 각각에 대한 게이트 전극으로서 작용하고, 상기 제2 방향은 상기 제1 방향과 상이한 것인 모놀리식 3차원 메모리 어레이.
  37. 제35항에 있어서, 상기 제1 비트 라인들은 짙게 도핑된 다결정질 반도체 물질을 포함하는 것인 모놀리식 3차원 메모리 어레이.
  38. 제28항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는 것인 모놀리식 3차원 메모리 어레이.
  39. 제28항에 있어서, 상기 제 2 메모리 레벨은 제 2 복수개의 전계 효과 트랜지스터를 포함하는 것인 모놀리식 3차원 메모리 어레이.
  40. 일정 채널 영역을 포함하는 것으로, 상기 채널 영역은 증착된 다결정질 게르마늄층을 포함하는 것인 박막 트랜지스터.
  41. 제40항에 있어서, 상기 게르마늄층은 단결정질 실리콘 기판 상에 형성되는 것인 박막 트랜지스터.
  42. 제40항에 있어서, 상기 박막 트랜지스터는 소스 영역, 드레인 영역, 및 게이트 전극을 추가로 포함하는 전계 효과 트랜지스터인 박막 트랜지스터.
  43. 제42항에 있어서, 상기 채널 영역은 일정 채널 길이를 갖고, 상기 소스 영역은 소스/채널 경계에 상기 채널 영역을 접촉시키고, 상기 드레인 영역은 드레인/채널 경계에 상기 채널 영역을 접촉시키고, 상기 소스/채널 경계는 상기 드레인/채널 경계로부터 제1 거리이고, 상기 채널 길이는 상기 제1 거리의 적어도 2배인 박막 트랜지스터.
  44. 제43항에 있어서, 상기 채널 영역은 비-평면인 박막 트랜지스터.
  45. 제43항에 있어서, 상기 박막 트랜지스터는 전하 저장 스택을 추가로 포함하는 것인 박막 트랜지스터.
  46. 제45항에 있어서, 상기 전하 저장 스택은 채널 봉쇄 유전체, 게이트 봉쇄 유전체, 및 상기 채널 봉쇄 유전체와 상기 게이트 블록 유전체 사이에 배치된 전하 저장 유전체를 포함하는 것인 박막 트랜지스터.
  47. 제46항에 있어서, 상기 박막 트랜지스터는 NOR 메모리 셀로서 작동하는 것인 박막 트랜지스터.
  48. 제47항에 있어서, 상기 메모리 셀은 채널 고온 전자 주사에 의해 프로그램되도록 적응된 것인 박막 트랜지스터.
  49. 제1 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 레일-형상의 유전체 피처들을 형성하는 단계;
    상기 제1의 레일-형상의 유전체 피처들 상에 제1 반도체층을 정각으로 증착시키는 단계;
    상기 제1 반도체층 상에 제1 전하 저장 스택을 정각으로 형성하는 단계;
    상기 제1 방향과 상이한 제2 방향으로 확장하는 제1의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 워드 라인들을 상기 제1 전하 저장 유전체 상에 형성하는 단계를 포함하는, 모놀리식 3차원 메모리 어레이의 형성 방법.
  50. 제49항에 있어서, 상기 제1의 레일-형상 유전체 피처들을 형성하는 단계는
    제1 유전체 물질과 제1 도전성 물질의 교대하는 스트라이프들을 동시 노출시키는 실질적으로 평면인 표면을 형성하는 단계; 및
    상기 제1 도전성 물질을 리세스하도록 에칭시켜, 레일-형상의 유전체 피처들을 남기는 단계를 포함하는 방법.
  51. 제50항에 있어서, 상기 레일-형상 유전체 피처들은 경사진 측벽들을 갖는 것인 방법.
  52. 제50항에 있어서, 상기 실질적으로 평면 표면을 형성하는 단계는
    상기 제1의 도전성 물질을 증착시키는 단계;
    제1의 도전성 레일들을 형성하기 위해 제1의 도전성 물질을 패턴화 및 에칭시키는 단계;
    상기 제1의 도전성 레일들 상에 및 그 사이에 상기 제1 유전체 물질을 증착시키는 단계; 및
    상기 제1 도전성 레일들의 상단들을 노출시키도록 평면화시키는 단계를 포함하는 것인 방법.
  53. 제50항에 있어서, 상기 제1 도전성 물질은 짙게 도핑된 실리콘인 방법.
  54. 제53항에 있어서, 도펀트는 짙게 도핑된 실리콘으로부터 소스/드레인 영역들을 형성하는 제1 반도체층으로 확산되는 것인 방법.
  55. 제54항에 있어서, 상기 제1 도전성 레일들은 비트 라인들로서 작용하는 것인 방법.
  56. 제49항에 있어서, 상기 제1 반도체층은 게르마늄 또는 게르마늄 합금인 방법.
  57. 제49항에 있어서, 상기 제1 전하 저장 스택을 증착시키는 단계는
    상기 제1 반도체층 상에 제1 채널 봉쇄 유전체를 형성하는 단계;
    상기 제1 채널 봉쇄 유전체 상에 제1 전하 저장 유전체를 증착시키는 단계; 및
    상기 제1 전하 저장 유전체 상에 제1 게이트 봉쇄 유전체를 증착시키는 단계를 포함하는 것인 방법.
  58. 제49항에 있어서, 상기 제1 워드 라인들을 형성하는 단계는
    전하 저장 스택 상에 제2 도전성 물질을 증착시키는 단계; 및
    상기 제1 워드 라인들을 형성하기 위해 상기 제2 도전성 물질을 패턴화 및 에칭하는 단계를 포함하는 방법.
  59. 제49항에 있어서, 상기 제1 워드 라인들 상에 인터레벨 유전체를 형성하는 단계를 추가로 포함하는 방법.
  60. 제59항에 있어서, 상기 제1 워드 라인들 상에 제2의 복수개의 실질적으로 병렬이고, 실질적으로 동일 평면에 있는 레일-형상 유전체 피처들을 형성하는 단계를 추가로 포함하는 방법.
  61. 제60항에 있어서, 상기 제2 레일-형상 유전체 피처들 상에 제2 반도체층을 정각으로 증착시키는 단계를 추가로 포함하는 방법.
  62. 채널 영역;
    소스 영역; 및
    드레인 영역을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 실질적으로 수평 평면 내에 실질적으로 동일 평면에 있고,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역과 동일 평면에 있지 않고, 실질적으로 수평 평면에 있지 않고, 상기 채널 영역은 다결정질 반도체 물질을 포함하는 것인 전계 효과 트랜지스터.
  63. 제62항에 있어서, 상기 채널 영역은 실리콘, 게르마늄, 또는 실리콘-게르마늄 합금의 층을 포함하는 것인 전계 효과 트랜지스터.
  64. 제62항에 있어서, 상기 트랜지스터는 전하 저장 스택을 추가로 포함하는 것인 전계 효과 트랜지스터.
  65. 제64항에 있어서, 상기 전하 저장 스택은 전하 저장 유전체를 포함하는 것인 전계 효과 트랜지스터.
  66. 제64항에 있어서, 상기 전하 저장 스택은 나노 결정들을 포함하는 것인 전계 효과 트랜지스터.
KR1020077028223A 2005-06-01 2006-06-01 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀 KR20080032025A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/143,355 US8110863B2 (en) 2005-06-01 2005-06-01 TFT charge storage memory cell having high-mobility corrugated channel
US11/143,355 2005-06-01

Publications (1)

Publication Number Publication Date
KR20080032025A true KR20080032025A (ko) 2008-04-14

Family

ID=37027803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077028223A KR20080032025A (ko) 2005-06-01 2006-06-01 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀

Country Status (6)

Country Link
US (2) US8110863B2 (ko)
EP (1) EP1894231A2 (ko)
JP (1) JP2008546205A (ko)
KR (1) KR20080032025A (ko)
CN (1) CN101228619B (ko)
WO (1) WO2006130801A2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110863B2 (en) 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US7692960B2 (en) * 2006-12-20 2010-04-06 Macronix International Co., Ltd. Scheme of semiconductor memory and method for operating same
US7767517B2 (en) * 2006-12-20 2010-08-03 Spansion Llc Semiconductor memory comprising dual charge storage nodes and methods for its fabrication
JP2008166442A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US7718546B2 (en) 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
KR20090103049A (ko) * 2008-03-27 2009-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN101621037B (zh) * 2008-07-03 2011-10-05 中芯国际集成电路制造(上海)有限公司 Tft sas存储单元结构
US20150050788A1 (en) * 2011-02-15 2015-02-19 Contour Semiconductor, Inc. Current steering element formation for memory arrays
JP5985293B2 (ja) * 2011-10-04 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
KR102008956B1 (ko) 2012-07-18 2019-08-09 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
FR3012654A1 (fr) 2013-10-25 2015-05-01 St Microelectronics Rousset Procede d'ecriture et de lecture d'une memoire morte electriquement programmable et effacable multi-niveaux et dispositif de memoire correspondant
US20150179743A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Graphene as a Ge Surface Passivation Layer to Control Metal-Semiconductor Junction Resistivity
CN104576761B (zh) 2015-02-06 2018-05-08 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
US9761599B2 (en) * 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
CN105870195B (zh) * 2016-04-18 2017-11-07 京东方科技集团股份有限公司 半导体器件及其制作方法、阵列基板、显示器件
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10541364B2 (en) * 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US11417849B2 (en) 2019-05-31 2022-08-16 The Regents Of The University Of Colorado, A Body Corporate Fabrication of corrugated gate dielectric structures using atomic layer etching
US11313827B2 (en) * 2019-06-28 2022-04-26 Globalfoundries Singapore Pte. Ltd. Sensor devices for detecting a pH change in a solution
CN112635488A (zh) 2019-09-29 2021-04-09 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110785846B (zh) 2019-09-29 2021-03-23 长江存储科技有限责任公司 三维存储器件及其形成方法
WO2021056513A1 (en) * 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN112582001A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11569250B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory device using back-end-of-line (BEOL) thin film access transistors and methods for forming the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3930300A (en) * 1973-04-04 1976-01-06 Harris Corporation Junction field effect transistor
US4003126A (en) * 1974-09-12 1977-01-18 Canadian Patents And Development Limited Method of making metal oxide semiconductor devices
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
TW381325B (en) * 1997-04-15 2000-02-01 United Microelectronics Corp Three dimensional high density deep trench ROM and the manufacturing method thereof
US5973358A (en) * 1997-07-01 1999-10-26 Citizen Watch Co., Ltd. SOI device having a channel with variable thickness
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6501135B1 (en) * 2001-05-04 2002-12-31 Advanced Micro Devices, Inc. Germanium-on-insulator (GOI) device
US6593624B2 (en) * 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6940125B2 (en) * 2002-08-19 2005-09-06 Silicon Storage Technology, Inc. Vertical NROM and methods for making thereof
US6897533B1 (en) * 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US6807119B2 (en) * 2002-12-23 2004-10-19 Matrix Semiconductor, Inc. Array containing charge storage and dummy transistors and method of operating the array
US6960794B2 (en) * 2002-12-31 2005-11-01 Matrix Semiconductor, Inc. Formation of thin channels for TFT devices to ensure low variability of threshold voltages
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US6713371B1 (en) * 2003-03-17 2004-03-30 Matrix Semiconductor, Inc. Large grain size polysilicon films formed by nuclei-induced solid phase crystallization
US7045851B2 (en) * 2003-06-20 2006-05-16 International Business Machines Corporation Nonvolatile memory device using semiconductor nanocrystals and method of forming same
US7170118B2 (en) * 2003-08-01 2007-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor (FET) device having corrugated structure and method for fabrication thereof
US7012299B2 (en) * 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device
US7195992B2 (en) * 2003-10-07 2007-03-27 Sandisk 3D Llc Method of uniform seeding to control grain and defect density of crystallized silicon for use in sub-micron thin film transistors
US7432141B2 (en) * 2004-09-08 2008-10-07 Sandisk 3D Llc Large-grain p-doped polysilicon films for use in thin film transistors
US8110863B2 (en) 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel

Also Published As

Publication number Publication date
EP1894231A2 (en) 2008-03-05
WO2006130801A2 (en) 2006-12-07
WO2006130801A3 (en) 2007-04-12
US20060273404A1 (en) 2006-12-07
US8946017B2 (en) 2015-02-03
US8110863B2 (en) 2012-02-07
CN101228619B (zh) 2010-11-03
JP2008546205A (ja) 2008-12-18
US20120115289A1 (en) 2012-05-10
CN101228619A (zh) 2008-07-23

Similar Documents

Publication Publication Date Title
KR20080032025A (ko) 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀
US20200251492A1 (en) Dense arrays and charge storage devices
KR101671205B1 (ko) 대체 제어 게이트 및 추가 플로팅 게이트를 갖는 nvm 비트셀
US9196363B2 (en) Semiconductor device
JP5524632B2 (ja) 半導体記憶装置
JP2009054707A (ja) 半導体記憶装置およびその製造方法
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
JP2014160846A (ja) 半導体記憶装置
JP2007149734A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid