CN101621037B - Tft sas存储单元结构 - Google Patents

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Abstract

本发明提供具有薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的一个或多个源极或漏极区。介电层与第一表面相联。一个或多个源极或漏极区的每个包括在扩散势垒层上的N+多晶硅层，所述扩散势垒层在导电层上。该N+多晶硅层具有与第一表面基本共面的第二表面。另外，所述器件包括覆盖所述共面表面的P-多晶硅层、覆盖所述P-多晶硅层的氧化铝层和覆盖所述氧化铝层的至少一个控制栅极。在一个具体的实施方案中，该控制栅极用高度掺杂的P+多晶硅层制成。本发明提供了制造TFT SAS存储单元结构的方法，并可以重复以三维集成所述结构。

Description

TFT SAS存储单元结构
技术领域
本发明涉及集成电路，及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构，和用于制造该单元结构和形成三维的(3D)阵列的方法。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于具有多晶硅控制栅极和作为存储元件的氧化铝电荷捕获层的各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
背景技术
集成电路或“IC”已经从在硅单片上制造的少量互连器件发展到几百万个器件。现在的IC具有远超过原来设想的性能和复杂性。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，亦称为器件“几何尺寸”的最小器件特征的尺寸随每代IC也变得越来越小。现在制造的半导体器件具有横断面小于1/4微米的特征。
增加电路密度不仅改善IC的复杂性和性能，而且为消费者提供较低成本的部件。IC制造设备可花费数亿，或甚至数十亿美元。各个制造设备将具有一定的晶片生产能力，并且各个晶片会在其上具有若干IC。因此，通过使得IC的单个器件更小，可以在各个晶片上制造更多器件，因此增加制造设备的产出。使器件更小非常具有挑战性，这是因为IC制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。
在过去，减小储存器件已经为挑战性任务。举例来说，对于非易失性存储器件，由于不能减小存储单元尺寸同时不降低每单位面积的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种的常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不足。
从上可知，需要改善的器件设计和处理半导体器件的技术，特别是3D存储单元结构。
发明内容
本发明涉及集成电路及制造半导体器件的方法。更特别地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构，和用于制造该单元结构和形成三维阵列的方法。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于具有多晶硅控制栅极和作为存储元件的氧化铝电荷捕获层的各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
在一个具体的实施方案中，本发明提供一种制造薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的方法。该方法包括提供衬底、在衬底上形成第一绝缘层和在所述第一绝缘层上形成一个或多个源极或漏极区。一个或多个源极或漏极区的每个与第一表面相联，并包括N+多晶硅层、势垒层(barrier layer)和导电层。所述N+多晶硅层在覆盖所述导电层的所述势垒层上。第一表面由N+多晶硅组成。另外，该方法包括在所述第一绝缘层上形成第二绝缘层。第二绝缘层和与第一表面基本共面的第二表面相联。该方法另外包括形成覆盖第一表面和第二表面的P-多晶硅层。该P-多晶硅层能够形成从源极区到漏极区的沟道。此外，所述方法包括形成覆盖所述P-多晶硅层的氧化铝层、形成覆盖所述氧化铝层的P+多晶硅层和通过图案化所述P+多晶硅层形成至少一个控制栅极。
在另一个具体的实施方案中，本发明提供一种具有薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的器件。该器件包括衬底和在该衬底上的介电层。介电层与第一表面相联。该器件另外包括嵌入该介电层的一个或多个源极或漏极区。一个或多个源极或漏极区的每个包括N+多晶硅层、扩散势垒层和导电层。该N+多晶硅层位于覆盖导电层的扩散势垒层上。该N+多晶硅层具有与第一表面基本共面的第二表面。另外，该器件包括覆盖第一表面和第二表面的P-多晶硅层。此外，所述方法包括在所述P-多晶硅层上的氧化铝层、在所述氧化铝层上的P+多晶硅层和通过图案化P+多晶硅层制造的至少一个控制栅极。
在又一个具体的实施方案中，N+多晶硅源极区、P-多晶硅沟道层和紧邻的N+多晶硅漏极区的组合，能够形成位于电荷捕获氧化铝层下的薄膜晶体管(TFT)。该TFT可作为该存储单元的存取器件。另外，所述单元结构设计的简单性提供三维堆叠的能力。在一个实施方案中，通过该方法制造的TFT SAS存储单元结构可以重复地三维(3D)集成。此外，在另一个实施方案中，整个存储单元结构可以以交叉点(cross-point)存储结构的方式实施，其中在氧化铝层内的各个存储元件可以夹在正交的字线和位线阵列之间。
通过本发明可以实现相对于常规方法的许多优点。根据某些实施方案，本发明结合了以下优点：高-k氧化铝电荷-捕获存储器设计的高可靠性、小的几何单元尺寸和层状结构、使用多晶硅薄膜晶体管作为存取器件的高场效应迁移率、和用于制造和掺杂剂活化的低的热衡算在存储单元耐受的温度范围之内。另外，本发明提供与常规CMOS工艺技术相容的简单方法，其基本上不改变常规设备和工艺。在某些实施方案中，该方法提供形成基于多晶硅的薄膜晶体管的方法，所述多晶硅是使用低温化学气相沉积(LPCVD)和某些满足3D存储阵列的可叠加性和热预算限制的沉积后退火沉积的。基于该实施方案，可以实现一个或多个这些优点。在本发明的整个说明书中会更详细地说明这些及其他优点，特别是下文中。
参考详细说明和之后的附图可以更完全地理解本发明的各种其他目的，特征和优点。
附图说明
图1是根据本发明的一个实施方案的TFT SAS存储单元的简化侧视图；
图2是显示根据本发明的一个实施方案，制造TFT SAS存储单元结构的方法的简图；
图3A是显示根据本发明的一个实施方案，在衬底上形成第一绝缘层用以制造TFT SAS存储单元结构的方法。
图3B是显示根据本发明的一个实施方案，顺序地形成导电层、扩散势垒层和N+多晶硅层用以制造TFT SAS存储单元结构的方法的简图；
图3C是显示根据本发明的一个实施方案，形成源极或漏极区用以制造TFT SAS存储单元结构的方法的简图；
图3D是显示根据本发明的一个实施方案，在源极或漏极区周围形成第二绝缘层用以制造TFT SAS存储单元结构的方法的简图；
图3E是显示根据本发明的一个实施方案，形成源极或漏极区和第二绝缘层的共面表面用以制造TFT SAS存储单元结构的方法的简图；
图3F是显示根据本发明的一个实施方案，形成n-p-n多晶硅TFT用以制造TFT SAS存储单元结构的方法的简图；
图3G是显示根据本发明的一个实施方案，形成氧化铝层用以制造TFT SAS存储单元结构的方法的简图；
图3H是显示根据本发明的一个实施方案，在氧化铝层上形成控制栅极用以制造TFT SAS存储单元结构的方法的简图；
图3I是显示根据本发明的一个实施方案，形成层间电介质用以制造TFT SAS存储单元结构的方法的简图。
具体实施方式
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构，和用于制造该单元结构和形成三维阵列的方法。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于具有多晶硅控制栅极和作为存储元件的氧化铝电荷捕获层的各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
如以上讨论的，各种常规方法已经涉及具有减小尺寸的存储单元。根据常规方法之一，以堆叠的栅极结构来实施存储单元。例如，使用一个或多个沟道热电子编程堆叠结构，所述沟道热电子通过源极区和沟道区，然后通过Fowler-Norheim隧道效应擦除。
不幸地，堆叠的栅极单元结构是二维阵列类型，通常随着单元尺寸减小具有更小的单位面积存储量。一个可行解决方案是在含有CMOS辅助电路的Si衬底上三维地堆叠几层存储阵列。根据各种实施方案，本发明提供三维存储单元结构。例如，本发明的某些实施方案提供在存储单元中制造可叠加的存取器件的能力。这要求改善可满足包括以下一种或多种属性的存储单元结构的设计：叠加能力、小的几何尺寸、低的漏电流、可双向操作、易于集成为低温后端CMOS流、成本效益、效率等。因此，本发明的各种实施方案提供薄膜-晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构。应理解术语“TFT SAS”指一类存储单元结构，并是广义的。例如，可以根据图1说明“TFT SAS”。
图1是具有能够三维堆叠的TFT SAS存储单元结构的半导体器件100的简图。该图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员会认识到许多变化、替代方案和改变。器件100包括以下元件：
1.衬底10；
2.介电层20；
3.导电层30；
4.扩散势垒层35；
5.一个或多个N+多晶硅源极或漏极区40；
6.P-多晶硅沟道层50；
7.氧化铝层60；和
8.控制栅极区域70。
尽管已经利用器件100的所选元件组进行了上述描述，但是可有许多的替代方案、改变、和变化。例如，一些元件可以扩大和/或组合。其他元件可以插入上述的那些中。基于该实施方案，元件的布置可以互换、替换。在全文尤其是在下文中将获悉这些元件的更多细节。
在一个实施方案中，衬底10由半导体材料制成。例如，所述半导体材料是硅。在另一个例子中，衬底10包括多个半导体器件比如介电钝化的TFT SAS存储阵列。
介电层20位于衬底10上。在一个实施方案中，至少部分介电层20由在硅衬底上通过热氧化法形成的二氧化硅组成。在另一个实施方案中，介电层20是通过高密度等离子体(HDP)辅助的化学气相沉积所沉积的二氧化硅、或是TEOS沉积的二氧化硅。
介电层20中嵌入有一个或多个限制区域(confined region)。每个这些限制区域含有导电层、扩散势垒层和半导体源极或漏极区。在一个如图1所示的示例性限制区域中，导电层30位于底部，扩散势垒层35覆盖导电层30，随后是N+多晶硅层40。N+多晶硅层40是重掺杂的n-型多晶硅层，并具有与介电层20的表面共面的表面。在一个实施方案中，N+多晶硅层40能够形成器件100的源极或漏极区。n-型源极或漏极区40通过扩散势垒层35电连接到导电层30。在另一个实施方案中，导电层30能够与存储位线(图1中未显示)电连接，以进行存储单元的编程或擦除功能。在又一个实施方案中，导电层30是含有金属或金属合金材料的材料。例如，所述半导体材料是硅化钛。在另一个例子中，所述扩散势垒层35是氮化钛。
参考图1，N+多晶硅源极或漏极区40含有多晶硅，其位于嵌入介电区域20的限制区域之内的上部。在一个实施方案中，该多晶硅利用以电子作为其多数载流子而导电的n-型掺杂剂(例如，As、P等)来重掺杂。如图1所示，在另一个实施方案中，N+多晶硅源极或漏极区40具有与介电层20共面的表面。
再次参考图1，P-多晶硅层50位于N+多晶硅源极或漏极区40和该介电层20的共面的表面上。该P-多晶硅层50是轻掺杂的p-型多晶硅层。在一个例子中，P-多晶硅层利用具有空穴作为其多数载流子的p-型掺杂剂(例如，B、Ga等)掺杂。在一个实施方案中，P-多晶硅层50至少部分地与N+多晶硅源极或漏极区40直接接触。参考图1，在另一个实施方案中，覆盖所述限制的N+多晶硅源极或漏极区40的P-多晶硅层50在器件100中形成n-p-n多晶硅薄膜-晶体管(TFT)的p-沟道。在一个具体的实施方案中，p-沟道TFT可以用作器件100的存储存取器件。
参考图1，氧化铝层60位于所述P-多晶硅层50上。在一个实施方案中，所述氧化铝层60作为电荷捕获电介质，代替标准的电介质如氮化硅。在另一个实施方案中，氧化铝层60作为阻挡电解质，设立大的势垒高度，以减小电荷泄漏到存储单元的栅极区的概率。例如，氧化铝阻挡电介质的使用允许集成相对简单的金属栅极，降低了存取时间。在另一个实施方案中，介电势垒层可以位于所述P-多晶硅层50和氧化铝层60之间，并作为隧道势垒，高迁移率载流子通过该隧道势垒由p-沟道TFT中的编程电场注入。例如，介电势垒层可以为二氧化硅。在某些实施方案中，电荷捕获氧化铝层60有效地降低总等效氧化物厚度，并为隧道势垒提供大的设计空间以满足某些器件的设计要求。例如，调节隧道势垒和氧化铝层60的厚度能很好地控制器件100的保持时间和编程/擦除性能。在另一个例子中，可以精细地调节和控制捕获在高-k氧化铝层中的电荷量以每单元存储4个以上的位。
再次参考图1，器件100还包括存储单元的至少一个控制栅极区70。在一个具体的实施方案中，通过图案化覆盖所述氧化铝层60的P+多晶硅层来形成所述控制栅极区域70。所述图案化的控制栅极区域70至少位于一个其中形成p-沟道TFT的限制的N+多晶硅源极或漏极区40上。所述控制栅极区域70的图案几何形状没有具体显示在图1中，其仅仅是示例性的，本领域技术人员会认识到控制栅极区域70的许多变化、替代方案和改变以及它们的互连。例如，所述控制栅极区域70可以电连接到所述存储阵列字线(未显示)，其可以正交于连接到所述导电层30的存储位线。在一个实施方案中，在其中形成存储单元100的控制栅极区域70的第二导电层优选是高功函材料，以抑制寄生栅极擦除电流。所述控制栅极可以由选自多晶硅层、硅锗层、硅锗碳化物层的至少一种材料层形成，优选其由器件100的高度掺杂的P-型多晶硅(p+多晶硅)层形成。
根据本发明的一个实施方案，具有TFT SAS存储单元结构的器件100可以横向重复以形成存储阵列。该存储阵列另外可以用层间电介质钝化，所述层间电介质具有与栅极、源极或漏极区的多个金属互连和/或触点。在另一个实施方案中，钝化层可以进一步平坦化，以形成用于堆叠或直接再次制造多个器件100的衬底。在又一个实施方案中，本发明提供可以集成为多个层以形成三维存储阵列的TFT SAS存储单元结构。
图2是显示根据本发明的一个实施方案，制造TFT SAS存储单元结构的方法的简图。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。方法2000包括以下步骤：
1.在衬底上形成第一绝缘层的步骤2100；
2.形成N+多晶硅源极或漏极区的步骤2200；
3.形成P-多晶硅沟道层的步骤2300；
4.形成氧化铝层的步骤2400；
5.形成p+多晶硅控制栅极的步骤2500；和
6.形成层间电介质的步骤2600。
上述序列步骤提供根据本发明的一个实施方案的方法。也可以提供其它的选择，其中加入步骤，省去一个或多个步骤，或以不同的顺序提供一个或多个步骤，而不脱离本发明权利要求所要求保护的范围。例如，通过方法2000制造的具有TFT SAS存储单元结构的半导体器件是器件100。在全文尤其是在下文中将获悉这些元件的更多细节。
在步骤2100中，在衬底上形成绝缘层。图3A显示根据本发明的一个实施方案形成绝缘层，用以制造具有TFT SAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员会认识到许多变化、替代方案和改变。
如图3A所示，提供起始衬底110。例如，该衬底110包括硅。在另一个例子中，衬底110包含多个半导体器件，所述半导体器件包括嵌入钝化的层间电介质的多个CMOS存储器件。在衬底110上，形成第一绝缘层120。在一个实施方案中，所述第一绝缘层120包括二氧化硅。例如，通过热氧化法形成该二氧化硅。在另一个例子中，二氧化硅膜通过使用高密度等离子体化学气相沉积(HDP-CVD)技术沉积。
参考图2，在步骤2200中，形成一个或多个N+多晶硅源极或漏极区。图3B、3C、3D和3E显示了根据本发明的一个实施方案，形成一个N+多晶硅源极或漏极区用于制造具有TFT SAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不合理地限制本发明中权利要求的范围。本领域技术人员会认识到许多变化，替代方案，和改变。例如，可以实施步骤2200以制造器件100。
如图3B所示，在所述第一绝缘层120上顺序形成第一导电层130、扩散势垒层135和N+多晶硅层140。在一个实施方案中，第一导电层130由金属硅化物材料制成。金属硅化物能够形成电连接的接触垫。在另一个实施方案中，第一导电层130可以和沿特定方向嵌入的所述第一绝缘层120的存储阵列位线(未显示)电连接。在一个例子中，导电层130是硅化钛(TiSi2)。在另一个例子中，TiSi2层可以通过各种沉积技术形成，包括蒸发、溅射或CVD。例如，通过使用SiH4和TiCl4等的气体混合物的热CVD、随后在600-800℃下热退火形成TiSi2层。
在又一个实施方案中，为减少金属相互扩散问题，在形成多晶硅层之前，沉积覆盖第一导电层130的扩散势垒层135。例如，扩散势垒层135由氮化钛(TiN)材料制成。在另一个例子中，用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)沉积TiN层。再次参考图3B，在扩散势垒层135上形成N+多晶硅层140。在一个例子中，通过低压CVD，在400到600摄氏度下利用SiH4/PH3/H2气体混合物流沉积N+多晶硅层140，其中磷是n-型掺杂剂杂质。其它的替代方法比如等离子体增强的CVD和原子层沉积(ALD)技术可用于形成N+多晶硅层140。显然，本领域技术人员会认识到形成包括其掺杂剂型的N+多晶硅的其它选择。
仍在步骤2200中，参考图3C，根据本发明的一个实施方案，用顺序层130、135和140进行图案化和蚀刻。在一个实施方案中，通过应用光刻胶层、随后在图案化光掩模下暴露于紫外光，进行图案化。显影光刻胶层并剥离清洗暴露的光刻胶材料，产生由部分暴露的N+多晶硅层140和仍被光刻胶层覆盖的一个或多个限制区域组成的表面。此外，进行等离子蚀刻以除去未掩蔽的层130、135和140，直到暴露第一绝缘层120。刻蚀过程是各向异性的，使得由光刻胶层图案覆盖的区域被保留。除去光刻胶层之后，如图3C所示形成一个或多个限制区域150。在一个实施方案中，一个或多个限制区域150的每个包括N+多晶硅层140a、扩散势垒层135a和第一导电层130a的限制部分。限制的N+多晶硅层140a位于覆盖限制的第一导电层130a的限制的扩散势垒层135a上。
另外在步骤2200中，加入第二绝缘层160以完全覆盖形成的一个或多个限制区域150和所述第一绝缘层120的暴露区域，如图3D所示。在一个实施方案中，第二绝缘层160包括二氧化硅。例如，该二氧化硅用高密度等离子体(HDP)化学气相沉积而沉积。在另一个例子中，该二氧化硅是四乙基原硅酸酯TEOS沉积的二氧化硅。
参考图3E，仍在步骤2200中，进行化学机械平坦化(CMP)步骤以除去额外量的第二绝缘层160，直到暴露出限制区域150中的N+多晶硅层140a并且形成共面化的表面。该CMP平坦化的表面包括区域140a中的N+多晶硅层的至少部分第一表面141和第二绝缘层160的部分第二表面161。在另一个实施方案中，CMP方法和干蚀刻方法的组合或单独的干蚀刻方法可用于除去额外量的第二绝缘层160。在本发明的又一个实施方案中，在该限制区域150(如图3C所示)的周围沉积第二绝缘层160，直到第二绝缘层160的第二表面161与区域140a中N+多晶硅的第一表面141基本上共面。在一个或多个限制区域150的每一个之内的N+多晶硅层140a嵌入具有共面表面的第二绝缘层150中，并且能形成存储器件的源极或漏极区。例如，该存储器件是器件100。
再次参考图2，在步骤2300中，形成P-多晶硅沟道层。图3F显示了根据本发明的一个实施方案，形成P-多晶硅沟道用于制造具有TFTSAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员会认识到许多变化、替代方案和改变。
如图3F所示，形成覆盖限制区域150中N+多晶硅层140a的表面141和第二绝缘层160的表面161的P-多晶硅层170。该P-多晶硅是轻度掺杂的p-型多晶硅。该P-多晶硅层是通过使用低压化学气相沉积(LPCVD)在520摄氏度到560摄氏度的温度范围内沉积SiH4/B2H6混合物制造的。根据一个实施方案，在沉积之后，优选在相同的温度范围进行热退火过程。可选择地，该P-多晶硅层是通过使用低压化学气相沉积(LPCVD)在420摄氏度到520摄氏度的温度范围内沉积Si2H6/B2H6混合物制造的。在沉积之后，优选在相同的温度范围进行热退火过程。当然，本领域技术人员会认识到形成包括其掺杂剂类型的P-多晶硅层的许多其它的选择。在一个实施方案中，P-多晶硅层170至少部分地与限制区域150中的N+多晶硅层140a的表面141接触。在另一个实施方案中，P-多晶硅层能够形成连接n-型源极区和n-型漏极区的p-沟道，每个源极和漏极区由位于相邻区域140a中的N+多晶硅层制成。在另一个实施方案中，这些多晶硅n-p-n结形成能用作存储单元的存取器件的多晶硅薄膜晶体管。
再次参考图2，在步骤2400中形成浮置栅极。图3G显示根据本发明的一个实施方案，形成氧化铝层用以制造具有TFT SAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可认识到许多变化、替代方案和改变。
参考图3G，在P-多晶硅层170上形成氧化铝层180。在一个实施方案中，氧化铝层180同时作为电荷捕获电介质和阻挡或控制栅极电介质。在另一个实施方案中，使用低温(～100℃)ALD技术沉积氧化铝层180随后热退火。例如，当在远程等离子体活化的N2O2气氛中，在400-600℃退火的时候，所述氧化铝层180是无定形的Al2O3。在某些实施方案中，在氧化铝层180和P-多晶硅层170之间加入底部隧道势垒层，其中所述p-沟道TFT中的高迁移率热载流子可通过编程电场从所述N+多晶硅漏极区140a注入到电荷捕获氧化铝层180。在一个例子中，隧道势垒层可为二氧化硅。在另一个例子中，通过原子层沉积形成二氧化硅。在又一个实施方案中，使用氧化铝作为电荷捕获元件有效地降低了等效总氧化物厚度(EOT)，因此降低了存取时间。因为降低EOT，所以可调节隧道势垒层的厚度，以升高势垒高度实现更好的电荷保持时间。
在步骤2500中，形成p+多晶硅控制栅极。图3H显示根据本发明的一个实施方案形成p+多晶硅控制栅极，用以制造具有TFT SAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员会认识到许多变化、替代方案和改变。例如，实施本发明方法的步骤2500以制造器件100的控制栅极。
如图3H所示，沉积覆盖氧化铝层180的P+多晶硅层190。所述P+多晶硅层190是高度掺杂的P-型多晶硅。在一种实施方式中，可以通过使用SiH4/B2H6气体混合物在400摄氏度到600摄氏度的温度下的低压CVD和沉积后的退火处理，进行P+多晶硅层的沉积。当然，可有其他的工艺条件的变化、改变和可选择方案。
根据本发明的一个实施方案，可以通过图案化位于氧化铝层180上的P+多晶硅层190形成控制栅极，所述氧化铝层180位于在步骤2300中形成的n-p-n TFT的多晶硅p-沟道上。在另一个实施方案中，可以在每个存储单元内形成双控制栅极。用于形成每个p+多晶硅控制栅极的图案化和蚀刻方法包括已知的方法，比如涂覆光刻胶层、掩模、曝光、显影光刻胶、剥离暴露的光刻胶残留物、蚀刻多晶硅层和除去光刻胶层等。
在一个具体的实施方案中，每个图案化的控制栅极可以与存储阵列字线电连接。存储阵列字线可以构造为正交于其存储阵列的位线的方向。尽管控制栅极的详细图案几何形状没有明确地在图3H中说明，本领域技术人员会认识到栅极结构的许多变化、替代方案和改变，其不应该不适当地限制权利要求的范围。在步骤2500结束时，p+多晶硅控制栅极的形成完成了所述TFT SAS存储单元结构的形成。例如，器件100阵列可通过包括从步骤2100到步骤2500的顺序步骤的方法2000制造。
再次参考图2，在步骤2600中，形成层间电介质。图3I显示了覆盖具有在步骤2500结束时形成的TFT SAS存储单元结构的器件的层间电介质200的简化方法。该图表仅仅是示例性的，其不应该不适当地限制权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，在形成层间电介质200之前，可以在步骤2500结束时形成多个具有TFT SAS存储单元结构的器件。另外，金属互连(未显示)可以嵌入用于存储阵列的位线或者字线的层间电介质200之内。在另一个具体的实施方案中，在步骤2100到2600中形成的TFT SAS存储单元结构是可三维堆叠的。例如，通过CMP或回蚀刻处理可以进一步平坦化所述层间电介质。所述电介质的平坦化的表面可以用作衬底。然后可以重复方法2000的步骤序列(2100到2500)以形成另一个具有TFTSAS单元结构的存储阵列的另一层。
如图3H所示，在一个具体的实施方案中，本发明提供具有TFTSAS存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的一个或多个源极或漏极区。一个或多个源极或漏极区的每个包括N+多晶硅层、扩散势垒层和导电层。具有与介电层共面表面的N+多晶硅层位于扩散势垒层上。扩散势垒层覆盖该导电层。另外，该器件包括覆盖N+多晶硅层和介电层的共面表面的P-多晶硅层。此外，所述器件包括覆盖所述P-多晶硅层的氧化铝层和覆盖所述氧化铝层的至少一个控制栅极。在一个具体的实施方案中，该控制栅极用高度掺杂的P+多晶硅层制成。
如上所述的制造具有TFT SAS存储单元结构的半导体器件的方法仅仅是举例，其不应该不适当地限制本发明权利要求的范围。对于本领域技术人员，可以具有许多的替代方案、改变和变化。例如，一些步骤可以扩大和/或组合。其他步骤可以插入如上所述的那些中。根据一个具体的实施方案，方法2000简明地提供具有相同的器件100结构的存储单元的二维阵列。根据另一个具体的实施方案，可以重复方法2000以堆叠多层的存储单元结构，使得可以制造存储单元结构的三维阵列。形成N+多晶硅源极或漏极区、多晶硅p-沟道TFT和氧化铝电荷捕获层、随后的多晶硅控制栅极的简单性提供了容易的3D可堆叠性。例如，具有TFT SAS存储单元结构的器件100可以三维地嵌入更大的芯片，同时在垂直方向上增加单位面积的存储密度。
本发明具有各种优点。本发明的一些实施方案提供能3D堆叠集成的TFT SAS存储单元结构。本发明的某些实施方案提供由于高可靠性和高场效应迁移率而在存储单元中作为存储器存取器件的多晶硅p-沟道TFT。一些实施方案具有以下优点：高-k氧化铝电荷存储元件的高可靠性、小的和可放缩(scalable)的几何单元尺寸，用于三维存储单元的制造和掺杂剂活化的低热预算。本发明的一些实施方案可降低晶体管漏电流并改善存储单元的电荷保持时间。本发明的某些实施方案提供简单的方法，以使用与确定的CMOS技术完全兼容的那些方法制造3D存储阵列。
也应理解，本发明中记载的实施例和实施方式仅仅是用于说明性的目的，对于本领域技术人员而言，具有各种的改变或变化，这也在本发明的精神和范围以及所附的权利要求的范围之内。

Claims (27)

1.一种制造薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成一个或多个源极或漏极区，所述一个或多个源极或漏极区的每个与第一表面位于同一平面并包括N+多晶硅层、势垒层、和导电层，所述N+多晶硅层在所述势垒层上，所述势垒层覆盖所述导电层，所述第一表面由N+多晶硅构成；
在所述第一绝缘层上形成第二绝缘层，第二表面与所述第一表面共面；
形成覆盖所述第一表面和第二表面的P-多晶硅层，所述P-多晶硅层能够形成从所述源极区到所述漏极区的沟道；
形成覆盖所述P-多晶硅层的氧化铝层；
形成覆盖所述氧化铝层的P+多晶硅层；和
通过图案化所述P+多晶硅层形成至少一个控制栅极；
所述第一表面为所述N+多晶硅层的上表面；
所述第二表面为所述第二绝缘层的上表面。
2.如权利要求1的方法，其中在所述第一绝缘层上形成一个或多个源极或漏极区的方法还包括：
在所述第一绝缘层上形成第一导电层；
在所述导电层上形成势垒层；
在所述势垒层上形成N+多晶硅层；和
图案化所述N+多晶硅层、势垒层和导电层以形成包括所述第一表面的一个或多个限制区域。
3.如权利要求2的方法，其中所述第一绝缘层包括二氧化硅。
4.如权利要求2的方法，其中所述导电层是包括TiSi2的金属硅化 物。
5.如权利要求2的方法，其中所述势垒层是包括TiN的金属氮化物。
6.权利要求1的方法，其中在所述第一绝缘层上形成第二绝缘层的步骤还包括：
沉积所述第二绝缘层以覆盖所述第一绝缘层上的一个或多个源极或漏极区；和
实施CMP和/或回蚀刻处理以形成第二表面，所述第二表面与所述第一表面共面。
7.如权利要求6的方法，其中所述第二绝缘层包括通过高密度等离子体辅助的化学气相沉积来沉积的二氧化硅。
8.如权利要求6的方法，其中所述第二绝缘层包括TEOS沉积的二氧化硅。
9.如权利要求1的方法，其中形成覆盖所述第一表面和第二表面的P-多晶硅层的方法还包括：
在520摄氏度到560摄氏度的温度下，利用使用SiH4和B2H6前体的低压化学气相沉积(LPCVD)技术沉积多晶硅；和
沉积之后，在520摄氏度到560摄氏度的温度下进行热退火处理。
10.如权利要求1的方法，其中形成覆盖所述第一表面和第二表面的P-多晶硅层的方法还包括：
在420摄氏度到520摄氏度的温度下，利用使用Si2H6和B2H6前体的低压化学气相沉积(LPCVD)技术沉积多晶硅；和
沉积之后，在420摄氏度到520摄氏度的温度下进行热退火处理。
11.如权利要求1的方法，其中在所述P-多晶硅层上形成氧化铝层的所述方法包括原子层沉积(ALD)技术。
12.如权利要求1的方法，还包括在所述P-多晶硅层和所述氧化铝层之间形成隧道介电势垒层。
13.如权利要求12的方法，其中所述氧化铝层能够捕获通过介电势垒从所述P-多晶硅层注入的电荷。 
14.如权利要求1的方法，其中所述控制栅极位于至少一个N+多晶硅源极区和一个N+多晶硅漏极区上。
15.如权利要求1的方法，还包括重复所述方法步骤以三维集成所述存储单元结构。
16.一种具有薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的器件，所述器件包括：
衬底；
在所述衬底上的介电层，所述介电层与第一表面位于同一平面；
嵌入所述介电层的一个或多个源极或漏极区，所述一个或多个源极或漏极区的每个包括N+多晶硅层、扩散势垒层和导电层，所述N+多晶硅层位于所述扩散势垒层上，所述扩散势垒层覆盖所述导电层，所述第一表面与第二表面共面；
覆盖所述第一表面和第二表面的P-多晶硅层；
在所述P-多晶硅层上的氧化铝层；
覆盖所述氧化铝层的P+多晶硅层；和
通过图案化所述P+多晶硅层制造的至少一个控制栅极；
所述第一表面为所述N+多晶硅层的上表面；
所述第二表面为所述介电层的上表面。
17.如权利要求16的器件，其中所述介电层包括二氧化硅。
18.如权利要求16的器件，其中所述导电层是包括TiSi2的金属硅化物。
19.如权利要求18的器件，其中所述金属硅化物层能够与存储阵列位线电连接。
20.如权利要求16的器件，其中所述扩散势垒层是包括TiN的金属氮化物。
21.如权利要求16的器件，其中覆盖所述第一表面和第二表面的P-多晶硅层能够形成连接源极区和漏极区的p-沟道。
22.如权利要求21的器件，其中在520摄氏度到560摄氏度的温度 下，利用使用SiH4和B2H6前体的LPCVD技术和随后的退火过程形成所述P-多晶硅层。
23.如权利要求21的器件，其中在420摄氏度到520摄氏度的温度下，利用使用Si2H6和B2H6前体的LPCVD技术和随后的退火过程形成所述P-多晶硅层。
24.如权利要求16的器件，还包括在所述P-多晶硅层和所述氧化铝层之间的隧道介电势垒层。
25.如权利要求16的器件，其中所述氧化铝层能够捕获从所述P-多晶硅层注入的电荷。
26.如权利要求16的器件，其中所述P+多晶硅层与存储阵列字线电连接。
27.如权利要求16的器件，其中所述控制栅极位于至少一个源极区和一个漏极区上。 
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