JP2018067664A - 半導体記憶素子、半導体記憶装置、および半導体システム - Google Patents

半導体記憶素子、半導体記憶装置、および半導体システム Download PDF

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Abstract

【課題】平面面積がより縮小された半導体記憶素子を提供する。
【解決手段】少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える、半導体記憶素子。
【選択図】図２

Description

本開示は、半導体記憶素子、半導体記憶装置、および半導体システムに関する。
近年、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）として、アナログ回路、メモリ、および論理回路などを１チップに混載したＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）が製品化されている。
ＬＳＩに搭載されるメモリには、例えば、Ｓｔａｔｉｃ ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。一方で、近年、コストおよび消費電力をより低減するために、Ｄｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ ＲＡＭ（ＭＲＡＭ）、またはＦｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ（ＦｅＲＡＭ）等の半導体記憶素子を用いることが検討されている。
ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶素子である。ＦｅＲＡＭの構造としては、例えば、強誘電体材料を含むキャパシタをメモリセルとして用いる１Ｔｒａｎｓｉｓｔｏｒ−１Ｃａｐａｃｉｔｏｒ（１Ｔ１Ｃ）型構造、および強誘電体材料をゲート絶縁膜に用いた電界効果トランジスタをメモリセルとして用いる１Ｔｒａｎｓｉｓｔｏｒ（１Ｔ）型構造などが提案されている。
ただし、１Ｔ型構造のＦｅＲＡＭでは、複数のメモリセルでワード線およびビット線を共有している。そのため、情報を書き込む際にメモリセルに電圧を印加した場合、選択されたメモリセルだけでなく、ワード線およびビット線を共有する非選択のメモリセルにも電圧が印加されてしまう。したがって、１Ｔ型構造のＦｅＲＡＭでは、メモリセルに情報を書き込む際に、非選択のメモリセルに記憶された情報が書き換わってしまう可能性があった。
例えば、下記の特許文献１には、メモリセルである強誘電体トランジスタのゲートに選択トランジスタを接続することで、情報が書き込まれるメモリセル以外の非選択のメモリセルには、電圧が印加されないようにした強誘電体メモリが開示されている。このような強誘電体メモリでは、メモリセルに情報を書き込む際に、非選択のメモリセルに記憶された情報が書き換わることを防止することができる。
特開２００９−２３０８３４号公報
しかし、特許文献１に開示された強誘電体メモリでは、選択トランジスタ、および該選択トランジスタとメモリセルとを接続する配線をメモリセルごとに設けることになるため、各メモリセルの平面面積が大きくなってしまう。したがって、特許文献１に開示された強誘電体メモリでは、各メモリセルの平面面積の縮小が困難であるため、メモリセルのさらなる高集積化が困難であった。
そこで、本開示では、平面面積をさらに縮小することが可能な、新規かつ改良された半導体記憶素子、半導体記憶装置、および半導体システムを提案する。
本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える、半導体記憶素子が提供される。
また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える半導体記憶素子をマトリクス状に複数配置した、半導体記憶装置が提供される。
さらに、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える半導体記憶素子をマトリクス状に複数配置した記憶装置と、前記記憶装置と接続された演算装置と、を１つの半導体チップ上に搭載した、半導体システムがて供される。
本開示によれば、メモリセルトランジスタと、選択トランジスタとを膜厚方向に互いに対向するように、積層して設けることが可能であるため、平面面積をより縮小することができる。
以上説明したように本開示によれば、平面面積がより縮小された半導体記憶素子、半導体記憶装置、および半導体システムを提供することが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る半導体記憶素子の等価回路を示した回路図である。 同実施形態に係る半導体記憶素子の平面構造、および断面構造を示す説明図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。 同実施形態に係る半導体記憶素子の製造の各工程を説明する平面図、および断面図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．半導体記憶素子の概要
２．半導体記憶素子の構造
３．半導体記憶素子の動作
４．半導体記憶素子の製造方法
５．まとめ
＜１．半導体記憶素子の概要＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶素子の概要について説明する。図１は、本開示の一実施形態に係る半導体記憶素子１の等価回路を示した回路図である。
本明細書において、「ゲート」とは、電界効果トランジスタのゲート電極を表し、「ドレイン」とは、電界効果トランジスタのドレイン電極またはドレイン領域を表し、「ソース」とは、電界効果トランジスタのソース電極またはソース領域を表すこととする。
図１に示すように、半導体記憶素子１は、メモリセルトランジスタＴｍと、メモリセルトランジスタＴｍのゲートと接続する選択トランジスタＴｓとを備える。
メモリセルトランジスタＴｍは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する電界効果トランジスタであり、ゲート絶縁膜の残留分極の向きにて情報を記憶する。また、メモリセルトランジスタＴｍは、ソースまたはドレインの一方で第２ビット線ＢＬ２と接続し、ソースまたはドレインの他方で、トランジスタＶＬを介して半導体記憶素子１の外部に設けられた電源Ｖｓと接続している。なお、電源Ｖｓは、グランド（ＧＮＤ）であってもよい。
選択トランジスタＴｓは、スイッチング素子として機能する電界効果トランジスタであり、ソースまたはドレインの一方でメモリセルトランジスタＴｍのゲートと接続し、ソースまたはドレインの他方で第１ビット線ＢＬ１と接続する。また、選択トランジスタＴｓのゲートは、ワード線ＷＬと接続しており、選択トランジスタＴｓのチャネルは、ワード線ＷＬからの印加電圧によって制御される。
したがって、メモリセルトランジスタＴｍに情報を書き込む場合、半導体記憶素子１では、まず、ワード線ＷＬに電圧を印加して、選択トランジスタＴｓのチャネルをオンにする。次に、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に所定の電位差を印加することで、メモリセルトランジスタＴｍのゲート絶縁膜に電界を印加する。これにより、半導体記憶素子１では、メモリセルトランジスタＴｍのゲート絶縁膜の残留分極の向きを外部電界によって制御し、メモリセルトランジスタＴｍに情報を書き込むことができる。
一方、メモリセルトランジスタＴｍから情報を読み出す場合、半導体記憶素子１では、まず、ワード線ＷＬに電圧を印加して、選択トランジスタＴｓのチャネルをオンにした後、第１ビット線ＢＬ１に電圧を印加することで、メモリセルトランジスタＴｍのチャネルをオンにする。その後、トランジスタＶＬのチャネルをオンにした上で、第２ビット線ＢＬ２に電圧を印加することで、メモリセルトランジスタＴｍのドレインからソースに電流を流す。メモリセルトランジスタＴｍでは、ゲート絶縁膜の残留分極の向きによって、しきい値電圧Ｖｔが変化するため、ドレインからソースに流れる電流の大きさを計測することで、メモリセルトランジスタＴｍに記憶された情報を読み出すことができる。
すなわち、本実施形態に係る半導体記憶素子１は、メモリセルトランジスタＴｍに情報を記憶するＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として動作することができる。
半導体記憶素子１では、メモリセルトランジスタＴｍのゲートに選択トランジスタＴｓが接続されているため、選択トランジスタＴｓのオンオフによって、メモリセルトランジスタＴｍのゲート絶縁膜に電界を印加するか否かを制御することができる。したがって、半導体記憶素子１では、選択したメモリセルトランジスタＴｍへの情報の書き込み、および読み出しのいずれの場合でも、非選択のメモリセルトランジスタＴｍのゲート絶縁膜への外部電界の印加を防止することができる。
これにより、半導体記憶素子１は、情報の書き込み、および読み出しによって、非選択のメモリセルトランジスタＴｍに記憶された情報が書き換わることを防止することができる。また、半導体記憶素子１では、情報の書き込み、および読み出し時に、選択したメモリセルトランジスタＴｍのゲート絶縁膜にのみ電界を印加することができるため、ゲート絶縁膜を構成する強誘電体材料の劣化を抑制することができる。
さらに、本実施形態に係る半導体記憶素子１は、上述したメモリセルトランジスタＴｍと、選択トランジスタＴｓとを互いに積層方向に対向するように設けることで、半導体記憶素子１が占有する平面面積を縮小することができる。以下では、かかる半導体記憶素子１の具体的な構造について説明する。
＜２．半導体記憶素子の構造＞
続いて、図２を参照して、本実施形態に係る半導体記憶素子１の具体的な構造について説明する。図２は、本実施形態に係る半導体記憶素子１の平面構造、および断面構造を示す説明図である。
なお、図２の断面図の各々は、平面図をＡＡ線、ＢＢ線、またはＣＣ線でそれぞれ切断した断面を示す。ただし、図２の平面図では、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成された層の記載は省略し、かつ第３層間絶縁膜３２０、および第２配線層３２１の記載は省略している。
以下では、「第１導電型」とは、「ｐ型」または「ｎ型」の一方を表し、「第２導電型」とは、「第１導電型」と異なる「ｐ型」または「ｎ型」の他方を表すこととする。
図２で示すように、半導体記憶素子１は、半導体基板１００の上に設けられる。具体的には、半導体基板１００の一部領域に設けられた活性化領域１１０の上にゲート絶縁膜１２０、およびゲート電極１３１が設けられることで選択トランジスタＴｓが形成される。また、選択トランジスタＴｓのソース／ドレイン領域１４１と接続し、メモリセルトランジスタＴｍのゲート電極として機能する接続層２３０の一端の上に強誘電体材料を含むゲート絶縁膜２２０が設けられ、ゲート絶縁膜２２０の上に半導体層２４０が設けられることで、メモリセルトランジスタＴｍが形成される。
このような選択トランジスタＴｓ、およびメモリセルトランジスタＴｍにより、図１で示した等価回路を有する半導体記憶素子１が構成される。また、半導体記憶素子１は、半導体基板１００上にマトリクス状に多数配置されることで、高集積化された大容量の半導体記憶装置を構成することができる。
以下では、図２の平面図、Ａ−Ａ断面図、およびＣ−Ｃ断面図を中心に説明を行う。なお、Ｂ−Ｂ断面図は、Ａ−Ａ断面図を左右反転した図と実質的に同じである。
半導体基板１００は、選択トランジスタＴｓが形成される基板である。半導体基板１００は、各種半導体からなる基板を用いてもよく、例えば、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）からなる基板を用いてもよい。また、半導体基板１００は、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
活性化領域１１０は、半導体基板１００に形成された第１導電型の領域であり、素子分離領域１１１によって互いに離隔された平行な帯状領域として設けられる。また、活性化領域１１０の帯状領域は、素子分離領域１１１によって互いに離隔されることで、隣接する選択トランジスタＴｓの各々が互いに導通することを防止する。例えば、活性化領域１１０は、半導体基板１００に第１導電型の不純物（例えば、ホウ素（Ｂ）などのｐ型不純物）を導入することで形成されてもよい。
素子分離領域１１１は、半導体基板１００に形成された絶縁性の領域であり、活性化領域１１０を互いに電気的に離隔することで、活性化領域１１０の上に設けられた選択トランジスタＴｓの各々を電気的に離隔する。例えば、素子分離領域１１１は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
具体的には、素子分離領域１１１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて、所望の領域の半導体基板１００の一部をエッチング等で除去した後、エッチングによる開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離領域１１１は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、所定の領域の半導体基板１００を熱酸化し、酸化物に変換することで形成されてもよい。
ゲート絶縁膜１２０は、選択トランジスタＴｓのゲート絶縁膜である。したがって、ゲート絶縁膜１２０は、活性化領域１１０の上にのみ設けられ、素子分離領域１１１の上には設けられない。これにより、半導体記憶素子１では、意図しない領域がトランジスタとして機能することが防止される。
また、選択トランジスタＴｓは、メモリセルトランジスタＴｍへの電圧印加を制御するスイッチング素子として機能する。そのため、ゲート絶縁膜１２０は、電界効果トランジスタのゲート絶縁膜として公知の一般的な絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１２０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。ただし、選択トランジスタＴｓがスイッチング素子として機能するのであれば、ゲート絶縁膜１２０は、酸化ハフニウム等の誘電体材料、または強誘電体材料によって形成されてもよいことは言うまでもない。
ゲート電極１３１は、選択トランジスタＴｓのゲート電極であり、ゲート絶縁膜１２０の上に設けられる。また、ゲート電極１３１は、活性化領域１１０の延伸方向と直交する方向に延伸されて、素子分離領域１１１を越えて複数の活性化領域１１０に亘って設けられる。ゲート電極１３１は、半導体記憶素子１の各々の選択トランジスタＴｓのゲート電極を電気的に接続するワード線ＷＬとして機能する。このとき、ゲート電極１３１は、素子分離領域１１１の上にも設けられることになるが、素子分離領域１１１の上にはゲート絶縁膜１２０が設けられていないため、素子分離領域１１１の上ではワード線ＷＬの配線としての機能を実現する。
例えば、ゲート電極１３１は、ポリシリコン等にて形成されてもよく、金属、合金、または金属化合物にて形成されてもよい。また、ゲート電極１３１は、金属層と、ポリシリコンからなる層との複数層の積層構造にて形成されてもよい。例えば、ゲート電極１３１は、ゲート絶縁膜１２０の上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１３１は、ポリシリコン単層で形成される場合と比較して配線抵抗を低下させることが可能である。
ソース／ドレイン領域１４１は、半導体基板１００に形成された第２導電型の領域であり、選択トランジスタＴｓのソース領域またはドレイン領域として機能する。具体的には、ソース／ドレイン領域１４１は、ゲート電極１３１を挟んで両側の活性化領域１１０に設けられる。ソース／ドレイン領域１４１の一方は、第１コンタクトプラグ１５１、および第２コンタクトプラグ２５１を介して、第１ビット線ＢＬ１、および第２ビット線ＢＬ２として機能する第２配線層３２１と接続する。また、ソース／ドレイン領域１４１の他方は、第１コンタクトプラグ１５３を介して、メモリセルトランジスタＴｍのゲート電極として機能する接続層２３０と接続する。
例えば、ソース／ドレイン領域１４１は、活性化領域１１０の所定の領域に第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。また、ソース／ドレイン領域１４１には、ゲート電極との間に、ソース／ドレイン領域１４１と同じ導電型であり、かつソース／ドレイン領域１４１よりも低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成されていてもよい。
なお、ゲート電極１３１を挟んで形成されたソース／ドレイン領域１４１は、いずれがソース領域として機能してもよく、いずれがドレイン領域として機能してもよい。これらは、選択トランジスタＴｒに流れる電流の方向によって任意に変更され得る。
サイドウォール絶縁膜１４３は、ゲート電極１３１の側面に設けられる絶縁膜の側壁である。具体的には、サイドウォール絶縁膜１４３は、ゲート電極１３１を含む領域に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１４３は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で、単層または複数層にて形成されてもよい。
サイドウォール絶縁膜１４３は、活性化領域１１０に導入される不純物を遮蔽することで、ゲート電極１３１と、不純物が導入されるソース／ドレイン領域１４１との位置関係を自己整合的に制御する。また、サイドウォール絶縁膜１４３を複数層で形成した場合、活性化領域１１０への不純物の導入を段階的に行うことができるため、ソース／ドレイン領域１４１と、ゲート電極１３１との間に自己整合的にＬＤＤ領域を形成することが可能である。
コンタクト層１３３は、ゲート電極１３１の上面に設けられ、ゲート電極１３１の導通性を向上させる。具体的には、コンタクト層１３３は、低抵抗の金属、金属化合物、またはＮｉなどの高融点金属とゲート電極１３１を構成する半導体との合金（いわゆるシリサイド）にて形成されてもよい。例えば、コンタクト層１３３は、ＮｉＳｉなどの高融点金属シリサイドにて形成されてもよい。
平坦化膜１５０は、選択トランジスタＴｓを埋め込み、半導体基板１００の全面に亘って設けられる絶縁膜である。また、平坦化膜１５０の上にメモリセルトランジスタＴｍが積層される。例えば、平坦化膜１５０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
なお、図２では図示しないが、ゲート電極１３１と、平坦化膜１５０との間には、半導体基板１００の全面に亘って、無機絶縁材料を含むライナー層が設けられていてもよい。ライナー層は、第１コンタクトプラグ１５１、１５３を形成する際に、平坦化膜１５０との間で高いエッチング選択比を提供することで、半導体基板１００にエッチングが過剰に進行することを防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜１５０が酸化シリコン（ＳｉＯｘ）である場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
また、ライナー層は、ゲート絶縁膜１２０に対して圧縮応力または引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、移動度の応力効果によって、ゲート絶縁膜１２０のキャリア移動度を向上させることができる。
第１コンタクトプラグ１５１、１５３は、平坦化膜１５０を貫通して設けられる。具体的には、第１コンタクトプラグ１５１は、第１コンタクトプラグ１５１の上に設けられた第２コンタクトプラグ２５１、および第１配線層３１１を介して、ソース／ドレイン領域１４１の一方と、第２配線層３２１とを電気的に接続する。また、第１コンタクトプラグ１５３は、ソース／ドレイン領域１４１の他方と、接続層２３０とを電気的に接続する。
例えば、第１コンタクトプラグ１５１、１５３は、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、第１コンタクトプラグ１５１、１５３は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第１コンタクトプラグ１５１、１５３は、ＴｉまたはＴｉＮと、Ｗとの積層体にて形成されてもよい。
ここで、後述するように、選択トランジスタＴｓと、メモリセルトランジスタＴｍとは、積層方向から平面視して異なる平面領域に形成される。これにより、第１コンタクトプラグ１５１は、ソース／ドレイン領域１４１の上に垂直に設けられた場合でも、メモリセルトランジスタＴｍの各構成と干渉することなく、第２コンタクトプラグ２５１、および第１配線層３１１を介して、第２配線層３２１と接続することができる。
接続層２３０は、第１コンタクトプラグ１５３を介して、選択トランジスタＴｓのソース／ドレイン領域１４１の一方と接続し、メモリセルトランジスタＴｍのゲート電極として機能する。具体的には、接続層２３０は、少なくとも１つ以上の折曲点で直線が折れ曲がった鉤状形状で平坦化膜１５０の上に設けられ、鉤状形状の一端で第１コンタクトプラグ１５３と接続する。例えば、接続層２３０は、直線を直角に折り曲げた「Ｌ」形状にて平坦化膜１５０の上に設けられてもよい。
接続層２３０が上記の平面形状で設けられることにより、選択トランジスタＴｓと、メモリセルトランジスタＴｍとは、積層方向から平面視して異なる平面領域に形成されることになる。これによれば、半導体記憶素子１では、選択トラジスタＴｓのソース／ドレイン領域の他方と接続する第２コンタクトプラグ２５５と、メモリセルトランジスタＴｍのソース／ドレイン領域の他方と接続する第２コンタクトプラグ２５３と、メモリセルトランジスタＴｍのソース／ドレイン領域の一方と接続する第２コンタクトプラグ２５１とを互いに干渉しないようにマトリクス状に配置することができる。また、これによれば、第１コンタクトプラグ１５１の上には、メモリセルトランジスタＴｍの各構成が設けられないため、選択トラジスタＴｓのソース／ドレイン領域の他方と、第２配線層３２１とを配線等で引き回すことなく、直線的に接続することができる。
したがって、接続層２３０が上記の平面形状で形成されることにより、半導体記憶素子１は、選択トランジスタＴｓと、メモリセルトランジスタＴｍとを効率的に積層することが可能である。
接続層２３０は、ポリシリコン等にて形成されてもよく、金属、合金、または金属化合物にて形成されてもよい。例えば、接続層２３０は、ＴｉＮ、またはＴａＮなどの金属化合物で形成されてもよい。ただし、接続層２３０が金属、合金、または金属化合物で形成される場合、接続層２３０は、表面に酸化膜が形成されにくいため、ゲート絶縁膜２２０を構成する強誘電体材料の結晶性、および配向性を接続層２３０の材料で制御することが可能になる。また、強誘電体材料からなる単層膜にてゲート絶縁膜２２０を構成することができるため、ゲート絶縁膜２２０の分極特性を向上させることで、メモリセルトランジスタＴｍのメモリ特性を向上させることができる。
ゲート絶縁膜２２０は、メモリセルトランジスタＴｍのゲート絶縁膜であり、接続層２３０の上に設けられる。ゲート絶縁膜２２０の少なくとも一部は、自発的に分極し、分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、ゲート絶縁膜２２０は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、またはタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、ゲート絶縁膜２２０は、ＨｆＯｘ、ＺｒＯｘまたはＨｆＺｒＯｘなどの高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜で構成されてもよく、上記の高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）などの原子をドープすることで形成された強誘電体膜で構成されてもよい。また、ゲート絶縁膜２２０は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、ゲート絶縁膜２２０は、ＨｆＯｘなどの強誘電体材料からなる単層膜で構成されてもよい。
半導体層２４０は、メモリセルトランジスタＴｍのチャネル領域２４１、およびソース／ドレイン領域が形成される層であり、半導体性材料でゲート絶縁膜２２０の上に設けられる。具体的には、半導体層２４０は、積層方向で平面視した際に、一部が接続層２３０と重なる平面配置でゲート絶縁膜２２０の上に設けられる。
例えば、半導体層２４０は、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）で形成されてもよく、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）またはヒ化ガリウムインジウム（ＩｎＧａＡｓ）などの化合物半導体で形成されてもよく、酸化亜鉛（ＺｎＯ）または酸化ガリウムインジウムスズ（ＩｎＧａＺｎＯ）などの酸化物半導体で形成されてもよく、硫化モリブデン（ＭｏＳ２）などの二次元半導体で形成されてもよい。
積層方向で平面視した際に、第１コンタクトプラグ１５３と接続していない接続層２３０の一端と重なる半導体層２４０の領域（すなわち、チャネルが形成される領域）には、接続層２３０に電圧が印加された場合、キャリア蓄積層が形成されることでチャネルが形成される。一方、半導体層２４０のうち、チャネルが形成される領域の両側の領域には、第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで、ソース／ドレイン領域が形成される。
したがって、上記の接続層２３０、ゲート絶縁膜２２０、および半導体層２４０によって、メモリセルトランジスタＴｍが形成される。すなわち、メモリセルトランジスタＴｍは、半導体層２４０に形成されたソース／ドレインと、ゲート電極である接続層２３０とがゲート絶縁膜２２０を挟んで反対側に設けられる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）として形成される。また、メモリセルトランジスタＴｍは、ゲート電極である接続層２３０がゲート絶縁膜２２０の下側に設けられるボトムゲート型トランジスタとして形成される。これにより、半導体記憶素子１は、占有する平面面積を縮小することができる。
第１層間絶縁膜２５０は、メモリセルトランジスタＴｍを埋め込み、半導体基板１００の全面に亘って設けられる。第１層間絶縁膜２５０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
第２コンタクトプラグ２５１、２５３、２５５は、第１層間絶縁膜２５０を貫通して設けられる。具体的には、第２コンタクトプラグ２５１は、第１コンタクトプラグ１５１の上に設けられ、第１配線層３１１を介して、選択トランジスタＴｓのソース／ドレイン領域１４１の一方と、第２配線層３２１とを電気的に接続する。また、第２コンタクトプラグ２５３は、メモリセルトランジスタＴｍのソース／ドレイン領域の一方と、第１配線層３１３とを電気的に接続する。さらに、また、第２コンタクトプラグ２５５は、第１配線層３１５を介して、メモリセルトランジスタＴｍのソース／ドレイン領域の他方と、第２配線層３２１とを電気的に接続する。
例えば、第２コンタクトプラグ２５１、２５３、２５５は、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、第２コンタクトプラグ２５１、２５３、２５５は、単層で形成されてもよく、複数層の積層体で形成されてもよく、例えば、ＴｉまたはＴｉＮと、Ｗとの積層体にて形成されてもよい。
第１配線層３１１、３１３、３１５は、第２コンタクトプラグ２５１、２５３、２５５の上にそれぞれ設けられる。具体的には、第１配線層３１１、３１５は、それぞれ第２コンタクトプラグ２５１、２５５の上にのみ設けられる。また、第１配線層３１３は、第２コンタクトプラグ２５３の上に、活性化領域１１０が延伸する方向と直交する方向に延伸して設けられる。これにより、第１配線層３１３は、第２コンタクトプラグ２５３（すなわち、半導体記憶素子１の各々のメモリセルトランジスタＴｍのソースまたはドレインの他方）と、トランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）とを電気的に接続する。第１配線層３１１、３１３、３１５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造、またはデュアルダマシン構造にて形成されてもよい。
第２層間絶縁膜３１０は、第１配線層３１１、３１３、３１５を埋め込み、第１層間絶縁膜２５０の上に半導体基板１００の全面に亘って設けられる。第２層間絶縁膜３１０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
第３層間絶縁膜３２０は、第２層間絶縁膜３１０の上に半導体基板１００の全面に亘って設けられる。第３層間絶縁膜３２０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
第２配線層３２１は、活性化領域１１０が延伸する方向と平行な方向に延伸して、第３層間絶縁膜３２０の上に設けられる。また、第２配線層３２１は、第３層間絶縁膜３２０を貫通するコンタクトを有し、第１配線層３１１、３１５と電気的に接続している。
具体的には、第２配線層３２１は、半導体記憶素子１の各々のメモリセルトランジスタＴｍのソースまたはドレインの他方、および選択トランジスタＴｓのソース／ドレイン領域１４１の他方と電気的に接続し、第１ビット線ＢＬ１、および第２ビット線ＢＬ２として機能する。第２配線層３２１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造、またはデュアルダマシン構造にて形成されてもよい。
上記の構造によれば、半導体記憶素子１では、接続層２３０を挟んで、選択トランジスタＴｓのゲート絶縁膜１２０と、メモリセルトランジスタＴｍのゲート絶縁膜２２０とが積層方向に対向して設けられることで、選択トランジスタＴｓと、メモリセルトランジスタＴｍとが積層される。これによれば、半導体記憶素子１は、占有する平面面積をより縮小することができる。
したがって、本実施形態に係る半導体記憶素子１では、非選択の記憶素子への電圧の印加を防止し、選択された記憶素子にのみ電圧を印加することが可能な半導体記憶素子１をより縮小された平面面積にて構成することができる。これによれば、半導体記憶素子１の集積度を向上させることができるため、半導体記憶素子１を集積した半導体記憶装置の記憶密度を向上させることが可能である。
＜３．半導体記憶素子の動作＞
続いて、図１および図２を参照して、説明した半導体記憶素子１の書き込み動作、および読み出し動作について説明する。以下の表１は、半導体記憶素子１の書き込み動作、および読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
Figure 2018067664
表１に示すように、例えば、半導体記憶素子１に「１」の情報を書き込む場合、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖ、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓとの接続を制御するトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった選択トランジスタＴｓを介して、メモリセルトランジスタＴｍのゲートに伝達される。また、第２ビット線ＢＬ２の電位は、メモリセルトランジスタＴｍのソース／ドレインに伝達される。これにより、メモリセルトランジスタＴｍのゲート絶縁膜２２０には、ゲート側が高電位な外部電界が印加されるため、ゲート絶縁膜２２０の分極状態が制御され、半導体記憶素子１に、例えば「１」の情報が書き込まれる。
一方、例えば、半導体記憶素子１に「０」の情報を書き込む場合、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖ、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓとの接続を制御するトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
このとき、メモリセルトランジスタＴｍのゲートには、選択トランジスタＴｓを介して、第１ビット線ＢＬ１の電位が伝達され、メモリセルトランジスタＴｍのソース／ドレインには、第２ビット線ＢＬ２の電位が伝達される。これにより、メモリセルトランジスタＴｍのゲート絶縁膜２２０には、ソース／ドレイン側が高電位な外部電界が印加されるため、ゲート絶縁膜２２０の分極状態が制御され、半導体記憶素子１に、例えば「０」の情報が書き込まれる。
なお、ワード線ＷＬに接続する非選択の半導体記憶素子１では、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に電圧が印加されないため、メモリセルトランジスタＴｍのゲート絶縁膜２２０に電界が印加されない。また、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に接続する非選択の半導体記憶素子１では、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に電圧が印加されるものの、選択トランジスタＴｓのチャネルがオフであるため、メモリセルトランジスタＴｍのゲート絶縁膜２２０に電界が印加されない。
また、半導体記憶素子１から情報を読み出す場合、選択した半導体記憶素子１に接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖ、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓとの接続を制御するトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
このとき、メモリセルトランジスタＴｍでは、選択トランジスタＴｓを介して第１ビット線ＢＬ１の電位がゲートに伝達されるため、メモリセルトランジスタＴｍのチャネルはオンになる。また、メモリセルトランジスタＴｍでは、ゲート絶縁膜２２０の残留分極の向きによってしきい値電圧Ｖｔが変化し、例えば、上記で「１」の情報が記憶されている場合、Ｖｔは低くなり、上記で「０」の情報が記憶されている場合、Ｖｔは高くなる。これによれば、メモリセルトランジスタＴｍのゲート絶縁膜２２０の残留分極の向きによって、第２ビット線ＢＬ２から電源Ｖｓ（または、グランド）に流れる電流量が変化するため、これによってメモリセルトランジスタＴｍに記憶された情報が「１」または「０」のいずれであるかを判定することができる。
なお、ワード線ＷＬに接続する非選択の半導体記憶素子１では、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に電圧が印加されないため、メモリセルトランジスタＴｍに電界が印加されない。また、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に接続する非選択の半導体記憶素子１では、第１ビット線ＢＬ１、および第２ビット線ＢＬ２に電圧が印加されるものの、選択トラジスタＴｓのチャネルがオフであるため、メモリセルトランジスタＴｍには、電界が印加されない。
したがって、半導体記憶素子１では、情報を記憶するメモリセルトランジスタＴｍのゲートに、スイッチング素子として機能する選択トランジスタＴｓが接続されているため、ゲート絶縁膜に選択的に外部電界を印加することができる。これにより、半導体記憶素子１では、選択した半導体記憶素子１への情報の書き込み、および読み出しの際に、非選択の半導体記憶素子に記憶された情報がかく乱されること（ｄｉｓｔｕｒｂともいう）を防止することができる。
また、例えば、情報の読み出しの際に、第２ビット線ＢＬ２に沿って生じるメモリセルトランジスタＴｍのリーク電流が、第２ビット線ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になることがあった。半導体記憶素子１では、第２ビット線ＢＬ２に沿って設けられた非選択のメモリセルトランジスタＴｍに接続するトランジスタＶＬのゲートを０Ｖにすることで、非選択のメモリセルトランジスタＴｍと電源Ｖｓとの接続を遮断することができる。これにより、半導体記憶素子１では、第２ビット線ＢＬ２に沿って生じる非選択のメモリセルトランジスタＴｍを介したリーク電流を遮断することができる。これによれば、半導体記憶素子１は、記憶された情報の判定をより確実に行うことができる。
＜４．半導体記憶素子の製造方法＞
続いて、図３〜図１０を参照して、本実施形態に係る半導体記憶素子１の製造方法について説明する。図３〜図１０は、本実施形態に係る半導体記憶素子１の製造の各工程を説明する平面図、および断面図である。
なお、図３〜図１０においても、図２と同様に各構成の配置を明確にするために、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡＡ線、ＢＢ線、またはＣＣ線でそれぞれ切断した断面を示す。
まず、図３に示すように、半導体基板１００に活性化領域１１０と、素子分離領域１１１とを形成する。
具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等によってＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によってＳｉ３Ｎ４膜を形成する。続いて、Ｓｉ３Ｎ４膜の上に、後段で活性化領域１１０となる領域を保護するパターニングを施したレジスト層を形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、および半導体基板１００を３５０ｎｍ〜４００ｎｍの深さでエッチングする。
次に、エッチングによって形成された開口を埋め込むために、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜し、素子分離領域１１１を形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行われてもよい。
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離領域１１１のＳｉＯ２膜をより緻密な膜とするため、または活性化領域１１０の角を丸めるためには、Ｓｉ３Ｎ４膜の除去の前に、半導体基板１００をＮ２、Ｏ２、またはＨ２／Ｏ２環境下でアニーリングしてもよい。
次に、半導体基板１００の活性化領域１１０に相当する領域を１０ｎｍ程度酸化した後、第１導電型の不純物（例えば、ホウ素など）をイオン注入することで、第１導電型の活性化領域１１０を形成する。
次に、図４に示すように、ゲート絶縁膜１２０を成膜した後、ゲート絶縁膜１２０の上に、ゲート電極１３１、およびコンタクト層１３３を形成する。
具体的には、まず、半導体基板１００の表面を覆うＳｉＯ２膜をフッ化水素酸溶液等で剥離する。その後、７００℃の乾燥酸素を用いたドライ酸化、またはＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理などを用いて、半導体基板１００の上にゲート絶縁膜１２０となるＳｉＯ２膜を膜厚０．５ｎｍ〜２．０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、乾燥酸素の他に、Ｈ２／Ｏ２、Ｎ２Ｏ、またはＮＯの混合ガスを用いることも可能である。
また、ゲート絶縁膜１２０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。さらに、一部に膜厚３ｎｍ〜５ｎｍのゲート絶縁膜１２０を形成することで、印加電圧、またはしきい値電圧が異なる電界効果トランジスタを半導体基板１００の面内に作り分けることも可能である。
次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃〜６２０℃とする減圧ＣＶＤ法を用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。続いて、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＣＶＤ法を用いて、ＴｉＮを膜厚５０ｎｍ〜１００ｎｍにて成膜する。さらに、パターニングされたレジストをマスクとして、ポリシリコンおよびＴｉＮに対して、ＨＢｒガスまたはＣｌ系ガスを用いた異方性エッチングを行うことにより、ゲート電極１３１、およびコンタクト層１３３を形成する。
なお、ゲート絶縁膜１２０は、上述した絶縁性の酸化膜ではなく、ＨｆＯ２などの高誘電体膜で形成することも可能である。また、コンタクト層１３３は、他の低抵抗金属、金属化合物、またはシリサイドで形成されてもよく、Ｗ、またはＷＳｉｘなどで形成されてもよい。
また、レジストをパターニングした後に、Ｏ２プラズマにてレジストのトリミング処理を行うことで、異方性エッチング後に形成されるゲート電極１３１、およびコンタクト層１３３の幅をより細くすることも可能である。例えば、３２ｎｍプロセスノードでは、ゲート電極の幅（ゲート長）を２０ｎｍ〜３０ｎｍとしてもよい。
次に、図５に示すように、ゲート電極１３１、およびコンタクト層１３３の両側面にサイドウォール絶縁膜１４３を形成した後、ソース／ドレイン領域１４１を形成する。
具体的には、まず、ゲート電極１３１の両側に、第２導電型の不純物であるヒ素（Ａｓ）を５ｋｅＶ〜１０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、選択トランジスタＴｓの特性ばらつきを抑制することが可能である。
次に、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜した後、プラズマＣＶＤ法によってＳｉ３Ｎ４を膜厚３０ｎｍ〜５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３１の両側面にサイドウォール絶縁膜１４３を形成する。
その後、第２導電型の不純物であるヒ素（Ａｓ）を４０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ゲート電極１３１の両側の活性化領域１１０に不純物を導入する。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、選択トランジスタＴｓのソース／ドレイン領域１４１が形成される。なお、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
なお、上記工程によって、半導体記憶素子１が形成される領域とは別の領域に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の論理回路を構成する電界効果トランジスタを形成することも可能である。これによれば、半導体記憶素子１をマトリクス状に配列した半導体記憶装置と、ＣＭＯＳ等を含む演算装置とが混載されたＬＳＩ（いわゆる、ＳｏＣ）をより少ない工程数で製造することができる。
次に、図６に示すように、半導体基板１００の全面に亘って平坦化膜１５０を形成した後、第１コンタクトプラグ１５１、１５３を形成する。
具体的には、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜１５０を形成する。次に、平坦化膜１５０をエッチングすることで開口を形成する。続いて、形成した開口に対して、ＣＶＤ法等にて、ＴｉおよびＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、第１コンタクトプラグ１５１、１５３を形成する。なお、ＴｉおよびＴｉＮは、ＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
ここで、平坦化膜１５０を形成する前に、ＳｉＮからなるライナー層を形成してもよい。具体的には、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜することで、ライナー層を形成してもよい。なお、ライナー層は、減圧ＣＶＤ法またはＡＬＤ法によっても形成することが可能である。ライナー層が設けられている場合、ライナー層と、平坦化膜１５０との選択比が高くなる条件でエッチングを行うことによって、平坦化膜１５０を制御性良くエッチングすることができる。さらに、ライナー層は、圧縮応力または引張応力を付与する層として形成することも可能である。
続いて、図７に示すように、平坦化膜１５０の上に接続層２３０、およびゲート絶縁膜２２０を形成する。
具体的には、ＰＶＤ法、ＣＶＤ法、またはＡＬＤ法等を用いて、平坦化膜１５０の上にＴｉＮを膜厚２０ｎｍ〜１００ｎｍの膜厚で成膜した後、リソグラフィによってパターニングされたレジストをマスクとして異方性エッチングを行うことで、接続層２３０を形成する。次に、ＣＶＤ法、またはＡＬＤ法等を用いて高誘電体である酸化ハフニウム（ＨｆＯｘ）を膜厚３ｎｍ〜１０ｎｍで成膜することで、ゲート絶縁膜２２０を形成する。
続いて、４００℃〜１０００℃の温度でアニーリングを行うことで、ゲート絶縁膜２２０を結晶化し、強誘電体として形成する。アニーリングの時間は、ゲート絶縁膜２２０、および接続層２３０の材料によって、１秒以下から１時間以上まで適切な時間を選択することが可能である。また、ゲート絶縁膜２２０の結晶化、および配向を促進するために、接続層２３０に下地となる膜を設けてもよい。これによれば、接続層２３０の結晶性を用いて、ゲート絶縁膜２２０の結晶性、および配向性を向上させることができる。
なお、ゲート絶縁膜２２０として、酸化ハフニウムに替えて、チタン酸ジルコン酸鉛（ＰＺＴ）、またはタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能であり、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などを用いることも可能である。また、ゲート絶縁膜２２０として、高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）等をドープすることで強誘電体膜に変換した膜を用いてもよい。
次に、図８に示すように、ゲート絶縁膜２２０の上に半導体層２４０を形成し、半導体層２４０にチャネル領域２４１と、ソース／ドレイン領域とを形成する。
具体的には、まず、減圧ＣＶＤ法を用いて、ポリシリコンを膜厚１０ｎｍ〜２０ｎｍにて成膜し、リソグラフィによってパターニングされたレジストをマスクとして、異方性エッチングを行うことで、半導体層２４０を形成する。次に、所定の領域の半導体層２４０に対して、第２導電型の不純物であるヒ素（Ａｓ）を１０ｋｅＶ〜２０ｋｅＶにて、０．５〜２×１０１５個／ｃｍ２の濃度でイオン注入し、例えば、９００℃〜１０００℃で、１秒〜１０秒の活性化アニールを行うことで、チャネル領域２４１の両側にソース／ドレイン領域を形成する。
なお、半導体層２４０には、ポリシリコン以外の半導体を用いてもよく、例えば、Ｇｅ、ＧａＡｓまたはＩｎＧａＡｓなどの化合物半導体、ＺｎＯまたはＩｎＧａＺｎＯなどの酸化物半導体、ＭｏＳ２などの二次元半導体を用いることも可能である。
続いて、図９に示すように、半導体基板１００の全面に亘って第１層間絶縁膜２５０を形成した後、第２コンタクトプラグ２５１、２５３、２５５を形成する。さらに、半導体基板１００の全面に亘って第２層間絶縁膜３１０を形成した後、第１配線層３１１、３１３、３１５を形成する。
具体的には、半導体層２４０を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第１層間絶縁膜２５０を形成する。続いて、第１層間絶縁膜２５０をエッチングすることで開口を形成する。次に、形成した開口に対して、ＣＶＤ法等にて、ＴｉおよびＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化することで、第２コンタクトプラグ２５１、２５３、２５５を形成する。なお、ＴｉおよびＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
次に、第１層間絶縁膜２５０の上に、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間絶縁膜３１０を形成する。次に、第２コンタクトプラグ２５１、２５３、２５５とのコンタクトのための開口を形成した後、ダマシン構造、またデュアルダマシン構造を用いることで、Ｃｕ等の配線材料にて第１配線層３１１、３１３、３１５を形成する。なお、第１配線層３１１、３１３、３１５は、Ａｌ等にて形成されてもよい。
第１配線層３１３は、半導体記憶素子１の各々の第２コンタクトプラグ２５３の上に、活性化領域１１０が延伸する方向と垂直な方向に延伸されることで、メモリセルトランジスタＴｍのソース／ドレインと、電源Ｖｓとを接続する配線として機能する。また、第２コンタクトプラグ２５１、２５５の上に形成される第１配線層３１１、３１５は、後段で形成される第２配線層３２１の下地として機能する。
次に、図１０に示すように、半導体基板１００の全面に亘って第３層間絶縁膜３２０を形成した後、第２配線層３２１を形成する。
具体的には、第２層間絶縁膜３１０の上に、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第３層間絶縁膜３２０を形成する。次に、第１配線層３１１、３１３、３１５とのコンタクトのための開口を形成した後、ダマシン構造、またデュアルダマシン構造を用いることで、Ｃｕ等の配線材料にて第２配線層３２１を形成する。第２配線層３２１は、アルミニウム（Ａｌ）等にて形成されてもよい。
第２配線層３２１は、半導体記憶素子１の各々の第２コンタクトプラグ２５１の上に、活性化領域１１０が延伸する方向と平行な方向に延伸されることで、選択トランジスタＴｓのソース／ドレインの各々を接続する第１ビット線ＢＬ１として機能する。また、第２配線層３２１は、半導体記憶素子１の各々の第２コンタクトプラグ２５５の上に、活性化領域１１０が延伸する方向と平行な方向に延伸されることで、メモリセルトランジスタＴｍのソース／ドレインの各々を接続する第２ビット線ＢＬ２として機能する。
なお、上述した第１層間絶縁膜２５０、第２層間絶縁膜３１０、および第３層間絶縁膜３２０は、それぞれ低誘電率材料で形成されてもよい。
以上の工程によれば、本実施形態に係る半導体記憶素子１を形成することができる。
＜５．まとめ＞
以上にて説明したように、本開示の一実施形態に係る半導体記憶素子１は、情報を記憶するメモリセルトランジスタＴｍと、スイッチング素子として機能する選択トランジスタＴｓとを膜厚方向に積層して設けることで、平面面積をより縮小することが可能である。また、本実施形態に係る半導体記憶素子１は、メモリセルトランジスタＴｍを薄膜トランジスタとして形成することで、平面面積をより縮小することが可能である。これによれば、本実施形態に係る半導体記憶素子１は、製造コストを低下させつつ、集積度を向上させることが可能である。
また、本開示によれば、半導体記憶素子１をマトリクス状に複数配置した半導体記憶装置を提供することも可能である。このような半導体記憶装置は、記憶密度をより向上させることができるため、さらなる大容量化が可能である。
また、本開示によれば、半導体記憶素子１または半導体記憶装置と、演算装置とを１つの半導体チップ上に搭載した半導体システムを提供することも可能である。このような半導体システムでは、メモリ容量が増大するため、より高速での動作が可能となる。
さらに、本開示の一実施形態に係る半導体記憶素子１、半導体記憶装置、または半導体システムは、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）機器などの電子機器に搭載され得る。これらの電子機器についても、本開示の技術的範囲に含まれることは言うまでもない。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、
ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、
を備える、半導体記憶素子。
（２）
前記メモリセルトランジスタは、ゲート電極と、ソースおよびドレインとがゲート絶縁膜を挟んで反対側に設けられる薄膜トランジスタである、前記（１）に記載の半導体記憶素子。
（３）
前記メモリセルトランジスタは、ゲート絶縁膜の下にゲート電極が設けられるボトムゲート型トランジスタである、前記（２）に記載の半導体記憶素子。
（４）
前記選択トランジスタは、半導体基板の上にゲート絶縁膜が設けられ、前記ゲート絶縁膜の上にゲート電極が設けられる電界効果トランジスタである、前記（１）〜（３）のいずれか一項に記載の半導体記憶素子。
（５）
前記接続層の平面形状は、少なくとも１つ以上の折曲点で直線が折れ曲がった鉤状形状である、前記（１）〜（４）のいずれか一項に記載の半導体記憶素子。
（６）
前記メモリセルトランジスタと、前記選択トランジスタとは、積層方向から平面視して異なる平面領域に設けられる、前記（１）〜（５）のいずれか一項に記載の半導体記憶素子。
（７）
前記接続層は、前記メモリセルトランジスタのゲート電極と一体化して設けられる、前記（１）〜（６）のいずれか一項に記載の半導体記憶素子。
（８）
前記接続層は、金属、合金、または金属化合物で構成され、
前記メモリセルトランジスタのゲート絶縁膜は、前記接続層の上に設けられる、前記（７）に記載の半導体記憶素子。
（９）
前記選択トランジスタは、ゲートでワード線と接続し、ソースまたはドレインの他方で第１ビット線と接続し、
前記メモリセルトランジスタは、ソースまたはドレインの一方で第２ビット線と接続し、ソースまたはドレインの他方で電源またはグランドと接続する、前記（１）〜（８）のいずれか一項に記載の半導体記憶素子。
（１０）
前記選択トランジスタのソースまたはドレインの他方と、前記第１ビット線とは、前記ドレインの上に積層方向に貫通して設けられたコンタクトプラグにて接続される、請求項９に記載の半導体記憶素子。
（１１）
前記第１ビット線、および前記第２ビット線の延伸方向は、互いに平行であり、
前記ワード線の延伸方向と、前記第１ビット線および前記第２ビット線の延伸方向は、互いに直交する、前記（９）または（１０）に記載の半導体記憶素子。
（１２）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、
ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、
を備える半導体記憶素子をマトリクス状に複数配置した、半導体記憶装置。
（１３）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える半導体記憶素子をマトリクス状に複数配置した記憶装置と、
前記記憶装置と接続された演算装置と、
を１つの半導体チップ上に搭載した、半導体システム。
１ 半導体記憶素子
１００ 半導体基板
１１０ 活性化領域
１１１ 素子分離領域
１２０ ゲート絶縁膜
１３１ ゲート電極
１４１ ソース／ドレイン領域
１５０ 平坦化膜
１５１、１５３ 第１コンタクトプラグ
２２０ ゲート絶縁膜
２３０ 接続層
２４０ 半導体層
２５０ 第１層間絶縁膜
２５１、２５３、２５５ 第２コンタクトプラグ
３１０ 第２層間絶縁膜
３１１、３１３、３１５ 第１配線層
３２０ 第３層間絶縁膜
３２１ 第２配線層
Ｔｍ メモリセルトランジスタ
Ｔｓ 選択トランジスタ

Claims (13)

  1. 少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、
    ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、
    を備える、半導体記憶素子。
  2. 前記メモリセルトランジスタは、ゲート電極と、ソースおよびドレインとがゲート絶縁膜を挟んで反対側に設けられる薄膜トランジスタである、請求項１に記載の半導体記憶素子。
  3. 前記メモリセルトランジスタは、ゲート絶縁膜の下にゲート電極が設けられるボトムゲート型トランジスタである、請求項２に記載の半導体記憶素子。
  4. 前記選択トランジスタは、半導体基板の上にゲート絶縁膜が設けられ、前記ゲート絶縁膜の上にゲート電極が設けられる電界効果トランジスタである、請求項１に記載の半導体記憶素子。
  5. 前記接続層の平面形状は、少なくとも１つ以上の折曲点で直線が折れ曲がった鉤状形状である、請求項１に記載の半導体記憶素子。
  6. 前記メモリセルトランジスタと、前記選択トランジスタとは、積層方向から平面視して異なる平面領域に設けられる、請求項１に記載の半導体記憶素子。
  7. 前記接続層は、前記メモリセルトランジスタのゲート電極と一体化して設けられる、請求項１に記載の半導体記憶素子。
  8. 前記接続層は、金属、合金、または金属化合物で構成され、
    前記メモリセルトランジスタのゲート絶縁膜は、前記接続層の上に設けられる、請求項７に記載の半導体記憶素子。
  9. 前記選択トランジスタは、ゲートでワード線と接続し、ソースまたはドレインの他方で第１ビット線と接続し、
    前記メモリセルトランジスタは、ソースまたはドレインの一方で第２ビット線と接続し、ソースまたはドレインの他方で電源またはグランドと接続する、請求項１に記載の半導体記憶素子。
  10. 前記選択トランジスタのソースまたはドレインの他方と、前記第１ビット線とは、前記ドレインの上に積層方向に貫通して設けられたコンタクトプラグにて接続される、請求項９に記載の半導体記憶素子。
  11. 前記第１ビット線、および前記第２ビット線の延伸方向は、互いに平行であり、
    前記ワード線の延伸方向と、前記第１ビット線および前記第２ビット線の延伸方向は、互いに直交する、請求項９に記載の半導体記憶素子。
  12. 少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、
    ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、
    を備える半導体記憶素子をマトリクス状に複数配置した、半導体記憶装置。
  13. 少なくとも一部が強誘電体材料からなるゲート絶縁膜を有するメモリセルトランジスタと、ソースまたはドレインの一方が前記メモリセルトランジスタのゲート電極と接続層を介して接続され、ゲート絶縁膜が前記メモリセルトランジスタのゲート絶縁膜と前記接続層を挟んで積層方向に対向するように設けられる選択トランジスタと、を備える半導体記憶素子をマトリクス状に複数配置した記憶装置と、
    前記記憶装置と接続された演算装置と、
    を１つの半導体チップ上に搭載した、半導体システム。
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