KR20190067163A - 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템 - Google Patents
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Abstract
평면 면적이 보다 축소된 반도체 기억 소자를 제공한다. 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는, 반도체 기억 소자.
Description
본 개시는, 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템에 관한 것이다.
근년, SoC(System on a Chip)로서, 아날로그 회로, 메모리 및 논리 회로 등을 1칩에 혼재시킨 LSI(Large Scale Integration)가 제품화되고 있다.
LSI에 탑재되는 메모리에는, 예를 들어 Static RAM(Random Access Memory) 등이 사용된다. 한편, 근년, 비용 및 소비 전력을 보다 저감하기 위해, Dynamic RAM(DRAM), Magnetic RAM(MRAM) 또는 Ferroelectric RAM(FeRAM) 등의 반도체 기억 소자를 사용하는 것이 검토되고 있다.
여기서, FeRAM이란, 강유전체의 잔류 분극의 방향을 사용하여 정보를 기억하는 반도체 기억 소자이다. FeRAM의 구조로서는, 예를 들어 강유전체 재료를 포함하는 커패시터를 메모리 셀로서 사용하는 1Transistor-1Capacitor(1T1C)형 구조, 및 강유전체 재료를 게이트 절연막에 사용한 전계 효과 트랜지스터를 메모리 셀로서 사용하는 1Transistor(1T)형 구조 등이 제안되어 있다.
단, 1T형 구조의 FeRAM에서는, 복수의 메모리 셀에서 워드선 및 비트선을 공유하고 있다. 그 때문에, 정보를 기입할 때 메모리 셀에 전압을 인가한 경우, 선택된 메모리 셀뿐만 아니라, 워드선 및 비트선을 공유하는 비선택의 메모리 셀에도 전압이 인가되어 버린다. 따라서, 1T형 구조의 FeRAM에서는, 메모리 셀에 정보를 기입할 때, 비선택의 메모리 셀에 기억된 정보가 재기입되어 버릴 가능성이 있었다.
예를 들어, 하기 특허문헌 1에는, 메모리 셀인 강유전체 트랜지스터의 게이트에 선택 트랜지스터를 접속함으로써, 정보가 기입되는 메모리 셀 이외의 비선택의 메모리 셀에는, 전압이 인가되지 않도록 한 강유전체 메모리가 개시되어 있다. 이러한 강유전체 메모리에서는, 메모리 셀에 정보를 기입할 때, 비선택의 메모리 셀에 기억된 정보가 재기입되는 것을 방지할 수 있다.
그러나, 특허문헌 1에 개시된 강유전체 메모리에서는, 선택 트랜지스터, 및 해당 선택 트랜지스터와 메모리 셀을 접속하는 배선을 메모리 셀마다 마련하게 되므로, 각 메모리 셀의 평면 면적이 커져 버린다. 따라서, 특허문헌 1에 개시된 강유전체 메모리에서는, 각 메모리 셀의 평면 면적의 축소가 곤란하기 때문에, 메모리 셀의 한층 더한 고집적화가 곤란하였다.
그래서, 본 개시에서는, 평면 면적을 더 축소하는 것이 가능한, 신규이면서도 개량된 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템을 제안한다.
본 개시에 따르면, 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는, 반도체 기억 소자가 제공된다.
또한, 본 개시에 따르면, 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한, 반도체 기억 장치가 제공된다.
또한, 본 개시에 따르면, 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한 기억 장치와, 상기 기억 장치와 접속된 연산 장치를 하나의 반도체 칩 상에 탑재한, 반도체 시스템이 제공된다.
본 개시에 따르면, 메모리 셀 트랜지스터와, 선택 트랜지스터를 막 두께 방향으로 서로 대향하도록 적층하여 마련하는 것이 가능하기 때문에, 평면 면적을 보다 축소할 수 있다.
이상 설명한 바와 같이 본 개시에 따르면, 평면 면적이 보다 축소된 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템을 제공하는 것이 가능하다.
또한, 상기 효과는 반드시 한정적인 것은 아니며, 상기 효과와 함께, 또는 상기 효과 대신에, 본 명세서에 나타난 어느 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 발휘되어도 된다.
도 1은, 본 개시의 일 실시 형태에 관한 반도체 기억 소자의 등가 회로를 도시한 회로도이다.
도 2는, 상기 실시 형태에 관한 반도체 기억 소자의 평면 구조 및 단면 구조를 도시하는 설명도이다.
도 3은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 4는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 5는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 6은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 7은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 8은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 9는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 10은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 2는, 상기 실시 형태에 관한 반도체 기억 소자의 평면 구조 및 단면 구조를 도시하는 설명도이다.
도 3은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 4는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 5는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 6은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 7은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 8은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 9는, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
도 10은, 상기 실시 형태에 관한 반도체 기억 소자의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
이하에 첨부 도면을 참조하면서, 본 개시의 적합한 실시 형태에 대하여 상세하게 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 번호를 부여함으로써 중복 설명을 생략한다.
또한, 설명은 이하의 순서로 행하기로 한다.
1. 반도체 기억 소자의 개요
2. 반도체 기억 소자의 구조
3. 반도체 기억 소자의 동작
4. 반도체 기억 소자의 제조 방법
5. 마무리
<1. 반도체 기억 소자의 개요>
우선, 도 1을 참조하여, 본 개시의 일 실시 형태에 관한 반도체 기억 소자의 개요에 대하여 설명한다. 도 1은, 본 개시의 일 실시 형태에 관한 반도체 기억 소자(1)의 등가 회로를 도시한 회로도이다.
본 명세서에 있어서, 「게이트」란, 전계 효과 트랜지스터의 게이트 전극을 나타내고, 「드레인」이란, 전계 효과 트랜지스터의 드레인 전극 또는 드레인 영역을 나타내고, 「소스」란, 전계 효과 트랜지스터의 소스 전극 또는 소스 영역을 나타내는 것으로 한다.
도 1에 도시하는 바와 같이, 반도체 기억 소자(1)는, 메모리 셀 트랜지스터 Tm과, 메모리 셀 트랜지스터 Tm의 게이트와 접속하는 선택 트랜지스터 Ts를 구비한다.
메모리 셀 트랜지스터 Tm은, 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 전계 효과 트랜지스터이며, 게이트 절연막의 잔류 분극의 방향으로 정보를 기억한다. 또한, 메모리 셀 트랜지스터 Tm은, 소스 또는 드레인 중 한쪽에서 제2 비트선 BL2와 접속되고, 소스 또는 드레인 중 다른 쪽에서, 트랜지스터 VL을 통하여 반도체 기억 소자(1)의 외부에 마련된 전원 Vs와 접속되어 있다. 또한, 전원 Vs는 접지(GND)여도 된다.
선택 트랜지스터 Ts는, 스위칭 소자로서 기능하는 전계 효과 트랜지스터이며, 소스 또는 드레인 중 한쪽에서 메모리 셀 트랜지스터 Tm의 게이트와 접속되고, 소스 또는 드레인 중 다른 쪽에서 제1 비트선 BL1과 접속된다. 또한, 선택 트랜지스터 Ts의 게이트는, 워드선 WL과 접속되어 있고, 선택 트랜지스터 Ts의 채널은, 워드선 WL로부터의 인가 전압에 의해 제어된다.
따라서, 메모리 셀 트랜지스터 Tm에 정보를 기입하는 경우, 반도체 기억 소자(1)에서는, 우선, 워드선 WL에 전압을 인가하여, 선택 트랜지스터 Ts의 채널을 온으로 한다. 이어서, 제1 비트선 BL1 및 제2 비트선 BL2에 소정의 전위차를 인가함으로써, 메모리 셀 트랜지스터 Tm의 게이트 절연막에 전계를 인가한다. 이에 의해, 반도체 기억 소자(1)에서는, 메모리 셀 트랜지스터 Tm의 게이트 절연막의 잔류 분극의 방향을 외부 전계에 의해 제어하고, 메모리 셀 트랜지스터 Tm에 정보를 기입할 수 있다.
한편, 메모리 셀 트랜지스터 Tm으로부터 정보를 판독하는 경우, 반도체 기억 소자(1)에서는, 우선, 워드선 WL에 전압을 인가하여, 선택 트랜지스터 Ts의 채널을 온으로 한 후, 제1 비트선 BL1에 전압을 인가함으로써, 메모리 셀 트랜지스터 Tm의 채널을 온으로 한다. 그 후, 트랜지스터 VL의 채널을 온으로 한 후에, 제2 비트선 BL2에 전압을 인가함으로써, 메모리 셀 트랜지스터 Tm의 드레인으로부터 소스로 전류를 흘린다. 메모리 셀 트랜지스터 Tm에서는, 게이트 절연막의 잔류 분극의 방향에 따라, 역치 전압 Vt가 변화하기 때문에, 드레인으로부터 소스로 흐르는 전류의 크기를 계측함으로써, 메모리 셀 트랜지스터 Tm에 기억된 정보를 판독할 수 있다.
즉, 본 실시 형태에 관한 반도체 기억 소자(1)는, 메모리 셀 트랜지스터 Tm에 정보를 기억하는 FeRAM(Ferroelectric Random Access Memory)으로서 동작할 수 있다.
반도체 기억 소자(1)에서는, 메모리 셀 트랜지스터 Tm의 게이트에 선택 트랜지스터 Ts가 접속되어 있기 때문에, 선택 트랜지스터 Ts의 온/오프에 의해, 메모리 셀 트랜지스터 Tm의 게이트 절연막에 전계를 인가할지 여부를 제어할 수 있다. 따라서, 반도체 기억 소자(1)에서는, 선택한 메모리 셀 트랜지스터 Tm에 대한 정보의 기입 및 판독의 어느 경우에도, 비선택의 메모리 셀 트랜지스터 Tm의 게이트 절연막에 대한 외부 전계의 인가를 방지할 수 있다.
이에 의해, 반도체 기억 소자(1)는, 정보의 기입 및 판독에 의해, 비선택의 메모리 셀 트랜지스터 Tm에 기억된 정보가 재기입되는 것을 방지할 수 있다. 또한, 반도체 기억 소자(1)에서는, 정보의 기입 및 판독 시에, 선택한 메모리 셀 트랜지스터 Tm의 게이트 절연막에만 전계를 인가할 수 있기 때문에, 게이트 절연막을 구성하는 강유전체 재료의 열화를 억제할 수 있다.
또한, 본 실시 형태에 관한 반도체 기억 소자(1)는, 상술한 메모리 셀 트랜지스터 Tm과, 선택 트랜지스터 Ts를 서로 적층 방향으로 대향하도록 마련함으로써, 반도체 기억 소자(1)가 점유하는 평면 면적을 축소할 수 있다. 이하에서는, 이러한 반도체 기억 소자(1)의 구체적인 구조에 대하여 설명한다.
<2. 반도체 기억 소자의 구조>
이어서, 도 2를 참조하여, 본 실시 형태에 관한 반도체 기억 소자(1)의 구체적인 구조에 대하여 설명한다. 도 2는, 본 실시 형태에 관한 반도체 기억 소자(1)의 평면 구조 및 단면 구조를 도시하는 설명도이다.
또한, 도 2의 단면도의 각각은, 평면도를 AA선, BB선 또는 CC선으로 각각 절단한 단면을 도시한다. 단, 도 2의 평면도에서는, 각 구성의 배치를 명확히 하기 위해, 반도체 기판(100)의 전체면에 걸쳐 형성된 층의 기재는 생략하며, 또한 제3 층간 절연막(320) 및 제2 배선층(321)의 기재는 생략하고 있다.
이하에서는, 「제1 도전형」이란, 「p형」 또는 「n형」중 한쪽을 나타내고, 「제2 도전형」이란, 「제1 도전형」과는 상이한 「p형」 또는 「n형」중 다른 쪽을 나타내는 것으로 한다.
도 2에서 도시하는 바와 같이, 반도체 기억 소자(1)는, 반도체 기판(100) 상에 마련된다. 구체적으로는, 반도체 기판(100)의 일부 영역에 마련된 활성화 영역(110) 상에 게이트 절연막(120) 및 게이트 전극(131)이 마련됨으로써 선택 트랜지스터 Ts가 형성된다. 또한, 선택 트랜지스터 Ts의 소스/드레인 영역(141)과 접속되고, 메모리 셀 트랜지스터 Tm의 게이트 전극으로서 기능하는 접속층(230)의 일단 상에 강유전체 재료를 포함하는 게이트 절연막(220)이 마련되고, 게이트 절연막(220) 상에 반도체층(240)이 마련됨으로써, 메모리 셀 트랜지스터 Tm이 형성된다.
이러한 선택 트랜지스터 Ts 및 메모리 셀 트랜지스터 Tm에 의해, 도 1에서 도시한 등가 회로를 갖는 반도체 기억 소자(1)가 구성된다. 또한, 반도체 기억 소자(1)는, 반도체 기판(100) 상에 매트릭스상으로 다수 배치됨으로써, 고집적화된 대용량의 반도체 기억 장치를 구성할 수 있다.
이하에서는, 도 2의 평면도, A-A 단면도 및 C-C 단면도를 중심으로 설명을 행한다. 또한, B-B 단면도는, A-A 단면도를 좌우 반전한 도면과 실질적으로 동일하다.
반도체 기판(100)은, 선택 트랜지스터 Ts가 형성될 기판이다. 반도체 기판(100)은, 각종 반도체를 포함하는 기판을 사용해도 되며, 예를 들어 다결정, 단결정 또는 아몰퍼스의 실리콘(Si)을 포함하는 기판을 사용해도 된다. 또한, 반도체 기판(100)은, 실리콘 기판 내에 SiO2 등의 절연막을 끼워 넣은 SOI(Silicon On Insulator) 기판을 사용해도 된다.
활성화 영역(110)은, 반도체 기판(100)에 형성된 제1 도전형의 영역이며, 소자 분리 영역(111)에 의해 서로 이격된 평행한 띠형 영역으로서 마련된다. 또한, 활성화 영역(110)의 띠형 영역은, 소자 분리 영역(111)에 의해 서로 이격됨으로써, 인접하는 선택 트랜지스터 Ts의 각각이 서로 도통되는 것을 방지한다. 예를 들어, 활성화 영역(110)은, 반도체 기판(100)에 제1 도전형의 불순물(예를 들어, 붕소(B) 등의 p형 불순물)을 도입함으로써 형성되어도 된다.
소자 분리 영역(111)은, 반도체 기판(100)에 형성된 절연성의 영역이며, 활성화 영역(110)을 서로 전기적으로 이격함으로써, 활성화 영역(110) 상에 마련된 선택 트랜지스터 Ts의 각각을 전기적으로 이격한다. 예를 들어, 소자 분리 영역(111)은, 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다.
구체적으로는, 소자 분리 영역(111)은, STI(Shallow Trench Isolation)법을 사용하여, 원하는 영역의 반도체 기판(100)의 일부를 에칭 등으로 제거한 후, 에칭에 의한 개구를 산화실리콘(SiOx)으로 메움으로써 형성되어도 된다. 또한, 소자 분리 영역(111)은, LOCOS(Local Oxidation of Silicon)법을 사용하여, 소정의 영역의 반도체 기판(100)을 열 산화하고, 산화물로 변환시킴으로써 형성되어도 된다.
게이트 절연막(120)은, 선택 트랜지스터 Ts의 게이트 절연막이다. 따라서, 게이트 절연막(120)은, 활성화 영역(110) 상에만 마련되고, 소자 분리 영역(111) 상에는 마련되지 않는다. 이에 의해, 반도체 기억 소자(1)에서는, 의도하지 않은 영역이 트랜지스터로서 기능하는 것이 방지된다.
또한, 선택 트랜지스터 Ts는, 메모리 셀 트랜지스터 Tm에 대한 전압 인가를 제어하는 스위칭 소자로서 기능한다. 그 때문에, 게이트 절연막(120)은, 전계 효과 트랜지스터의 게이트 절연막으로서 공지의 일반적인 절연성 재료로 형성되어도 된다. 예를 들어, 게이트 절연막(120)은, 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다. 단, 선택 트랜지스터 Ts가 스위칭 소자로서 기능하는 것이라면, 게이트 절연막(120)은, 산화하프늄 등의 유전체 재료, 또는 강유전체 재료에 의해 형성되어도 되는 것은 물론이다.
게이트 전극(131)은, 선택 트랜지스터 Ts의 게이트 전극이며, 게이트 절연막(120) 상에 마련된다. 또한, 게이트 전극(131)은, 활성화 영역(110)의 연신 방향과 직교하는 방향으로 연신되어, 소자 분리 영역(111)을 초과하여 복수의 활성화 영역(110)에 걸쳐 마련된다. 게이트 전극(131)은, 반도체 기억 소자(1)의 각각의 선택 트랜지스터 Ts의 게이트 전극을 전기적으로 접속하는 워드선 WL로서 기능한다. 이때, 게이트 전극(131)은, 소자 분리 영역(111) 상에도 마련되게 되지만, 소자 분리 영역(111) 상에는 게이트 절연막(120)이 마련되어 있지 않기 때문에, 소자 분리 영역(111) 상에서는 워드선 WL의 배선으로서의 기능을 실현한다.
예를 들어, 게이트 전극(131)은, 폴리실리콘 등으로 형성되어도 되고, 금속, 합금 또는 금속 화합물로 형성되어도 된다. 또한, 게이트 전극(131)은, 금속층과, 폴리실리콘을 포함하는 층의 복수층의 적층 구조로 형성되어도 된다. 예를 들어, 게이트 전극(131)은, 게이트 절연막(120) 상에 마련된 TiN 또는 TaN을 포함하는 금속층과, 폴리실리콘을 포함하는 층의 적층 구조로 형성되어도 된다. 이러한 적층 구조에 따르면, 게이트 전극(131)은, 폴리실리콘 단층으로 형성되는 경우와 비교하여 배선 저항을 저하시키는 것이 가능하다.
소스/드레인 영역(141)은, 반도체 기판(100)에 형성된 제2 도전형의 영역이며, 선택 트랜지스터 Ts의 소스 영역 또는 드레인 영역으로서 기능한다. 구체적으로는, 소스/드레인 영역(141)은, 게이트 전극(131)을 사이에 두고 양측의 활성화 영역(110)에 마련된다. 소스/드레인 영역(141) 중 한쪽은, 제1 콘택트 플러그(151) 및 제2 콘택트 플러그(251)를 통하여, 제1 비트선 BL1 및 제2 비트선 BL2로서 기능하는 제2 배선층(321)과 접속된다. 또한, 소스/드레인 영역(141) 중 다른 쪽은, 제1 콘택트 플러그(153)를 통하여, 메모리 셀 트랜지스터 Tm의 게이트 전극으로서 기능하는 접속층(230)과 접속된다.
예를 들어, 소스/드레인 영역(141)은, 활성화 영역(110)의 소정의 영역에 제2 도전형의 불순물(예를 들어, 인(P), 비소(As) 등의 n형 불순물)을 도입함으로써 형성되어도 된다. 또한, 소스/드레인 영역(141)에는, 게이트 전극과의 사이에, 소스/드레인 영역(141)과 동일한 도전형이며, 또한 소스/드레인 영역(141)보다 저농도의 LDD(Lightly-Doped Drain) 영역이 형성되어 있어도 된다.
또한, 게이트 전극(131)을 사이에 두고 형성된 소스/드레인 영역(141)은, 어느 소스 영역으로서 기능해도 되고, 어느 드레인 영역으로서 기능해도 된다. 이들은, 선택 트랜지스터 Tr에 흐르는 전류의 방향에 따라 임의로 변경될 수 있다.
사이드 월 절연막(143)은, 게이트 전극(131)의 측면에 마련되는 절연막의 측벽이다. 구체적으로는, 사이드 월 절연막(143)은, 게이트 전극(131)을 포함하는 영역에 절연막을 성막한 후, 해당 절연막을 수직 이방성 에칭함으로써 형성할 수 있다. 예를 들어, 사이드 월 절연막(143)은, 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로, 단층 또는 복수층으로 형성되어도 된다.
사이드 월 절연막(143)은, 활성화 영역(110)에 도입되는 불순물을 차폐함으로써, 게이트 전극(131)과, 불순물이 도입되는 소스/드레인 영역(141)의 위치 관계를 자기 정합적으로 제어한다. 또한, 사이드 월 절연막(143)을 복수층으로 형성한 경우, 활성화 영역(110)에 대한 불순물의 도입을 단계적으로 행할 수 있기 때문에, 소스/드레인 영역(141)과, 게이트 전극(131)의 사이에 자기 정합적으로 LDD 영역을 형성하는 것이 가능하다.
콘택트층(133)은, 게이트 전극(131)의 상면에 마련되며, 게이트 전극(131)의 도통성을 향상시킨다. 구체적으로는, 콘택트층(133)은, 저저항의 금속, 금속 화합물, 또는 Ni 등의 고융점 금속과 게이트 전극(131)을 구성하는 반도체의 합금(소위 실리사이드)으로 형성되어도 된다. 예를 들어, 콘택트층(133)은, NiSi 등의 고융점 금속 실리사이드로 형성되어도 된다.
평탄화막(150)은, 선택 트랜지스터 Ts를 묻고, 반도체 기판(100)의 전체면에 걸쳐 마련되는 절연막이다. 또한, 평탄화막(150) 상에 메모리 셀 트랜지스터 Tm이 적층된다. 예를 들어, 평탄화막(150)은, 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다.
또한, 도 2에서는 도시하지 않았지만, 게이트 전극(131)과, 평탄화막(150)의 사이에는, 반도체 기판(100)의 전체면에 걸쳐, 무기 절연 재료를 포함하는 라이너층이 마련되어 있어도 된다. 라이너층은, 제1 콘택트 플러그(151, 153)를 형성할 때, 평탄화막(150)과의 사이에서 높은 에칭 선택비를 제공함으로써, 반도체 기판(100)에 에칭이 과잉으로 진행되는 것을 방지할 수 있다. 예를 들어, 라이너층은, 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다. 구체적으로는, 평탄화막(150)이 산화실리콘(SiOx)인 경우, 라이너층은 질화실리콘(SiNx)으로 형성되어도 된다.
또한, 라이너층은, 게이트 절연막(120)에 대하여 압축 응력 또는 인장 응력을 부여하는 층으로서 형성되어도 된다. 이러한 경우, 라이너층은, 응력 효과에 의해, 게이트 절연막(120)의 캐리어 이동도를 향상시킬 수 있다.
제1 콘택트 플러그(151, 153)는, 평탄화막(150)을 관통하여 마련된다. 구체적으로는, 제1 콘택트 플러그(151)는, 제1 콘택트 플러그(151) 상에 마련된 제2 콘택트 플러그(251), 및 제1 배선층(311)을 통하여, 소스/드레인 영역(141) 중 한쪽과, 제2 배선층(321)을 전기적으로 접속시킨다. 또한, 제1 콘택트 플러그(153)는, 소스/드레인 영역(141) 중 다른 쪽과, 접속층(230)을 전기적으로 접속시킨다.
예를 들어, 제1 콘택트 플러그(151, 153)는, 티타늄(Ti) 혹은 텅스텐(W) 등의 저저항의 금속, 또는 질화티타늄(TiN) 등의 금속 화합물로 형성되어도 된다. 또한, 제1 콘택트 플러그(151, 153)는, 단층으로 형성되어도 되고, 복수층의 적층체로 형성되어도 된다. 예를 들어, 제1 콘택트 플러그(151, 153)는, Ti 또는 TiN과, W의 적층체로 형성되어도 된다.
여기서, 후술하는 바와 같이, 선택 트랜지스터 Ts와, 메모리 셀 트랜지스터 Tm은, 적층 방향으로부터 평면으로 보아 상이한 평면 영역에 형성된다. 이에 의해, 제1 콘택트 플러그(151)는, 소스/드레인 영역(141) 상에 수직으로 마련된 경우에도, 메모리 셀 트랜지스터 Tm의 각 구성과 간섭하지 않고, 제2 콘택트 플러그(251), 및 제1 배선층(311)을 통하여, 제2 배선층(321)과 접속될 수 있다.
접속층(230)은, 제1 콘택트 플러그(153)를 통하여, 선택 트랜지스터 Ts의 소스/드레인 영역(141) 중 한쪽과 접속되고, 메모리 셀 트랜지스터 Tm의 게이트 전극으로서 기능한다. 구체적으로는, 접속층(230)은, 적어도 하나 이상의 절곡점에서 직선이 절곡된 갈고랑이 모양 형상으로 평탄화막(150) 상에 마련되고, 갈고랑이 모양 형상의 일단에서 제1 콘택트 플러그(153)와 접속된다. 예를 들어, 접속층(230)은, 직선을 직각으로 절곡시킨 「L」형상으로 평탄화막(150) 상에 마련되어도 된다.
접속층(230)이 상기 평면 형상으로 마련됨으로써, 선택 트랜지스터 Ts와, 메모리 셀 트랜지스터 Tm은, 적층 방향으로부터 평면으로 보아 상이한 평면 영역에 형성되게 된다. 이에 따르면, 반도체 기억 소자(1)에서는, 선택 트랜지스터 Ts의 소스/드레인 영역 중 다른 쪽과 접속하는 제2 콘택트 플러그(255)와, 메모리 셀 트랜지스터 Tm의 소스/드레인 영역 중 다른 쪽과 접속하는 제2 콘택트 플러그(253)와, 메모리 셀 트랜지스터 Tm의 소스/드레인 영역 중 한쪽과 접속하는 제2 콘택트 플러그(251)를 서로 간섭하지 않도록 매트릭스상으로 배치할 수 있다. 또한, 이에 따르면, 제1 콘택트 플러그(151) 상에는, 메모리 셀 트랜지스터 Tm의 각 구성이 마련되지 않기 때문에, 선택 트랜지스터 Ts의 소스/드레인 영역 중 다른 쪽과, 제2 배선층(321)을 배선 등으로 배치시키지 않고, 직선적으로 접속시킬 수 있다.
따라서, 접속층(230)이 상기 평면 형상으로 형성됨으로써, 반도체 기억 소자(1)는, 선택 트랜지스터 Ts와, 메모리 셀 트랜지스터 Tm을 효율적으로 적층하는 것이 가능하다.
접속층(230)은, 폴리실리콘 등으로 형성되어도 되고, 금속, 합금 또는 금속 화합물로 형성되어도 된다. 예를 들어, 접속층(230)은, TiN 또는 TaN 등의 금속 화합물로 형성되어도 된다. 단, 접속층(230)이 금속, 합금 또는 금속 화합물로 형성되는 경우, 접속층(230)은, 표면에 산화막이 형성되기 어렵기 때문에, 게이트 절연막(220)을 구성하는 강유전체 재료의 결정성 및 배향성을 접속층(230)의 재료로 제어하는 것이 가능하게 된다. 또한, 강유전체 재료를 포함하는 단층막으로 게이트 절연막(220)을 구성할 수 있기 때문에, 게이트 절연막(220)의 분극 특성을 향상시킴으로써, 메모리 셀 트랜지스터 Tm의 메모리 특성을 향상시킬 수 있다.
게이트 절연막(220)은, 메모리 셀 트랜지스터 Tm의 게이트 절연막이며, 접속층(230) 상에 마련된다. 게이트 절연막(220)의 적어도 일부는, 자발적으로 분극되며, 분극의 방향을 외부 전계로 제어 가능한 강유전체 재료로 형성된다. 예를 들어, 게이트 절연막(220)은, 티타늄산지르콘산납(Pb(Zr,Ti)O3: PZT) 또는 탄탈산비스무트산스트론튬(SrBi2Ta2O9: SBT) 등의 페로브스카이트 구조의 강유전체 재료로 형성되어도 된다. 또한, 게이트 절연막(220)은, HfOx, ZrOx 또는 HfZrOx 등의 고유전체 재료로 형성된 막을 열 처리 등에 의해 변질시킨 강유전체막으로 구성되어도 되고, 상기 고유전체 재료로 형성된 막에 란탄(La), 실리콘(Si) 또는 가돌리늄(Gd) 등의 원자를 도프함으로써 형성된 강유전체막으로 구성되어도 된다. 또한, 게이트 절연막(220)은, 단층으로 형성되어도 되고, 복수층으로 형성되어도 된다. 예를 들어, 게이트 절연막(220)은, HfOx 등의 강유전체 재료를 포함하는 단층막으로 구성되어도 된다.
반도체층(240)은, 메모리 셀 트랜지스터 Tm의 채널 영역(241) 및 소스/드레인 영역이 형성되는 층이며, 반도체성 재료로 게이트 절연막(220) 상에 마련된다. 구체적으로는, 반도체층(240)은, 적층 방향에서 평면으로 보았을 때, 일부가 접속층(230)과 겹치는 평면 배치로 게이트 절연막(220) 상에 마련된다.
예를 들어, 반도체층(240)은, 다결정, 단결정, 또는 아몰퍼스의 실리콘(Si)으로 형성되어도 되고, 게르마늄(Ge), 비소화갈륨(GaAs) 또는 비소화갈륨인듐(InGaAs) 등의 화합물 반도체로 형성되어도 되고, 산화아연(ZnO) 또는 산화갈륨인듐주석(InGaZnO) 등의 산화물 반도체로 형성되어도 되고, 황화몰리브덴(MoS2) 등의 이차원 반도체로 형성되어도 된다.
적층 방향에서 평면으로 보았을 때, 제1 콘택트 플러그(153)와 접속되어 있지 않은 접속층(230)의 일단과 겹치는 반도체층(240)의 영역(즉, 채널이 형성되는 영역)에는, 접속층(230)에 전압이 인가된 경우, 캐리어 축적층이 형성됨으로써 채널이 형성된다. 한편, 반도체층(240) 중, 채널이 형성되는 영역의 양측의 영역에는, 제2 도전형의 불순물(예를 들어, 인(P), 비소(As) 등의 n형 불순물)을 도입함으로써, 소스/드레인 영역이 형성된다.
따라서, 상기 접속층(230), 게이트 절연막(220) 및 반도체층(240)에 의해, 메모리 셀 트랜지스터 Tm이 형성된다. 즉, 메모리 셀 트랜지스터 Tm은, 반도체층(240)에 형성된 소스/드레인과, 게이트 전극인 접속층(230)이 게이트 절연막(220)을 사이에 두고 반대측에 마련되는 박막 트랜지스터(Thin Film Transistor: TFT)로서 형성된다. 또한, 메모리 셀 트랜지스터 Tm은, 게이트 전극인 접속층(230)이 게이트 절연막(220)의 하측에 마련되는 보텀 게이트형 트랜지스터로서 형성된다. 이에 의해, 반도체 기억 소자(1)는, 점유하는 평면 면적을 축소할 수 있다.
제1 층간 절연막(250)은, 메모리 셀 트랜지스터 Tm을 묻고, 반도체 기판(100)의 전체면에 걸쳐 마련된다. 제1 층간 절연막(250)은, 예를 들어 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다.
제2 콘택트 플러그(251, 253, 255)는, 제1 층간 절연막(250)을 관통하여 마련된다. 구체적으로는, 제2 콘택트 플러그(251)는, 제1 콘택트 플러그(151) 상에 마련되고, 제1 배선층(311)을 통하여, 선택 트랜지스터 Ts의 소스/드레인 영역(141) 중 한쪽과, 제2 배선층(321)을 전기적으로 접속시킨다. 또한, 제2 콘택트 플러그(253)는, 메모리 셀 트랜지스터 Tm의 소스/드레인 영역 중 한쪽과, 제1 배선층(313)을 전기적으로 접속시킨다. 또한, 제2 콘택트 플러그(255)는, 제1 배선층(315)을 통하여, 메모리 셀 트랜지스터 Tm의 소스/드레인 영역 중 다른 쪽과, 제2 배선층(321)을 전기적으로 접속시킨다.
예를 들어, 제2 콘택트 플러그(251, 253, 255)는, 티타늄(Ti) 혹은 텅스텐(W) 등의 저저항의 금속, 또는 질화티타늄(TiN) 등의 금속 화합물로 형성되어도 된다. 또한, 제2 콘택트 플러그(251, 253, 255)는, 단층으로 형성되어도 되고, 복수층의 적층체로 형성되어도 되며, 예를 들어 Ti 또는 TiN과, W의 적층체로 형성되어도 된다.
제1 배선층(311, 313, 315)은, 제2 콘택트 플러그(251, 253, 255) 상에 각각 마련된다. 구체적으로는, 제1 배선층(311, 315)은, 각각 제2 콘택트 플러그(251, 255) 상에만 마련된다. 또한, 제1 배선층(313)은, 제2 콘택트 플러그(253) 상에, 활성화 영역(110)이 연신되는 방향과 직교하는 방향으로 연신되어 마련된다. 이에 의해, 제1 배선층(313)은, 제2 콘택트 플러그(253)(즉, 반도체 기억 소자(1)의 각각의 메모리 셀 트랜지스터 Tm의 소스 또는 드레인 중 다른 쪽)와, 트랜지스터 VL(도시하지 않음) 및 전원 Vs(도시하지 않음)를 전기적으로 접속시킨다. 제1 배선층(311, 313, 315)은, 예를 들어 구리(Cu), 알루미늄(Al) 등의 금속 재료로 형성되어도 되고, Cu의 다마신 구조, 또는 듀얼 다마신 구조로 형성되어도 된다.
제2 층간 절연막(310)은, 제1 배선층(311, 313, 315)을 묻고, 제1 층간 절연막(250) 상에 반도체 기판(100)의 전체면에 걸쳐 마련된다. 제2 층간 절연막(310)은, 예를 들어 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다.
제3 층간 절연막(320)은, 제2 층간 절연막(310) 상에 반도체 기판(100)의 전체면에 걸쳐 마련된다. 제3 층간 절연막(320)은, 예를 들어 산화실리콘(SiOx), 질화실리콘(SiNx) 또는 산질화실리콘(SiON) 등의 절연성의 산질화물로 형성되어도 된다.
제2 배선층(321)은, 활성화 영역(110)이 연신되는 방향과 평행인 방향으로 연신되어, 제3 층간 절연막(320) 상에 마련된다. 또한, 제2 배선층(321)은, 제3 층간 절연막(320)을 관통하는 콘택트를 갖고, 제1 배선층(311, 315)과 전기적으로 접속되어 있다.
구체적으로는, 제2 배선층(321)은, 반도체 기억 소자(1)의 각각의 메모리 셀 트랜지스터 Tm의 소스 또는 드레인 중 다른 쪽, 및 선택 트랜지스터 Ts의 소스/드레인 영역(141) 중 다른 쪽과 전기적으로 접속되어, 제1 비트선 BL1 및 제2 비트선 BL2로서 기능한다. 제2 배선층(321)은, 예를 들어 구리(Cu), 알루미늄(Al) 등의 금속 재료로 형성되어도 되고, Cu의 다마신 구조 또는 듀얼 다마신 구조로 형성되어도 된다.
상기 구조에 따르면, 반도체 기억 소자(1)에서는, 접속층(230)을 사이에 두고, 선택 트랜지스터 Ts의 게이트 절연막(120)과, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)이 적층 방향으로 대향하여 마련됨으로써, 선택 트랜지스터 Ts와, 메모리 셀 트랜지스터 Tm이 적층된다. 이에 따르면, 반도체 기억 소자(1)는, 점유하는 평면 면적을 보다 축소할 수 있다.
따라서, 본 실시 형태에 관한 반도체 기억 소자(1)에서는, 비선택의 기억 소자에 대한 전압의 인가를 방지하고, 선택된 기억 소자에만 전압을 인가하는 것이 가능한 반도체 기억 소자(1)를 보다 축소된 평면 면적으로 구성할 수 있다. 이에 따르면, 반도체 기억 소자(1)의 집적도를 향상시킬 수 있기 때문에, 반도체 기억 소자(1)를 집적한 반도체 기억 장치의 기억 밀도를 향상시키는 것이 가능하다.
<3. 반도체 기억 소자의 동작>
계속해서, 도 1 및 도 2를 참조하여, 설명한 반도체 기억 소자(1)의 기입 동작 및 판독 동작에 대하여 설명한다. 이하의 표 1은, 반도체 기억 소자(1)의 기입 동작 및 판독 동작에 있어서, 각각의 배선에 인가되는 전압의 일례를 나타낸 표이다.
표 1에 나타내는 바와 같이, 예를 들어 반도체 기억 소자(1)에 「1」의 정보를 기입하는 경우, 선택한 반도체 기억 소자(1)에 접속되는 워드선 WL에 3.5V를 인가하고, 제1 비트선 BL1에 3.0V, 제2 비트선 BL2에 0V를 인가한다. 또한, 전원 Vs와의 접속을 제어하는 트랜지스터 VL의 게이트에 0V를 인가함으로써, 트랜지스터 VL의 채널을 오프로 한다.
이때, 제1 비트선 BL1의 전위는, 채널이 온으로 된 선택 트랜지스터 Ts를 통하여, 메모리 셀 트랜지스터 Tm의 게이트에 전달된다. 또한, 제2 비트선 BL2의 전위는, 메모리 셀 트랜지스터 Tm의 소스/드레인에 전달된다. 이에 의해, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)에는, 게이트측이 고전위인 외부 전계가 인가되기 때문에, 게이트 절연막(220)의 분극 상태가 제어되고, 반도체 기억 소자(1)에, 예를 들어 「1」의 정보가 기입된다.
한편, 예를 들어 반도체 기억 소자(1)에 「0」의 정보를 기입하는 경우, 선택한 반도체 기억 소자(1)에 접속되는 워드선 WL에 3.5V를 인가하고, 제1 비트선 BL1에 0V, 제2 비트선 BL2에 3.0V를 인가한다. 또한, 전원 Vs와의 접속을 제어하는 트랜지스터 VL의 게이트에 0V를 인가함으로써, 트랜지스터 VL의 채널을 오프로 한다.
이때, 메모리 셀 트랜지스터 Tm의 게이트에는, 선택 트랜지스터 Ts를 통하여, 제1 비트선 BL1의 전위가 전달되고, 메모리 셀 트랜지스터 Tm의 소스/드레인에는, 제2 비트선 BL2의 전위가 전달된다. 이에 의해, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)에는, 소스/드레인측이 고전위인 외부 전계가 인가되기 때문에, 게이트 절연막(220)의 분극 상태가 제어되고, 반도체 기억 소자(1)에, 예를 들어 「0」의 정보가 기입된다.
또한, 워드선 WL에 접속되는 비선택의 반도체 기억 소자(1)에서는, 제1 비트선 BL1 및 제2 비트선 BL2에 전압이 인가되지 않기 때문에, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)에 전계가 인가되지 않는다. 또한, 제1 비트선 BL1 및 제2 비트선 BL2에 접속되는 비선택의 반도체 기억 소자(1)에서는, 제1 비트선 BL1 및 제2 비트선 BL2에 전압이 인가되기는 하지만, 선택 트랜지스터 Ts의 채널이 오프이기 때문에, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)에 전계가 인가되지 않는다.
또한, 반도체 기억 소자(1)로부터 정보를 판독하는 경우, 선택한 반도체 기억 소자(1)에 접속되는 워드선 WL에 1.5V를 인가하고, 제1 비트선 BL1에 1.0V, 제2 비트선 BL2에 1.0V를 인가한다. 또한, 전원 Vs와의 접속을 제어하는 트랜지스터 VL의 게이트에 1.0V를 인가함으로써, 트랜지스터 VL의 채널을 온으로 한다.
이때, 메모리 셀 트랜지스터 Tm에서는, 선택 트랜지스터 Ts를 통하여 제1 비트선 BL1의 전위가 게이트에 전달되기 때문에, 메모리 셀 트랜지스터 Tm의 채널은 온으로 된다. 또한, 메모리 셀 트랜지스터 Tm에서는, 게이트 절연막(220)의 잔류 분극의 방향에 따라 역치 전압 Vt가 변화하여, 예를 들어 상기에서 「1」의 정보가 기억되어 있는 경우, Vt는 낮아지고, 상기에서 「0」의 정보가 기억되어 있는 경우, Vt는 높아진다. 이에 따르면, 메모리 셀 트랜지스터 Tm의 게이트 절연막(220)의 잔류 분극의 방향에 따라, 제2 비트선 BL2로부터 전원 Vs(또는 접지)로 흐르는 전류량이 변화하기 때문에, 이에 의해 메모리 셀 트랜지스터 Tm에 기억된 정보가 「1」 또는 「0」중 어느 것인지를 판정할 수 있다.
또한, 워드선 WL에 접속되는 비선택의 반도체 기억 소자(1)에서는, 제1 비트선 BL1 및 제2 비트선 BL2에 전압이 인가되지 않기 때문에, 메모리 셀 트랜지스터 Tm에 전계가 인가되지 않는다. 또한, 제1 비트선 BL1 및 제2 비트선 BL2에 접속되는 비선택의 반도체 기억 소자(1)에서는, 제1 비트선 BL1 및 제2 비트선 BL2에 전압이 인가되기는 하지만, 선택 트랜지스터 Ts의 채널이 오프이기 때문에, 메모리 셀 트랜지스터 Tm에는, 전계가 인가되지 않는다.
따라서, 반도체 기억 소자(1)에서는, 정보를 기억하는 메모리 셀 트랜지스터 Tm의 게이트에, 스위칭 소자로서 기능하는 선택 트랜지스터 Ts가 접속되어 있기 때문에, 게이트 절연막에 선택적으로 외부 전계를 인가할 수 있다. 이에 의해, 반도체 기억 소자(1)에서는, 선택한 반도체 기억 소자(1)에 대한 정보의 기입 및 판독 시에, 비선택의 반도체 기억 소자에 기억된 정보가 교란되는 것(disturb라고도 함)을 방지할 수 있다.
또한, 예를 들어 정보의 판독 시에, 제2 비트선 BL2를 따라 발생하는 메모리 셀 트랜지스터 Tm의 누설 전류가, 제2 비트선 BL2로부터 전원 Vs로 흐르는 전류보다 큰 경우, 기억된 정보의 판정이 곤란해지는 경우가 있었다. 반도체 기억 소자(1)에서는, 제2 비트선 BL2를 따라 마련된 비선택의 메모리 셀 트랜지스터 Tm에 접속되는 트랜지스터 VL의 게이트를 0V로 함으로써, 비선택의 메모리 셀 트랜지스터 Tm과 전원 Vs의 접속을 차단할 수 있다. 이에 의해, 반도체 기억 소자(1)에서는, 제2 비트선 BL2를 따라 발생하는 비선택의 메모리 셀 트랜지스터 Tm을 통한 누설 전류를 차단할 수 있다. 이에 따르면, 반도체 기억 소자(1)는, 기억된 정보의 판정을 보다 확실하게 행할 수 있다.
<4. 반도체 기억 소자의 제조 방법>
계속해서, 도 3 내지 도 10을 참조하여, 본 실시 형태에 관한 반도체 기억 소자(1)의 제조 방법에 대하여 설명한다. 도 3 내지 도 10은, 본 실시 형태에 관한 반도체 기억 소자(1)의 제조의 각 공정을 설명하는 평면도 및 단면도이다.
또한, 도 3 내지 도 10에 있어서도, 도 2와 마찬가지로 각 구성의 배치를 명확히 하기 위해, 반도체 기판(100)의 전체면에 걸쳐 형성된 층의 기재는 생략하고 있다. 또한, 단면도의 각각은, 평면도를 AA선, BB선 또는 CC선으로 각각 절단한 단면을 나타낸다.
우선, 도 3에 도시하는 바와 같이, 반도체 기판(100)에 활성화 영역(110)과, 소자 분리 영역(111)을 형성한다.
구체적으로는, Si를 포함하는 반도체 기판(100) 상에, 드라이 산화 등에 의해 SiO2막을 형성하고, 추가로 감압 CVD(Chemical Vapor Deposition)법 등에 의해 Si3N4막을 형성한다. 계속해서, Si3N4막 상에, 후단에서 활성화 영역(110)으로 되는 영역을 보호하는 패터닝을 실시한 레지스트층을 형성하고, SiO2막, Si3N4막 및 반도체 기판(100)을 350nm 내지 400nm의 깊이로 에칭한다.
이어서, 에칭에 의해 형성된 개구를 메우기 위해, 막 두께 650nm 내지 700nm로 SiO2를 성막하고, 소자 분리 영역(111)을 형성한다. SiO2의 성막에는, 예를 들어 고밀도 플라스마 CVD법을 사용할 수 있다. 이 방법에 따르면, 단차 피복성이 양호하고, 또한 치밀한 SiO2막을 형성할 수 있다.
계속해서, CMP(Chemical Mechanical Polish)법 등을 사용하여, 과잉으로 성막된 SiO2막을 제거함으로써, 반도체 기판(100)의 표면을 평탄화한다. CMP에 의한 SiO2막의 제거는, 예를 들어 Si3N4막이 노출될 때까지 행해져도 된다.
또한, 열인산 등을 사용하여 Si3N4막을 제거한다. 또한, 소자 분리 영역(111)의 SiO2막을 보다 치밀한 막으로 하기 위해, 또는 활성화 영역(110)의 각을 둥글게 하기 위해서는, Si3N4막의 제거 전에, 반도체 기판(100)을 N2, O2 또는 H2/O2 환경 하에서 어닐링해도 된다.
이어서, 반도체 기판(100)의 활성화 영역(110)에 상당하는 영역을 10nm 정도 산화시킨 후, 제1 도전형의 불순물(예를 들어, 붕소 등)을 이온 주입함으로써, 제1 도전형의 활성화 영역(110)을 형성한다.
이어서, 도 4에 도시하는 바와 같이, 게이트 절연막(120)을 성막한 후, 게이트 절연막(120) 상에, 게이트 전극(131) 및 콘택트층(133)을 형성한다.
구체적으로는, 우선, 반도체 기판(100)의 표면을 덮는 SiO2막을 불화수소산 용액 등으로 박리한다. 그 후, 700℃의 건조 산소를 사용한 드라이 산화, 또는 RTA(Rapid Thermal Anneal) 처리 등을 사용하여, 반도체 기판(100) 상에 게이트 절연막(120)으로 되는 SiO2막을 막 두께 0.5nm 내지 2.0nm로 형성한다. 또한, 드라이 산화에 사용하는 가스로서는, 건조 산소 외에, H2/O2, N2O 또는 NO의 혼합 가스를 사용하는 것도 가능하다.
또한, 게이트 절연막(120)을 형성할 때, 플라스마 질화를 사용함으로써, SiO2막 내에 질소 도핑을 행하는 것도 가능하다. 또한, 일부에 막 두께 3nm 내지 5nm의 게이트 절연막(120)을 형성함으로써, 인가 전압 또는 역치 전압이 상이한 전계 효과 트랜지스터를 반도체 기판(100)의 면 내에 구분 제작하는 것도 가능하다.
이어서, SiH4 가스를 원료 가스로 하고, 성막 온도를 580℃ 내지 620℃로 하는 감압 CVD법을 사용하여, 폴리실리콘을 막 두께 50nm 내지 150nm로 성막한다. 계속해서, PVD(Physical Vapor Deposition)법 또는 CVD법을 사용하여, TiN을 막 두께 50nm 내지 100nm로 성막한다. 또한, 패터닝된 레지스트를 마스크로 하여, 폴리실리콘 및 TiN에 대하여, HBr 가스 또는 Cl계 가스를 사용한 이방성 에칭을 행함으로써, 게이트 전극(131) 및 콘택트층(133)을 형성한다.
또한, 게이트 절연막(120)은, 상술한 절연성의 산화막이 아니라, HfO2 등의 고유전체막으로 형성하는 것도 가능하다. 또한, 콘택트층(133)은, 다른 저저항 금속, 금속 화합물 또는 실리사이드로 형성되어도 되고, W 또는 WSix 등으로 형성되어도 된다.
또한, 레지스트를 패터닝한 후에, O2 플라스마로 레지스트의 트리밍 처리를 행함으로써, 이방성 에칭 후에 형성되는 게이트 전극(131) 및 콘택트층(133)의 폭을 보다 좁게 하는 것도 가능하다. 예를 들어, 32nm 프로세스 노드에서는, 게이트 전극의 폭(게이트 길이)을 20nm 내지 30nm로 해도 된다.
이어서, 도 5에 도시하는 바와 같이, 게이트 전극(131) 및 콘택트층(133)의 양측면에 사이드 월 절연막(143)을 형성한 후, 소스/드레인 영역(141)을 형성한다.
구체적으로는, 우선, 게이트 전극(131)의 양측에, 제2 도전형의 불순물인 비소(As)를 5keV 내지 10keV에서, 5 내지 20×1014개/㎠의 농도로 이온 주입함으로써, LDD 영역을 형성한다. LDD 영역을 형성함으로써, 단채널 효과를 억제할 수 있기 때문에, 선택 트랜지스터 Ts의 특성 변동을 억제하는 것이 가능하다.
이어서, 플라스마 CVD법에 의해 SiO2를 막 두께 10nm 내지 30nm로 성막한 후, 플라스마 CVD법에 의해 Si3N4를 막 두께 30nm 내지 50nm로 성막하여, 사이드 월용 절연막을 형성한다. 그 후, 사이드 월용 절연막에 대하여, 이방성 에칭을 행함으로써, 게이트 전극(131)의 양측면에 사이드 월 절연막(143)을 형성한다.
그 후, 제2 도전형의 불순물인 비소(As)를 40keV 내지 50keV에서, 1 내지 2×1015개/㎠의 농도로 이온 주입함으로써, 게이트 전극(131)의 양측의 활성화 영역(110)에 불순물을 도입한다. 또한, 1000℃에서 5초간의 RTA(Rapid Thermal Annealing)를 행함으로써, 이온 주입한 불순물을 활성화시킨다. 이에 의해, 선택 트랜지스터 Ts의 소스/드레인 영역(141)이 형성된다. 또한, 불순물의 의도하지 않은 영역으로의 확산을 억제하기 위해, 스파이크 RTA로 불순물의 활성화를 행하는 것도 가능하다.
또한, 상기 공정에 의해, 반도체 기억 소자(1)가 형성되는 영역과는 다른 영역에, CMOS(Complementary Metal-Oxide-Semiconductor) 등의 논리 회로를 구성하는 전계 효과 트랜지스터를 형성하는 것도 가능하다. 이에 따르면, 반도체 기억 소자(1)를 매트릭스상으로 배열한 반도체 기억 장치와, CMOS 등을 포함하는 연산 장치가 혼재된 LSI(소위, SoC)를 보다 적은 공정수로 제조할 수 있다.
이어서, 도 6에 도시하는 바와 같이, 반도체 기판(100)의 전체면에 걸쳐 평탄화막(150)을 형성한 후, 제1 콘택트 플러그(151, 153)를 형성한다.
구체적으로는, CVD법 등을 사용하여, SiO2를 막 두께 100nm 내지 500nm로 성막한 후, CMP법에 의해 평탄화를 행함으로써, 평탄화막(150)을 형성한다. 이어서, 평탄화막(150)을 에칭함으로써 개구를 형성한다. 계속해서, 형성한 개구에 대하여, CVD법 등으로 Ti 및 TiN을 성막하고, 추가로 W를 성막한 후, CMP법으로 평탄화함으로써, 제1 콘택트 플러그(151, 153)를 형성한다. 또한, Ti 및 TiN은, IMP(Ion Metal Plasma)를 사용한 스퍼터링법 등으로 성막해도 된다. 또한, CMP법 대신에 전체면 에치 백을 사용하여 평탄화를 행해도 된다.
여기서, 평탄화막(150)을 형성하기 전에, SiN을 포함하는 라이너층을 형성해도 된다. 구체적으로는, 플라스마 CVD법을 사용하여, SiN을 막 두께 10nm 내지 50nm로 성막함으로써, 라이너층을 형성해도 된다. 또한, 라이너층은, 감압 CVD법 또는 ALD법에 의해서도 형성하는 것이 가능하다. 라이너층이 마련되어 있는 경우, 라이너층과, 평탄화막(150)의 선택비가 높아지는 조건에서 에칭을 행함으로써, 평탄화막(150)을 제어성 좋게 에칭할 수 있다. 또한, 라이너층은, 압축 응력 또는 인장 응력을 부여하는 층으로서 형성하는 것도 가능하다.
계속해서, 도 7에 도시하는 바와 같이, 평탄화막(150) 상에 접속층(230), 및 게이트 절연막(220)을 형성한다.
구체적으로는, PVD법, CVD법 또는 ALD법 등을 사용하여, 평탄화막(150) 상에 TiN을 막 두께 20nm 내지 100nm의 막 두께로 성막한 후, 리소그래피에 의해 패터닝된 레지스트를 마스크로 하여 이방성 에칭을 행함으로써, 접속층(230)을 형성한다. 이어서, CVD법 또는 ALD법 등을 사용하여 고유전체인 산화하프늄(HfOx)을 막 두께 3nm 내지 10nm로 성막함으로써, 게이트 절연막(220)을 형성한다.
계속해서, 400℃ 내지 1000℃의 온도에서 어닐링을 행함으로써, 게이트 절연막(220)을 결정화하여, 강유전체로서 형성한다. 어닐링 시간은, 게이트 절연막(220) 및 접속층(230)의 재료에 따라, 1초 이하에서 1시간 이상까지 적절한 시간을 선택하는 것이 가능하다. 또한, 게이트 절연막(220)의 결정화 및 배향을 촉진하기 위해, 접속층(230)에 하지로 되는 막을 마련해도 된다. 이에 따르면, 접속층(230)의 결정성을 사용하여, 게이트 절연막(220)의 결정성 및 배향성을 향상시킬 수 있다.
또한, 게이트 절연막(220)으로서, 산화하프늄 대신에, 티타늄산지르콘산납(PZT), 또는 탄탈산비스무트산스트론튬(SBT) 등의 페로브스카이트계 강유전체 재료를 사용하는 것도 가능하고, 산화지르코늄(ZrOx), 산화하프늄지르코늄(HfZrOx) 등을 사용하는 것도 가능하다. 또한, 게이트 절연막(220)으로서, 고유전체 재료에 란탄(La), 실리콘(Si) 또는 가돌리늄(Gd) 등을 도프함으로써 강유전체막으로 변환된 막을 사용해도 된다.
이어서, 도 8에 도시하는 바와 같이, 게이트 절연막(220) 상에 반도체층(240)을 형성하고, 반도체층(240)에 채널 영역(241)과, 소스/드레인 영역을 형성한다.
구체적으로는, 우선, 감압 CVD법을 사용하여, 폴리실리콘을 막 두께 10nm 내지 20nm로 성막하고, 리소그래피에 의해 패터닝된 레지스트를 마스크로 하여, 이방성 에칭을 행함으로써, 반도체층(240)을 형성한다. 이어서, 소정의 영역의 반도체층(240)에 대하여, 제2 도전형의 불순물인 비소(As)를 10keV 내지 20keV에서, 0.5 내지 2×1015개/㎠의 농도로 이온 주입하고, 예를 들어 900℃ 내지 1000℃에서, 1초 내지 10초의 활성화 어닐링을 행함으로써, 채널 영역(241)의 양측에 소스/드레인 영역을 형성한다.
또한, 반도체층(240)에는, 폴리실리콘 이외의 반도체를 사용해도 되며, 예를 들어 Ge, GaAs 또는 InGaAs 등의 화합물 반도체, ZnO 또는 InGaZnO 등의 산화물 반도체, MoS2 등의 이차원 반도체를 사용하는 것도 가능하다.
계속해서, 도 9에 도시하는 바와 같이, 반도체 기판(100)의 전체면에 걸쳐 제1 층간 절연막(250)을 형성한 후, 제2 콘택트 플러그(251, 253, 255)를 형성한다. 또한, 반도체 기판(100)의 전체면에 걸쳐 제2 층간 절연막(310)을 형성한 후, 제1 배선층(311, 313, 315)을 형성한다.
구체적으로는, 반도체층(240)을 묻도록, CVD법 등을 사용하여, SiO2를 막 두께 50nm 내지 200nm로 성막한 후, CMP법에 의해 평탄화를 행함으로써, 제1 층간 절연막(250)을 형성한다. 계속해서, 제1 층간 절연막(250)을 에칭함으로써 개구를 형성한다. 이어서, 형성한 개구에 대하여, CVD법 등으로 Ti 및 TiN을 성막하고, 추가로 W를 성막한 후, CMP법으로 평탄화함으로써, 제2 콘택트 플러그(251, 253, 255)를 형성한다. 또한, Ti 및 TiN은, IMP를 사용한 스퍼터링법 등으로 성막해도 된다. 또한, CMP법 대신에 전체면 에치 백을 사용하여 평탄화를 행해도 된다.
이어서, 제1 층간 절연막(250) 상에, CVD법 등을 사용하여, SiO2를 막 두께 50nm 내지 200nm로 성막한 후, CMP법에 의해 평탄화를 행함으로써, 제2 층간 절연막(310)을 형성한다. 이어서, 제2 콘택트 플러그(251, 253, 255)와의 콘택트를 위한 개구를 형성한 후, 다마신 구조, 또한 듀얼 다마신 구조를 사용함으로써, Cu 등의 배선 재료로 제1 배선층(311, 313, 315)을 형성한다. 또한, 제1 배선층(311, 313, 315)은 Al 등으로 형성되어도 된다.
제1 배선층(313)은, 반도체 기억 소자(1)의 각각의 제2 콘택트 플러그(253) 상에, 활성화 영역(110)이 연신되는 방향과 수직인 방향으로 연신됨으로써, 메모리 셀 트랜지스터 Tm의 소스/드레인과, 전원 Vs를 접속하는 배선으로서 기능한다. 또한, 제2 콘택트 플러그(251, 255) 상에 형성되는 제1 배선층(311, 315)은, 후단에서 형성되는 제2 배선층(321)의 하지로서 기능한다.
이어서, 도 10에 도시하는 바와 같이, 반도체 기판(100)의 전체면에 걸쳐 제3 층간 절연막(320)을 형성한 후, 제2 배선층(321)을 형성한다.
구체적으로는, 제2 층간 절연막(310) 상에, CVD법 등을 사용하여, SiO2를 막 두께 50nm 내지 200nm로 성막한 후, CMP법에 의해 평탄화를 행함으로써, 제3 층간 절연막(320)을 형성한다. 이어서, 제1 배선층(311, 313, 315)과의 콘택트를 위한 개구를 형성한 후, 다마신 구조, 또한 듀얼 다마신 구조를 사용함으로써, Cu 등의 배선 재료로 제2 배선층(321)을 형성한다. 제2 배선층(321)은 알루미늄(Al) 등으로 형성되어도 된다.
제2 배선층(321)은, 반도체 기억 소자(1)의 각각의 제2 콘택트 플러그(251) 상에, 활성화 영역(110)이 연신되는 방향과 평행인 방향으로 연신됨으로써, 선택 트랜지스터 Ts의 소스/드레인의 각각을 접속하는 제1 비트선 BL1로서 기능한다. 또한, 제2 배선층(321)은, 반도체 기억 소자(1)의 각각의 제2 콘택트 플러그(255) 상에, 활성화 영역(110)이 연신되는 방향과 평행인 방향으로 연신됨으로써, 메모리 셀 트랜지스터 Tm의 소스/드레인의 각각을 접속하는 제2 비트선 BL2로서 기능한다.
또한, 상술한 제1 층간 절연막(250), 제2 층간 절연막(310) 및 제3 층간 절연막(320)은, 각각 저유전율 재료로 형성되어도 된다.
이상의 공정에 따르면, 본 실시 형태에 관한 반도체 기억 소자(1)를 형성할 수 있다.
<5. 마무리>
이상에서 설명한 바와 같이, 본 개시의 일 실시 형태에 관한 반도체 기억 소자(1)는, 정보를 기억하는 메모리 셀 트랜지스터 Tm과, 스위칭 소자로서 기능하는 선택 트랜지스터 Ts를 막 두께 방향으로 적층하여 마련함으로써, 평면 면적을 보다 축소하는 것이 가능하다. 또한, 본 실시 형태에 관한 반도체 기억 소자(1)는, 메모리 셀 트랜지스터 Tm을 박막 트랜지스터로서 형성함으로써, 평면 면적을 보다 축소하는 것이 가능하다. 이에 따르면, 본 실시 형태에 관한 반도체 기억 소자(1)는, 제조 비용을 저하시키면서, 집적도를 향상시키는 것이 가능하다.
또한, 본 개시에 따르면, 반도체 기억 소자(1)를 매트릭스상으로 복수 배치한 반도체 기억 장치를 제공하는 것도 가능하다. 이러한 반도체 기억 장치는, 기억 밀도를 보다 향상시킬 수 있기 때문에, 한층 더한 대용량화가 가능하다.
또한, 본 개시에 따르면, 반도체 기억 소자(1) 또는 반도체 기억 장치와, 연산 장치를 하나의 반도체 칩 상에 탑재한 반도체 시스템을 제공하는 것도 가능하다. 이러한 반도체 시스템에서는, 메모리 용량이 증대되기 때문에, 보다 고속으로의 동작이 가능하게 된다.
또한, 본 개시의 일 실시 형태에 관한 반도체 기억 소자(1), 반도체 기억 장치 또는 반도체 시스템은, 예를 들어 퍼스널 컴퓨터, 액정 표시 장치 및 유기 일렉트로루미네센스 표시 장치 등의 각종 표시 장치, 휴대 전화, 스마트폰, 게임 기기, 그리고 IoT(Internet of Things) 기기 등의 전자 기기에 탑재될 수 있다. 이들 전자 기기에 대해서도, 본 개시의 기술적 범위에 포함되는 것은 물론이다.
이상, 첨부 도면을 참조하면서 본 개시의 적합한 실시 형태에 대하여 상세하게 설명하였지만, 본 개시의 기술적 범위는 이러한 예에 한정되지 않는다. 본 개시의 기술 분야에 있어서의 통상의 지식을 갖는 자이면, 특허청구범위에 기재된 기술적 사상의 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확하며, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것이라고 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이지 한정적이지는 않다. 즉, 본 개시에 관한 기술은, 상기 효과와 함께, 또는 상기 효과 대신에, 본 명세서의 기재로부터 당업자에게는 명확한 다른 효과를 발휘할 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1) 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와,
소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터
를 구비하는, 반도체 기억 소자.
(2) 상기 메모리 셀 트랜지스터는, 게이트 전극과, 소스 및 드레인이 게이트 절연막을 사이에 두고 반대측에 마련되는 박막 트랜지스터인, 상기 (1)에 기재된 반도체 기억 소자.
(3) 상기 메모리 셀 트랜지스터는, 게이트 절연막 밑에 게이트 전극이 마련되는 보텀 게이트형 트랜지스터인, 상기 (2)에 기재된 반도체 기억 소자.
(4) 상기 선택 트랜지스터는, 반도체 기판 상에 게이트 절연막이 마련되고, 상기 게이트 절연막 상에 게이트 전극이 마련되는 전계 효과 트랜지스터인, 상기 (1) 내지 (3) 중 어느 한 항에 기재된 반도체 기억 소자.
(5) 상기 접속층의 평면 형상은, 적어도 하나 이상의 절곡점에서 직선이 절곡된 갈고랑이 모양 형상인, 상기 (1) 내지 (4) 중 어느 한 항에 기재된 반도체 기억 소자.
(6) 상기 메모리 셀 트랜지스터와, 상기 선택 트랜지스터는, 적층 방향으로부터 평면으로 보아 상이한 평면 영역에 마련되는, 상기 (1) 내지 (5) 중 어느 한 항에 기재된 반도체 기억 소자.
(7) 상기 접속층은, 상기 메모리 셀 트랜지스터의 게이트 전극과 일체화되어 마련되는, 상기 (1) 내지 (6) 중 어느 한 항에 기재된 반도체 기억 소자.
(8) 상기 접속층은, 금속, 합금 또는 금속 화합물로 구성되고,
상기 메모리 셀 트랜지스터의 게이트 절연막은, 상기 접속층 상에 마련되는, 상기 (7)에 기재된 반도체 기억 소자.
(9) 상기 선택 트랜지스터는, 게이트에서 워드선과 접속되고, 소스 또는 드레인 중 다른 쪽에서 제1 비트선과 접속되고,
상기 메모리 셀 트랜지스터는, 소스 또는 드레인 중 한쪽에서 제2 비트선과 접속되고, 소스 또는 드레인 중 다른 쪽에서 전원 또는 접지와 접속되는, 상기 (1) 내지 (8) 중 어느 한 항에 기재된 반도체 기억 소자.
(10) 상기 선택 트랜지스터의 소스 또는 드레인 중 다른 쪽과, 상기 제1 비트선은, 상기 드레인 상에 적층 방향으로 관통하여 마련된 콘택트 플러그로 접속되는, 상기 (9)에 기재된 반도체 기억 소자.
(11) 상기 제1 비트선 및 상기 제2 비트선의 연신 방향은, 서로 평행이며,
상기 워드선의 연신 방향과, 상기 제1 비트선 및 상기 제2 비트선의 연신 방향은, 서로 직교하는, 상기 (9) 또는 (10)에 기재된 반도체 기억 소자.
(12) 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와,
소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터
를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한, 반도체 기억 장치.
(13) 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한 기억 장치와,
상기 기억 장치와 접속된 연산 장치
를 하나의 반도체 칩 상에 탑재한, 반도체 시스템.
1: 반도체 기억 소자
100: 반도체 기판
110: 활성화 영역
111: 소자 분리 영역
120: 게이트 절연막
131: 게이트 전극
141: 소스/드레인 영역
150: 평탄화막
151, 153: 제1 콘택트 플러그
220: 게이트 절연막
230: 접속층
240: 반도체층
250: 제1 층간 절연막
251, 253, 255: 제2 콘택트 플러그
310: 제2 층간 절연막
311, 313, 315: 제1 배선층
320: 제3 층간 절연막
321: 제2 배선층
Tm: 메모리 셀 트랜지스터
Ts: 선택 트랜지스터
100: 반도체 기판
110: 활성화 영역
111: 소자 분리 영역
120: 게이트 절연막
131: 게이트 전극
141: 소스/드레인 영역
150: 평탄화막
151, 153: 제1 콘택트 플러그
220: 게이트 절연막
230: 접속층
240: 반도체층
250: 제1 층간 절연막
251, 253, 255: 제2 콘택트 플러그
310: 제2 층간 절연막
311, 313, 315: 제1 배선층
320: 제3 층간 절연막
321: 제2 배선층
Tm: 메모리 셀 트랜지스터
Ts: 선택 트랜지스터
Claims (13)
- 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와,
소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터
를 구비하는, 반도체 기억 소자. - 제1항에 있어서,
상기 메모리 셀 트랜지스터는, 게이트 전극과, 소스 및 드레인이 게이트 절연막을 사이에 두고 반대측에 마련되는 박막 트랜지스터인, 반도체 기억 소자. - 제2항에 있어서,
상기 메모리 셀 트랜지스터는, 게이트 절연막 밑에 게이트 전극이 마련되는 보텀 게이트형 트랜지스터인, 반도체 기억 소자. - 제1항에 있어서,
상기 선택 트랜지스터는, 반도체 기판 상에 게이트 절연막이 마련되고, 상기 게이트 절연막 상에 게이트 전극이 마련되는 전계 효과 트랜지스터인, 반도체 기억 소자. - 제1항에 있어서,
상기 접속층의 평면 형상은, 적어도 하나 이상의 절곡점에서 직선이 절곡된 갈고랑이 모양 형상인, 반도체 기억 소자. - 제1항에 있어서,
상기 메모리 셀 트랜지스터와, 상기 선택 트랜지스터는, 적층 방향으로부터 평면으로 보아 상이한 평면 영역에 마련되는, 반도체 기억 소자. - 제1항에 있어서,
상기 접속층은, 상기 메모리 셀 트랜지스터의 게이트 전극과 일체화되어 마련되는, 반도체 기억 소자. - 제7항에 있어서,
상기 접속층은, 금속, 합금 또는 금속 화합물로 구성되고,
상기 메모리 셀 트랜지스터의 게이트 절연막은, 상기 접속층 상에 마련되는, 반도체 기억 소자. - 제1항에 있어서,
상기 선택 트랜지스터는, 게이트에서 워드선과 접속되고, 소스 또는 드레인 중 다른 쪽에서 제1 비트선과 접속되고,
상기 메모리 셀 트랜지스터는, 소스 또는 드레인 중 한쪽에서 제2 비트선과 접속되고, 소스 또는 드레인 중 다른 쪽에서 전원 또는 접지와 접속되는, 반도체 기억 소자. - 제9항에 있어서,
상기 선택 트랜지스터의 소스 또는 드레인 중 다른 쪽과, 상기 제1 비트선은, 상기 드레인 상에 적층 방향으로 관통하여 마련된 콘택트 플러그로 접속되는, 반도체 기억 소자. - 제9항에 있어서,
상기 제1 비트선 및 상기 제2 비트선의 연신 방향은, 서로 평행이며,
상기 워드선의 연신 방향과, 상기 제1 비트선 및 상기 제2 비트선의 연신 방향은, 서로 직교하는, 반도체 기억 소자. - 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와,
소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터
를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한, 반도체 기억 장치. - 적어도 일부가 강유전체 재료를 포함하는 게이트 절연막을 갖는 메모리 셀 트랜지스터와, 소스 또는 드레인 중 한쪽이 상기 메모리 셀 트랜지스터의 게이트 전극과 접속층을 통하여 접속되고, 게이트 절연막이 상기 메모리 셀 트랜지스터의 게이트 절연막과 상기 접속층을 사이에 두고 적층 방향으로 대향하도록 마련되는 선택 트랜지스터를 구비하는 반도체 기억 소자를 매트릭스상으로 복수 배치한 기억 장치와,
상기 기억 장치와 접속된 연산 장치
를 하나의 반도체 칩 상에 탑재한, 반도체 시스템.
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