TWI690058B - 積體電路、其包含記憶體裝置及其製造方法 - Google Patents

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劉建宏
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Abstract

本發明提供一種積體電路，積體電路包含絕緣體上半導 體基底，絕緣體上半導體基底包括處置基底、處置基底上方的絕緣層以及絕緣層上方的半導體裝置層。邏輯裝置包含配置在半導體裝置層上方的邏輯閘極。邏輯閘極配置在高介電常數介電層內。記憶胞包含彼此橫向鄰接且配置在半導體裝置層上方的控制閘極及選擇閘極。電荷捕獲層在控制閘極之下。

Description

積體電路、其包含記憶體裝置及其製造方法
本發明的實施例是有關於一種積體電路、其包含記憶體裝置及其製造方法。
嵌入式記憶體為與積體電路(integrated circuit；IC)晶粒或晶片上的邏輯裝置積體整合的電子記憶體。嵌入式記憶體支援邏輯裝置的操作，且通常與超大型積體(very-large-scale integration；VLSI)積體電路晶粒或晶片一起使用。所述積體藉由消除晶片之間的互連結構來有利地改良效能，且藉由共用嵌入式記憶體與邏輯裝置之間的製程步驟來有利地減少製造成本。
本揭露的一些實施例是關於一種積體電路。積體電路包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；邏輯裝置，包括配置在所述半導體裝置層上方的邏輯閘極，其中所述邏輯閘極配置在高 介電常數介電層內；以及記憶胞，包括彼此橫向地鄰接且配置在所述半導體裝置層上方的控制閘極及選擇閘極，其中電荷捕獲層在所述控制閘極之下。
本揭露的另一些實施例是關於一種包含記憶體裝置的積體電路。包含記憶體裝置的積體電路包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；第一單獨源極/汲極區及第二單獨源極/汲極區，配置在所述半導體裝置層中且彼此間隔開；第一中間源極/汲極區及第二中間源極/汲極區，配置在所述半導體裝置層中且配置在所述第一單獨源極/汲極區與所述第二單獨源極/汲極區之間，所述第一單獨源極/汲極區透過第一控制通道區與所述第一中間源極/汲極區間隔開，且所述第二單獨源極/汲極區透過第二控制通道區與所述第二中間源極/汲極區間隔開；共同源極/汲極區，配置在所述半導體裝置層中且配置在所述第一中間源極/汲極區與所述第二中間源極/汲極區之間，所述第一中間源極/汲極區透過第一選擇通道區與所述共同源極/汲極區間隔開，且所述第二中間源極/汲極區透過第二選擇通道區與所述共同源極/汲極區間隔開；第一控制閘極及第二控制閘極，分別配置在所述第一控制通道區及所述第二控制通道區上方；以及第一選擇閘極及第二選擇閘極，分別配置在所述第一選擇通道區及所述第二選擇通道區上方，其中所述共同源極/汲極區包含配置在所述處置基底中的摻雜區，以及自所述半導體裝置層的上表面附近延伸至所述摻雜區的上表面的磊晶半導體區。
本揭露的又一些實施例是關於一種用於製造積體電路的 方法。所述方法包括：在絕緣體上半導體基底上方形成電荷捕獲層，所述絕緣體上半導體基底包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；形成第一材料的控制閘極、第一材料的選擇閘極以及第一材料的虛設閘極且在所述半導體裝置層上方橫向地隔開，其中所述控制閘極形成於所述電荷捕獲層上方；形成橫向地位於所述控制閘極、所述選擇閘極以及所述虛設閘極之間且具有上表面的層間介電層，所述上表面在與所述控制閘極、所述選擇閘極以及所述虛設閘極的上表面實質上相同的水平處；移除所述虛設閘極以形成閘極開口；形成以填佈所述閘極開口的高介電常數介電層；以及在所述閘極開口中以及所述高介電常數介電層上方形成第二材料的邏輯閘極。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1500A-1500D、1600、1600A、1700、1800、1900、2000、2100、2200:橫截面視圖
102a、102b:記憶胞
103:中心軸
104:記憶體區
106:絕緣體上半導體基底
106A:處置基底
106B:絕緣層
106C:半導體裝置層
108a、108b:控制電晶體
110a、110b:選擇電晶體
112:邏輯裝置
112a:第一邏輯裝置
112b:第二邏輯裝置
112c:第三邏輯裝置
114:邏輯區
116:隔離區
118、118a、118b:控制閘極
120、120a、120b:選擇閘極
122、122a、122b、122c:閘極/邏輯閘極
124、126、128:介電區
128a:第一邏輯介電區
128b:第二邏輯介電區
128c:第三邏輯介電區
130:電荷捕獲層
132:介電子區
134a、134b、135、136a、136b、138、138a、138b、140a、140b:源極/汲極區
137:磊晶線
139:摻雜區
141:邊緣
142a、142b:控制通道區
144:邏輯通道
144a、144b、144c:通道區
146:第一層間介電層
148:第二層間介電層
150、152、154、154a、154b:接點
202、204:第二隔離區
208a、208b、208c:高介電常數層
210:第一介電層
212:第二介電層
214:第三介電層
216、218:矽化物層
220:主側壁結構
222:接觸蝕刻停止層
250:氧化矽氮氧化矽記憶胞對
302、304、306:邏輯裝置區
402:第一氧化層
404:氮化層或奈米結晶層
406:第二氧化層
502:選擇電晶體區
504:控制電晶體區
506:第一光阻層
704:蝕刻劑
802:第二介電層
902:第三光阻層
904:蝕刻劑
1002:第三介電層
1004:第一導電層
1102:第一虛設閘極
1104:第二虛設閘極
1106:第三虛設閘極
1108、1110、1112:第二介電層
1114、1116、1118、1120:第三介電層
1122:第四光阻層
1124:蝕刻劑
1202、1204、1206:輕摻雜汲極區
1208:離子
1300:橫截面視圖
1302:側壁層
1402:蝕刻劑
1502:離子
1550:第五光阻罩幕
1552:開口
1802:閘極開口
1804:閘極開口
1806:第五光阻層
1808:蝕刻劑
1902:高介電常數層
1904:第二導電層
2300:流程圖
2302-2320:步驟
CG1a、CG1b:第一對控制閘極
CG2a、CG2b:第二對控制閘極
CSL1:第一共同源極線
CSL2:第二共同源極線
H1-H5:高度
SG1a、SG1b:第一對選擇閘極
SG2a、SG2b:第二對選擇閘極
結合附圖閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵的尺寸。
圖1A示出使用高介電常數金屬閘極(high-κ metal gate；HKMG)技術且包括嵌入式氧化矽氮氧化矽(silicon-oxide-nitride-oxide-silicon；SONOS)記憶胞的積體電路(IC)的一些實施例的橫截面視圖。
圖1B示出圖1的積體電路的一些更詳細實施例的橫截面視圖。
圖1C示出具有埋設共同源極線(common source line)的嵌入式 記憶體積體電路的一些實施例的橫截面視圖。
圖2示出根據圖1C的一些實施例的俯視圖。
圖3至圖22示出用於製造具有嵌入式氧化矽氮氧化矽記憶胞的積體電路的一些實施例的一系列橫截面視圖。
圖23示出圖3至圖22的方法的一些實施例的流程圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下描述組件以及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例與/或配置之間的關係。
此外，諸如「在...下面(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」及類似者的空間相對術語可在本文中出於簡單描述而使用以描述如圖式中所說明的一個元件或構件關於另一元件或構件的關係。除圖中所描繪的定向以外，空間相對術語意欲亦涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
一些積體電路包括邏輯裝置及嵌入式記憶體。邏輯裝置 包括配置在半導體基底上方且通過對應邏輯介電區與半導體基底豎直地間隔開的對應多晶矽邏輯閘極。嵌入式記憶體包括大量記憶胞，諸如靜態隨機存取記憶胞(static random access memory cells；SRAM)、動態隨機存取記憶胞(dynamic random access memory cells；DRAM)、快閃記憶胞或其他類型的記憶胞。在一些實施例中，每個記憶胞可採取例如雙電晶體(two transistor；2T)氧化矽氮氧化矽記憶胞或雙電晶體金屬氧化氮氧化矽(metal-oxide-nitride-oxide-silicon；MONOS)記憶胞的形式。雙電晶體氧化矽氮氧化矽記憶胞包括在半導體基底上方橫向地間隔開的多晶矽控制閘極及多晶矽選擇閘極。金屬氧化氮氧化矽記憶胞為類似的，但用金屬控制閘極及金屬選擇閘極來替代多晶矽控制閘極及多晶矽選擇閘極。前述積體電路的挑戰為積體電路達到效能及/或縮放限制。可根據例如功率消耗及/或切換速度來量化效能。另外，在某些情況下，氧化矽氮氧化矽/金屬氧化氮氧化矽記憶胞與邏輯裝置的整合具有挑戰性。
在各種實施例中，本申請案是關於一種積體電路包含絕緣體上半導體(semiconductor-on-insulatof；SOI)基底上的邏輯裝置及嵌入式記憶胞。絕緣體上半導體基底包含：下部半導體部分，即所謂的「處置(handle)」基底，其提供結構完整性；絕緣層，位於處置基底上方；以及半導體裝置層，位於絕緣層上方。相較使用塊狀(例如單晶)基底的其他方法，藉由使用絕緣體上半導體基底(而非使用傳統的塊狀矽基底)，嵌入式記憶胞可實現更低電流洩漏、更低功率消耗且與用於邏輯裝置的製造製程更相容。這主要是由於絕緣體上半導體基底內的絕緣層的存在，所述絕緣層提供邏 輯裝置及嵌入式記憶胞的良好絕緣。相較傳統的塊狀基底，絕緣體上半導體基底降低寄生電容、減少裝置洩漏，且提供更大電阻來閉鎖(latch-up)。舉例而言，在一些情況下，邏輯裝置可表現為高介電常數金屬閘極邏輯裝置，且嵌入式記憶胞可表現為嵌入式氧化矽氮氧化矽或金屬氧化氮氧化矽記憶胞。當高介電常數金屬閘極邏輯裝置及氧化矽氮氧化矽/金屬氧化氮氧化矽記憶胞配置在具有二氧化矽絕緣層的絕緣體上半導體基底上時，絕緣體上半導體基底的絕緣層減少氧化矽氮氧化矽/金屬氧化氮氧化矽記憶胞的電流洩漏及功率消耗。此外，藉由使高介電常數金屬閘極邏輯裝置與絕緣體上半導體基底上方的氧化矽氮氧化矽或金屬氧化氮氧化矽記憶胞結合，積體電路實現良好效能、低功率消耗以及縮放。此外，金屬閘極及高介電常數層降低洩漏電流、增加最大汲極電流、減少費米能級釘紮(fermi-level pinning)並降低邏輯裝置的臨界電壓。
在各種實施例中，本申請案亦是關於一種用於製造積體電路的方法。在一些實施例中，控制閘極、選擇閘極以及虛設閘極由多晶矽(或金屬)形成且在絕緣體上半導體基底上方橫向地間隔開。隨後移除虛設閘極以形成閘極開口，且高介電常數層形成於閘極開口中。此外，金屬的邏輯閘極形成於閘極開口中。藉由形成高介電常數層及之後的金屬閘極，製造成本較低且製程長度較短。此外，可在不改變氧化矽氮氧化矽/金屬氧化氮氧化矽記憶胞及積體邏輯裝置的製造製程的情況下採用絕緣體上半導體基底。以下描述可涉及氧化矽氮氧化矽記憶胞，但應瞭解，其亦適用於金屬氧化氮氧化矽記憶胞以及其他類型的記憶胞，諸如靜態隨機存取記憶胞、動態隨機存取記憶胞等。
參看圖1A，提供積體電路的一些實施例的橫截面視圖100。如圖所示，積體電路安置在絕緣體上半導體基底106上，所述絕緣體上半導體基底包含處置基底106A、處置基底106A上方的絕緣層106B、以及絕緣層106B上方的半導體裝置層106C。
積體電路包含一對嵌入式氧化矽氮氧化矽記憶胞102a、記憶胞102b以及邏輯裝置112。記憶胞102a、記憶胞102b配置在絕緣體上半導體基底106的記憶體區104上，且在一些情況下所述的一對嵌入式氧化矽氮氧化矽記憶胞可對稱於中心軸103。記憶胞102a包含控制電晶體108a及選擇電晶體110a，且記憶胞102b包含控制電晶體108b及選擇電晶體110b。此外，邏輯裝置112配置在絕緣體上半導體基底106的邏輯區114上。記憶體區104及邏輯區114彼此橫向鄰接，且在一些實施例中，通過隔離區116彼此間隔開。
記憶胞102a、記憶胞102b的對應的閘極118a、閘極118b、閘極120a、閘極120b以及邏輯裝置112的閘極122配置在絕緣體上半導體基底106的上方且通過對應介電區124、介電區126、介電區128與絕緣體上半導體基底106豎直地間隔開。在一些實施例中，閘極118、閘極120、閘極122的上表面或頂表面處於實質上相同的水平，或在一些情況下為實質上共平面。閘極包括配置成彼此鄰接且對應於控制電晶體108a、控制電晶體108b以及選擇電晶體110a、選擇電晶體110b的控制閘極(control gates；CG)118a、控制閘極118b以及選擇閘極(select gates；SG)120a、選擇閘極120b。此外，閘極118a、閘極118b、閘極120a、閘極120b、閘極122包括對應於邏輯裝置112的邏輯閘極(logic gate；LG)122。控制閘極118a、控制閘極118b以及選擇閘極120a、選擇閘極120b包含第一材料，且邏 輯閘極122包含第二材料。在一些實施例中，第一材料為摻雜多晶矽，且第二材料為金屬。
介電區124、介電區126、介電區128包括控制介電區124、選擇介電區126以及邏輯介電區128分別對應於控制閘極118、選擇閘極120以及邏輯閘極122。控制介電區124包括電荷捕獲層130，且在一些實施例中，包括上覆介電子區(subregion)132。此外，邏輯介電區128包括或另外為高介電常數層(亦即，介電常數κ約大於3.9的介電層)。
有利地，在將高介電常數金屬閘極技術併入邏輯裝置112的各種實施例中，積體電路實現良好效能、低功率消耗以及較小尺度。金屬閘極及高介電常數層降低洩漏電流、增加最大汲極電流、減少費米能級釘紮並降低邏輯裝置112的臨界電壓。
閘極118a、閘極118b、閘極120a、閘極120b、閘極122的對應源極/汲極區134a、源極/汲極區134b、源極/汲極區136a、源極/汲極區136b、源極/汲極區138配置在絕緣體上半導體基底106的上表面中。記憶胞102a、記憶胞102b包含單獨源極/汲極區134a、單獨源極/汲極區134b、中間源極/汲極區136a、中間源極/汲極區136b以及記憶胞102a、記憶胞102b共用或「共同」的共同源極/汲極區138。單獨源極/汲極區134a、單獨源極/汲極區134b配置在控制閘極118a、控制閘極118b的相對側上；中間源極/汲極區136a、中間源極/汲極區136b配置在對應的控制閘極118a、控制閘極118b與選擇閘極120a、選擇閘極120b之間；且共同源極/汲極區138配置在選擇閘極120a、選擇閘極120b之間。源極/汲極區通過閘極下方的通道區彼此分離。舉例而言，控制通道區142a、控制通道區142b配置 在控制閘極118a、控制閘極118b下方；選擇通道區140a、選擇通道區140b配置在選擇閘極120a、選擇閘極120b下方；且邏輯通道144配置在邏輯閘極122下方。在各種實施例中，源極/汲極區134a、源極/汲極區134b、源極/汲極區136a以及源極/汲極區138具有與絕緣層106B的上表面直接接觸的下表面。在一些情況下，相較於傳統方法，源極/汲極區之間的通道區可具有較低摻雜(例如，無摻雜或固有(intrinsic)摻雜)，這是由於絕緣體上半導體基底的存在而非塊狀基底。舉例而言，控制閘極井摻雜(well doping)可介於1E15個原子/立方公分至1E17個原子/立方公分的範圍內，由於完全空乏型絕緣體上半導體(fully depleted SOI；FDSOI)中的更佳通道控制，這低於傳統塊狀基底中使用的摻雜。此較輕井摻雜可實現控制閘極的更緊密Vt分佈，這是由於較輕井摻雜可具有較小隨機摻雜波動因此具有更小的Vt標準差。
在各種實施例中，絕緣體上半導體基底為完全空乏型絕緣體上半導體基底。在各種實施例中，完全空乏型絕緣體上半導體基底具有足夠薄的半導體裝置層106C，以使得在記憶胞102a、記憶胞102b及/或邏輯裝置112的操作期間，記憶胞102a、記憶胞102b及/或邏輯裝置112的通道區中的空乏區完全地跨過半導體裝置層106C的深度延伸。舉例而言，在各種實施例中，半導體裝置層106C為厚度範圍為5奈米至40奈米且在一些情況下為約10奈米至12奈米厚的單晶矽層；且絕緣層106B為厚度範圍為10奈米至60奈米且在一些情況下為約25奈米厚的二氧化矽或藍寶石層，其可提供完全空乏型絕緣體上半導體功能性。相較之下，部分空乏型絕緣體上半導體(patially depleted SOI；PDSOI)金屬氧化物半導體場效電晶 體(Metal-Oxide-Semiconductor Field Effect Trasistor；MOSFET)所具有半導體裝置層106C比完全空乏型絕緣體上半導體基底的半導體裝置層更厚，以使得空乏區僅部分延伸穿過部分空乏型絕緣體上半導體基底中的半導體裝置層106C(例如，穿過小於部分空乏型絕緣體上半導體基底中的半導體裝置層106C的100%的厚度)。
第一層間介電(interlayer dielectric；ILD)層146橫向地配置在控制閘極118a、控制閘極118b、選擇閘極120a、選擇閘極120b以及邏輯閘極122之間，且在一些實施例中，具有與控制閘極118a、控制閘極118b、選擇閘極120a、選擇閘極120b以及邏輯閘極122的上表面或頂表面實質上相同水平的上表面或頂表面(或在一些情況下與所述上表面或頂表面實質上共平面)。第二層間介電層148配置在第一層間介電層146上方，且在一些實施例中，具有與控制閘極118a、控制閘極118b、選擇閘極120a、選擇閘極120b以及邏輯閘極122的上表面或頂表面實質上相同水平(或在一些情況下與所述上表面或頂表面實質上共面)的下表面或底表面。接點150、接點152、接點154穿過第一層間介電層146及第二層間介電層148豎直地延伸至源極/汲極區134a、源極/汲極區134b、源極/汲極區136a、源極/汲極區136b、源極/汲極區138中的一或多個及/或控制閘極118a、控制閘極118b、選擇閘極120a、選擇閘極120b以及邏輯閘極122中的一或多個。
在操作中，每一記憶胞內的電荷捕獲層130儲存電荷，且選擇性地在所儲存電荷的不同量之間雙態切換，其分別表示邏輯「0」及邏輯「1」。以此方式，氧化矽氮氧化矽記憶胞102a、氧化矽氮氧化矽記憶胞102b中的每一個可儲存其自身資料位元，或若使 用具有量化的電荷量的較高解析度，則可將多個位元儲存於每個記憶胞中。舉例而言，為了讀取氧化矽氮氧化矽記憶胞102a中所儲存電荷的量，在一些實施例中，偏壓電路將偏壓電壓施加至控制閘極118a，以使得在控制閘極118a之下的控制通道區140a根據所儲存的電荷的量而選擇性地導電。視控制通道區140a是否導電而定，電荷捕獲層130儲存邏輯「0」或邏輯「1」。由於所儲存電荷掩蔽由控制閘極118a產生的電場，因此導致控制通道區140a導電的臨界電壓隨所儲存電荷的量而變化。因此，在不同量的儲存電荷處的臨界電壓之間選擇偏壓電壓。為了向電荷捕獲層130增加電荷，在一些實施例中，偏壓電路分別使用相對較高電壓及相對較低電壓對控制閘極118a及選擇閘極120a進行偏壓以促進熱載子注入(hot carrier injection)。為了移除電荷捕獲層130中的電荷，在一些實施例中，偏壓電路使用相反極性的高電壓對控制閘極118a進行偏壓作為電荷捕獲層130中儲存的電荷，以促進電荷離開電荷捕獲層130的富雷-諾特海姆隧穿(Fowler-Nordheim tunneling；FNT)。
舉例而言，在一些實施例中，可藉由將共同源極/汲極(例如138)偏壓至+4伏、將單獨源極/汲極(例如134a)偏壓至+4伏、將選擇閘極(例如120a)偏壓至+4伏以及將控制閘極(例如118a)偏壓至-3.5伏來對記憶胞(例如102a)執行擦除化(erase)操作。此外，可藉由將共同源極/汲極(例如138)偏壓至-3.5伏、將單獨源極/汲極(例如134a)偏壓至-3.5伏、將選擇閘極(例如120a)偏壓至-3.5伏以及將控制閘極偏壓至+4伏來執行程式化操作。另外，可藉由將共同源極/汲極(例如138)偏壓至-3.5伏、將單獨源極/汲極(例如134a)偏壓至+1.1伏、將選擇閘極(例如120a)偏壓至-3.5伏 以及將控制閘極偏壓至+4伏來執行程式抑制(program inhibit)操作。另外，可藉由將共同源極/汲極(例如138)偏壓至0伏、將單獨源極/汲極(例如134a)偏壓至0.5伏、將選擇閘極(例如120a)偏壓至2.5伏以及將控制閘極(例如118a)偏壓至0伏來執行讀取操作。此外，在一些實施例中，程式抑制操作可使用減小的單獨源極/汲極電壓，所述單獨源極/汲極電壓小於在傳統方法中使用塊狀基底的電壓。舉例而言，在一些實施例中，程式抑制操作可使用0伏與+1.1伏之間的單獨源極/汲極電壓，且在一些情況下，單獨源極/汲極電壓可在+0.5伏與+0.9伏之間的範圍內。由於相較於塊狀基底的完全空乏型絕緣體上半導體基底的更佳禁用效率，可實現與減少的單獨源極/汲極電壓相同的Vt窗(window)。
這些電壓僅為非限制性實例，且應瞭解，在其他實施例中可使用其他電壓。舉例而言，在一些其他實施例中，可藉由將共同源極/汲極(例如138)偏壓至-5伏與-2伏之間、將單獨源極/汲極(例如134a)偏壓至-5伏與-2伏之間、將選擇閘極(例如120a)偏壓至-5伏與-2伏之間以及將控制閘極(例如118a)偏壓至+2伏與+8伏之間來執行程式化操作。此外，可藉由將共同源極/汲極(例如138)偏壓至-5伏與-2伏之間、將單獨源極/汲極(例如134a)偏壓至-3伏與-0.5伏之間、將選擇閘極(例如120a)偏壓至-5伏與-2伏之間以及將控制閘極(例如118a)偏壓至+2伏與+8伏之間來執行程式抑制操作。另外，可藉由將共同源極/汲極(例如138)偏壓至0伏、將單獨源極/汲極(例如134a)偏壓至0.1伏與1伏之間、將選擇閘極(例如120a)偏壓至1伏與4伏之間以及將控制閘極(例如118a)偏壓至0伏來執行讀取操作。
儘管已關於嵌入式雙電晶體氧化矽氮氧化矽記憶胞102a、記憶胞102b描述積體電路，但應瞭解，亦適合其它類型的嵌入式記憶胞。舉例而言，積體電路可包括具有金屬(而非多晶矽)以實現金屬氧化氮氧化矽記憶胞的控制閘極及選擇閘極的嵌入式記憶胞。靜態隨機存取記憶胞、動態隨機存取記憶胞以及除其他之外的其他類型的快閃記憶體亦預期在本揭露的範疇內。
參看圖1B，圖1A的積體電路的一些詳細實施例的橫截面視圖200，即使僅示出一個記憶胞102b及示出三個邏輯裝置112a、邏輯裝置112b以及邏輯裝置112c。如圖所示，嵌入式記憶胞102b配置在絕緣體上半導體基底106的記憶體區104上，且多個邏輯裝置112a、邏輯裝置112b、邏輯裝置112c配置在絕緣體上半導體基底106的邏輯區114上。嵌入式記憶胞102b可為例如雙電晶體 氧化矽 氮氧化矽記憶胞，及/或可包括例如控制電晶體及選擇電晶體。邏輯裝置112a至邏輯裝置112c可包括例如第一邏輯裝置112a、第二邏輯裝置112b、第三邏輯裝置112c或前述的組合。第一邏輯裝置112a可為例如高壓電晶體，第二邏輯裝置112b可為例如單閘極氧化電晶體，且第三邏輯裝置112c可為例如雙閘極氧化電晶體。
記憶體區104及邏輯區114彼此橫向地鄰接，且在一些實施例中，通過第一隔離區116彼此間隔開。此外，在一些實施例中，邏輯裝置112a至邏輯裝置112c透過第二隔離區202、第二隔離區204彼此橫向間隔開。第一隔離區116及/或第二隔離區202、第二隔離區204可為例如淺溝渠隔離(shallow trench isolation；STI)區、深渠溝隔離(deep trench isolation；DTI)區、植入隔離區或前述的組合。第一隔離區116及/或第二隔離區202、第二隔離區204可向 下延伸穿過半導體裝置層106C，且具有與絕緣層106B的上表面直接接觸的下表面。
記憶胞102b及邏輯裝置112a至邏輯裝置112c的對應閘極118b、閘極120b、閘極122a、閘極122b、閘極122c配置在絕緣體上半導體基底106上方，且通過對應介電區124、介電區126、介電區128a、介電區128b、介電區128c與絕緣體上半導體基底106豎直地間隔開。在一些實施例中，閘極118b、閘極120b、閘極122a至閘極122c的上表面或頂表面處於實質上相同的水平，或在一些情況下為實質上共平面的。此外，在一些實施例中，閘極118b、閘極120b、閘極122a至閘極122c的高度彼此不同。閘極118b、閘極120b、閘極122a至閘極122c包括彼此橫向地鄰接且均對應於記憶胞102b的控制閘極118b及選擇閘極120b。此外，閘極118b、閘極120b、閘極122a至閘極122c包括對應於邏輯閘極112a至邏輯閘極112c的邏輯閘極122a至邏輯閘極122c。控制閘極118b及選擇閘極120b為第一材料，且邏輯閘極122a至邏輯閘極122c為第二材料。在一些實施例中，第一材料包含摻雜多晶矽或一些其他矽，及/或第二材料包含金屬。金屬可為或另外包括例如鈦、鉭、鎢、銅、鋁銅或鋁。
介電區124、介電區126、介電區128a至介電區128c配置在閘極118b、閘極120b、閘極122a至閘極122c與絕緣體上半導體基底106之間以使閘極118b、閘極120b、閘極122a至閘極122c與半導體裝置層106c隔離及間隔開。在一些實施例中，介電區124、介電區126、介電區128a至介電區128c包括下表面或底表面，所述下表面或底表面處於實質上相同的水平，或在一些情況下為實質上共平面的及/或具有可變高度H 1 、高度H 2 、高度H 3、高度H 4 、高度H 5 。 介電區124、介電區126、介電區128a至介電區128c包括與控制閘極118b、選擇閘極120b以及邏輯閘極122a至122c對應的控制介電區124、選擇介電區126以及邏輯介電區128a至邏輯介電區128c。
在各種實施例中，邏輯介電區128a至邏輯介電區128c包括填襯邏輯閘極122a至邏輯閘極122c的下表面或底表面的對應高介電常數層208a、高介電常數層208b、高介電常數層208c。在一些實施例中，高介電常數層208a至高介電常數層208c進一步填襯邏輯閘極122a至邏輯閘極122c的側壁表面，及/或與邏輯閘極122a至邏輯閘極122c直接抵靠。高介電常數層208a至高介電常數層208c可例如為或另外包括氧化鉿、鉿氧化矽、鉿氧化鋁、鉿氧化鉭、矽酸鋯或氧化鋯。
控制介電區124包括用以儲存電荷的電荷捕獲層130。在一些實施例中，電荷捕獲層130為或另外包括氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)結構或氧化物-奈米結晶-氧化物(oxide-nanocrystal-oxide；ONCO)結構。氧化物-氮化物-氧化物結構可包括例如第一氧化層、配置在第一氧化層上方且抵靠第一氧化層的氮化層以及配置在氮化層上方且抵靠氮化層的第二氧化層。第一氧化層及第二氧化層可包含例如二氧化矽，及/或氮化層可為例如氮化矽。氧化物-氮化物-氧化物結構可包括例如第一氧化層、配置在第一氧化層上方且抵靠第一氧化層的奈米結晶層，以及配置在奈米結晶層上方且抵靠奈米結晶層的第二氧化層。奈米結晶層可包含例如矽點(silicon dots)的層。
在一些實施例中，介電區128a至介電區128c分別包括在高介電常數層208a至高介電常數層208c之下及/或在電荷捕獲層 130之上的介電層210、介電層212、介電層214。舉例而言，第一邏輯介電區128a可包括第一介電層210；第二邏輯介電區128b可包括第二介電層212，且第三邏輯介電區128c可包括第三介電層214。在一些實施例中，第一介電層210為具有範圍在90埃與250埃之間的高度H3的高壓閘極氧化物；第二介電層212為具有範圍在10埃與25埃之間的高度H4的低壓閘極氧化物；且第三介電層214為具有範圍在90埃至250埃的高度的中間位準(mid-level)電壓氧化物。例如在下文圖3至圖22中示出可如何形成第一介電層210、第二介電層212以及第三介電層214以及對應結構特徵可如何在製造流程中發現的更詳細實施例。
對應源極/汲極區134b、源極/汲極區136b、源極/汲極區138、源極/汲極區139配置在絕緣體上半導體基底106的半導體裝置層106C的上部區中。源極/汲極區134b、源極/汲極區136b、源極/汲極區138、源極/汲極區139配置在閘極118b、閘極120b、閘極122a至閘極122c的相對側上，且定義出分別在閘極120b、閘極118b、閘極122a至閘極122c下方的對應通道區140b、通道區142b、通道區144a、通道區144b、通道區144c。通道區140b、通道區142b、通道區144a至通道區144c視施加至閘極120b、閘極118b、閘極122a至閘極122c的偏壓而選擇性地導電。源極/汲極區134b、源極/汲極區136b、源極/汲極區138、源極/汲極區139可為例如具有相對摻雜類型(n型或p型)的摻雜區作為絕緣體上半導體基底106的外圍區。此外，源極/汲極區134b、源極/汲極區136b、源極/汲極區138、源極/汲極區139可被例如是矽化物層216、矽化物層218覆蓋。在一些實施例中，矽化物層216、矽化物層218包含矽化鎳或矽化鈦。
在一些實施例中，主側壁結構220及/或接觸蝕刻停止層(contact etch stop layer；CESL)222填襯閘極118、閘極120、閘極122a至閘極122c的側壁。此外，在一些實施例中，接觸蝕刻停止層222橫向延伸以覆蓋源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b，及/或覆蓋第一隔離區116及/或第二隔離區202、第二隔離區204。另外，在一些實施例中，主側壁結構220橫向配置在接觸蝕刻停止層222與閘極118b、閘極120b、閘極122a至閘極122c之間，及/或橫向配置在接觸蝕刻停止層222與高介電常數層208a至高介電常數層208c之間。此外，在一些實施例中，主側壁結構220及/或接觸蝕刻停止層222的上表面或頂表面與閘極118b、閘極120b、閘極122a至閘極122c的上表面或頂表面在實質上相同水平處。主側壁結構220及/或接觸蝕刻停止層222可包含例如二氧化矽、氮化矽或某一其他介電質。
第一層間介電層146橫向配置在閘極118b、閘極120b、閘極122a至閘極122c之間，且在一些實施例中具有與閘極118b、閘極120b、閘極122a至閘極122c的上表面或頂表面實質上相同水平的上表面或頂表面。第二層間介電層148配置在第一層間介電層146上方，且在一些實施例中具有與閘極118b、閘極120b、閘極122a至閘極122c的上表面或頂表面實質上相同水平的下表面或底表面。第一層間介電層146及/或第二層間介電層148可包含例如氧化物、聚矽酸鹽玻璃(polysilicate glass；PSG)、具有約小於3.9的介電常數的介電材料(亦即，低介電常數介電材料)，或某一其他介電材料。接點150、接點152、接點154a、接點154b豎直地延伸穿過第一層間介電層146及第二層間介電層148至源極/汲極區134b、源極/汲 極區136b、源極/汲極區138、源極/汲極區139中的一或多個及/或閘極118b、閘極120b、閘極122a至閘極122c中的一或多個。接點150、接點152、接點154a、接點154b可包含例如鎢、銅、鋁銅或其他導電材料。
儘管圖1B的積體電路示出具有多個邏輯裝置112a至邏輯裝置112c，但亦適合具有更多或更少邏輯裝置。舉例而言，圖1B的積體電路可省略第一邏輯裝置112a及第三邏輯裝置112c。作為另一實例，圖1B的積體電路可省略第一邏輯裝置112a及第二邏輯裝置112b。作為又一實例，圖1B的積體電路可省略第二邏輯裝置112b及第三邏輯裝置112c。
圖1C及圖2示出積體電路的又一實施例，其中圖1C繪示積體電路的橫截面視圖，且圖2示出積體電路的俯視圖。參看圖2，俯視圖描繪由8個氧化矽氮氧化矽記憶胞對配置為四行及兩列的氧化矽氮氧化矽記憶胞的陣列。為便於查看，僅在圖2中標記一個氧化矽氮氧化矽記憶胞對250，且應瞭解，記憶體陣列可包含任何數目的氧化矽氮氧化矽記憶胞對，也因此圖2僅為示例。此外，例如可包含其他類型的記憶胞(諸如金屬氧化氮氧化矽記憶胞)替代氧化矽氮氧化矽記憶胞對。此外，在NAND閃存裝置中，每個記憶胞對可包含單個選擇閘極及一串彼此連續配置且可經由選擇閘極進入的多個控制閘極。位元線(Bitline；BL)沿記憶體陣列的對應行延伸，而一對控制閘極及一對選擇閘極沿著列沿每一個氧化矽氮氧化矽胞對延伸。舉例而言，第一位元線BL1沿第一行延伸，第二位元線BL2沿第二行延伸，諸如此類。此外，第一對控制閘極(CG1a、CG1b)、第一對選擇閘極(SG1a、SG1b)以及第一共同源 極線(CSL1)沿第一列延伸；而第二對控制閘極(CG2a、CG2b)、第二對選擇閘極(SG2a、SG2b)以及第二共同源極線(CSL2)沿第二列延伸；諸如此類。
如圖1C的橫截面中所見，嵌入式氧化矽氮氧化矽記憶胞對250包含第一氧化矽氮氧化矽記憶胞102a及第二氧化矽氮氧化矽記憶胞102b。記憶胞102a、記憶胞102b配置在絕緣體上半導體基底106的記憶體區104上。記憶胞102a包含控制電晶體108a及選擇電晶體110a，且記憶胞102b包含控制電晶體108b及選擇電晶體110b。此外，邏輯裝置112配置在絕緣體上半導體基底106的邏輯區114上。記憶體區104及邏輯區114彼此橫向鄰接，且在一些實施例中，通過隔離區116彼此間隔開。
如圖1C中所示，氧化矽氮氧化矽記憶胞對250包含在第一氧化矽氮氧化矽記憶胞102a與第二氧化矽氮氧化矽記憶胞102b之間共用的共同源極/汲極區135。共同源極/汲極區135包含在半導體裝置層106C的上表面與絕緣層106B的下表面之間豎直地延伸的磊晶線137。磊晶線137通常由摻雜單晶矽製成。磊晶線137與安置在處置基底106A內的摻雜區139直接接觸。通常由離子植入及後續回火形成的摻雜區139在絕緣層106B的下表面下方向外延伸，且以圓形邊緣141的接面處與處置基底106A相接。磊晶線137及摻雜區139具有相同摻雜類型，且與源極/汲極區134a、源極/汲極區134b、源極/汲極區136a、源極/汲極區136b為相同摻雜類型。摻雜區139具有配置在選擇閘極120a、選擇閘極120b正下方的最外部邊緣141。舉例而言，在一些實施例中，摻雜區139可在每一選擇閘極120a、選擇閘極120b的下方延伸約5%、10%、30%或50%。
如圖2中所示，磊晶線137及摻雜區139在陣列的多個對應行的多個記憶胞對之間連續延伸。因此，磊晶線137及摻雜區139充當沿記憶體陣列中的列與多個氧化矽氮氧化矽記憶胞對耦合的共同源極線(common source line；CSL)。由於磊晶線137及摻雜區139相較傳統方法更深地延伸至基底中，因此磊晶線137及摻雜區139相較傳統源極線具有更大的截面積及更小的有效電阻，這在操作過程中提供更高的效率程式化、擦除、程式抑制以及讀取操作。
參看圖3至圖22，提供用於製造具有嵌入式氧化矽氮氧化矽記憶胞的積體電路的高介電常數持續方法(high-κ-last method)的一些實施例的一系列橫截面視圖。
如圖3的橫截面視圖300所示，第一隔離區116形成於絕緣體上半導體基底106的上側上，以使絕緣體上半導體基底106的記憶體區104與絕緣體上半導體基底106的邏輯區114橫向地間隔開。此外，一或多個第二隔離區202、第二隔離區204形成於絕緣體上半導體基底106的上側上，以將邏輯區114分成邏輯裝置區302、邏輯裝置區304、邏輯裝置區306。邏輯裝置區302、邏輯裝置區304、邏輯裝置區306可例如對應於不同裝置類型，諸如高壓電晶體及雙閘極氧化電晶體。在一些實施例中，第一隔離區116及第二隔離區202、第二隔離區204同時形成。此外，在一些實施例中，用於形成第一隔離區116及/或第二隔離區202、第二隔離區204的製程包括對絕緣體上半導體基底106進行蝕刻以形成溝渠及隨後使用介電材料填充溝渠。
如圖4的橫截面視圖400所示，電荷捕獲層130經形成覆蓋絕緣體上半導體基底106以及第一隔離區116及第二隔離區202、 第二隔離區204。在一些實施例中，電荷捕獲層130包括第一氧化層402、配置在第一氧化層402上方的氮化層或奈米結晶層404以及配置在氮化層或奈米結晶層404上方的第二氧化層406。第一氧化層402及第二氧化層406可為例如二氧化矽，及/或氮化層或奈米結晶層404可為例如氮化矽或奈米結晶矽。此外，在一些實施例中，氮化層或奈米結晶層404配置在第一氧化層402正上方，及/或第二氧化層406配置在氮化層或奈米結晶層404正上方。用於形成電荷捕獲層130的製程可例如包括連續形成第一氧化層402、氮化層或奈米結晶層404以及第二氧化層406。第一氧化層402及第二氧化層406以及氮化層或奈米結晶層404可由例如熱氧化、化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、原子層沈積(atomic layer deposition；ALD)或前述的組合形成。
如圖5的橫截面視圖500所示，對電荷捕獲層130執行第一蝕刻。第一蝕刻將電荷捕獲層130定位至記憶體區104的選擇電晶體區502，所述選擇電晶體區502與記憶體區104的控制電晶體區504橫向地鄰接。用於執行第一蝕刻的製程可例如包括在電荷捕獲層130上方沈積並圖案化第一光阻層506，遮蔽以定位至選擇電晶體區502的電荷捕獲層130的區域。此外，所述製程可例如包括將一或多個蝕刻劑508施加於電荷捕獲層130，同時使用第一光阻層506作為罩幕。另外，所述製程可包括例如隨後移除或另外剝離第一光阻層506。
如圖6的橫截面視圖600所示，第一介電層210形成以覆蓋電荷捕獲層130及絕緣體上半導體基底106的暴露區域。第一介 電層210可為例如二氧化矽或其他氧化物。此外，第一介電層210可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，第一介電層210均勻地形成(例如，具有實質上均勻厚度)。
如圖7的橫截面視圖700所示，對第一介電層210執行第二蝕刻以將第一介電層210定位至第一邏輯裝置區302及第二邏輯裝置區304。用於執行第二蝕刻的製程可例如包括在第一介電層210上方沈積並圖案化第二光阻層702，以遮蔽定位至第一邏輯裝置區302及第二邏輯裝置區304的第一介電層210的區域。此外，所述製程可包括例如將一或多個蝕刻劑704施加於第一介電層210，同時使用第二光阻層702作為罩幕。蝕刻劑704移除第一介電層210的未遮蔽部分，且幫助確保完全清除第一介電層210的未掩蔽部分，蝕刻劑704亦可完全移除第二氧化層406且在氮化層或奈米結晶層404上停止。在其他實施例中，蝕刻劑704可使第二氧化層406的一些部分在適當位置(未繪示)。另外，所述製程可包括例如隨後移除或另外剝離第二光阻層702。
如圖8的橫截面視圖800所示，第二介電層802形成以填佈電荷捕獲層130、第一介電層210以及絕緣體上半導體基底106的暴露區域。第二介電層802可包含例如二氧化矽或其他氧化物。此外，第二介電層802可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，第二介電層802均勻地形成。
如圖9的橫截面視圖900所示，對第一介電層210及第二介電層802執行第三蝕刻，以暴露第一邏輯裝置區302與第三邏輯 裝置區306之間的第二邏輯裝置區304。用於執行第三蝕刻的製程可包括例如在橫向地包圍第二邏輯裝置區304的第二介電層802的區域上方沈積並圖案化第三光阻層902。此外，所述製程可包括例如將一或多個蝕刻劑904施加於第一介電層210及第二介電層802，同時使用第三光阻層902作為罩幕。另外，所述製程可包括例如隨後移除或另外剝離第三光阻層902。
如圖10的橫截面視圖1000所示，第三介電層1002形成以填佈第二介電層802及第二邏輯裝置區304。第三介電層1002可包含例如二氧化矽。此外，第三介電層1002可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，第三介電層1002均勻地形成。
圖10的橫截面視圖1000亦示出，第一導電層1004形成以填佈第三介電層1002。第一導電層1004可包含例如多晶矽(例如摻雜多晶矽)或其他導電材料。此外，第一導電層1004可由例如化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，第一導電層1004均勻地形成。
如圖11的橫截面視圖1100所示，對電荷捕獲層130、第一導電層1004(參見例如圖10)以及第一介電層210、第二介電層802以及第三介電層1002(參見例如圖10)執行第四蝕刻。第四蝕刻分別在控制電晶體區502及選擇電晶體區504上方形成控制閘極118及選擇閘極120，以及分別在第一邏輯裝置區302、第二邏輯裝置區304以及第三邏輯裝置區306上方形成第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106。此外，第四蝕刻將電荷捕獲層130定位至控制閘極118下方，且將第一介電層210定位至第一虛設 閘極1102下方。另外，第四蝕刻將第二介電層802分為單獨的多個第二介電層212、第二介電層1108、第二介電層1110、第二介電層1112，且分別在第三虛設閘極1106及第一虛設閘極1102以及選擇閘極120及控制閘極118的下方。此外，第四蝕刻將第三介電層1002分為單獨的多個第三介電層214、第三介電層1114、第三介電層1116、第三介電層1118、第三介電層1120，且分別在第二虛設閘極1104、第三虛設閘極1106以及第一虛設閘極1102以及選擇閘極120及控制閘極118的下方。
用於執行第四蝕刻的製程可包括例如在對應於控制閘極118、選擇閘極120以及虛設閘極1102至虛設閘極1106的第一導電層1004的區域上方沈積並圖案化第四光阻層1122。此外，所述製程可包括例如將一或多個蝕刻劑1124施加於電荷捕獲層130、第一導電層1004以及第一介電層210、第二介電層802以及第三介電層1002，同時使用第四光阻層1122作為罩幕。另外，所述製程可包括例如隨後移除或另外剝離第四光阻層1124。
如圖12的橫截面視圖1200所示，輕摻雜汲極(lightly-doped drain；LDD)區1202、輕摻雜汲極區1204、輕摻雜汲極區1206形成於絕緣體上半導體基底106的暴露區域中。在一些實施例中，藉由例如藉由離子植入將離子1208植入絕緣體上半導體基底106中而形成輕摻雜汲極區1202、輕摻雜汲極區1204、輕摻雜汲極區1206。
如圖13的橫截面視圖1300所示，側壁層1302經形成填佈：第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106；控制閘極118及選擇閘極120；以及輕摻雜汲極區1202、輕摻 雜汲極區1204、輕摻雜汲極區1206。側壁層1302可為例如二氧化矽、氮化矽或其他介電質。此外，側壁層1302可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，側壁層1302均勻地形成。
如圖14的橫截面視圖1400所示，側壁層1302經回蝕形成以填襯第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106以及控制閘極118及選擇閘極120的側壁的主側壁結構220。在一些實施例中，主側壁結構220被限制為側壁(亦即不含橫向延伸件)。用於執行回蝕的製程可包括例如將一或多個蝕刻劑1402施加於側壁層1302，其蝕刻時間大致上可穿過側壁層1302的厚度。
如圖15的橫截面視圖1500所示，形成包含輕摻雜汲極區1202、輕摻雜汲極區1204、輕摻雜汲極區1206(參見例如圖14)的源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。在一些實施例中，藉由例如離子植入將離子1502植入絕緣體上半導體基底106中而形成源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。
如圖16的橫截面視圖1600所示，在一些實施例中，矽化物層216、矽化物層218形成於源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b上。用於形成矽化物層216、矽化物層218的製程可包括例如鎳矽化製程。此外，用於形成矽化物層216、矽化物層218的製程可包括例如形成覆蓋包圍源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b的表面的電阻保護氧化物(resist protect oxide；RPO)層，以防止矽化物形成於這些表面上。
圖16的橫截面視圖1600亦示出，接觸蝕刻停止層222形成以填佈：主側壁結構220；第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106的上表面或頂表面以及控制閘極118及選擇閘極120的上表面或頂表面；以及源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。接觸蝕刻停止層222可為例如二氧化矽、氮化矽或其他介電質。此外，接觸蝕刻停止層222可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，接觸蝕刻停止層222均勻地形成。
圖16的橫截面視圖1600亦示出，第一層間介電層146形成以覆蓋接觸蝕刻停止層222。第一層間介電層146可為例如氧化物、聚矽酸鹽玻璃、低介電常數介電質或其他介電質。此外，第一層間介電層146可由例如化學氣相沈積或物理氣相沈積中的一或多種形成。
如圖17的橫截面視圖1700所示，對第一層間介電層146、主側壁結構220以及接觸蝕刻停止層222執行第一平坦化，以暴露第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106的上表面或頂表面以及控制閘極118及選擇閘極120的上表面或頂表面。第一平坦化可由例如化學機械拋光(chemical mechanical polish；CMP)及/或回蝕執行。
如圖18的橫截面視圖1800所示，對第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106(參見例如圖17)執行第五蝕刻以移除虛設閘極1102、虛設閘極1104、虛設閘極1106以及形成對應閘極開口1802、閘極開口1804。用於執行第五蝕刻的製程可 包括例如沈積並圖案化覆蓋控制閘極118及選擇閘極120的第五光阻層1806。此外，所述製程可包括例如將一或多個蝕刻劑1808施加於第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106，同時使用第五光阻層1806作為罩幕。此外，所述製程可包括例如隨後移除或另外剝離第五光阻層1806。
如圖19的橫截面視圖1900所示，高介電常數層1902形成以填佈先前由第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106(參見例如圖17)佔據的閘極開口1802、閘極開口1804(參見例如圖18)。高介電常數層1902具有超過約3.9的介電常數，且可為例如氧化鉿。此外，高介電常數層1902可由例如化學氣相沈積、物理氣相沈積、原子層沈積或前述的組合形成。在一些實施例中，高介電常數層1902均勻地形成。
圖19的橫截面視圖1900亦示出，第二導電層1904形成以覆蓋高介電常數層1902且在閘極開口1802、閘極開口1804(參見例如圖18)中。第二導電層1904為不同於第一導電層1004(參見例如圖10)的材料，且可為例如銅、鎢、鋁或某一其他金屬。此外，第二導電層1904可由例如化學氣相沈積、物理氣相沈積、原子層沈積或前述的組合形成。
如圖20的橫截面視圖2000所示，對第二導電層1904(參見例如圖19)及高介電常數層1902(參見例如圖19)執行第二平坦化至約等同於控制閘極118及選擇閘極120的上表面或頂表面。第二平坦化在閘極開口1802、閘極開口1804(參見例如圖18)中形成邏輯閘極122a、邏輯閘極122b、邏輯閘極122c。此外，第二平坦化將高介電常數層1902分為單獨的高介電常數層208a、高介電常數 層208b、高介電常數層208c，且分別位於邏輯閘極122a、邏輯閘極122b、邏輯閘極122c的下方。另外，在一些實施例中，第二平坦化使邏輯閘極122a至邏輯閘極122c的上表面或頂表面與第一層間介電層146及控制閘極118的上表面或頂表面共平面。第二平坦化可由例如化學機械拋光及/或回蝕執行。
如由圖21的橫截面視圖2100所示，第二層間介電層148形成以覆蓋第一層間介電層146以及控制閘極118及選擇閘極120以及邏輯閘極122a至邏輯閘極122c。第二層間介電層148可為例如氧化物、聚矽酸鹽玻璃或低介電常數介電質。此外，第二層間介電層148可由例如化學氣相沈積或物理氣相沈積形成。
如由圖22的橫截面視圖2200所示，對第二層間介電層148執行第三平坦化。第三平坦化可由例如化學機械拋光及/或回蝕執行。
圖22的橫截面視圖2200亦示出，接點150、接點152、接點154a、接點154b經形成延伸穿過第一層間介電層146及第二層間介電層148至源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。另外或替代地，接點150、接點152、接點154a、接點154b形成並延伸至控制閘極118、選擇閘極120以及邏輯閘極122a至邏輯閘極122c。接點150、接點152、接點154a、接點154b可由例如鎢、銅、鋁銅或其他導電材料形成。此外，用於形成接點150、接點152、接點154a、接點154b的製程可包括例如對第一層間介電層146及第二層間介電層148執行第六蝕刻以形成接點開口，使用第三導電層填充所述接點開口，以及使第三導電層平坦化以使第二層間介電層148及第三導電層的上表面共平面。
參看圖23，提供用於製造具有嵌入式氧化矽氮氧化矽記憶胞的積體電路的高介電常數持續方法的一些實施例的流程圖2300。高介電常數持續方法例如可涉及關於圖3至圖22示出的一系列橫截面視圖。
在步驟2302處，隔離區形成以使半導體基底的記憶體區及邏輯區橫向地間隔。參見例如圖3。
在步驟2304處，多個介電區形成在記憶體區及邏輯區上方並橫向地間隔開。此外，形成多個介電區，其中一個介電區包括記憶體區上方的電荷捕獲層。在一些實施例中，多個介電區經形成具有可變厚度。參見例如圖4至圖10。
在步驟2306處，控制閘極、選擇閘極以及虛設閘極分別在介電區上方由多晶矽形成。虛設閘極形成於邏輯區上方，且控制閘極及選擇閘極形成在記憶體區上方並橫向地間隔開。此外，控制閘極形成於電荷捕獲層上方。參見例如圖10及圖11。
在步驟2308處，源極/汲極區形成於控制閘極、選擇閘極以及虛設閘極的相對側上。參見例如圖12至圖15。
在步驟2310處，第一層間介電層形成以覆蓋控制閘極、選擇閘極以及虛設閘極以及源極/汲極區。參見例如圖16及圖17。
在步驟2312處，移除虛設閘極以形成閘極開口。參見例如圖18。
在步驟2314處，在閘極開口中形成高介電常數層。高介電常數層具有超過約3.9的介電常數。參見例如圖19。
在步驟2316處，邏輯閘極由金屬形成且形成於閘極開口中、並在高介電常數層上方。參見例如圖20。
在步驟2318處，第二層間介電層形成以覆蓋第一層間介電層以及控制閘極、選擇閘極以及邏輯閘極。參見例如圖21及圖22。
在步驟2320處，接點形成以延伸穿過第一層間介電層及第二層間介電層至源極/汲極區及/或至控制閘極、選擇閘極以及邏輯閘極。參見例如圖22。
儘管所述方法經描述為使用多晶矽的控制閘極、選擇閘極和虛設閘極，以及金屬邏輯閘極，但可採用不同閘極材料。此外，儘管所述方法經描述為使用高介電常數層，但高介電常數層可省略或用不同材料替換。另外，儘管由流程圖2300描述的方法在本文中經說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所說明的排序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。此外，並非需要所有說明的動作以實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
圖15A的橫截面視圖1500A對應於圖15中先前所述，其中已形成源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。在一些實施例中，藉由例如離子植入將離子1502植入絕緣體上半導體基底106中而形成源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b。
如圖15B的橫截面視圖1500B所示，第四光阻層可經旋塗並圖案化以提供第五光阻罩幕1550，所述第五光阻罩幕具有對應於積體電路的共同源極/汲極區的開口1552。此外，所述製程可包 括例如施加一或多個蝕刻劑以移除半導體裝置層106C及下覆絕緣層106B的暴露部分，藉此在第四光阻層1122作為罩幕時形成向下延伸穿過半導體裝置層106C及下覆絕緣層106B的凹口。
如圖15C的橫截面視圖1500C所示，可執行一或多個離子植入操作以在處置基底106A中形成摻雜區139。在執行離子植入之後，執行熱回火以擴散絕緣層106B下方的植入摻雜劑並修復由離子植入引起的表面損害。然而，即使在回火的情況下，一些表面損害(諸如晶格的位錯)仍可能存在於摻雜區139的上表面處。由於回火期間發生的擴散，摻雜區139的寬度通常大於開口1552的寬度。
如圖15D的橫截面視圖1500D所示，可執行選擇性磊晶生長製程以使磊晶線137在摻雜區139上方生長。在一些實施例中，可停止磊晶成長，以使得磊晶線137的上表面與半導體裝置層106C的上表面實質上共面，但更通常，磊晶線137具有最上表面，所述最上表面升高至半導體裝置層106C的上表面上方或保持在半導體裝置層106C的上表面下方。另外，所述製程可包括例如隨後移除或另外剝離第五光阻罩幕1150。
如圖16A的橫截面視圖1600A所示，在一些實施例中，矽化物層216形成於源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b上以及磊晶線137上方。用於形成矽化物層216、矽化物層218的製程可包括例如鎳矽化製程。此外，用於形成矽化物層216、矽化物層218的製程可包括例如形成覆蓋包圍源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b以及磊晶線137的表面的電阻保護氧化物層以防止矽化物形成於 這些表面上。
圖16A的橫截面視圖1600A亦示出，接觸蝕刻停止層222形成以填佈：主側壁結構220；第一虛設閘極1102、第二虛設閘極1104以及第三虛設閘極1106的上表面或頂表面以及控制閘極118及選擇閘極120的上表面或頂表面；以及源極/汲極區134、源極/汲極區136、源極/汲極區138a、源極/汲極區138b；以及磊晶線137。接觸蝕刻停止層222可為例如二氧化矽、氮化矽或其他介電質。此外，接觸蝕刻停止層222可由例如熱氧化、化學氣相沈積、物理氣相沈積或原子層沈積中的一或多種形成。在一些實施例中，接觸蝕刻停止層222經保形地形成。
圖16A的橫截面視圖1600A亦示出，第一層間介電層146經形成覆蓋接觸蝕刻停止層222。第一層間介電層146可為例如氧化物、聚矽酸鹽玻璃、低介電常數介電質或某一其他介電質。此外，第一層間介電層146可由例如化學氣相沈積或物理氣相沈積中的一或多種形成。在圖16A之後，替代方法隨後返回至先前圖17中所示且繼續至圖22。
因此，如根據上文可瞭解，本揭露提供包括邏輯裝置及記憶胞的積體電路。邏輯裝置配置在半導體基底上，且包括配置在高介電常數介電層內的邏輯閘極。記憶胞配置在半導體基底上，且包括彼此橫向地鄰接的控制電晶體及選擇電晶體。控制電晶體及選擇電晶體分別包括控制閘極及選擇閘極，且控制電晶體進一步包括控制閘極下方的電荷捕獲層。控制閘極及選擇閘極為第一材料，且邏輯閘極為第二材料。
在其他實施例中，本揭露提供用於製造積體電路的高介 電常數持續方法。電荷捕獲層形成於半導體基底上方。控制閘極、選擇閘極以及虛設閘極由第一材料形成，且在半導體基底上方橫向地間隔開。控制閘極形成於電荷捕獲層上方。層間介電層橫向地形成於控制閘極、選擇閘極以及虛設閘極之間，且其中上表面與控制閘極、選擇閘極以及虛設閘極的上表面實質上處於相同水平。移除虛設閘極以形成閘極開口。高介電常數介電層形成以填襯閘極開口。第二材料的邏輯閘極形成於閘極開口中以及高介電常數介電層上方。
在另外其他實施例中，本揭露提供包括邏輯裝置及記憶胞的積體電路。邏輯裝置配置在半導體基底上，且包括邏輯閘極。記憶胞配置在半導體基底上，且包括彼此橫向地鄰接的控制電晶體及選擇電晶體。控制電晶體及選擇電晶體分別包括控制閘極及選擇閘極，且控制電晶體進一步包括控制閘極下方的電荷捕獲層。控制閘極及選擇閘極為第一材料，且邏輯閘極為第二材料。
本揭露的一些實施例是關於一種積體電路。積體電路，包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；邏輯裝置，包括配置在所述半導體裝置層上方的邏輯閘極，其中所述邏輯閘極配置在高介電常數介電層內；以及記憶胞，包括彼此橫向地鄰接且配置在所述半導體裝置層上方的控制閘極及選擇閘極，其中電荷捕獲層在所述控制閘極之下。在一些實施例中，其中所述絕緣體上半導體基底為完全空乏型絕緣體上半導體基底。在一些實施例中，其中所述半導體裝置層為厚度在5奈米至40奈米範圍內的單晶矽層，所述絕緣層為厚度在10奈米至60奈米範圍內的二氧化矽或藍寶石層。 在一些實施例中，其中所述半導體裝置層具有一厚度，以使得在所述記憶胞或所述邏輯裝置的操作期間，所述記憶胞或所述邏輯裝置的通道區中的空乏區完全地跨過所述半導體裝置層的深度延伸。在一些實施例中，積體電路更包括：單獨源極/汲極區，安置在所述控制閘極的第一側面；以及中間源極/汲極區，橫向地配置在所述控制閘極的第二側面與所述選擇閘極的第一側面之間，所述控制閘極的所述第二側面與所述選擇閘極的所述第一側面相對。在一些實施例中，積體電路更包括：共同源極/汲極區，配置在與所述選擇閘極的所述第一側面相對的第二側面上，其中所述共同源極/汲極區具有延伸至所述處置基底中的最低部分。在一些實施例中，積體電路更包括：偏壓電路，用以藉由使所述共同源極/汲極區偏壓約-3.5伏來對所述記憶胞執行程式抑制操作，同時對所述單獨源極/汲極區偏壓小於+1.1伏，同時對所述選擇閘極偏壓約-3.5伏，以及同時對所述控制閘極偏壓約+4伏。在一些實施例中，其中所述單獨源極/汲極區及所述中間源極/汲極區具有與所述絕緣體上半導體基底的所述絕緣層的上表面直接接觸的下部部分。
本揭露的另一些實施例是關於一種包含記憶體裝置的積體電路。包含記憶體裝置的積體電路包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；第一單獨源極/汲極區及第二單獨源極/汲極區，配置在所述半導體裝置層中且彼此間隔開；第一中間源極/汲極區及第二中間源極/汲極區，配置在所述半導體裝置層中且配置在所述第一單獨源極/汲極區與所述第二單獨源極/汲極區之間，所述第一單獨源極/汲極區透過第一控制通道區與所述第一中間源極 /汲極區間隔開，且所述第二單獨源極/汲極區透過第二控制通道區與所述第二中間源極/汲極區間隔開；共同源極/汲極區，配置在所述半導體裝置層中且配置在所述第一中間源極/汲極區與所述第二中間源極/汲極區之間，所述第一中間源極/汲極區透過第一選擇通道區與所述共同源極/汲極區間隔開，且所述第二中間源極/汲極區透過第二選擇通道區與所述共同源極/汲極區間隔開；第一控制閘極及第二控制閘極，分別配置在所述第一控制通道區及所述第二控制通道區上方；以及第一選擇閘極及第二選擇閘極，分別配置在所述第一選擇通道區及所述第二選擇通道區上方，其中所述共同源極/汲極區包含配置在所述處置基底中的摻雜區，以及自所述半導體裝置層的上表面附近延伸至所述摻雜區的上表面的磊晶半導體區。在一些實施例中，其中所述共同源極/汲極區在所述記憶體裝置的多個對應行的多個共同源極/汲極區之間的連續路徑中延伸。在一些實施例中，其中所述共同源極/汲極區具有配置在所述第一選擇閘極及所述第二選擇閘極正下方的最外部邊緣。在一些實施例中，其中所述摻雜區具有第一寬度，所述第一寬度在所述第一選擇閘極及所述第二選擇閘極的最近邊緣之間的第一方向上量測，且其中所述磊晶半導體區具有在所述第一方向上量測的第二寬度，所述第二寬度大於所述第一寬度。
本揭露的又一些實施例是關於一種用於製造積體電路的方法。所述方法包括：在絕緣體上半導體基底上方形成電荷捕獲層，所述絕緣體上半導體基底包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；形成第一材料的控制閘極、第一材料的選擇閘極以及第一材料的虛設閘極且在所述 半導體裝置層上方橫向地隔開，其中所述控制閘極形成於所述電荷捕獲層上方；形成橫向地位於所述控制閘極、所述選擇閘極以及所述虛設閘極之間且具有上表面的層間介電層，所述上表面在與所述控制閘極、所述選擇閘極以及所述虛設閘極的上表面實質上相同的水平處；移除所述虛設閘極以形成閘極開口；形成以填佈所述閘極開口的高介電常數介電層；以及在所述閘極開口中以及所述高介電常數介電層上方形成第二材料的邏輯閘極。在一些實施例中，用於製造積體電路的方法更包括：移除所述虛設閘極，而非所述控制閘極及所述選擇閘極。在一些實施例中，其中所述移除包括：對所述虛設閘極執行蝕刻以形成所述閘極開口。在一些實施例中，其中形成所述邏輯閘極包括：在所述高介電常數介電層上方形成以填充所述閘極開口的所述第二材料的導電層；以及對所述導電層執行平坦化以形成所述邏輯閘極。在一些實施例中，用於製造積體電路的方法更包括：移除所述半導體裝置層及絕緣層的一部分以沿所述選擇閘極的側面在所述絕緣體上半導體基底中形成凹口，其中所述凹口暴露所述處置基底的一部分；執行離子植入製程將離子植入所述處置基底的所述暴露部分中，藉此在所述處置基底中形成摻雜區；以及執行磊晶生長製程以使磊晶半導體區在所述凹口中生長以直接接觸所述摻雜區的上表面。在一些實施例中，用於製造積體電路的方法更包括：在所述離子植入製程之後執行熱回火以擴散來自所述離子植入的摻雜劑，以使得所述擴散的摻雜劑在所述絕緣層的下表面正下方延伸。在一些實施例中，用於製造積體電路的方法更包括：形成多個介電區，所述介電區在所述半導體裝置層上方橫向地隔開且在所述多個介電區之間具有變化的 高度；以及在所述介電區上方分別形成所述控制閘極、所述選擇閘極以及所述邏輯閘極。
前文概述若干實施例的特徵，從而使得在本領域具有知識者可較好地理解本揭露的態樣。在本領域具有知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。在本領域具有知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且在本領域具有知識者可在不脫離本揭露的精神及範疇之情況下在本文中進行作出改變、替代及更改。
100:橫截面視圖
102a:記憶胞
102b:記憶胞
103:中心軸
104:記憶體區
106:絕緣體上半導體基底
106A:處置基底
106B:絕緣層
106C:半導體裝置層
108a、108b:控制電晶體
110a、110b:選擇電晶體
112:邏輯裝置
114:邏輯區
116:隔離區
118a、118b:控制閘極
120a、120b:選擇閘極
122:閘極/邏輯閘極
124、126、128:介電區
130:電荷捕獲層
132:介電子區
134a、134b、136a、136b、138:源極/汲極區
140a、140a:選擇通道區
142a、142b:控制通道區
144:邏輯通道
146:第一層間介電層
148:第二層間介電層
150、152、154:接點

Claims (9)

  1. 一種積體電路，包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層，其中所述處置基底中包括摻雜區；磊晶半導體，嵌於所述所述絕緣層與所述半導體裝置層，且所述磊晶半導體直接接觸所述摻雜區的上表面；邏輯裝置，包括配置在所述半導體裝置層上方的邏輯閘極，其中所述邏輯閘極配置在高介電常數介電層內；以及記憶胞，包括彼此橫向地鄰接且配置在所述半導體裝置層上方的控制閘極及選擇閘極，其中電荷捕獲層在所述控制閘極之下。
  2. 如申請專利範圍第1項所述的積體電路，其中所述絕緣體上半導體基底為完全空乏型絕緣體上半導體基底。
  3. 如申請專利範圍第1項所述的積體電路，其中所述半導體裝置層具有一厚度，以使得在所述記憶胞或所述邏輯裝置的操作期間，所述記憶胞或所述邏輯裝置的通道區中的空乏區完全地跨過所述半導體裝置層的深度延伸。
  4. 一種包含記憶體裝置的積體電路，包括：絕緣體上半導體基底，包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；第一單獨源極/汲極區及第二單獨源極/汲極區，配置在所述半導體裝置層中且彼此間隔開；第一中間源極/汲極區及第二中間源極/汲極區，配置在所述半導體裝置層中且配置在所述第一單獨源極/汲極區與所述第二單 獨源極/汲極區之間，所述第一單獨源極/汲極區透過第一控制通道區與所述第一中間源極/汲極區間隔開，且所述第二單獨源極/汲極區透過第二控制通道區與所述第二中間源極/汲極區間隔開；共同源極/汲極區，配置在所述半導體裝置層中且配置在所述第一中間源極/汲極區與所述第二中間源極/汲極區之間，所述第一中間源極/汲極區透過第一選擇通道區與所述共同源極/汲極區間隔開，且所述第二中間源極/汲極區透過第二選擇通道區與所述共同源極/汲極區間隔開；第一控制閘極及第二控制閘極，分別配置在所述第一控制通道區及所述第二控制通道區上方；以及第一選擇閘極及第二選擇閘極，分別配置在所述第一選擇通道區及所述第二選擇通道區上方，其中所述共同源極/汲極區包含配置在所述處置基底中的摻雜區，以及自所述半導體裝置層的上表面附近延伸至所述摻雜區的上表面的磊晶半導體區。
  5. 如申請專利範圍第4項所述的包含記憶體裝置的積體電路，其中所述共同源極/汲極區具有配置在所述第一選擇閘極及所述第二選擇閘極正下方的最外部邊緣。
  6. 如申請專利範圍第4項所述的包含記憶體裝置的積體電路，其中所述摻雜區具有第一寬度，所述第一寬度在所述第一選擇閘極及所述第二選擇閘極的最近邊緣之間的第一方向上量測，且其中所述磊晶半導體區具有在所述第一方向上量測的第二寬度，所述第二寬度大於所述第一寬度。
  7. 一種用於製造積體電路的方法，所述方法包括： 在絕緣體上半導體基底上方形成電荷捕獲層，所述絕緣體上半導體基底包括處置基底、所述處置基底上方的絕緣層以及所述絕緣層上方的半導體裝置層；形成第一材料的控制閘極、第一材料的選擇閘極以及第一材料的虛設閘極且在所述半導體裝置層上方橫向地隔開，其中所述控制閘極形成於所述電荷捕獲層上方；形成橫向地位於所述控制閘極、所述選擇閘極以及所述虛設閘極之間且具有上表面的層間介電層，所述上表面在與所述控制閘極、所述選擇閘極以及所述虛設閘極的上表面實質上相同的水平處；移除所述虛設閘極以形成閘極開口；形成以填佈所述閘極開口的高介電常數介電層；在所述閘極開口中以及所述高介電常數介電層上方形成第二材料的邏輯閘極；移除所述半導體裝置層及絕緣層的一部分以沿所述選擇閘極的側面在所述絕緣體上半導體基底中形成凹口，其中所述凹口暴露所述處置基底的一部分；執行離子植入製程將離子植入所述處置基底的所述暴露部分中，藉此在所述處置基底中形成摻雜區；以及執行磊晶生長製程以使磊晶半導體區在所述凹口中生長以直接接觸所述摻雜區的上表面。
  8. 如申請專利範圍第7項所述的用於製造積體電路的方法，更包括：移除所述虛設閘極，而非所述控制閘極及所述選擇閘極。
  9. 如申請專利範圍第7項所述的用於製造積體電路的方法，其中形成所述邏輯閘極包括：在所述高介電常數介電層上方形成以填充所述閘極開口的所述第二材料的導電層；以及對所述導電層執行平坦化以形成所述邏輯閘極。
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