TW201724218A - 積體電路 - Google Patents

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陳奕靜
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Abstract

本發明實施例提供一種使用高介電常數金屬閘極（HKMG）技術且具有嵌式矽-氧化物-氮化物-氧化物-矽（SONOS）記憶胞的積體電路（IC）。邏輯裝置排列於半導體基底上且包括邏輯閘極。邏輯閘極排列於高介電常數介電層內。記憶胞排列於半導體基底上且包括在橫向上彼此鄰近的控制電晶體與選擇電晶體。控制電晶體及選擇電晶體分別包括控制閘極及選擇閘極。控制電晶體更包括下伏控制閘極的電荷陷獲層。控制閘極及選擇閘極是第一材料且邏輯閘極是第二材料。本發明實施例亦提供一種製造所述積體電路的高介電常數最後形成方法。

Description

積體電路
本發明實施例是有關於一種積體電路。
嵌式記憶體是與邏輯裝置一起整合於共用積體電路（integrated circuit，IC）晶粒或晶片上的電子記憶體。嵌式記憶體支援邏輯裝置的運作，且常常與超大規模積體電路（very-large-scale integration，VLSI）IC晶粒或晶片一起使用。所述整合藉由消除晶片之間的內連結構而有利地提高效能且藉由共享嵌式記憶體與邏輯裝置之間的製程步驟而有利地降低製造成本。
本發明實施例的一種積體電路包括邏輯裝置及記憶胞。所述邏輯裝置排列於半導體基底上且包括排列於高介電常數介電層內的邏輯閘極。所述記憶胞排列於所述半導體基底上且包括在橫向上彼此鄰近的控制電晶體與選擇電晶體。所述控制電晶體及所述選擇電晶體分別包括控制閘極及選擇閘極，且所述控制電晶體更包括下伏所述控制閘極的電荷陷獲層。所述控制閘極及所述選擇閘極是第一材料且所述邏輯閘極是第二材料。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，該些僅為實例而非旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本發明可在各種實例中重覆參考編號及/或字母。此種重覆是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…之下（beneath）」、「在…下面（below）」、「下方的（lower）」、「在…之上（above）」、「上方的（upper）」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示定向外亦囊括裝置在使用或操作中的不同定向。設備亦可具有其他定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一些積體電路（IC）包括邏輯裝置及嵌式記憶體。所述邏輯裝置包括排列於半導體基底之上且藉由各自的邏輯介電區而與半導體基底在垂直方向上間隔開的各自的多晶矽邏輯閘極。所述嵌式記憶體包括二電晶體（two transistor，2T）矽-氧化物-氮化物-氧化物-矽（silicon-oxide-nitride-oxide-silicon，SONOS）記憶胞陣列。2T SONOS記憶胞包括在半導體基底之上在橫向上間隔開的多晶矽控制閘極與多晶矽選擇閘極。多晶矽控制閘極及多晶矽選擇閘極排列於半導體基底之上且藉由各自的控制介電區及選擇介電區而與半導體基底在垂直方向上間隔開，且控制介電區包括電荷陷獲層。此外，在源極/汲極區在橫向上排列於多晶矽控制閘極與多晶矽選擇閘極之間的條件下，多晶矽控制閘極及多晶矽選擇閘極的各自的源極/汲極區在多晶矽控制閘極與多晶矽選擇閘極的相對側上在橫向上間隔開。
上述積體電路的一個挑戰在於積體電路因使用多晶矽閘極導致效能及/或按比例縮小受限。效能可根據例如功耗及/或切換速度來量化。
本發明實施例是有關於一種使用高介電常數金屬閘極（HKMG）技術且具有嵌式SONOS記憶胞的積體電路。在一些實施例中，所述積體電路包括排列於半導體基底上的邏輯裝置及嵌式記憶胞。所述邏輯裝置包括具有大於約3.9的介電常數k的介電層（即，高介電常數層），且更包括排列於所述介電層之上的由金屬形成的邏輯閘極。所述嵌式記憶胞包括控制電晶體及選擇電晶體。所述控制電晶體及所述選擇電晶體分別包括在橫向上彼此鄰近且是多晶矽的控制閘極及選擇閘極。此外，所述控制電晶體包括所述控制閘極排列於其上的電荷陷獲層。藉由將HKMG技術併入邏輯裝置中，積體電路會達成良好效能、低功耗及按比例縮小。金屬閘極及高介電常數層會降低漏電流、增加最大汲極電流、緩和費米能階釘紮（fermi-level pinning）、並降低邏輯裝置的臨限電壓。
本發明實施例亦有關於一種製造所述積體電路的方法。在一些實施例中，在半導體基底之上，由多晶矽形成控制閘極、選擇閘極、及虛設閘極且使所述控制閘極、所述選擇閘極、及所述虛設閘極在橫向上間隔開。隨後移除所述虛設閘極以形成閘極開口，且在所述閘極開口中形成高介電常數層。此外，在所述閘極開口中形成由金屬形成的邏輯閘極。藉由最後形成高介電常數層及金屬閘極，製造成本降低且製程時間縮短。此外，可採用HKMG技術而不改變包括控制閘極及選擇閘極的嵌式記憶胞的製造製程。
參照圖1，提供使用HKMG技術且具有嵌式SONOS記憶胞102的積體電路的一些實施例的剖視圖100。如圖所說明，記憶胞102排列於半導體基底106的記憶體區104上，且包括控制電晶體108及選擇電晶體110。此外，邏輯裝置112排列於半導體基底106的邏輯區114上。記憶體區104與邏輯區114在橫向上彼此鄰近，且在一些實施例中藉由隔離區116而彼此間隔開。
記憶胞102及邏輯裝置112的各自的閘極118、120、122排列於半導體基底106之上且藉由各自的介電區124、126、128而與半導體基底106在垂直方向上間隔開。在一些實施例中，閘極118、120、122的上表面或頂表面實質上共面。閘極118、120、122包括控制閘極（control gate，CG）118及選擇閘極（select gate，SG）120，控制閘極118與選擇閘極120被排列成在橫向上彼此鄰近且對應於控制電晶體108及選擇電晶體110。此外，閘極118、120、122包括與邏輯裝置112對應的邏輯閘極（logic gate，LG）122。控制閘極118及選擇閘極120是第一材料，且邏輯閘極122是第二材料。在一些實施例中，所述第一材料是多晶矽，且所述第二材料是金屬。
介電區124、126、128包括與控制閘極118、選擇閘極120、及邏輯閘極122對應的控制介電區124、選擇介電區126、及邏輯介電區128。控制介電區124包括電荷陷獲層130，且在一些實施例中包括上覆介電子區132。此外，邏輯介電區128包括高介電常數層（即，具有大於約3.9的介電常數k的介電層）或另外為高介電常數層。
有利地，藉由將HKMG技術併入邏輯裝置112中，積體電路會達成良好效能、低功耗、及小規模。金屬閘極及高介電常數層會降低漏電流、增加最大汲極電流、緩和費米能階釘紮、且降低邏輯裝置112的臨限電壓。
閘極118、120、122的各自的源極/汲極區134、136、138排列於半導體基底106的上表面中。源極/汲極區134、136、138排列於閘極118、120、122的相對側上，且在閘極118、120、122之下界定閘極118、120、122的各自的通道區140、142、144。在一些實施例中，控制閘極118與選擇閘極120共享在控制閘極118與選擇閘極120之間在橫向上排列的源極/汲極區136。
第一層間介電（interlayer dielectric，ILD）層146在橫向上排列於控制閘極118、選擇閘極120、及邏輯閘極122之間，且在一些實施例中第一ILD層146具有與控制閘極118的上表面或頂表面、選擇閘極120的上表面或頂表面、及邏輯閘極122的上表面或頂表面實質上共面的上表面或頂表面。第二ILD層148排列於第一ILD層146之上，且在一些實施例中，第二ILD層148具有與控制閘極118的上表面或頂表面、選擇閘極120的上表面或頂表面、及邏輯閘極122的上表面或頂表面實質上共面的下表面或底表面。接觸窗150在垂直方向上延伸穿過第一ILD層146及第二ILD層148而到達源極/汲極區134、136、138中的一或多者及/或控制閘極118、選擇閘極120、及邏輯閘極122中的一或多者。
在運作中，電荷陷獲層130儲存電荷且選擇性地在分別表示邏輯「0」及邏輯「1」的所儲存電荷的不同量之間進行雙態觸變。為讀取所儲存電荷的量，在一些實施例中，對控制閘極118施加偏壓，以使得下伏控制閘極118的控制通道區140依據所儲存電荷的量而選擇性地傳導。端視控制通道區140是否傳導而定，電荷陷獲層130儲存邏輯「0」或邏輯「1」。由於所儲存電荷屏蔽（screen）由控制閘極118產生的電場，因此誘發控制通道區140傳導的臨限電壓隨著所儲存電荷的量而變化。因此，偏壓是選擇於在具有不同量的所儲存電荷的條件下的臨限電壓之間。為將電荷添加至電荷陷獲層130，在一些實施例中，控制閘極118及選擇閘極120分別以比較高的電壓及比較低的電壓偏置（bias），以促進熱載子注入。為移除電荷陷獲層130中的電荷，在一些實施例中，控制閘極118以具有與電荷陷獲層130中所儲存的電荷相反的極性的高壓偏置，以促進出自電荷陷獲層130的電荷的富爾-諾罕穿隧（Fowler-Nordheim tunneling，FNT）。
儘管是以嵌式2T SONOS記憶胞102來闡述積體電路，但應瞭解，其他類型的嵌式記憶胞亦可。舉例而言，積體電路可包括具有更多或更少電晶體的嵌式記憶胞。作為另一實例，積體電路可包括具有並非半導體材料的控制閘極及選擇閘極的嵌式記憶胞。
參照圖2，為圖1所示積體電路的一些更詳細實施例的剖視圖200。如圖所說明，嵌式記憶胞102排列於半導體基底106的記憶體區104上，且多個邏輯裝置112a、112b、112c排列於半導體基底106的邏輯區114上。嵌式記憶胞102可為例如2T SONOS記憶胞及/或可包括例如控制電晶體108及選擇電晶體110。半導體基底106可為例如塊狀半導體基底（例如塊狀矽基底）或絕緣層上有矽（silicon-on-insulator，SOI）基底。邏輯裝置112a至112c可包括例如第一邏輯裝置112a、第二邏輯裝置112b、第三邏輯裝置112c、或上述者的組合。第一邏輯裝置112a可為例如高壓電晶體，第二邏輯裝置112b可為例如單閘極-氧化物電晶體，且第三邏輯裝置112c可為例如雙閘極-氧化物電晶體。
記憶體區104與邏輯區114在橫向上彼此鄰近，且在一些實施例中記憶體區104與邏輯區114藉由第一隔離區116而彼此間隔開。此外，在一些實施例中，邏輯裝置112a至112c藉由第二隔離區202、204而在橫向上彼此間隔開。第一隔離區116及/或第二隔離區202、204可為例如淺溝渠隔離（shallow trench isolation，STI）區、深溝渠隔離（deep trench isolation，DTI）區、植入物隔離區、或上述者的組合。
記憶胞102及邏輯裝置112a至112c的各自的閘極118、120、122a、122b、122c排列於半導體基底106之上，且藉由各自的介電區124、126、128a、128b、128c而與半導體基底106在垂直方向上間隔開。在一些實施例中，閘極118、120、122a至122c的上表面或頂表面實質上共面。此外，在一些實施例中，閘極118、120、122a至122c具有不同高度。閘極118、120、122a至122c包括在橫向上彼此鄰近排列且兩者均與記憶胞102對應的控制閘極118與選擇閘極120。此外，閘極118、120、122a至122c包括與邏輯裝置112a至112c對應的邏輯閘極122a至122c。控制閘極118及選擇閘極120是第一材料，且邏輯閘極122a至122c是第二材料。在一些實施例中，所述第一材料是多晶矽或某種其他矽，及/或所述第二材料是金屬。所述金屬可為例如鈦、鉭、鎢、銅、鋁銅、或鋁或另外包括例如鈦、鉭、鎢、銅、鋁銅、或鋁。
介電區124、126、128a至128c排列於閘極118、120、122a至122c與半導體基底106之間，以使閘極118、120、122a至122c與半導體基底106絕緣並間隔開。在一些實施例中，介電區124、126、128a至128c包括實質上共面的下表面或底表面，及/或具有變化的高度H1 、H2 、H3 、H4 、H5 。介電區124、126、128a至128c包括與控制閘極118、選擇閘極120、及邏輯閘極122a至122c對應的控制介電區124、選擇介電區126、及邏輯介電區128a至128c。
邏輯介電區128a至128c包括作為邏輯閘極122a至122c的下表面或底表面的襯層的各自的高介電常數層208a、208b、208c。在一些實施例中，高介電常數層208a至208c進一步作為邏輯閘極122a至122c的側壁表面的襯層，及/或直接緊鄰邏輯閘極122a至122c。高介電常數層208a至208c可例如為氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鉿鉭、矽酸鋯、或氧化鋯或另外包含氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鉿鉭、矽酸鋯、或氧化鋯。
控制介電區124包括用以儲存電荷的電荷陷獲層130。在一些實施例中，電荷陷獲層130為或另外包括氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）結構或氧化物-奈米晶體-氧化物（oxide-nanocrystal-oxide，ONCO）結構。ONO結構可包括例如第一氧化物層、排列於所述第一氧化物層之上且緊鄰所述第一氧化物層的氮化物層、及排列於所述氮化物層之上且緊鄰所述氮化物層的第二氧化物層。第一氧化物層及第二氧化物層可為例如二氧化矽，及/或氮化物層可為例如氮化矽。ONCO結構可包括例如第一氧化物層、排列於所述第一氧化物層之上且緊鄰所述第一氧化物層的一層奈米晶體、及排列於所述一層奈米晶體之上且緊鄰所述一層奈米晶體的第二氧化物層。所述一層奈米晶體可為例如一層矽點。
在一些實施例中，介電區124、126、128a至128c分別包括下伏高介電常數層208a至208c及/或上覆電荷陷獲層130的介電層210、212、214。舉例而言，第一邏輯介電區128a可包括第一介電層210。作為另一實例，控制介電區124及選擇介電區126以及第一邏輯介電區128a及第三邏輯介電區128c可分別包括第二介電層212。作為再一實例，控制介電區124及選擇介電區126以及第一邏輯介電區128a、第二邏輯介電區128b及第三邏輯介電區128c可分別包括第三介電層214。第一介電層210、第二介電層212、及第三介電層214可為例如二氧化矽、氮化矽或上述者的組合。
閘極118、120、122a至122c的各自的源極/汲極區134、136、138a、138b排列於半導體基底106的上表面中。源極/汲極區134、136、138a、138b排列於閘極118、120、122a至122c的相對側上，且在閘極118、120、122a至122c之下界定閘極118、120、122a至122c的各自的通道區140、142、144a、144b、144c。通道區140、142、144a至144c依據施加至閘極118、120、122a至122c的偏壓而選擇性地傳導。在一些實施例中，控制閘極118及選擇閘極120共享在控制閘極118與選擇閘極120之間在橫向上排列的源極/汲極區136。源極/汲極區134、136、138a、138b可為例如具有與半導體基底106的周圍區相反的摻雜類型（n型或p型）的摻雜區。此外，源極/汲極區134、136、138a、138b可例如被矽化物層216覆蓋。在一些實施例中，矽化物層216為矽化鎳或矽化鈦。
在一些實施例中，主側壁結構220及/或接觸蝕刻終止層（contact etch stop layer，CESL）222作為閘極118、120、122a至122c的側壁的襯層。此外，在一些實施例中，CESL 222在橫向上延伸以覆蓋源極/汲極區134、136、138a、138b及/或以覆蓋第一隔離區116及/或第二隔離區202、204。而且，在一些實施例中，主側壁結構220在橫向上排列於CESL 222與閘極118、120、122a至122c之間，及/或在橫向上排列於CESL 222與高介電常數層208a至208c之間。此外，在一些實施例中，主側壁結構220及/或CESL 222的上表面或頂表面與閘極118、120、122a至122c的上表面或頂表面實質上共面。主側壁結構220及/或CESL 222可為例如二氧化矽、氮化矽、或某種其他介電質。
第一ILD層146在橫向上排列於閘極118、120、122a至122c之間，且在一些實施例中第一ILD層146具有與閘極118、120、122a至122c的上表面或頂表面實質上共面的上表面或頂表面。第二ILD層148排列於第一ILD層146之上，且在一些實施例中第二ILD層148具有與閘極118、120、122a至122c的上表面或頂表面實質上共面的下表面或底表面。第一ILD層146及/或第二ILD層148可為例如氧化物、聚矽酸鹽玻璃（polysilicate glass，PSG）、具有小於約3.9的介電常數的介電材料（即，低介電常數介電材料）、或某種其他介電材料。接觸窗150在垂直方向上延伸穿過第一ILD層146及第二ILD層148而到達源極/汲極區134、136、138a、138b中的一或多者及/或閘極118、120、122a至122c中的一或多者。接觸窗150可為例如鎢、銅、銅鋁、或某種其他導電材料。
儘管圖2所示積體電路是以具有多個邏輯裝置112a至112c為例進行說明，但其亦可具有更多或更少的邏輯裝置。舉例而言，圖2所示積體電路可省略第一邏輯裝置112a及第三邏輯裝置112c。作為另一實例，圖2所示積體電路可省略第一邏輯裝置112a及第二邏輯裝置112c。作為再一實例，圖2所示積體電路可省略第二邏輯裝置112b及第三邏輯裝置112c。
參照圖3至圖22，提供一種製造具有嵌式SONOS記憶胞的積體電路的高介電常數最後形成方法的一些實施例的一系列剖視圖。
如圖3的剖視圖300所說明，在半導體基底106的上側上形成第一隔離區116，以使半導體基底106的記憶體區104與半導體基底106的邏輯區114在橫向上間隔開。此外，在半導體基底106的上側上形成一或多個第二隔離區202、204，以將邏輯區114分成邏輯裝置區302、304、306。邏輯裝置區302、304、306可例如對應於不同裝置類型，例如高壓電晶體及雙閘極-氧化物電晶體。在一些實施例中，第一隔離區116與第二隔離區202、204同時形成。此外，在一些實施例中，用於形成第一隔離區116及/或第二隔離區202、204的製程包括對半導體基底106進行蝕刻以形成溝渠以及隨後以介電材料填充所述溝渠。
如圖4的剖視圖400所說明，形成覆蓋半導體基底106以及第一隔離區116及第二隔離區202、204的電荷陷獲層130。在一些實施例中，電荷陷獲層130包括第一氧化物層402、排列於第一氧化物層402之上的氮化物或奈米晶體層404、及排列於氮化物或奈米晶體層404之上的第二氧化物層406。第一氧化物層402及第二氧化物層406可為例如二氧化矽，及/或氮化物或奈米晶體層404可為例如氮化矽或矽奈米晶體。此外，在一些實施例中，氮化物或奈米晶體層404直接排列於第一氧化物層402上，及/或第二氧化物層406直接排列於氮化物或奈米晶體層404上。用於形成電荷陷獲層130的製程可例如包括依序形成第一氧化物層402、氮化物或奈米晶體層404、及第二氧化物層406。第一氧化物層402及第二氧化物層406以及氮化物或奈米晶體層404可藉由例如熱氧化、化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）、原子層沈積（atomic layer deposition，ALD）、或上述者的組合而形成。
如圖5的剖視圖500所說明，對電荷陷獲層130執行第一蝕刻。所述第一蝕刻使電荷陷獲層130局部（localize）存在於記憶體區104的控制電晶體區502，控制電晶體區502在橫向上鄰近記憶體區104的選擇電晶體區504。用於執行第一蝕刻的製程可例如包括將第一光阻層506沈積於電荷陷獲層130之上並對第一光阻層506進行圖案化，以掩蔽電荷陷獲層130所局部存在的控制電晶體區502的區。此外，所述製程可例如包括在使用第一光阻層506作為罩幕的同時對電荷陷獲層130施加一或多種蝕刻劑508。而且，所述製程可包括例如隨後移除第一光阻層506或另外剝離第一光阻層506。
如圖6的剖視圖600所說明，形成覆蓋電荷陷獲層130及半導體基底106的暴露區的第一介電層210。第一介電層210可為例如二氧化矽或某種其他氧化物。此外，第一介電層210可藉由例如熱氧化、CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，第一介電層210被共形地形成（例如，具有實質上均勻的厚度）。
如圖7的剖視圖700所說明，對第一介電層210執行第二蝕刻，以使第一介電層210局部存在於第一邏輯裝置區302及第二邏輯裝置區304。用於執行第二蝕刻的製程可例如包括將第二光阻層702沈積於第一介電層210之上並對第二光阻層702進行圖案化，以掩蔽第一介電層210所局部存在的第一邏輯裝置區302及第二邏輯裝置區304的區。此外，所述製程可包括例如在使用第二光阻層702作為罩幕的同時對第一介電層210施加一或多種蝕刻劑704。而且，所述製程可包括例如隨後移除第二光阻層702或另外剝離第二光阻層702。
如圖8的剖視圖800所說明，形成作為電荷陷獲層130、第一介電層210、及半導體基底106的暴露區的襯層的第二介電層802。第二介電層802可為例如二氧化矽或某種其他氧化物。此外，第二介電層802可藉由例如熱氧化、CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，第二介電層802被共形地形成。
如圖9的剖視圖900所說明，對第一介電層210及第二介電層802執行第三蝕刻，以暴露出第一邏輯裝置區302與第三邏輯裝置區306之間的第二邏輯裝置區304。用於執行第三蝕刻的製程可包括例如將第三光阻層902沈積於第二介電層802的在橫向上圍繞第二邏輯裝置區304的區之上並對第三光阻層902進行圖案化。此外，所述製程可包括例如在使用第三光阻層902作為罩幕的同時對第一介電層210及第二介電層802施加一或多種蝕刻劑904。而且，所述製程可包括例如隨後移除第三光阻層902或另外剝離第三光阻層902。
如圖10的剖視圖1000所說明，形成作為第二介電層802及第二邏輯裝置區304的襯層的第三介電層1002。第三介電層1002可為例如二氧化矽。此外，第三介電層1002可藉由例如熱氧化、CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，第三介電層1002被共形地形成。
亦如圖10的剖視圖1000所說明，形成作為第三介電層1002的襯層的第一導電層1004。第一導電層1004可為例如多晶矽（例如，摻雜多晶矽）或某種其他導電材料。此外，第一導電層1004可藉由例如CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，第一導電層1004被共形地形成。
如圖11的剖視圖1100所說明，對電荷陷獲層130、第一導電層1004（參見例如圖10）、以及第一介電層210、第二介電層802及第三介電層1002（參見例如圖10）執行第四蝕刻。所述第四蝕刻分別在控制電晶體區502及選擇電晶體區504之上形成控制閘極118及選擇閘極120，以及分別在第一邏輯裝置區302、第二邏輯裝置區304、及第三邏輯裝置區306之上形成第一虛設閘極1102、第二虛設閘極1104、及第三虛設閘極1106。此外，所述第四蝕刻使電荷陷獲層130局部存在於控制閘極118之下，且使第一介電層210局部存在於第一虛設閘極1102之下。而且，所述第四蝕刻將第二介電層802分成獨立於第三虛設閘極1106及第一虛設閘極1102以及選擇閘極120及控制閘極118且位於第三虛設閘極1106及第一虛設閘極1102以及選擇閘極120及控制閘極118之下的多個第二介電層212、1108、1110、1112。此外，所述第四蝕刻將第三介電層1002分成獨立於第二虛設閘極1104、第三虛設閘極1106、及第一虛設閘極1102以及選擇閘極120及控制閘極118且位於第二虛設閘極1104、第三虛設閘極1106、及第一虛設閘極1102以及選擇閘極120及控制閘極118之下的多個第三介電層214、1114、1116、1118、1120。
用於執行第四蝕刻的製程可包括例如將第四光阻層1122沈積於第一導電層1004的與控制閘極118、選擇閘極120、及虛設閘極1102至1106對應的區之上並對第四光阻層1122進行圖案化。此外，所述製程可包括例如在使用第四光阻層1122作為罩幕的同時對電荷陷獲層130、第一導電層1004、以及第一介電層210、第二介電層802、及第三介電層1002施加一或多種蝕刻劑1124。而且，所述製程可包括隨後移除第四光阻層1122或另外剝離第四光阻層1122。
如圖12的剖視圖1200所說明，在半導體基底106的暴露區中形成輕摻雜汲極（lightly-doped drain，LDD）區1202、1204、1206。在一些實施例中，LDD區1202、1204、1206是藉由以例如離子植入將離子1208植入半導體基底106中而形成。
如圖13的剖視圖1300所說明，形成作為以下者的襯層的側壁層1302：第一虛設閘極1102、第二虛設閘極1104、及第三虛設閘極1106；控制閘極118及選擇閘極120；以及LDD區1202、1204、1206。側壁層1302可為例如二氧化矽、氮化矽、或某種其他介電質。此外，側壁層1302可藉由例如熱氧化、CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，側壁層1302被共形地形成。
如圖14的剖視圖1400所說明，對側壁層1302進行回蝕以形成作為以下者的襯層的主側壁結構220：第一虛設閘極1102的側壁、第二虛設閘極1104的側壁及第三虛設閘極1106的側壁以及控制閘極118的側壁及選擇閘極120的側壁。在一些實施例中，主側壁結構220被局限於側壁（即，無橫向延伸部）。用於執行回蝕的製程可包括例如對側壁層1302施加一或多種蝕刻劑1402一段時間，此段時間約為使蝕刻劑1402蝕刻穿過側壁層1302的厚度所需的時間。
如圖15的剖視圖1500所說明，形成包括LDD區1202、1204、1206（參見例如圖14）的源極/汲極區134、136、138a、138b。在一些實施例中，源極/汲極區134、136、138a、138b藉由以例如離子植入將離子1502植入半導體基底106中而形成。
如圖16的剖視圖1600所說明，在一些實施例中，在源極/汲極區134、136、138a、138b上形成矽化物層216。用於形成矽化物層216的製程可包括例如鎳的矽化金屬沈積製程。此外，用於形成矽化物層216的製程可包括例如形成覆蓋圍繞源極/汲極區134、136、138a、138b的表面以阻止矽化物形成於該些表面上的光阻保護氧化物（resist protect oxide，PRO）層。
亦如圖16的剖視圖1600所說明，形成作為以下者的襯層的CESL 222：主側壁結構220；第一虛設閘極1102的上表面或頂表面、第二虛設閘極1104的上表面或頂表面及第三虛設閘極1106的上表面或頂表面、以及控制閘極118的上表面或頂表面及選擇閘極120的上表面或頂表面；以及源極/汲極區134、136、138a、138b。CESL 222可為例如二氧化矽、氮化矽、或某種其他介電質。此外，CESL 222可藉由例如熱氧化、CVD、PVD、或ALD中的一或多者而形成。在一些實施例中，CESL 222被共形地形成。
亦如圖16的剖視圖1600所說明，形成覆蓋CESL 222的第一ILD層146。第一ILD層146可為例如氧化物、PSG、低介電常數介電質、或某種其他介電質。此外，第一ILD層146可藉由例如CVD或PVD中的一或多者而形成。
如圖17的剖視圖1700所說明，對第一ILD層146、主側壁結構220、及CESL 222執行第一平坦化，以暴露出第一虛設閘極1102的上表面或頂表面、第二虛設閘極1104的上表面或頂表面及第三虛設閘極1106的上表面或頂表面以及控制閘極118的上表面或頂表面及選擇閘極120的上表面或頂表面。所述第一平坦化可藉由例如化學機械研磨（chemical mechanical polish，CMP）及/或回蝕來執行。
如圖18的剖視圖1800所說明，對第一虛設閘極1102、第二虛設閘極1104及第三虛設閘極1106（參見例如圖17）執行第五蝕刻，以移除虛設閘極1102、1104、1106並形成各自的閘極開口1802、1804、1806。用於執行第五蝕刻的製程可包括例如沈積第五光阻層1808並對第五光阻層1808進行圖案化來覆蓋控制閘極118及選擇閘極120。此外，所述製程可包括例如在使用第五光阻層1808作為罩幕的同時對第一虛設閘極1102、第二虛設閘極1104及第三虛設閘極1106施加一或多種蝕刻劑1810。此外，所述製程可包括例如隨後移除第五光阻層1808或另外剝離第五光阻層1808。
如圖19的剖視圖1900所說明，形成作為閘極開口1802、1804、1806（參見例如圖18）的襯層的高介電常數層1902，閘極開口1802、1804、1806先前由第一虛設閘極1102、第二虛設閘極1104及第三虛設閘極1106（參見例如圖17）佔據。高介電常數層1902具有超過約3.9的介電常數k，且可為例如氧化鉿。此外，高介電常數層1902可藉由例如CVD、PVD、ALD或上述者的組合而形成。在一些實施例中，高介電常數層1902被共形地形成。
亦如圖19的剖視圖1900所說明，形成覆蓋高介電常數層1902且位於閘極開口1802、1804、1806（參見例如圖18）中的第二導電層1904。第二導電層1904為不同於第一導電層1004（參見例如圖10）的材料，且可為例如銅、鎢、鋁、或某種其他金屬。此外，第二導電層1904可藉由例如CVD、PVD、ALD或上述者的組合而形成。
如圖20的剖視圖2000所說明，對第二導電層1904（參見例如圖19）及高介電常數層1902（參見例如圖19）執行第二平坦化以達到與控制閘極118的上表面或頂表面及選擇閘極120的上表面或頂表面大致齊平。所述第二平坦化在閘極開口1802、1804、1806（參見例如圖18）中形成邏輯閘極122a、122b、122c。此外，所述第二平坦化將高介電常數層1902分成獨立於邏輯閘極122a、122b、122c且位於邏輯閘極122a、122b、122c之下的多個高介電常數層208a、208b、208c。而且，在一些實施例中，所述第二平坦化使邏輯閘極122a至122c的上表面或頂表面與第一ILD層146的上表面或頂表面及控制閘極118的上表面與選擇閘極120頂表面共面化。所述第二平坦化可藉由例如CMP及/或回蝕來執行。
如圖21的剖視圖2100所說明，形成覆蓋第一ILD層146以及控制閘極118及選擇閘極120以及邏輯閘極122a至122c的第二ILD層148。第二ILD層148可為例如氧化物、PSG、或低介電常數介電質。此外，第二ILD層148可藉由例如CVD或PVD而形成。
如圖22的剖視圖2200所說明，對第二ILD層148執行第三平坦化。所述第三平坦化可藉由例如CMP及/或回蝕來執行。
亦如圖22的剖視圖2200所說明，形成延伸穿過第一ILD層146及第二ILD層148而到達源極/汲極區134、136、138a、138b的接觸窗150。此外或作為另一選擇，接觸窗150被形成為延伸至控制閘極118、選擇閘極120及邏輯閘極122a、122a至122c。接觸窗150可由例如鎢、銅、鋁銅、或某種其他導電材料形成。此外，用於形成接觸窗150的製程可包括例如對第一ILD層146及第二ILD層148執行第六蝕刻以形成接觸窗開口，以第三導電層填充所述接觸窗開口，以及對所述第三導電層進行平坦化以使第二ILD層148的上表面與所述第三導電層的上表面共面化。
參照圖23，提供一種製造具有嵌式SONOS 記憶胞的積體電路的高介電常數最後形成方法的一些實施例的流程圖2300。所述高介電常數最後形成方法可例如對應於針對圖3至圖22所說明的一系列剖視圖。
在步驟2302處，形成使半導體基底的記憶體區與邏輯區在橫向上間隔開的隔離區。參見例如圖3。
在步驟2304處，在記憶體區及邏輯區之上形成在橫向上間隔開的多個介電區。此外，所述多個介電區被形成為具有在記憶體區之上包括電荷陷獲層的介電區。在一些實施例中，所述多個介電區被形成為具有變化的厚度。參見例如圖4至圖10。
在步驟2306處，分別在各介電區之上由多晶矽形成控制閘極、選擇閘極、及虛設閘極。所述虛設閘極形成於邏輯區之上，且所述控制閘極及所述選擇閘極在記憶體區之上被形成為在橫向上間隔開。此外，控制閘極形成於電荷陷獲層之上。參見例如圖10及圖11。
在步驟2308處，在控制閘極的相對側上、選擇閘極的相對側上、及虛設閘極的相對側上形成源極/汲極區。參見例如圖12至圖15。
在步驟2310處，形成覆蓋控制閘極、選擇閘極、及虛設閘極以及源極/汲極區的第一ILD層。參見例如圖16及圖17。
在步驟2312處，移除虛設閘極以形成閘極開口。參見例如圖18。
在步驟2314處，在閘極開口中形成高介電常數層。所述高介電常數層具有超過約3.9的介電常數k。參見例如圖19。
在步驟2316處，在高介電常數層之上在閘極開口中形成由金屬形成的邏輯閘極。參見例如圖20。
在步驟2318處，形成覆蓋第一ILD層以及控制閘極、選擇閘極、及邏輯閘極的第二ILD層。參見例如圖21及圖22。
在步驟2320處，形成延伸穿過第一ILD層及第二ILD層而到達源極/汲極區及/或到達控制閘極、選擇閘極、及邏輯閘極的接觸窗。參見例如圖22。
藉由最後形成高介電常數層及金屬閘極（例如，在形成源極/汲極區之後），製造成本會降低且製程時間縮短。此外，藉由使用HKMG技術，積體電路會達成良好效能、低功耗、及按比例縮小。
儘管所述方法被闡述為使用由多晶矽形成的控制閘極、選擇閘極及虛設閘極以及由金屬形成的邏輯閘極，但可採用不同的閘極材料。此外，儘管所述方法被闡述為使用高介電常數層，但高介電常數層可被省略或以不同材料取代。而且，儘管流程圖2300所述的方法在本文中被說明及被闡述為一系列動作或事件，但將瞭解此類動作或事件的所說明次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，可能並非需要所有所說明動作來實作本文中說明的一或多個態樣或實施例，且可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
因此，如可藉由上述內容而瞭解，本發明實施例提供一種包括邏輯裝置及記憶胞的積體電路。所述邏輯裝置排列於半導體基底上且包括排列於高介電常數介電層內的邏輯閘極。所述記憶胞排列於所述半導體基底上且包括在橫向上彼此鄰近的控制電晶體與選擇電晶體。所述控制電晶體及所述選擇電晶體分別包括控制閘極及選擇閘極，且所述控制電晶體更包括下伏所述控制閘極的電荷陷獲層。所述控制閘極及所述選擇閘極是第一材料且所述邏輯閘極是第二材料。
在上述的積體電路中，其中所述高介電常數介電層的上表面與所述控制閘極的上表面、所述選擇閘極的上表面及所述邏輯閘極的上表面實質上共面。
在上述的積體電路中，其中所述第一材料是多晶矽且所述第二材料是金屬。
在上述的積體電路中，其中所述控制閘極及所述選擇閘極不藉由高介電常數介電層而與所述半導體基底隔開。
在上述的積體電路中，其中所述電荷陷獲層被局限於所述控制閘極下方。
在上述的積體電路中，其中所述控制閘極的上表面、所述選擇閘極的上表面及所述邏輯閘極的上表面實質上共面。
在上述的積體電路中，更包括：層間介電（ILD）層，在橫向上排列於所述控制閘極與所述選擇閘極之間且包括與所述控制閘極的所述上表面、所述選擇閘極的所述上表面及所述邏輯閘極的所述上表面實質上共面的上表面。
在上述的積體電路中，更包括：第一源極/汲極區，在橫向上排列於所述控制閘極與所述選擇閘極之間；以及第二源極/汲極區及第三源極/汲極區，對應於所述控制閘極及所述選擇閘極，且排列於所述對應的控制閘極及所述對應的選擇閘極的與所述第一源極/汲極區相對的側上，以與所述第一源極/汲極區一起界定通道區。
在上述的積體電路中，更包括：介電區，對應於所述控制閘極、所述選擇閘極、及所述邏輯閘極，且排列於所述對應的控制閘極、所述對應的選擇閘極、及所述對應的邏輯閘極之下，其中所述介電區的高度在各所述介電區之間變化。
在其他實施例中，本發明提供一種製造積體電路的高介電常數最後形成方法。在半導體基底之上形成電荷陷獲層。在所述半導體基底之上形成由第一材料形成且在橫向上間隔開的控制閘極、選擇閘極、及虛設閘極，其中所述控制閘極形成於所述電荷陷獲層之上。在所述控制閘極、所述選擇閘極及所述虛設閘極之間在橫向上形成層間介電（ILD）層，所述層間介電層具有與所述控制閘極的上表面、所述選擇閘極的上表面及所述虛設閘極的上表面實質上共面的上表面。移除所述虛設閘極，以形成閘極開口。形成作為所述閘極開口的襯層的高介電常數介電層。在所述閘極開口中以及在所述高介電常數介電層之上形成由第二材料形成的邏輯閘極。
在上述的製造積體電路的方法中，更包括：移除所述虛設閘極，但不移除所述控制閘極及所述選擇閘極。
在上述的製造積體電路的方法中，其中所述移除包括：對所述虛設閘極執行蝕刻以形成所述閘極開口。
在上述的製造積體電路的方法中，其中形成所述邏輯閘極包括在所述高介電常數介電層之上形成填充所述閘極開口的由所述第二材料形成的導電層；以及對所述導電層執行平坦化，以形成所述邏輯閘極。
在上述的製造積體電路的方法中，其中所述第一材料是多晶矽，且所述第二材料是金屬。
在上述的製造積體電路的方法中，更包括：在所述控制閘極與所述選擇閘極之間在橫向上形成第一源極/汲極區；以及形成第二源極/汲極區及第三源極/汲極區，所述第二源極/汲極區及所述第三源極/汲極區對應於所述控制閘極及所述選擇閘極且排列於所述對應的控制閘極及所述對應的選擇閘極的與所述第一源極/汲極區相對的側上，以與所述第一源極/汲極區一起界定通道區。
在上述的製造積體電路的方法中，更包括：在所述半導體基底之上形成在橫向上間隔開的多個介電區，所述多個介電區具有在各所述介電區之間變化的高度；以及分別在各所述介電區之上形成所述控制閘極、所述選擇閘極、及所述邏輯閘極。
在上述的製造積體電路的方法中，更包括：形成覆蓋所述電荷陷獲層及所述半導體基底的導電層；以及對所述導電層執行蝕刻，以形成所述控制閘極、所述選擇閘極、及所述虛設閘極。
在再一些其他實施例中，本發明提供一種包括邏輯裝置及記憶胞的積體電路。所述邏輯裝置排列於半導體基底上且包括邏輯閘極。所述記憶胞排列於所述半導體基底上，且包括在橫向上彼此鄰近的控制電晶體及選擇電晶體。所述控制電晶體及所述選擇電晶體分別包括控制閘極及選擇閘極，且所述控制電晶體更包括下伏所述控制閘極的電荷陷獲層。所述控制閘極及所述選擇閘極是第一材料，且所述邏輯閘極是第二材料。
在上述的積體電路中，其中所述邏輯閘極排列於高介電常數介電層內。
在上述的積體電路中，其中所述高介電常數介電層的上表面與所述控制閘極的上表面、所述選擇閘極的上表面、及所述邏輯閘極的上表面實質上共面。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應瞭解，其可輕易地使用本發明作為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或達成本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍條件下在本文中作出各種改變、替代及變更。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200‧‧‧剖視圖
102‧‧‧記憶胞
104‧‧‧記憶體區
106‧‧‧半導體基底
108‧‧‧控制電晶體
110‧‧‧選擇電晶體
112‧‧‧邏輯裝置
112a‧‧‧邏輯裝置
112b‧‧‧邏輯裝置
112c‧‧‧邏輯裝置
114‧‧‧邏輯區
116‧‧‧隔離區
118‧‧‧閘極
120‧‧‧閘極
122‧‧‧閘極
122a、122b、122c‧‧‧閘極
124‧‧‧介電區
126‧‧‧介電區
128‧‧‧介電區
128a‧‧‧介電區
128b‧‧‧介電區
128c‧‧‧介電區
130‧‧‧電荷陷獲層
132‧‧‧上覆介電子區
134、136、138、138a、138b‧‧‧源極/汲極區
140‧‧‧通道區
142、144、144a、144b、144c‧‧‧通道區
146‧‧‧第一層間介電（ILD）層
148‧‧‧第二ILD層
150‧‧‧接觸窗
202、204‧‧‧第二隔離區
208a、208b、208c‧‧‧高介電常數層
210‧‧‧介電層
212‧‧‧介電層
214‧‧‧介電層
216‧‧‧矽化物層
220‧‧‧主側壁結構
222‧‧‧接觸蝕刻終止層（CESL）
302‧‧‧邏輯裝置區
304‧‧‧邏輯裝置區
306‧‧‧邏輯裝置區
402‧‧‧第一氧化物層
404‧‧‧奈米晶體層
406‧‧‧第二氧化物層
502‧‧‧控制電晶體區
504‧‧‧選擇電晶體區
506‧‧‧第一光阻層
508、704、904、1124、1402、1810‧‧‧蝕刻劑
702‧‧‧第二光阻層
802‧‧‧第二介電層
902‧‧‧第三光阻層
1002‧‧‧第三介電層
1004‧‧‧第一導電層
1102‧‧‧虛設閘極
1104‧‧‧虛設閘極
1106‧‧‧虛設閘極
1108、1110、1112‧‧‧第二介電層
1114、1116、1118、1120‧‧‧第三介電層
1122‧‧‧第四光阻層
1202、1204、1206‧‧‧輕摻雜汲極（LDD）區
1208、1502‧‧‧離子
1302‧‧‧側壁層
1802、1804、1806‧‧‧閘極開口
1808‧‧‧第五光阻層
1902‧‧‧高介電常數層
1904‧‧‧第二導電層
2300‧‧‧流程圖
2302、2304、2306、2308、2310、2312、2314、2316、2318、2320‧‧‧步驟
CG‧‧‧控制閘極
H1、H2、H3、H4、H5‧‧‧高度
LG‧‧‧邏輯閘極
SG‧‧‧選擇閘極
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比率繪製。實際上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1說明使用高介電常數金屬閘極（high-κ metal gate，HKMG）技術且包括嵌式矽-氧化物-氮化物-氧化物-矽（silicon -oxide-nitride-oxide-silicon，SONOS）記憶胞的積體電路（IC）的一些實施例的剖視圖。 圖2說明圖1所示積體電路的一些更詳細實施例的剖視圖。 圖3至圖22說明一種製造具有嵌式SONOS記憶胞的積體電路的高介電常數最後形成方法的一些實施例的一系列剖視圖。 圖23說明一種圖3至圖22所示高介電常數最後形成方法的一些實施例的流程圖。
100‧‧‧剖視圖
102‧‧‧記憶胞
104‧‧‧記憶體區
106‧‧‧半導體基底
108‧‧‧控制電晶體
110‧‧‧選擇電晶體
112‧‧‧邏輯裝置
114‧‧‧邏輯區
116‧‧‧隔離區
118‧‧‧閘極
120‧‧‧閘極
122‧‧‧閘極
124‧‧‧介電區
126‧‧‧介電區
128‧‧‧介電區
130‧‧‧電荷陷獲層
132‧‧‧上覆介電子區
134、136、138‧‧‧源極/汲極區
140‧‧‧通道區
142、144‧‧‧通道區
146‧‧‧第一層間介電(ILD)層
148‧‧‧第二ILD層
150‧‧‧接觸窗
CG‧‧‧控制閘極
LG‧‧‧邏輯閘極
SG‧‧‧選擇閘極

Claims (1)

  1. 一種積體電路，包括： 邏輯裝置，排列於半導體基底上且包括邏輯閘極，其中所述邏輯閘極排列於高介電常數介電層內；以及 記憶胞，排列於所述半導體基底上且包括在橫向上彼此鄰近的控制電晶體與選擇電晶體，其中所述控制電晶體及所述選擇電晶體分別包括控制閘極及選擇閘極，且其中所述控制電晶體更包括下伏所述控制閘極的電荷陷獲層； 其中所述控制閘極及所述選擇閘極是第一材料，且其中所述邏輯閘極是第二材料。
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