KR102611247B1 - 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법 - Google Patents

패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법 Download PDF

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Abstract

반도체 디바이스는 제1 유전체 층; 제1 유전체 층에 매립된 게이트 전극; 게이트 유전체 층, 반도체 금속 산화물 재료를 포함하는 채널층 및 제2 유전체 층을 포함하는 층 스택; 및 제2 유전체 층에 매립되고 채널층의 상부 표면의 각각의 부분과 접촉하는 소스 전극과 드레인 전극을 포함한다. 게이트 전극, 게이트 유전체 층, 채널층, 소스 전극 및 드레인 전극의 조합이 트랜지스터를 형성한다. 게이트 전극 위에 놓인 채널층의 바닥면 주변의 총 길이는 게이트 전극의 폭 또는 게이트 전극의 폭의 2배와 같으며, 채널층의 측벽 상의 게이트 전극 재료의 재-스퍼터링이 최소화된다.

Description

패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법{SEMICONDUCTING METAL OXIDE TRANSISTORS HAVING A PATTERNED GATE AND METHODS FOR FORMING THE SAME}
관련 출원
본 출원은 2020년 5월 29일자 출원되었고 그 전체 내용이 모든 목적으로 여기에 참조로 포함된 "패턴 게이트를 가지는 IGZO TFT 디바이스"이라는 제하의 미국 가특허 출원 제63/031,720호에 대한 우선권을 주장한다.
배경
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연층 또는 유전체 층, 도전층 및 반도체 재료층을 순차적으로 증착하고, 해당 다양한 층을 리소그래피를 이용하여 패터닝하여 회로 부품 및 그 위에 있는 요소를 패터닝하는 것에 의해 제조된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따라 유전체 층에 형성된 상보적 금속 산화물 반도체(CMOS) 트랜지스터 및 금속 상호접속 구조체를 형성한 후의 예시적인 구조체의 수직 단면도이다.
도 2a는 본 개시 내용의 다양한 실시예에 따른 박막 트랜지스터(TFT) 반도체 디바이스(10)의 수직 단면도이다.
도 2b는 TFT 반도체 디바이스(10)가 다른 TFT 반도체 디바이스와 게이트 전극(120)을 공유하지 않는 독립형 TFT 반도체 디바이스로서 형성되는 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다.
도 2c는 TFT 반도체 디바이스(10)가 다른 TFT 반도체 디바이스와 게이트 전극(120)을 공유하도록 구성된 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다.
도 2d는 TFT 반도체 디바이스(10)가 그 소스 영역 및 드레인 영역이 계단형 피라미드의 개별 수평 단면 프로파일을 갖도록 구성된 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다.
도 3은 본 개시 내용의 다양한 실시예에 따른 반도체 디바이스(20)의 단면도이다.
도 4는 본 개시 내용의 다양한 실시예에 따른 반도체 디바이스(30)의 단면도이다.
도 5는 본 개시 내용의 다양한 실시예에 따른 반도체 디바이스(40)의 단면도이다.
도 6은 본 개시 내용의 다양한 실시예에 따른 반도체 디바이스(50)의 단면도이다.
도 7은 본 개시 내용의 일 실시예에 따른 상부 레벨 금속 상호접속 구조체의 형성 후의 예시적인 구조체의 수직 단면도이다.
도 8a-8k는 본 개시 내용의 다양한 실시예에 따른 도 2a-2d의 반도체 디바이스(10)를 형성하는 방법을 설명하는 단면도이다.
도 9a-9k는 본 개시 내용의 다양한 실시예에 따른 도 5의 반도체 디바이스(40)를 형성하는 방법을 설명하는 단면도이다.
도 10은 본 개시 내용의 일 실시예에 따른 반도체 구조체를 형성하는 데 사용되는 일련의 처리 단계를 나타내는 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 달리 명시하지 않는 한, 동일한 참조 번호를 가지는 각 요소는 동일한 재료 조성을 가지고 동일한 두께 범위 내의 두께를 갖는 것으로 간주된다.
본 개시 내용은 반도체 디바이스에 관한 것으로, 특히 박막 트랜지스터(TFT) 디바이스일 수 있는 후면/하부 게이트 반도체 금속 산화물 트랜지스터 디바이스 및 그 형성 방법에 관한 것이다.
일반적으로, 본 개시 내용의 구조체 및 방법은 반도체 금속 산화물 TFT 디바이스의 소스/드레인 영역 및 채널 영역을 패터닝할 때 금속 재료의 측벽 재-성막을 방지하기 위해 TFT의 하부 게이트를 정밀하게 패터닝하는 데 사용될 수 있다. 반도체 금속 산화물 TFT 디바이스를 제조하는 도중에, 금속 재료의 측벽 재-성막의 결과로서 TFT의 하부 게이트와 소스/드레인 영역 사이에 누설 경로가 형성될 수 있다. AlOx/IGZO/AlOx 재료의 에칭시 하부 게이트의 비말 부착(splashing)으로 인해 금속 재료의 재-성막이 발생할 수 있다. 따라서, 금속 재료의 측벽 재-성막으로 인해 최종 TFT 디바이스의 신뢰성이 감소될 수 있다. 본 명세서에 개시된 다양한 실시예에서, TFT의 하부 게이트는 재-성막을 방지하기 위해 패터닝될 수 있다. 패터닝된 하부 게이트는 유전체 층에 매립될 수 있다. 패터닝된 하부 게이트의 상부 표면은 유전체 층의 상부 표면과 동일 평면일 수 있다. 유전체 층에는 TFT의 패터닝된 하부 게이트의 위치 및 치수를 정의하기 위한 개구가 제공될 수 있다. 도전 재료가 유전체 층에 형성된 개구를 채우기 위해 유전체 재료 위에 형성될 수 있다. 도전 재료는 유전체 층의 상부 표면을 드러내도록 부분적으로 제거될 수 있다.
이러한 방식으로, TFT의 패터닝된 하부 게이트의 치수 및 패터닝가 정밀하게 제어될 수 있다. 하부 게이트와 소스/드레인 영역의 오버레이가 쉽게 제어될 수 있다. 또한, 하부 게이트가 AlOx/IGZO/AlOx 재료로 덮일 수 있기 때문에 AlOx/IGZO/AlOx 재료의 패터닝 공정의 수행시 금속 재료의 측벽 재-성막을 방지할 수 있다. 하부 게이트가 AlOx/IGZO/AlOx 재료로 덮일 수 있기 때문에 AlOx/IGZO/AlOx 재료의 패터닝 공정의 수행시 하부 게이트의 비말 부착을 방지할 수 있다.
도 1은 본 개시 내용의 일 실시예에 따라 유전체 층에 형성된 상보적 금속 산화물 반도체(CMOS) 트랜지스터 및 금속 상호접속 구조체를 형성한 후의 예시적인 하부 레벨 디바이스 구조체(100)의 수직 단면도이다. 도 1을 참조하면, 예시적인 하부 레벨 디바이스 구조체(100)는 상업적으로 구매 가능한 실리콘 기판과 같은 반도체 기판일 수 있는 기판(9)을 포함한다. 실리콘 산화물과 같은 유전체 재료를 포함하는 얕은 트렌치 분리 구조체(720)가 기판(9)의 상부 부분에 형성될 수 있다. p-형 우물 및 n-형 우물과 같은 적절한 도핑된 반도체 우물이 얕은 트랜치 분리 구조체(720)의 일부에 의해 측방향으로 둘러싸인 각각의 영역 내에 형성될 수 있다. 전계효과 트랜지스터(701)가 기판(9)의 상부 표면 위에 형성될 수 있다. 예를 들어, 각각의 전계효과 트랜지스터(701)는 소스 영역(732)과, 드레인 영역(738)과, 소스 영역(732)과 드레인 영역(738) 사이에서 연장되는 기판(9)의 표면 부분을 포함하는 반도체 채널(735)과, 게이트 구조체(750)를 포함할 수 있다. 각 게이트 구조체(750)는 게이트 유전체(752), 게이트 전극(754), 게이트 캡 유전체(758) 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스측 금속-반도체 합금 영역(742)이 각 소스 영역(732) 상에 형성될 수 있으며, 드레인측 금속-반도체 합금 영역(748)이 각 드레인 영역(738)에 형성될 수 있다. 기판(9)의 상부 표면에 형성된 디바이스는 상보적 금속 산화물 반도체(CMOS) 트랜지스터 및 선택적으로 추가적인 반도체 디바이스(예, 저항, 다이오드, 커패시터 등)를 포함할 수 있으며, CMOS 회로(700)로 통칭된다.
유전체 층에 형성된 다양한 금속 상호접속 구조체가 기판(9) 및 디바이스(예, 전계효과 트랜지스터(701)) 위에 후속으로 형성될 수 있다. 유전체 층은 예를 들어, 접촉 레벨 유전체 층(601), 제1 층간 유전체(ILD) 층(610), 제2 ILD 층(620), 제3 ILD 층(630) 및 제4 ILD 층(640)을 포함할 수 있다. 금속 상호접속 구조체는 접촉 레벨 유전체 층(601)에 형성되고 CMOS 회로(700)의 각 부품에 접촉하는 디바이스 접촉 비아 구조체(612), 제1 ILD 층(610)에 형성된 제1 금속 라인(618), 제2 ILD 층(620)의 하부 부분에 형성된 제1 금속 비아 구조체(622), 제2 ILD 층(620)의 상부 부분에 형성된 제2 금속 라인(628), 제3 ILD 층(630)의 하부 부분에 형성된 제2 금속 비아 구조체(632), 제3 ILD 층(630)의 상부 부분에 형성된 제3 금속 라인(638), 제4 ILD 층(640)의 하부 부분에 형성된 제3 금속 비아 구조체(642) 및 제4 ILD 층(640)의 상부 부분에 형성된 제4 금속 라인(648)을 포함할 수 있다. 일 실시예에서, 제2 금속 라인(628)은 메모리 디바이스들의 어레이를 위한 소스측 전원에 연결된 소스 라인을 포함할 수 있다.
각각의 유전체 층(601, 610, 620, 630, 640)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기-실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변형체 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 금속 상호접속 구조체(612, 618, 622, 628, 632, 638, 642, 648) 각각은 금속 라이너 층(예, 금속 질화물 또는 금속 탄화물)과 금속 충전 재료의 조합일 수 있는 적어도 일종의 도전 재료를 포함할 수 있다. 각 금속 라이너 층은 TiN, TaN, WN, TiC, TaC 및 WC를 포함할 수 있으며, 각 금속 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금 및/또는 이들의 조합을 포함할 수 있다. 고려되는 본 개시 내용의 범위 내의 다른 적절한 재료도 사용될 수 있다. 일 실시예에서, 제1 금속 비아 구조체(622) 및 제2 금속 라인(628)은 이중 다마신 공정에 의해 통합 라인 및 비아 구조체로 형성될 수 있고, 제2 금속 비아 구조체(632) 및 제3 금속 라인(638)는 통합 라인 및 비아 구조체로 형성될 수 있고 및/또는 제3 금속 비아 구조체(642) 및 제4 금속 라인(648)은 통합 라인 및 비아 구조체로서 형성될 수 있다. 본 개시 내용은 메모리 셀들의 어레이가 제4 ILD 층(640) 위에 형성된 실시예를 이용하여 설명되지만, 여기에서는 메모리 셀들의 어레이가 상이한 금속 상호접속 레벨에서 형성될 수 있는 실시예들이 명시적으로 고려된다.
도 1에 예시된 하부 레벨 구조체(100)는 본 개시 내용의 적어도 하나의 박막 트랜지스터가 형성될 수 있는 베이스로서 기능할 수 있다. 본 개시 내용은 하부 레벨 디바이스 구조체(100)가 적어도 하나의 박막 트랜지스터를 상부에 형성하기 위해 사용되는 4개의 금속 라인 레벨을 포함하는 실시예를 이용하여 설명되지만, 여기에서는 기판(100)이 추가의 유전체 층에 형성될 수 있는 상이한 수의 금속 라인 레벨을 포함하는 실시예들이 명시적으로 고려된다.
도 2a는 본 개시 내용의 다양한 실시예에 따른 박막 트랜지스터(TFT) 반도체 디바이스(10)의 수직 단면도이다. 도 2b는 TFT 반도체 디바이스(10)가 다른 TFT 반도체 디바이스와 게이트 전극(120)을 공유하지 않는 독립형 TFT 반도체 디바이스로서 구성되는 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다. 도 2c는 TFT 반도체 디바이스(10)가 다른 TFT 반도체 디바이스와 게이트 전극(120)을 공유하도록 구성된 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다. 도 2d는 TFT 반도체 디바이스(10)가 그 소스 영역 및 드레인 영역이 계단형 피라미드의 개별 수평 단면 프로파일을 갖도록 구성된 실시예에서 도 2a의 X-X' 수평면을 따른 수평 단면도이다. 선택한 상부의 구조체의 윤곽은 점선으로 표시된다.
본 개시 내용의 일 양태에 따르면, 적어도 하나의 TFT 반도체 디바이스(10)는 하부 레벨 디바이스 구조체(100) 상에 형성될 수 있다. 하부 레벨 디바이스 구조체(100)는 적어도 하나의 상호접속 레벨 유전체 층을 포함할 수 있다. 금속 상호접속 구조체는 낮은 유전율을 제공할 수 있는 다수의 유전 재료를 사용한다. 이러한 유전 재료는 유기-실리케이트 유리 및 그것의 다공성 유도체를 포함할 수 있다. 진보된 저 유전성 재료가 지속적으로 개발되고 있으며, 후공정(BEOL) 구조체의 유전체 층으로서 포함된다. 불행히도, 대부분의 로우-k 유전체 재료는 섭씨 400도 초과 온도에서 분해된다. 또한, 구리와 같은 금속은 고온에서 이동이 가속화된다. 동시에, 원소 반도체 재료 또는 III-V족 화합물 반도체 재료를 사용하는 전계효과 트랜지스터에서 전기 도펀트를 활성화하려면 섭씨 700도 초과의 온도에서 열 어닐링이 필요하다. 따라서, 금속 상호접속 구조체 내에 원소 반도체 재료 또는 III-V족 화합물 반도체 재료를 사용하는 전계효과 트랜지스터를 형성하는 것은 이전에는 반도체 산업에서 가능하지 않았다.
본 개시 내용의 일 양태에 따르면, 금속 상호접속 레벨에서 박막 트랜지스터의 형성은 디바이스 밀도의 증가를 허용한다. 박막 트랜지스터가 금속 상호접속 레벨에서 형성되는 이러한 실시예에서, 박막 트랜지스터는 전기 도펀트가 섭씨 100도 내지 섭씨 300도 범위의 낮은 어닐링 온도에서 활성화될 수 있는 반도체 금속 산화물 재료를 사용할 수 있다. 즉, 반도체 금속 산화물 재료에서 전기 도펀트의 활성화는 섭씨 400도 초과의 온도에서 열 어닐링이 필요하지 않다. 더욱이, 반도체 금속 산화물 재료에서 전기 도펀트의 활성화는 후공정(BEOL) 금속 배선 레벨에 포함될 수 있는 저 유전율 재료의 열 분해를 유도하지 않는다. 따라서, 기판(100) 상에 형성될 수 있는 TFT 반도체 디바이스(10)는 전체 면적 디바이스 밀도를 증가시킬 수 있다. 즉, 본 개시 내용의 다양한 실시예의 TFT 반도체 디바이스(10)를 형성함으로써 반도체 재료층(9)의 일부를 반도체 채널로 사용하는 전계효과 트랜지스터 이외에 더 많은 트랜지스터 스위치가 반도체 다이에 포함될 수 있다.
일반적으로, 여러 경우의 실시예의 박막 트랜지스터(10)가 금속 상호접속 레벨 또는 다중 금속 상호접속 레벨에서 사용될 수 있다. 본 개시 내용은 TFT 반도체 디바이스(10)가 단일 금속 상호접속 레벨에서 형성되는 실시예를 이용하여 설명되지만, 본 명세서에서는 실시예의 TFT 반도체 디바이스(10)가 다중 금속 상호접속 레벨에 걸쳐 형성될 수 있는 실시예가 명시적으로 고려된다. 일반적으로, 박막 트랜지스터(10)는 반도체 다이의 임의의 영역에 형성될 수 있다. 일부 실시예에서, TFT 반도체 디바이스(10)는 액세스 또는 선택 트랜지스터로서 메모리 다이의 메모리 어레이 영역에 형성될 수 있다. 일부 다른 실시예에서, 실시예의 TFT 반도체 디바이스(10)는 로직 회로를 제공하기 위해 주변 영역 또는 로직 영역에 형성될 수 있다. 다양한 유형의 공지된 반도체 회로에 대한 박막 트랜지스터의 적용이 여기서 명시적으로 고려된다.
본 개시 내용의 실시예의 TFT 반도체 디바이스(10)는 기판(100)의 FEOL 전계효과 트랜지스터(701)에 의해 제공되는 회로 스위칭 기능 이외에 회로 스위칭 기능을 제공한다. 따라서, 스위칭 디바이스의 면적 밀도가 증가될 수 있다. 또한, 실시예의 TFT 반도체 디바이스(10)는 전계효과 트랜지스터(701)에 비해 낮은 누설 전류를 제공할 수 있다. 그러나, 전계효과 트랜지스터(701)는 디바이스 면적당 높은 온-전류를 제공할 수 있다는 것을 알아야 한다. 실시예의 박막 트랜지스터(10) 및 전계효과 트랜지스터(701)의 이러한 특성은 개선된 회로 기능을 제공하는 데 유리하게 적용될 수 있다. 예를 들어, 전계효과 트랜지스터(701)는 고전류 디바이스를 제공하는 데 사용될 수 있고, TFT 반도체 디바이스(10)는 저누설 디바이스를 제공하는 데 사용될 수 있다.
도 2a를 참조하면, 본 개시 내용의 실시예의 TFT 반도체 디바이스(10)를 형성할 수 있는 예시적인 제조 동작에서, 층간 유전체 층(ILD)(102)이 하부 레벨 디바이스 구조체(100) 상에 배치될 수 있다. ILD(102)는 예를 들어, 성막 공정 또는 열 산화 공정과 같은 임의의 적절한 공정에 의해 형성될 수 있다. ILD(102)는 실리콘 이산화물(SiO2) 등과 같은 산화물 재료로 형성될 수 있다.
ILD(102) 상에 제1 에칭 정지층(110)이 배치될 수 있다. 제1 에칭 정지층(110)은 에칭 공정에 저항할 수 있다. 제1 에칭 정지층(110)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 실리콘 탄화물 질화물과 같은 실리콘 함유 유전체 재료 등의 유전체 재료를 포함할 수 있다. 다른 적절한 재료는 본 개시 내용의 고려되는 범위 내에 있다. 제1 에칭 정지층(110)은 동형(conformal) 또는 비-동형 성막 공정에 의해 형성될 수 있다. 일 실시예에서, 제1 에칭 정지층(110)은 화학적 기상 성막, 원자층 성막 또는 물리적 기상 성막에 의해 형성될 수 있다. 제1 에칭 정지층(110)의 두께는 2-20 nm의 범위, 예컨대, 3-12 nm의 범위일 수 있지만, 더 작고 큰 두께도 사용될 수 있다.
일부 실시예에서, 선택적인 제2 에칭 정지층(112)이 제1 에칭 정지층(110) 상에 형성될 수 있다. 제1 에칭 정지층(110) 및 선택적인 제2 에칭 정지층(112)은 상이한 유전체 재료로 형성될 수 있다. 제2 에칭 정지층(112)은 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 탄탈 산화물, 이트륨 산화물 및/또는 란탄 산화물과 같은 유전체 금속 산화물 재료를 포함할 수 있다. 다른 적절한 재료도 고려되는 본 개시 내용의 범위 내에 있다. 제2 에칭 정지층(112)은 동형 또는 비-동형 성막 공정에 의해 성막될 수 있다. 일 실시예에서, 선택적인 제2 에칭 정지층(112)은 화학적 기상 성막(CVD), 원자층 성막(ALD) 또는 물리적 기상 성막(PVD)에 의해 형성될 수 있다. 제2 에칭 정지층(112)의 2-20 nm의 범위, 예컨대, 3-12 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 일부 실시예에서, 제2 에칭 정지층(112)은 제1 에칭 정지층(110)보다 낮은 에칭 저항을 가질 수 있다.
박막 트랜지스터(TFT)(130) 및 제1 유전체 층(104)이 제1 또는 제2 에칭 정지층(110, 112) 상에 배치될 수 있다. TFT(130)는 제1 유전체 층(104)에 배치된 패터닝된 게이트 전극(120)을 포함할 수 있다. TFT(130)는 또한 게이트 유전체 층(132), 채널 영역(136C)을 갖는 채널층(136), 캐핑층(134), 소스 전극(122) 및 드레인 전극(124)을 포함할 수 있다. 제3 유전체 층(108)이 소스 및 드레인 전극(122, 124) 위에 배치될 수 있다.
채널층(136)은 반도체 금속 산화물 재료를 포함할 수 있다. 반도체 성 금속 산화물 재료는 전기 도펀트(p-형 도펀트 또는 n-형 도펀트일 수 있음)로 적절한 도핑시 1.0 S/m 내지 1.0×105 S/m 범위의 전기 전도성을 제공할 수 있는 금속 산화물 재료이다. 고유 상태 또는 저 레벨 전기적 도핑의 조건에서, 반도체 금속 산화물 재료는 반도체성 또는 절연성일 수 있으며, 일반적으로 1.0×10-10 S/m 내지 1.0×10 S/m 범위의 전기 전도성을 가질 수 있다. 채널층(136)에 사용될 수 있는 예시적인 반도체 금속 산화물 재료는 한정되는 것은 아니지만, 인듐 갈륨 아연 산화물(IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물 및 이들로부터 유도된 다양한 다른 도핑된 변이체를 포함한다. 일 실시예에서, 반도체 금속 산화물 재료층은 인듐 갈륨 아연 산화물을 포함할 수 있다.
채널층(136)은 다결정 반도체 금속 산화물 재료, 또는 더 큰 평균 입자 크기를 갖는 다결정 반도체 금속 산화물 재료로 후속 어닐링될 수 있는 비정질 반도체 금속 산화물 재료를 포함할 수 있다. 채널층(136)은 물리적 기상 성막에 의해 성막될 수 있다. 반도체 금속 산화물 재료층의 두께는 1-100 nm의 범위, 예컨대, 2-50 nm 및/또는 4-15 nm의 범위일 수 있지만, 더 작고 큰 두께도 사용될 수 있다. 일 실시예에서, 채널층(136)은 비정질 반도체 금속 산화물 재료의 성막 및 비정질 반도체 금속 산화물 재료를 다결정 반도체 금속 산화물 재료로 변환하는 후속 어닐링 공정에 의해 형성될 수 있다.
다결정 반도체 금속 산화물을 포함하는 채널층(136)의 두께는 단결정 반도체 채널을 사용하는 전계효과 트랜지스터에 비해 상대적으로 얇을 수 있다. 따라서, 다결정 반도체 금속 산화물을 포함하는 채널 영역(136)을 사용하는 트랜지스터는 박막 트랜지스터로 지칭된다.
게이트, 소스 및 드레인 전극(120, 122, 124)은 임의의 적절한 공정을 이용하여 전기 전도성 재료로 형성될 수 있다. 예를 들어, 게이트, 소스 및 드레인 전극(120, 122, 124)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 금(Au), 백금(Pt) 및/또는 이들의 조합과 같은 전기 전도성 재료로 형성될 수 있다. 다른 적절한 재료도 고려되는 본 개시 내용의 범위 내에 있다.
제1 유전체 층(104), 제2 유전체 층(106) 및 제3 유전체 층(108)은 실리콘 산화물(SiO2), 실리콘 질화물 등과 같은 임의의 적절한 유전체 재료로 형성될 수 있으며, 물리적 기상 성막(PVD), 스퍼터링, 화학적 기상 성막(CVD), 원자층 성막(ALD), 플라즈마 강화 화학적 기상 성막(PECVD) 또는 이들의 조합과 같은 임의의 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 제2 유전체 층(106)은 소스 및 드레인 전극(122, 124)의 형성 중에 "하드 마스크"로서 동작할 수 있다.
본원에서 사용되는 유전율 또는 "k-값"은 1 kHz의 주파수 하에서 실온에서의 재료의 비유전율(relative permittivity)을 의미한다. 상기 조건 하에서 재료의 비유전율은 진공 상태에서 저장된 것과 비교하여 인가된 전압에 의해 재료에 저장된 전기 에너지의 양의 비율이다. 즉, 비유전율은 진공을 유전체로 하는 유사한 커패시터와 비교하여 해당 재료를 유전체로 사용하는 커패시터의 커패시턴스 비율이기도 하다. 상기 조건에서 실리콘 이산화물의 k-값은 3.9 이다. 본 개시 내용의 고유전율(하이-k) 재료는 3.9보다 큰 k-값을 가질 수 있다.
예를 들어, 게이트 유전체 층(132)은 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈 산화물 (Ta2O5), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 이들의 조합 등과 같은 하이-k 재료로 형성될 수 있다. 일부 실시예에서, 캐핑층(134)도 게이트 유전체 층(132)의 하이-k 재료와 동일하거나 상이할 수 있는 하이-k 재료로 형성될 수 있다.
캐핑층(134) 및 게이트 유전체 층(132)은 물리적 기상 성막(PVD), 스퍼터링, 화학적 기상 성막(CVD), 원자층 성막(ALD), 플라즈마 강화 화학적 기상 성막(PECVD) 또는 이들의 조합과 같은 성막 공정에 의해 형성될 수 있다.
채널층(136)은 게이트 유전체 층(132)과 캐핑층(134) 사이에 배치될 수 있다. 채널층(136)은 임의의 적절한 반도체 재료로 형성될 수 있다. 예를 들어, 채널층(136)은 임의의 적절한 성막 공정을 이용하여 비정질 실리콘, 미세 결정질 실리콘 또는 디결정 실리콘의 박막을 성막함으로써 형성될 수 있다. 다른 실시예에서, 전술한 바와 같이, 채널층(136)은 인듐 갈륨 아연 산화물(IGZO), 카드뮴 셀레나이드 등과 같은 화합물 반도체 재료로 형성될 수 있다. 다른 적절한 채널층 재료도 고려되는 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 채널층(136)은 IGZO로 형성될 수 있고, 게이트 유전체 층(132) 및 캐핑층(134)은 알루미늄 산화물로 형성될 수 있다. 따라서, 게이트 유전체 층(132), 채널층(136) 및 캐핑층(134)은 AlOx/IGZO/AlOx 재료층을 형성할 수 있다.
통상적으로, 제1 유전체 층(104)이 먼저 형성되고, 게이트 전극(120)이 제1 유전체 층(104)에 형성된 공동 내에 형성될 수 있다. 게이트 전극(120)은 제1 수평 방향(hd1)을 따라 균일한 폭을 가질 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 게이트 전극(120)의 폭은 10-200 nm의 범위, 예컨대, 20-100 nm의 범위일 수 있지만, 더 작고 큰 폭도 사용될 수 있다.
통상적으로, 게이트 전극(120)은 채널층(136)의 영역 외부로 측방향으로 연장된다. 게이트 전극(120)은 대체로 직사각형의 수평 단면 형상을 가질 수 있다. 채널층(136)도 직사각형의 수평 단면 형상 또는 라운드형 직사각형의 수평 단면 형상을 가질 수 있다. 채널층(136)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 길이 방향 측벽과, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 가질 수 있다.
소스 전극(122) 및 드레인 전극(124)이 채널층(136)의 양측에 전기적으로 연결될 수 있다. 특히, 소스 전극(122) 및 드레인 전극(124)은 제2 유전체 층(106) 및 캐핑층(134)에 형성된 개구에 배치될 수 있다. 다양한 실시예에서, 소스 전극(122) 및 드레인 전극(124)은 게이트 전극(120)의 개별 엣지에 대향하여 중첩될 수 있다.
통상적으로, 소스 전극(122) 및 드레인 전극(124)은 제2 유전체 층(106) 및 캐핑층(134) 내에 한 쌍의 공동을 에칭함으로써 형성될 수 있다. 그 다음, 적어도 일종의 도전 재료가 한 쌍의 에칭된 공동 내에 성막될 수 있다. 채널층(136)의 상부 표면은 일부가 각각의 공동의 바닥에서 물리적으로 노출될 수 있다. 본 개시 내용의 일 양태에 따르면, 각각의 에칭된 공동의 형상은 공통의 패턴과 게이트 전극(120)의 패턴 사이의 오버레이 변화의 영향을 최소화하도록 설계될 수 있다.
일 실시예에서, 제1 수평 방향(hd1)을 따른 오버레이 변화의 영향의 감소는 도 2b 및 도 2c에 예시된 바와 같이 각각 사다리꼴 수평 단면 형상을 가지는 한 쌍의 소스 전극(122) 및 드레인 전극(124)을 사용함으로써 달성될 수 있다. 채널 길이, 즉 제1 수평 방향(hd1)을 따른 소스 전극(122)과 드레인 전극(124) 사이의 이격 거리는 소스 전극(122)과 드레인 전극(124)에 의해 후속으로 충전되는 공동을 형성하는 리소그래피 패턴에 의해 고정된다. 이러한 실시예에서, 채널층(136)과 소스 전극(122) 및 드레인 전극(124) 각각 사이의 용량성 결합의 변화는 소스 전극(122) 및 드레인 전극(124) 각각에 대해 사다리꼴 수평 단면 형상을 사용하는 것에 의해 채널층(136)과 중첩되는 소스 전극(122) 및 드레인 전극(124)의 치수를 감소시킴으로써 최소화될 수 있다.
또한, 소스 전극(122) 및 드레인 전극(124)의 수평 단면 형상에 대해 대안적인 형상이 사용될 수 있다. 도 2d는 소스 전극(122) 및 드레인 전극(124)이 각각 계단형 피라미드의 수평 단면 형상을 가지는 구성을 예시한다. 소스 전극(122) 및 드레인 전극(124) 각각의 측면 치수는 게이트 전극(120)과 겹치지 않는 외측 부분에서보다 게이트 전극(120)과 겹치는 내측 부분에서 더 작다.
통상적으로, 게이트 전극(120)은 후속으로 형성될 금속 비아 구조체 중 하나일 수 있는 게이트 접촉 비아 구조체(652G)에 의한 접촉을 가능하게 하기 위해 채널층(136)의 영역 외부로 측방향으로 연장된다(예, 도 7 참조). 게이트 전극(120)은 평면 시야, 즉 수직 방향을 따른 시야에서 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 채널층(136)의 길이 방향 엣지 중 하나를 가로지를 수 있다. 도 2b-2d에 예시된 바와 같이, 채널층(136)의 엣지는 제2 유전체 층(106)의 엣지와 수직으로 일치한다. 일 실시예에서, TFT 반도체 디바이스(10)는 독립형 TFT 반도체 디바이스(10)로서 형성될 수 있다. 이 실시예에서, 게이트 전극(120)은 채널층(136)의 주변에 의해 둘러싸인 영역의 일측만을 따라 채널층(136)의 주변에 의해 둘러싸인 영역으로부터, 예를 들어 도 2b 및 도 2d에 예시된 바와 같이 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 채널층(136)의 길이 방향 측벽 아래로부터 외측으로 측방향으로 연장되도록 구성될 수 있다. 대안적으로, TFT 반도체 디바이스(10)는 일렬로 배열되고 공통 게이트 전극(120)을 공유하는 복수의 TFT 반도체 디바이스(10) 중 하나일 수 있다. 이 실시예에서, 게이트 전극(120)은 채널층(136)의 주변에 의해 둘러싸인 영역의 양측을 따라 채널층(136)의 주변에 의해 둘러싸인 영역으로부터, 예컨대 도 2c에 예시된 바와 같이 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 채널층(136)의 길이 방향의 양측 측벽 아래로부터 외측으로 측방향으로 연장되도록 구성될 수 있다.
본 개시 내용의 일 양태에 따르면, 본 개시 내용의 게이트 전극(120)은 채널층(136)의 면적의 단지 일부인 채널층(136)의 면적과의 중첩 면적을 제공하도록 패터닝된다. 예를 들어, 채널층(136)의 전체 면적에 대한 게이트 전극(120)과 채널층(136) 사이의 평면 상의 중첩 면적의 비율은 0.02 내지 0.4, 예컨대, 0.04 내지 0.2의 범위일 수 있지만, 더 작고 큰 비율이 적용될 수 있다.
게이트 전극(120) 위에 놓인 채널층(136)의 측벽의 엣지(및 제2 유전체 층(106)의 수직으로 일치하는 엣지)의 총 길이는 도 2b 및 도 2d의 구성에서 제1 수평 방형을 따른 게이트 전극(120)의 폭과 동일할 수 있다. 게이트 전극(120) 위에 놓인 채널층(136)의 측벽의 엣지의 총 길이는 도 2c의 구성에서 제1 수평 방향(hd1)을 따른 게이트 전극(120)의 폭의 2배와 동일할 수 있다. 본 개시 내용의 패터닝된 게이트 전극(120)은 게이트 전극이 채널층(136)의 전체 영역과 중첩되고, 채널층(136)의 전체 주변이 게이트 전극과 중첩되는 구성을 회피하도록 구성될 수 있다.
본 발명의 일 측면에 따르면, 채널층(136)의 엣지의 전체 길이를 제1 수평 방향(hd1)을 따른 게이트 전극(120)의 폭 또는 제1 수평 방향(hd1)을 따른 게이트 전극(120)의 폭의 2배로 감소시키면, 제2 유전체 층(106)의 패터닝 중에 게이트 전극(120)의 도전 재료의 재-스퍼터링이 잠재적으로 발생할 수 있는 총 면적의 감소의 장점이 제공된다. 따라서, 게이트 재료 재-스퍼터링 영역(GMRR)의 총 면적은 더 큰 게이트 패턴을 사용하는 종래 기술의 디바이스에 비해 본 개시 내용의 실시예에서 감소된다. 게이트 재료 재-스퍼터링 영역(GMRR)의 전체 면적의 감소는 본 개시 내용의 TFT 반도체 디바이스(10) 내에서의 전기적 단락(즉, 의도하지 않은 전기적 결합)을 감소시키는 장점을 제공한다.
제3 유전체 층(108)은 제2 유전체 층(106)뿐만 아니라 소스 전극(122) 및 드레인 전극 상에 배치될 수 있다. 제1 유전체 층(104)의 여러 부분은 TFT(130) 외부로 노출될 수 있다. 상기 부분은 TFT(130)의 프로빙 동작에 사용되는 게이트 전극(120)의 패드(미도시)를 포함할 수 있다.
보호층(140)이 제3 유전체 층(108) 상에 배치될 수 있으며, 제2 유전체 층(106), 캐핑층(134), 채널층(136) 및 게이트 유전체 층(132)의 측벽을 덮을 수 있다. 보호층(140)은 또한 제1 유전체 층(104)의 노출된 부분을 덮어 직접 접촉한다.
도 3은 본 개시 내용의 다양한 실시예에 따른 TFT 반도체 디바이스(20)의 단면도이다. TFT 반도체 디바이스(20)는 도 2a-2d의 TFT 반도체 디바이스(10)와 유사할 수있으므로, 그 차이가 여기에서 상세히 논의된다.
도 3을 참조하면, 반도체 디바이스(20)는 제2 에칭 정지층(112) 내로 연장될 수 있는 게이트 전극(120)을 포함한다. 특히, 게이트 전극(120)은 제1 유전체 층(104)을 통해 그리고 부분적으로 제2 에칭 정지층(112)을 통해 연장되는 개구에 형성될 수 있다. 즉, 게이트 전극(120)의 바닥면은 제2 에칭 정지층(112) 내에 배치될 수 있다.
도 4는 본 발명의 다양한 실시예에 따른 TFT 반도체 디바이스(30)의 단면도이다. TFT 반도체 디바이스(30)는 도 2a-2d의 TFT 반도체 디바이스(10) 및 도 3의 TFT 반도체 디바이스(20)와 유사할 수 있으므로, 그 차이가 여기에서 상세히 논의된다.
도 4를 참조하면, TFT 반도체 디바이스(30)는 제2 에칭 정지층(112)을 완전히 관통 연장되는 게이트 전극(120)을 포함한다. 특히, 게이트 전극(120)은 제1 유전체 층(104) 및 제2 에칭 정지층(120)을 완전히 관통 연장되는 개구에 형성될 수 있다. 즉, 게이트 전극(120)의 바닥면은 제1 에칭 정지층(110)의 상부 표면 바로 위에 배치된다.
도 5는 본 개시 내용의 다양한 실시예에 따른 TFT 반도체 디바이스(40)의 단면도이다. TFT 반도체 디바이스(40)는 도 2a-2d의 TFT 반도체 디바이스(10), 도 3의 TFT 반도체 디바이스(20) 및 도 4의 TFT 반도체 디바이스(30)와 유사할 수 있으므로, 그 차이가 여기에서 상세히 논의된다.
도 5를 참조하면, TFT 반도체 디바이스(40)는 제1 에칭 정지층(110)을 포함하지만, 제2 에칭 정지층(112)을 포함하지 않는다. 또한, TFT 반도체 디바이스(40)는 게이트 유전체 층(132)을 포함하는 TFT(130A)를 포함한다. 게이트 유전체 층(132)은 게이트 유전체 층(132)과 게이트 전극(120) 사이에 배치된 제1 게이트 유전체 층(32A) 및 제2 게이트 유전체 층(32B)을 포함한다.
도 6은 본 개시 내용의 다양한 실시예에 따른 TFT 반도체 디바이스(50)의 단면도이다. TFT 반도체 디바이스(50)는 도 5의 TFT 반도체 디바이스(40)와 유사할 수 있으므로, 그 차이가 여기에서 상세히 논의된다.
도 6을 참조하면, TFT 반도체 디바이스(50)는 제1 에칭 정지층(110) 내로 연장되는 게이트 전극(120)을 포함한다. 특히, 게이트 전극(120)은 제1 유전체 층(104)을 통해 그리고 부분적으로 제1 에칭 정지층(110)을 통해 연장되는 트렌치에 형성될 수 있다. 즉, 게이트 전극의 바닥면은 제1 에칭 정지층(110) 내에 배치될 수 있다. 게이트 전극(120)은 금속 상호접속 구조체(예, 612, 618, 622, 628, 632, 638, 642, 648)를 통해 TFT 반도체 디바이스(50) 아래의 FEOL 트랜지스터 또는 금속 상호접속 구조체(예, 652G, 658, 662, 668)를 통해 TFT 반도체 디바이스(50) 위에 형성된 노드에 결합될 수 있다.
도 7을 참조하면, 하부 레벨 디바이스 구조체(100) 상에 추가의 유전체 층 및 금속 상호접속 구조체를 형성한 후의 예시적인 구조체가 예시된다. 예를 들어, TFT 레벨 유전체 층(190)이 TFT 반도체 디바이스(10)의 어레이를 포함할 수 있는 적어도 하나의 TFT 반도체 디바이스(10, 20, 30, 40, 50) 위에 배치될 수 있다. TFT 레벨 유전체 층(190)은 유전체 층(601, 610, 620, 630, 640, 650, 660)에 사용될 수 있는 상호접속 레벨 유전체 재료 중 임의의 재료를 포함할 수 있다. ILD(102)와 TFT 레벨 유전체 층(190) 사이에서 이들을 포함하는 모든 유전체 층의 조합은 제5 ILD 층(650)을 구성한다. 제4 금속 비아 구조체(652) 및 제5 금속 라인(658)이 제5 ILD 층(650) 내에 형성될 수 있다.
예를 들어, 제1 포토레지스트 층(미도시)이 제5 ILD 층(650) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 라인형 트렌치 또는 패드형 트렌치의 패턴을 형성할 수 있다. 제5 ILD 층(650)의 상부에 라인 트렌치 및/ 또는 패드 트렌치를 형성하기 위해 제1 이방성 에칭 공정이 수행될 수 있다. 라인 트렌치 및/또는 패드 트렌치는 TFT 반도체 디바이스(10, 20, 30, 40, 50)의 각 노드 위에 놓일 수 있다. 제1 포토레지스트 층이 제거될 수 있고, 제2 포토레지스트 층이 제5 ILD 층(650) 위에 도포될 수 있다. 제2 포토레지스트 층은 리소그래피 방식으로 패터닝되어 라인 트렌치 및/또는 패드 트렌치의 영역 내에 위치된 개별 개구를 형성할 수 있다. 제2 포토레지스트 층의 개구 아래에 있는 영역에 비아 공동을 형성하기 위해 제2 이방성 에칭 공정이 수행될 수 있다. 각각의 비아 공동은 게이트 전극(120), 소스 전극(122) 또는 드레인 전극(124)을 포함할 수 있는 TFT 반도체 디바이스(10)의 각 노드까지 수직으로 연장될 수 있다. 예를 들어, 제1 서브세트의 비아 공동이 각각의 소스 전극(122)의 상부 표면까지 수직으로 연장될 수 있다. 제2 서브세트의 비아 공동이 각각의 드레인 전극(124)의 상부 표면까지 수직으로 연장될 수 있다. 제3 서브세트의 비아 공동이 각각의 게이트 전극(120)의 상부 표면까지 수직으로 연장될 수 있다. 제2 포토레지스트 층은 예를 들어, 애싱(ashing)에 의해 후속으로 제거될 수 있다. 통합된 라인 및 비아 공동과 선택적인 패드 공동이 제5 ILD 층(650)에 형성될 수 있다. 각각의 통합된 라인 및 비아 공동은 라인 공동 및 적어도 하나의 비아 공동을 포함할 수 있다. 각각의 패드 공동은 내부에 금속 패드를 형성하도록 구성된 보이드(void)를 포함할 수 있다. 후속하는 제6 ILD 층(660)이 형성된다. 제5 금속 비아 구조체(662) 및 제6 금속 라인(668)이 제6 ILD 층(660) 내에 형성될 수 있다.
도전 금속 질화물 라이너와 도전 금속 충전 재료층의 조합과 같은 적어도 하나의 도전 재료가 제5 ILD 층(650)의 각각의 공동에 퇴적될 수 있다. 예를 들어, 도전 금속 질화물 라이너는 TiN, TaN 및/또는 WN과 같은 도전 금속 재료를 포함할 수 있다. 도전 금속 충전 재료층은 W, Ti, Ta, Mo, Ru, Co, Cu, 다른 원소 금속 또는 금속간 합금과 같은 금속 충전 재료를 포함할 수 있다. 적어도 하나의 도전 재료의 과잉의 부분은 제5 ILD 층(650)의 상부 표면을 포함하는 수평면 위에서 제거될 수 있다. 적어도 하나의 도전 재료의 잔류 부분은 제4 금속 비아 구조체(652) 및 제5 금속 라인(658)을 포함한다. 제5 금속 라인(658)과 적어도 하나의 제4 금속 비아 구조체(652)의 각각의 인접 조합은 통합된 라인 및 비아 구조체(652, 658)를 형성한다. 제4 금속 비아 구조체(652)는 TFT에 전기적으로 연결될 수 있는 소스 접촉 비아 구조체(652S), 드레인 접촉 비아 구조체(652D) 및 게이트 접촉 비아 구조체(652G)를 포함할 수 있다.
도 8a-8k는 본 개시 내용의 다양한 실시예에 따라 도 2a-2d의 반도체 디바이스(10)를 형성하는 방법에서 형성될 수 있는 다양한 동작 및 중간 구조체를 예시하는 단면도이다. 도 8a를 참조하면, 기판(100) 위에 ILD(102), 제1 에칭 정지층(110), 선택적인 제2 에칭 정지층(112) 및 제1 유전체 층(104)이 순차적으로 성막될 수 있다.
ILD(102)는 실리콘 산화물과 같은 유전체 재료를 포함할 수 있고, 30-300 nm의 범위, 예컨대 60-150 nm의 두께를 가질 수 있지만, 더 작고 큰 두께도 사용될 수 있다. ILD(102)는 예컨대 화학적 기상 성막에 의해 하부 디바이스 구조체(100) 상에 성막될 수 있다.
제1 에칭 정지층(110)은 후속의 이방성 에칭 공정 중에 제1 유전체 층(104)의 재료보다 더 높은 에칭 저항률을 제공할 수 있는 유전체 재료를 포함한다. 제1 에칭 정지층(110)은 실리콘 질화물 또는 유전체 금속 산화물(예, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물 등)을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 제1 에칭 정지층(110)의 두께는 5-30 nm의 범위일 수 있지만, 더 작고 큰 두께도 사용될 수 있다. 제1 에칭 정지층(110)은 예를 들어 화학적 기상 성막에 의해 성막될 수 있다.
제2 에칭 정지층(112)은 후속 이방성 에칭 공정 중에 제1 유전체 층(104)의 재료보다 더 높은 에칭 저항률을 제공하는 유전체 재료를 포함할 수 있다. 제2 에칭 정지층(112)은 실리콘 질화물, 실리콘 탄화물 질화물 또는 유전체 금속을 포함할 수 있다. 일반적으로, 제2 에칭 정지층(112)은 제1 에칭 정지층(112)의 에칭 정지 재료와 다른 에칭 정지 재료를 포함한다. 제2 에칭 정지층(112)의 두께는 5-30 nm 범위일 수 있지만, 더 작고 큰 두께도 사용될 수 있다. 제2 에칭 정지층(112)은 예를 들어, 화학적 기상 성막에 의해 성막될 수 있다.
제1 유전체 층(104)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 유전체 재료를 포함한다. 제1 유전체 층(104)의 두께는 30-300 nm의 범위, 예컨대, 60-150 nm일 수 있지만, 더 작고 큰 두께도 사용될 수 있다. 제1 유전체 층(104)은 예를 들어, 화학적 기상 성막에 의해 성막될 수 있다.
도 8b를 참조하면, 포토레지스트 재료가 제1 유전체 층(104) 상에 성막될 수 있다. 그런 다음, 포토레지스트 재료는 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다. 포토레지스트 패턴(PR)은 제1 유전체 층(104)의 일부를 마스킹하고 제1 유전체 층(104)의 일부를 노출시킬 수 있다.
도 8b 및 도 8c를 참조하면, 포토레지스트 패턴(PR)을 마스크로 사용하여 제1 유전체 층(104)을 에칭하여 제1 유전체 층(104)에 게이트 채널(GC) 개구를 형성할 수 있다. 게이트 채널(GC) 개구는 제1 유전체 층(104)을 통해 연장되어 제2 에칭 정지층(112)의 일부를 노출시킬 수 있다. 위에서 언급한 바와 같이, 일부 실시예에서, 게이트 채널(GC) 개구를 형성하기 위한 에칭 공정은 제2 에칭 정지층(112)의 상부 표면이 노출될 수 있을 때까지 계속될 수 있다(도 2a-2d의 반도체 디바이스(10) 참조). 다른 실시예에서, 게이트 채널(GC) 개구를 형성하기 위한 에칭 공정은 제2 에칭 정지층(112)의 일부가 에칭될 수 있을 때까지 계속될 수 있다(도 3의 반도체 디바이스(20) 참조). 또 다른 실시예에서, 게이트 채널(GC) 개구를 형성하기 위한 에칭 공정은 제1 에칭 정지층(110)의 상부 표면이 노출될 때까지 계속될 수 있다(도 4의 반도체 디바이스(30) 참조).
도 8c 및 도 8d를 참조하면, 적어도 일종의 도전 재료(즉, 적어도 일종의 전기 전도성 재료)가 제1 유전체 층(104) 상에 성막되어 게이트 채널(GC) 개구에 게이트 전극(120)을 형성할 수 있다. 적어도 일종의 전기 전도성 재료는 전술한 바와 같은 임의의 적절한 성막 공정을 이용하여 성막될 수 있다. 전기 전도성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 금(Au), 백금(Pt), 티타늄 알루미늄(TiAl), 티타늄 질화물(TiN) 또는 탄탈 질화물(TaN) 및/또는 이들의 조합을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다.
그런 다음, 제1 유전체 층(104)의 상부 표면을 포함하는 수평면 위에서 적어도 일종의 도전 재료의 과잉의 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정과 같은 연마 공정이 수행될 수 있다. 게이트 공동을 채우는 적어도 일종의 도전 재료의 잔류 부분은 게이트 전극(120)을 구성한다. 게이트 전극(120) 및 제1 유전체 층(104)의 상부 표면은 동일 평면일 수 있다. 일반적으로, 제1 에칭 정지층(110)은 기판(100)과 제1 유전체 층(104) 사이에 위치될 수 있다. 게이트 전극(120)의 바닥면은 제1 에칭 정지층(110)의 최상부 표면 또는 오목 표면인 제1 에칭 정지층(110)의 표면과 접촉할 수 있다.
도 8e를 참조하면, 하이-k 게이트 유전체 층(132)이 게이트 전극(120) 및 제1 유전체 층(104)의 실질적으로 동평면인 표면 위에 성막될 수 있다. 게이트 유전체 층(132)은 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈 산화물 (Ta2O5), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 질화물, 실리콘 산질화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 이들의 조합 등과 같은 하이-k 재료로 형성될 수 있다.
채널층(136)이 게이트 유전체 층(132) 상에 성막될 수 있다. 채널층(136)은 임의의 적절한 반도체 재료로 형성될 수 있다. 예를 들어, 채널층(136)은 임의의 적절한 성막 공정을 이용하여 비정질 실리콘, 미세 결정질 실리콘 또는 다결정 실리콘의 박막을 성막함으로써 형성될 수 있다. 다른 실시예에서, 채널층(136)은 인듐 갈륨 아연 산화물(IGZO), 카드뮴 셀레나이드 등과 같은 화합물 반도체 재료로 형성될 수 있다. 다른 적절한 채널층 재료도 본 개시 내용의 고려 범위 내에 있다.
캐핑층(134)이 채널층(136) 상에 성막될 수 있다. 일부 실시예에서, 캐핑층(134)도 역시 게이트 유전체 층(132)의 하이-k 재료와 동일하거나 상이할 수 있는 하이-k 재료로 형성될 수 있다. 일부 실시예에서, 채널층(136)은 IGZO로 형성될 수 있고, 게이트 유전체 층(132) 및 캐핑층(134)은 알루미늄 산화물로 형성될 수 있다. 따라서, 게이트 유전체 층(132), 채널층(136) 및 캐핑층(134)은 AlOx/IGZO/AlOx 재료층을 형성할 수 있다.
제2 유전체 층(106)이 전술한 바와 같이 하나 이상의 성막 공정을 이용하여 캐핑층(134) 상에 성막될 수 있다.
도 8f를 참조하면, 포토레지스트 재료가 제2 유전체 층(106) 상에 성막되고 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다. 포토레지스트 패턴(PR)은 제2 유전체 층(106)의 일부를 마스킹하고 제2 유전체 층(106)의 다른 부분을 노출시킬 수있다.
도 8f 및 도 8g를 참조하면, 포토레지스트 패턴(PR)을 마스크로하여 습식 또는 건식 에칭과 같은 에칭 공정을 수행하여 소스 개구(SC) 및 드레인 개구(DC)를 형성할 수 있다. 소스 및 드레인 개구(SC, DC)는 포토레지스트 패턴(PR)을 통해 노출된 제2 유전체 층(106) 및 캐핑층(134)의 부분을 통해 연장될 수 있으며, 채널층(136)의 일부를 노출시킬 수 있다. 그런 다음, 포토레지스트 패턴(PR)이 예를 들어, 애싱에 의해 제거될 수 있다.
도 8h를 참조하면, 도전층이 제2 유전체 층(106) 상에 성막되어 소스 및 드레인 개구(SC, DC)에 각각 소스 및 드레인 전극(122, 124)을 형성할 수 있다. 도전 재료는 전술한 바와 같이 임의의 적절한 성막 공정을 이용하여 성막될 수 있다.
그런 다음, 제2 유전체 층(106)과 소스 및 드레인 전극(122, 124)을 동일 평면이 되도록 평탄화하기 위해 CMP 공정이 수행될 수 있다. 따라서, 소스 전극(122)의 상부 표면과 드레인 전극(124)의 상부 표면은 제2 유전체 층(106)의 상부 표면을 포함하는 수평면 내에 위치될 수 있다. 소스 전극(122)의 상부 표면 주변과 드레인 전극(124) 상부 표면의 주변은 채널층(136)의 영역 전체에 위치될 수 있다.
도 8i를 참조하면, 제3 유전체 층(108)이 제2 유전체 층(106)과 소스 및 드레인 전극(122, 124) 위에 성막될 수 있다. 포토레지스트 재료가 제3 유전체 층(108) 상에 성막되고 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다.
도 8i 및 8j를 참조하면, 제3 유전체 층(108)의 노출된 부분과 제2 유전체 층(106), 캐핑층(134), 채널층(136) 및 게이트 유전체 층(132)의 하부 부분을 에칭하기 위해, 포토레지스트 패턴(PR)을 마스크로 사용하여 반응성 이온 에칭 공정과 같은 에칭 공정이 수행될 수 있다. 이방성 에칭 공정은 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136) 및 게이트 유전체 층(132)의 마스킹되지 않은 부분을 에칭하고 제1 유전체 층의 표면 영역의 마스킹되지 않은 부분을 수직으로 리세싱한다. 제1 유전체 층(104)의 리세싱된 수평면(104R)은 포토레지스트 패턴(PR)의 영역 외부로 물리적으로 노출될 수 있다. 이 실시예에서, 제1 유전체 층(104)은 게이트 유전체 층(132)과 접촉하는 상부 수평면 및 게이트 유전체 층(132)의 하부에 있지 않은 리세싱된 수평면(104R)을 포함한다. 제1 유전체 층(104) 내의 리세스 깊이는 1-30 nm의 범위, 예컨대, 3-10 nm일 수 있지만, 더 작고 큰 리세스 깊이도 사용될 수 있다. 리세스 깊이는 이방성 에칭 공정 중의 최종 오버에칭 단계의 지속 시간에 따라 다르다. 포토레지스트 패턴(PR)의 면적은 박막 트랜지스터(130)의 면적을 정의한다.
제1 유전체 층(104)의 측벽 세그먼트(104S) 세트는 게이트 유전체 층(132)과 접촉하는 제1 유전체 층(104)의 상부 수평면을 제1 유전체 층(104)의 리세싱된 수평면(104R)에 연결(adjoin)시킨다. 대체로, 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 동일한 수직 평면 내에 형성될 수 있다. 일 실시예에서, 포토레지스트 패턴(PR)은 직사각형의 수평 단면 형상 또는 라운드형 직사각형의 수평 단면 형상을 가질 수 있으며, 포토레지스트 패턴(PR)의 측벽을 포함하는 4개의 수직면은 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽을 포함할 수 있다. 이 실시예에서, 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 수직으로 일치할 수 있다. 제2 표면이 제1 표면 위 또는 아래에 있고 제1 표면과 제2 표면이 동일한 수직 평면 내에 포함된 경우, 제1 표면과 제2 표면은 수직으로 일치한다.
이 실시예에서, 제1 유전체 층(104)의 측벽 세그먼트(104S) 세트 및 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 동일한 세트의 수직 평면 내에 위치될 수 있다. 채널층(136)의 측벽을 포함하는 각각의 수직 평면은 제3 유전체 층(108)의 측벽, 제2 유전체 층(106)의 측벽, 캐핑층(134)의 측벽, 게이트 유전체 층(132)의 측벽 및 제1 유전체 층(104)의 측벽 세그먼트(104S)(즉, 제1 유전체 층(104)의 리세싱된 수평면(104R)을 포함하는 수평면 위로 돌출되는 제1 유전체 층(104)의 일부의 측벽)를 포함할 수 있다.
도 8k를 참조하면, 보호층(140)이 전술한 임의의 적절한 성막 공정을 이용하여 TFT(130) 상에 성막될 수 있다. 보호층(140)은 TFT(130)의 상부 표면 및 측벽을 덮을 수 있다. 보호층(140)은 또한 TFT(130)를 둘러싸는 제1 유전체 층(104)의 노출된 부분을 덮어서 직접 접촉할 수 있다. 에칭 공정은 제1 유전체 층(104)의 마스킹되지 않은 부분을 부수적으로 리세싱할 수 있다. 이 실시예에서, 제1 유전체 층(104)의 리세스 측벽은 게이트 유전체 층(132)의 측벽과 일치하는 상부 엣지를 가질 수 있다.
도 8k를 참조하면, 선택적인 보호층(140)이 물리적으로 노출된 표면 상에 성막되어 디바이스의 봉지화를 제공할 수 있다. 예를 들어, 보호층(140)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 보호층(140)은 TFT(130), 제2 유전체 층(106)의 측벽 및 제1 유전체 층(104)의 노출된 부분 상에 성막될 수 있다. 그런 다음, TFT 레벨 유전체 층(190)이 성막될 수 있으며, 소스 접촉 비아 구조체(652S), 드레인 접촉 비아 구조체(652D) 및 게이트 접촉 비아 구조체(652G)를 포함하는 다양한 금속 상호접속 구조체가 형성될 수 있다. 각 소스 접촉 비아 구조체(652S)는 각각의 소스 전극(122)의 상부 표면 상에 형성될 수 있다. 각 드레인 접촉 비아 구조체(652D)는 각각의 드레인 전극(124)의 상부 표면 상에 형성될 수 있다. 각각의 게이트 접촉 비아 구조체(652G)(예, 도 2b-2d에 예시됨)는 각각의 게이트 전극(120)의 상부 표면 상에 형성될 수 있다.
도 9a-9k는 본 개시 내용의 다양한 실시예에 따른 도 5의 반도체 디바이스(40)를 형성하는 대안적인 실시예의 방법을 예시하는 단면도이다. 도 9a를 참조하면, 대안적인 실시예의 방법은 기판(100) 상에 ILD(102)를 성막하는 동작을 포함한다는 점에서 전술한 방법과 유사하다. 실시예의 방법은 ILD(102) 상에 제1 에칭 정지층(110)을 성막하는 동작을 더 포함한다. 도 2a-2d, 도 3, 도 4 및 도 8a-8k를 참조로 전술한 실시예의 방법과는 대조적으로, 본 실시예의 방법은 제1 에칭 정지층(110) 상에 제2 에칭 정지층(112)을 성막하는 동작을 생략한다. 오히려, 본 실시예의 방법은 제1 에칭 정지층(110) 상에 제1 유전체 층(104)을 성막하는 동작을 포함한다.
층(102, 110, 104)은 물리적 기상 성막(PVD), 스퍼터링, 화학적 기상 성막(CVD), 원자층 성막(ALD), 플라즈마 강화 화학적 기상 성막(PECVD) 또는 이들의 조합과 같은 임의의 적절한 성막 공정에 의해 성막될 수 있다.
도 9b를 참조하면, 포토레지스트 재료가 제1 유전체 층(104) 상에 성막될 수 있다. 그런 다음, 포토레지스트 재료는 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다. 포토레지스트 패턴(PR)은 제1 유전체 층(104)의 일부를 마스킹하고 제1 유전체 층(104)의 다른 일부를 노출시킬 수 있다.
도 9b 및 도 9c를 참조하면, 제1 유전체 층(104)은 예를 들어, 포토레지스트 패턴(PR)을 마스크로 사용하는 습식 또는 건식 에칭 공정을 이용하여 에칭되어 제1 유전체 층(104)에 게이트 공동(GC)을 형성할 수 있다. 게이트 공동(GC)은 제1 유전체 층(104)을 통해 연장되어 제1 에칭 정지층(110)의 일부를 노출시킬 수 있다.
도 9c 및 도 9d를 참조하면, 적어도 일종의 도전 재료가 게이트 공동(GC)에 성막되어 게이트 공동(GC)에 게이트 전극(120)을 형성할 수 있다. 도전 재료는 전술한 바와 같이 임의의 적절한 성막 공정을 이용하여 성막될 수 있다. 제1 유전체 층(104)의 표면으로부터 적어도 일종의 도전 재료의 과잉의 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정과 같은 연마 공정이 수행될 수 있다. 게이트 공동을 채우는 적어도 일종의 도전 재료의 잔류 부분은 게이트 전극(120)을 구성한다. 게이트 전극(120) 및 제1 유전체 층(104)의 상부 표면은 동일 평면일 수 있다. 대체로, 제1 에칭 정지층(110)은 기판(100)과 제1 유전체 층(104) 사이에 위치될 수 있다. 게이트 전극(120)의 바닥면은 제1 에칭 정지층(110)의 최상부 표면 또는 리세싱된 표면인 제1 에칭 정지층(110)의 표면과 접촉할 수 있다.
도 9e를 참조하면, 제1 게이트 유전체 층(32A)이 게이트 전극(120) 및 제1 유전체 층(104) 상에 성막될 수 있다. 제2 게이트 유전체 층(32B)이 제1 게이트 유전체 층(32A) 상에 성막될 수 있다. 제1 게이트 유전체 층(32A) 및 제2 게이트 유전체 층(32B)의 스택은 게이트 유전체 층(132)을 포함한다. 채널층(136)이 제2 게이트 유전체 층(132) 상에 성막될 수 있다. 캐핑층(134)이 채널층(136) 상에 성막될 수 있다. 제2 유전체 층(106)이 캐핑층(134) 상에 성막될 수 있다. 제1 게이트 유전체 층(32A), 제2 게이트 유전체 층(32B), 채널층(136), 캐핑층(134) 및 제2 유전체 층(106) 각각은 전술한 바와 같은 하나 이상의 성막 공정을 이용하여 성막될 수 있다.
도 9f를 참조하면, 포토레지스트 재료가 제2 유전체 층(106) 상에 성막된 다음, 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다. 포토레지스트 패턴(PR)은 제2 유전체 층(106)의 다른 부분을 노출시키면서 제2 유전체 층(106)의 일부를 마스킹할 수 있다.
도 9f 및 도 9g를 참조하면, 소스 공동(SC) 및 드레인 공동(DC)을 형성하기 위해 습식 에칭 또는 건식 에칭 공정과 같은 에칭 공정이 수행될 수 있다. 소스 공동(SC) 및 드레인 공동(DC)은 포토레지스트 패턴(PR)을 통해 노출된 캐핑층(134)의 일부 및 제2 유전체 층(106)을 통해 연장될 수 있으며, 채널층(136)의 일부를 노출시킬 수 있다. 그런 다음. 포토레지스트 패턴(PR)이 예컨대, 애싱에 의해 제거될 수 있다.
도 9h를 참조하면, 소스 및 드레인 공동(SC, DC)에 소스 및 드레인 전극(122, 124)을 형성하기 위해 제2 유전체 층(106) 상에 도전층이 성막될 수 있다. 그런 다음, 제2 유전체 층(106), 소스 전극(122) 및 드레인 전극(124)이 동일 평면이 되도록 제2 유전체 층(106)과 소스 및 드레인 전극(122, 124)을 평탄화하기 위해 CMP 공정이 수행될 수 있다. 따라서, 소스 전극(122)의 상부 표면과 드레인 전극(124)의 상부 표면은 제2 유전체 층(106)의 상부 표면을 포함하는 수평면 내에 위치될 수 있다. 소스 전극(122)의 상부 표면 주변과 드레인 전극(124) 상부 표면의 주변은 채널층(136)의 영역 전체에 위치될 수 있다.
도 9i를 참조하면, 제3 유전체 층(108)이 제2 유전체 층(106)과 소스 및 드레인 전극(122, 124) 상에 성막될 수 있다. 포토레지스트 재료가 제3 유전체 층(108) 상에 성막된 다음, 포토리소그래피 기술을 통해 패터닝되어 포토레지스트 패턴(PR)을 형성할 수 있다.
도 9i 및 도 9j를 참조하면, 포토레지스트 패턴(PR)을 마스크로 사용하여 반응성 이온 에칭 공정과 같은 에칭 공정을 수행하여 제3 유전체 층(108)의 노출된 부분과 제2 유전체 층(106), 캐핑층(134), 채널층(136) 및 게이트 유전체 층(132)의 하부 부분을 에칭할 수 있다. 이방성 에칭 공정은 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136) 및 게이트 유전체 층(132)의 마스킹되지 않은 부분을 에칭하고, 제1 유전체 층의 표면 영역의 마스킹되지 않은 부분을 수직으로 리세싱한다. 제1 유전체 층(104)의 리세싱된 수평면(104R)은 포토레지스트 패턴(PR)의 영역 외부로 물리적으로 노출될 수 있다. 이 실시예에서, 제1 유전체 층(104)은 게이트 유전체 층(132)과 접촉하는 상부 수평면 및 게이트 유전체 층(132)의 아래에 있지 않은 리세싱된 수평면(104R)을 포함한다. 제1 유전체 층(104) 내의 리세스 깊이는 1-30 nm의 범위, 예컨대, 3-10 nm일 수 있지만, 더 작고 큰 리세스 깊이도 사용될 수 있다. 리세스 깊이는 이방성 에칭 공정 중의 최종 오버에칭 단계의 지속 시간에 따라 다르다. 포토레지스트 패턴(PR)의 면적은 박막 트랜지스터(130A)의 면적을 정의한다.
제1 유전체 층(104)의 측벽 세그먼트(104S) 세트는 게이트 유전체 층(132)과 접촉하는 제1 유전체 층(104)의 상부 수평면을 제1 유전체 층(104)의 리세싱된 수평면(104R)에 연결시킨다. 대체로, 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 동일한 수직 평면 내에 형성될 수 있다. 일 실시예에서, 포토레지스트 패턴(PR)은 직사각형의 수평 단면 형상 또는 라운드형 직사각형의 수평 단면 형상을 가질 수 있으며, 포토레지스트 패턴(PR)의 측벽을 포함하는 4개의 수직면은 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽을 포함할 수 있다. 이 실시예에서, 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 수직으로 일치할 수 있다. 제2 표면이 제1 표면 위 또는 아래에 있고 제1 표면과 제2 표면이 동일한 수직 평면 내에 포함된 경우, 제1 표면과 제2 표면은 수직으로 일치한다.
일 실시예에서, 제1 유전체 층(104)의 측벽 세그먼트(104S) 세트 및 제3 유전체 층(108), 제2 유전체 층(106), 캐핑층(134), 채널층(136), 게이트 유전체 층(132) 및 제1 유전체 층(104)의 패터닝된 부분의 측벽은 동일한 세트의 수직 평면 내에 위치될 수 있다. 채널층(136)의 측벽을 포함하는 각각의 수직 평면은 제3 유전체 층(108)의 측벽, 제2 유전체 층(106)의 측벽, 캐핑층(134)의 측벽, 게이트 유전체 층(132)의 측벽 및 제1 유전체 층(104)의 측벽 세그먼트(104S)(즉, 제1 유전체 층(104)의 리세싱된 수평면(104R)을 포함하는 수평면 위로 돌출되는 제1 유전체 층(104)의 일부의 측벽)를 포함할 수 있다.
도 9k를 참조하면, 선택적인 보호층(140)이 물리적으로 노출된 표면 상에 성막되어 디바이스의 봉지화를 제공할 수 있다. 예를 들어, 보호층(140)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 보호층(140)은 TFT(130), 제2 유전체 층(106)의 측벽 및 TFT(130A)를 둘러싸는 제1 유전체 층(104)의 노출된 부분 상에 성막될 수 있다. 그런 다음, TFT 레벨 유전체 층(190)이 성막될 수 있으며, 소스 접촉 비아 구조체(652S), 드레인 접촉 비아 구조체(652D) 및 게이트 접촉 비아 구조체(652G)를 포함하는 다양한 금속 상호접속 구조체가 형성될 수 있다. 각 소스 접촉 비아 구조체(652S)는 각각의 소스 전극(122)의 상부 표면 상에 형성될 수 있다. 각 드레인 접촉 비아 구조체(652D)는 각각의 드레인 전극(124)의 상부 표면 상에 형성될 수 있다. 각각의 게이트 접촉 비아 구조체(652G)(예, 도 2b-2d에 예시됨)는 각각의 게이트 전극(120)의 상부 표면 상에 형성될 수 있다.
다시 도 9c 및 도 9를 참조하면, 일부 실시예에서, 제1 유전체 층(104)의 에칭은 제1 에칭 정지층(110)을 부분적으로 에칭하는 것을 포함할 수 있다. 따라서, 게이트 채널(GC) 개구는 제1 에칭 정지층(110) 내로 연장될 수 있다. 도전 재료 성막 및 평탄화는 도 6에 예시된 바와 같이 게이트 전극(120)이 제1 에칭 정지층(110) 내로 연장되게 할 수 있다. 즉, 게이트 전극(120)의 바닥면은 제1 에칭 정지층(110)에 형성된 채널에 배치될 수 있다.
도 10을 참조하면, 본 개시 내용의 박막 트랜지스터 디바이스를 형성하는 데 사용될 수 있는 일련의 처리 단계의 흐름도가 예시된다. 1010 단계 및 도 1, 8a 및 9a를 참조하면, 제1 유전체 층(104)이 기판(100) 위에 성막될 수 있다. 도 8b, 8c, 9b 및 9c를 참조하면, 제1 유전체 층(104)을 패터닝하는 것에 의해 게이트 공동(GC)이 형성될 수 있다. 1030 단계와 도 8d 및 도 9d를 참조하면, 게이트 공동(GC)의 공간을 적어도 일종의 도전 재료로 채우는 것에 의해 게이트 전극(120)이 형성될 수 있다. 1040 단계와 도 8e 및 도 9e를 참조하면, 게이트 유전체 층(132), 채널층(136) 및 제2 유전체 층(106)이 제1 유전체 층(104) 및 게이트 전극(120) 위에 형성될 수 있다. 1050 단계와 도 8f-8h 및 도 9f-9h를 참조하면, 소스 전극(122) 및 드레인 전극(124)이 게이트 전극(120)의 영역만큼 측면으로 이격된 채널층(136)의 부분 위의 제2 유전체 층(106)에 형성될 수 있다. 1060 단계와 도 8i-8k 및 도 9i-9k를 참조하면, 적어도 제2 유전체 층(106), 채널층(136) 및 게이트 유전체 층(132)이 이방성 에칭 공정에 의해 패터닝될 수 있다. 채널층(136)의 패터닝된 부분의 주변은 제1 유전체 층(104) 위에 놓인 제1 부분 및 게이트 전극(120) 위에 놓인 제2 부분을 포함한다.
일 실시예에서, 게이트 전극(120)은 게이트 공동(GC) 내에 그리고 제1 유전체 층(104)의 상부 표면 위에 적어도 일종의 도전 재료를 증착하고 화학적 기계적 평탄화 공정을 수행하여 제1 유전체 층(104)의 상부 표면을 포함하는 수평면 위에 놓인 상기 적어도 일종의 도전 재료의 부분을 제거하는 것에 의해 형성될 수 있다. 게이트 공동(GC)의 공간을 채우는 적어도 일종의 도전 재료의 잔류 부분은 게이트 전극(120)을 구성한다.
일 실시예에서, 게이트 공동(GC)은 제 1 유전체 층(104) 상에 제1 포토레지스트 재료층을 성막하고, 제1 포토레지스트 재료층을 패터닝하여 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 마스크로 사용하여 제1 유전체 층을 에칭하여 게이트 공동(GC)을 형성하는 것에 의해 형성될 수 있다. 소스 전극(122) 및 드레인 전극(124)을 형성하는 단계는 제2 유전체 층(106) 위에 제2 포토레지스트 재료층을 성막하는 단계, 제2 포토 레지스트 재료층을 패터닝하여 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴을 마스크로 사용하여 제2 유전체 층을 에칭하여 소스 공동(SC) 및 드레인 공동(DC)을 형성하는 단계 및 소스 공동(SC) 및 드레인 공동(DC)을 적어도 일종의도전 재료로 채워 소스 전극(122) 및 드레인 전극(124)을 형성하는 단계를 포함한다.
모든 도면을 참조하고 본 개시 내용의 다양한 실시예에 따르면, 제공되는 반도체 구조체는: 기판(100) 위에 위치된 제1 유전체 층(104); 제1 유전체 층(104) 내에 매립된 게이트 전극(120); 게이트 유전체 층(132), 반도체 금속 산화물 재료를 포함하는 채널층(136) 및 제2 유전체 층(106)을 포함하는 층 스택; 및 제2 유전체 층(106)에 매립되고 채널층(136)의 상부 표면의 각각의 부분과 접촉하는 소스 전극(122) 및 드레인 전극(124)을 포함하며, 여기서 게이트 전극(120), 게이트 유전체 층(132), 채널층(136), 소스 전극(122) 및 드레인 전극(124)의 조합은 박막 트랜지스터를 포함하고; 게이트 전극(122)을 덮는 채널층(136)의 바닥면 주변의 총 길이는 게이트 전극(120)의 폭보다 크거나 같다.
일 실시예에서, 게이트 유전체 층(132), 채널층(136) 및 제2 유전체 층(106)은 동일한 수직 평면 내에 포함된 수직으로 일치하는 측벽 세트를 가진다.
일 실시예에서, 채널층(136)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽 및 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 포함하고; 게이트 전극(120)은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 게이트 전극(120)의 폭만큼 서로 이격된 한 쌍의 게이트 전극 엣지를 측방향으로 구비한다.
일 실시예에서, 채널층(136)의 한 쌍의 길이방향 측벽으로부터 선택된 제1 길이방향 측벽은 평면도 상으로 게이트 전극(120)과 중첩하고; 채널층의 한 쌍의 길이방향 측벽 중 선택된 제2 길이방향 측벽은 평면도 상으로 게이트 전극(120)과 중첩되지 않으며; 게이트 전극(120) 위에 놓인 채널층(136)의 바닥면의 주변의 전체 길이는 도 2b 및 도 2d에 예시된 바와 같이 게이트 전극(120)의 폭과 동일하다.
일 실시예에서, 채널층(136)의 한 쌍의 길이방향 측벽으로부터 선택된 각각의 길이방향 측벽은 평면도 상으로 게이트 전극(120)과 중첩하며; 게이트 전극(120)을 덮는 채널층(136)의 바닥면의 주변의 전체 길이는 도 2c에 예시된 바와 같이 게이트 전극의 폭의 2배와 같다.
일 실시예에서, 기판(100)은: 단결정 반도체 재료층(예, 반도체 재료층(9)으로 구현됨); 단결정 반도체 재료층 상에 위치된 반도체 디바이스; 및 도 7에 예시된 바와 같이 반도체 디바이스의 각각의 전기적 노드에 연결된 금속 상호접속 구조체가 매립된 적어도 하나의 유전체 층(601, 610, 620, 630, 640, 650, 660)을 포함한다. 일 실시예에서, 반도체 디바이스는 전계효과 트랜지스터(701)를 포함하고; 게이트 전극(120), 소스 전극(122) 및 드레인 전극(124)으로부터 선택된 박막 트랜지스터의 적어도 하나의 노드는 금속 상호접속 구조체의 서브세트를 통해 전계효과 트랜지스터(701) 중 하나에 전기적으로 연결된다.
일 실시예에서, 반도체 금속 산화물은 인듐 갈륨 아연 산화물(IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물로부터 선택된 재료를 포함한다.
본 개시 내용의 다른 양태에 따라 제공되는 트랜지스터 디바이스는: 기판(100) 상에 배치된 에칭 정지층(110 및/또는 112); 에칭 정지층(110 및/또는 112) 상에 배치되고 게이트 전극(120)이 매립된 제1 유전체 층(104) - 상기 게이트 전극(120)은 제1 유전체 층(104)의 상부 표면과 동일 평면인 상부 표면을 가짐 -; 제1 유전체 층(104) 및 게이트 전극(120) 위에 놓인 게이트 유전체 층(132); 반도체 금속 산화물 재료를 포함하고, 게이트 유전체 층(132) 상에 위치된 채널층(136); 및 소스 전극(122) 및 드레인 전극(124)이 매립되어 있고 채널층(136) 위에 배치된 제2 유전체 층(106)을 포함하고, 여기서 소스 전극(122) 및 드레인 전극(124)은 채널층(136)의 상부 표면의 각각의 부분과 접촉하고, 여기서 게이트 유전체 층(132)의 상부 표면의 주변은 채널층(12)의 하부면의 주변과 일치하고, 채널층(132)의 하부면의 주변은 제1 유전체 층(104)의 상부 표면의 주변과 일치한다.
일 실시예에서, 채널층(136)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽 및 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 포함하고; 게이트 전극(120)의 전체 영역은 평면도 상으로 채널층(136)의 한 쌍의 폭방향 측벽의 어떤 부분과도 중첩되지 않는다.
일 실시예에서, 채널층(136)의 각각의 측벽은 제2 유전체 층(106)의 개별 측벽과 수직으로 일치한다. 일 실시예에서, 소스 전극(12)의 상부 표면 및 드레인 전극(14)의 상부 표면은 제2 유전체 층(106)의 상부 표면을 포함하는 수평면 내에 위치된다.
일 실시예에서, 제1 유전체 층(104)은 게이트 유전체 층(136)과 접촉하는 상부 수평면 및 게이트 유전체 층(136) 아래에 있지 않은 리세싱된 수평면(104R)을 포함하고; 제1 유전체 층(104)의 측벽 세그먼트(104S) 세트는 제1 유전체 층(104)의 상부 수평면 및 제1 유전체 층(104)의 리세싱된 수평면(104R)에 연결하고; 제1 유전체 층(104)의 측벽 세그먼트(104S) 세트 및 채널층(136)의 측벽은 동일한 세트의 수직 평면 내에 위치된다.
본 개시 내용의 다양한 실시예에 따라 제공되는 트랜지스터 디바이스는: 게이트 공동(GC)을 포함하는 제1 유전체 층(104); 게이트 공동(GC)에 배치된 게이트 전극(120) - 게이트 전극(120)은 제1 유전체 층(104)의 상부 표면과 동일 평면인 상부 표면을 가짐 -; 제1 유전체 층(104) 및 게이트 전극(120) 상에 배치된 게이트 유전체 층(132); 게이트 유전체 층(132) 상에 배치된 채널층(136); 채널층(136) 위에 배치되고 채널층(136)의 각각의 부분을 노출시키는 소스 공동(SC) 및 드레인 공동(DC)을 포함하는 제2 유전체 층(106); 및 소스 및 드레인 공동(SC, DC)에 각각 배치되고 제2 유전체 층(106)의 상부 표면과 동일 평면인 상부 표면을 가지는 소스 및 드레인 전극(122, 124)을 포함한다.
본 개시 내용의 다양한 실시예에 따라 제공되는 트랜지스터 디바이스는: 기판(100) 상에 배치된 에칭 정지층(110); 에칭 정지층(110) 상에 배치되고 게이트 공동(GC)을 포함하는 제1 유전체 층(104); 게이트 공동(GC)에 배치된 게이트 전극(120) - 게이트 전극(120)은 제1 유전체 층(104)의 상부 표면과 동일 평면인 상부 표면을 가짐 -; 제1 유전체 층(104) 및 게이트 전극(120)을 덮는 제1 게이트 유전체 층(32A); 제1 게이트 유전체 층(32A)을 덮는 제2 게이트 유전체 층(32B); 제2 게이트 유전체 층(32B) 상에 배치된 채널층(136); 채널층(136)의 각각의 부분을 노출시키는 소스 및 드레인 공동(SC, DC)을 포함하는 제2 유전체 층(106); 소스 및 드레인 공동(SC, DC)에 각각 배치되고 제2 유전체 층(106)의 상부 표면과 동일 평면인 상부 표면을 가지는 소스 및 드레인 전극(122, 124); 및 제2 유전체 층(106)과 소스 및 드레인 전극(122, 124)을 덮는 제3 유전체 층(108)을 포함한다.
본 개시 내용의 다양한 실시예에 따라 제공되는 트랜지스터 디바이스 형성 방법은: 기판(100) 위에 제1 에칭 정지층(110)을 성막하는 단계; 제1 에칭 정지층(110) 상에 제1 유전체 층(104)을 성막하는 단계; 게이트 공동(GC)을 형성하도록 제1 유전체 층(104)을 패터닝하는 단계; 게이트 공동(GC)에 게이트 전극(120)을 성막하는 단계; 게이트 전극(120)과 제1 유전체 층(104) 사이에 동일 평면을 형성하도록 게이트 전극(120)과 제1 유전체 층(104)을 평탄화하는 단계; 게이트 전극(120) 및 제1 유전체 층(104) 상에 게이트 유전체 층(132)을 성막하는 단계; 게이트 유전체 층(132) 위에 채널층(136)을 성막하는 단계; 채널층(136) 상에 제2 유전체 층(106)을 성막하는 단계; 제2 유전체 층(106)에 소스 및 드레인 공동(SC, DC)을 형성하도록 제2 유전체 층(106)을 패터닝하는 단계; 소스 및 드레인 공동(SC, DD)에 각각 소스 및 드레인 전극(122, 124)을 성막하는 단계; 소스 및 드레인 전극(122, 124) 및 제2 유전체 층(106) 상에 제3 유전체 층(108)을 성막하는 단계; 및 제1 유전체 층(104)의 일부를 노출시키도록 제3 유전체 층(108)을 에칭함으로써 박막 트랜지스터 디바이스(10, 20, 30, 40, 50)를 형성하는 단계를 포함한다.
본 개시 내용의 TFT 반도체 디바이스(10, 20, 30, 40, 50)는 채널층(136)의 전체 영역의 아래에 있는 어떤 전체적인 하부 게이트 전극도 사용하지 않는다. 본 개시 내용의 TFT 반도체 디바이스(10, 20, 30, 40, 50)에서 게이트 전극(120)의 면적은 채널층(136)의 면적보다 작다. 게이트 전극(120) 위에 놓인 제2 유전체 층(106)의 주변은 제1 수평 방향(hd1)을 따라 게이트 전극(120)의 폭과 동일한 전체 길이를 가지거나(도 2a 및 도 2d의 구성에 예시된 바와 같음), 제1 수평 방향(hd1)을 따라 게이트 전극(120)의 폭의 2배에 해당하는 전체 길이를 가진다(도 2c의 구성에 예시된 바와 같음). 따라서, 게이트 재료 재-스퍼터링 영역(GMRR)은 작은 면적을 가지며, 제2 유전체 층(106)의 패터닝 중에 게이트 전극(120)의 도전 재료의 재-스퍼터링에 의해 야기되는 전기적 단락(즉, 의도하지 않은 전기적 결합)의 가능성이 최소화될 수 있다. 그 결과, 제2 유전체 층(106)과 채널층(136)의 에칭 중에 도전 재료의 재-성막의 감소에 따라 전체적인 하부 게이트 전극과 소스/드레인 영역 전극 사이에 전류 누설 경로가 형성될 수 있다.
다양한 실시예에 따르면, 재-성막으로 인한 전류 누설의 발생을 방지하도록 동작하는 패터닝된 하부 게이트 전극(120)을 포함하는 TFT 반도체 디바이스(10, 20, 30, 40, 50)가 제공된다. 패터닝된 하부 게이트 전극(120)은 제1 유전체 층(104)에 매립되고, 패터닝된 하부 게이트 전극의 상부 표면은 제1 유전체 층(104)의 상부 표면과 동일 평면 상에 있다.
게이트 전극(120)은 제1 수평 방향(hd1)을 따라 균일한 폭으로 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 게이트 전극(120) 위에 놓이는 채널층(136)의 패터닝된 부분의 주변의 전체 길이는 게이트 전극(120)의 폭(제1 수평 방향(hd1)을 따라)과 같거나 게이트 전극(120)의 폭의 2배일 수 있다.
다양한 실시예에 따르면, TFT 반도체 디바이스(10, 20, 30, 40, 50)의 하부 게이트 전극(120)의 위치 및 치수를 정의하도록 패터닝된 게이트 공동(GC)을 가지는 제1 유전체 층(104)이 형성될 수 있다. 도전 재료가 게이트 공동(GC)를 채우도록 제1 유전체 층(104) 상에 성막될 수 있다. 그런 다음, 그에 따라 형성된 구조체는 제1 유전체 층(104)의 상부 표면으로부터 도전 재료를 제거하고 하부 게이트 전극(120)을 평탄화하도록 평탄화된다.
다양한 실시예에 따르면, TFT 반도체 디바이스(10, 20, 30, 40, 50)의 패터닝된 하부 게이트 전극(120)의 치수 및 위치가 정밀하게 제어될 수 있다. 또한, 하부 게이트 전극(120) 및 소스/드레인 전극(122, 124)의 오버레이가 용이하게 제어될 수 있다. 하부 게이트 전극(120)이 AlOx/IGZO/AlOx 층으로 완전히 덮일 수 있기 때문에 AlOx/IGZO/AlOx 층을 에칭할 때 금속 재료의 측벽 재-성막을 방지할 수 있다. 하부 게이트 전극 (120)이 AlOx/IGZO/AlOx 층에 의해 완전히 덮이고 보호될 수 있기 때문에 하부 게이트 전극(120)의 비말 부착(splashing)을 방지할 수 있다.
본 개시 내용의 다양한 실시예는 게이트 전극(120)의 물리적으로 노출된 표면이 반도체 금속 산화물 재료를 포함하는 채널층(136)의 측벽에 근접한 게이트 재료 재-스퍼터링 영역(GMRR)의 면적을 감소시키는 데 사용될 수 있다. 반도체 금속 산화물 재료의 전기 전도도가 매우 낮기 때문에, 게이트 전극(120)으로부터 금속 재료가 소량으로 재-성막하더라도 유해한 전기적 단락이 발생될 수 있다. 박막 트랜지스터의 게이트 전극(120)을 패터닝하는 것에 의해 게이트 전극의 영역을 가로 지르는 채널 영역(136)의 하부 표면 주변이 최소화된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 구조체로서,
제1 유전체 층;
상기 제1 유전체 층에 매립된 게이트 전극;
게이트 유전체 층;
반도체 금속 산화물 재료를 포함하는 채널층;
제2 유전체 층; 및
상기 제2 유전체 층에 매립되고 상기 채널층의 상부 표면의 각각의 부분과 접촉하는 소스 전극과 드레인 전극
을 포함하고,
상기 게이트 전극, 상기 게이트 유전체 층, 상기 채널층, 상기 소스 전극, 및 상기 드레인 전극의 조합이 트랜지스터를 형성하고,
상기 게이트 전극 위에 놓인 상기 채널층의 바닥면의 주변의 전체 길이는 상기 게이트 전극의 폭보다 크거나 같은 것인, 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 게이트 유전체 층, 상기 채널층, 및 상기 제2 유전체 층은 동일한 수직 평면 내에 포함된 수직으로 일치하는 측벽들의 세트를 갖는 것인, 반도체 구조체.
[실시예 3]
실시예 1에 있어서,
상기 채널층은 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽 및 제2 수평 방향을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 포함하고;
상기 게이트 전극은, 측방향으로, 상기 제2 수평 방향을 따라 측방향으로 연장되고 상기 게이트 전극의 폭만큼 서로 이격된 한 쌍의 게이트 전극 엣지를 갖는 것인, 반도체 구조체.
[실시예 4]
실시예 3에 있어서,
상기 채널층의 상기 한 쌍의 길이방향 측벽으로부터 선택된 제1 길이방향 측벽은 평면도에서 상기 게이트 전극과 중첩되고;
상기 채널층의 상기 한 쌍의 길이방향 측벽으로부터 선택된 제2 길이방향 측벽은 평면도에서 상기 게이트 전극과 중첩되지 않으며;
상기 게이트 전극 위에 놓인 상기 채널층의 바닥면 주변의 총 길이는 상기 게이트 전극의 폭과 동일한 것인, 반도체 구조체.
[실시예 5]
실시예 3에 있어서,
상기 채널층의 상기 한 쌍의 길이방향 측벽으로부터 선택된 각각의 길이방향 측벽은 평면도에서 상기 게이트 전극과 중첩되고;
상기 게이트 전극 위에 놓인 상기 채널층의 바닥면 주변의 총 길이는 상기 게이트 전극의 폭의 2배와 동일한 것인, 반도체 구조체.
[실시예 6]
실시예 1에 있어서,
상기 제1 유전체 층은 하부 레벨 디바이스 구조체 상에 배치되며, 상기 하부 레벨 디바이스 구조체는,
단결정 반도체 재료층;
상기 단결정 반도체 재료층 상에 위치되는 반도체 디바이스; 및
상기 반도체 디바이스의 각각의 전기적 노드에 연결되는 금속 상호접속 구조체를 매립하는 적어도 하나의 유전체 층
을 포함하는 것인, 반도체 구조체.
[실시예 7]
실시예 6에 있어서,
상기 반도체 디바이스는 전계효과 트랜지스터들을 포함하고;
상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극으로부터 선택된 상기 트랜지스터의 적어도 하나의 노드는 상기 금속 상호접속 구조체의 서브세트를 통해 상기 전계효과 트랜지스터 중 하나에 전기적으로 연결되는 것인, 반도체 구조체.
[실시예 8]
실시예 1에 있어서,
상기 제1 유전체 층은 상기 게이트 유전체 층과 접촉하는 상부 수평면 및 상기 게이트 유전체 층 아래에 있지 않은 리세싱된 수평면을 포함하고;
상기 제1 유전체 층의 측벽 세그먼트 세트는 상기 제1 유전체 층의 상부 수평면을 상기 제1 유전체 층의 리세싱된 수평면에 연결(adjoin)시키는 것인, 반도체 구조체.
[실시예 9]
실시예 8에 있어서,
상기 제1 유전체 층의 측벽 세그먼트 세트 및 상기 채널층의 측벽은 동일한 세트의 수직 평면 내에 위치되는 것인, 반도체 구조체.
[실시예 10]
실시예 1에 있어서,
상기 기판과 상기 제1 유전체 층 사이에 위치되는 제1 에칭 정지층을 더 포함하고, 상기 게이트 전극의 바닥면은 상기 제1 에칭 정지층의 최상부 표면 또는 리세싱된 표면인 상기 제1 에칭 정지층의 표면과 접촉하는 것인, 반도체 구조체.
[실시예 11]
실시예 1에 있어서,
상기 소스 전극의 상부 표면 및 상기 드레인 전극의 상부 표면은 상기 제2 유전체 층의 상부 표면을 포함하는 수평면 내에 위치되며;
상기 소스 전극의 상부 표면의 주변 및 상기 드레인 전극의 상부 표면의 주변은 상기 채널층의 영역 내에 전체적으로 위치되는 것인, 반도체 구조체.
[실시예 12]
실시예 1에 있어서,
상기 반도체 금속 산화물은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물로부터 선택된 재료를 포함하는 것인, 반도체 구조체.
[실시예 13]
트랜지스터 디바이스로서,
층간 유전체 층 상에 배치된 에칭 정지층;
상기 에칭 정지층 상에 배치되고 그 내부에 게이트 전극을 매립하는 제1 유전체 층 - 상기 게이트 전극은 상기 제1 유전체 층의 상부 표면과 동일 평면인 상부 표면을 가짐 -;
상기 제1 유전체 층 및 상기 게이트 전극 위에 놓인 게이트 유전체 층;
반도체 금속 산화물 재료를 포함하고 상기 게이트 유전체 층 상에 위치되는 채널층; 및
소스 전극 및 드레인 전극을 매립하고 상기 채널층 위에 놓인 제2 유전체 층
을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 채널층의 상부 표면의 각각의 부분과 접촉하고,
상기 게이트 유전체 층의 상부 표면의 주변은 상기 채널층의 바닥면의 주변과 일치하고, 상기 채널층의 바닥면의 주변은 상기 제1 유전체 층의 상부 표면의 주변과 일치하는 것인, 트랜지스터 디바이스.
[실시예 14]
실시예 13에 있어서,
상기 채널층은 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽 및 제2 수평 방향을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 포함하고;
상기 게이트 전극의 전체 영역은 평면도에서 상기 채널층의 한 쌍의 폭방향 측벽의 어떤 부분과도 중첩되지 않는 것인, 트랜지스터 디바이스.
[실시예 15]
실시예 13에 있어서,
상기 채널층의 각각의 측벽은 상기 제2 유전체 층의 각각의 측벽과 수직으로 일치하는 것인, 트랜지스터 디바이스.
[실시예 16]
실시예 13에 있어서,
상기 소스 전극의 상부 표면 및 상기 드레인 전극의 상부 표면은 상기 제2 유전체 층의 상부 표면을 포함하는 수평면 내에 위치되는 것인, 트랜지스터 디바이스.
[실시예 17]
실시예 13에 있어서,
상기 제1 유전체 층은 상기 게이트 유전체 층과 접촉하는 상부 수평면 및 상기 게이트 유전체 층 아래에 있지 않은 리세싱된 수평면을 포함하고;
상기 제1 유전체 층의 측벽 세그먼트 세트는 상기 제1 유전체 층의 상부 수평면을 상기 제1 유전체 층의 리세싱된 수평면에 연결시키고;
상기 제1 유전체 층의 측벽 세그먼트 세트 및 상기 채널층의 측벽은 동일한 세트의 수직 평면 내에 위치되는 것인, 트랜지스터 디바이스.
[실시예 18]
트랜지스터 디바이스를 형성하는 방법으로서,
하부 레벨 디바이스 구조체 위에 제1 유전체 층을 성막하는 단계;
상기 제1 유전체 층을 패터닝하는 것에 의해 게이트 공동(gate cavity)을 형성하는 단계;
상기 게이트 공동의 용적을 적어도 일종의 도전 재료로 충전하는 것에 의해 게이트 전극을 형성하는 단계;
상기 제1 유전체 층 및 상기 게이트 전극 위에 게이트 유전체 층, 채널층, 및 제2 유전체 층을 성막하는 단계;
상기 게이트 전극의 면적만큼 측방향으로 이격된 상기 채널층의 부분들 위의 상기 제2 유전체 층 내에 소스 전극 및 드레인 전극을 형성하는 단계; 및
이방성 에칭 공정을 이용하여 적어도 상기 제2 유전체 층, 상기 채널층, 및 상기 게이트 유전체 층을 패터닝하는 단계 - 상기 채널층의 패터닝된 부분의 주변은 상기 제1 유전체 층 위에 놓이는 제1 부분 및 상기 게이트 전극 위에 놓이는 제2 부분을 포함함 -
를 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 게이트 전극을 형성하는 단계는,
상기 게이트 공동 내에 그리고 상기 제1 유전체 층의 상부 표면 위에 상기 적어도 일종의 도전 재료를 성막하는 단계; 및
화학적 기계적 평탄화 공정을 수행하는 것에 의해 상기 제 1 유전체 층의 상부 표면을 포함하는 수평면 위에 놓인 상기 적어도 일종의 도전 재료의 일부를 제거하는 단계 - 상기 게이트 공동의 용적을 채우는 상기 적어도 일종의 도전 재료의 잔류 부분은 상기 게이트 전극을 구성함 -
를 포함하는 것인, 방법.
[실시예 20]
실시예 18에 있어서,
상기 게이트 공동을 형성하는 단계는,
상기 제1 유전체 층 상에 제1 포토레지스트 재료층을 성막하는 단계;
제1 포토레지스트 패턴을 형성하도록 상기 제1 포토레지스트 재료층을 패터닝하는 단계; 및
상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 제1 유전체 층을 에칭하여 상기 게이트 공동을 형성하는 단계
를 포함하고,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
상기 제2 유전체 층 위에 제2 포토레지스트 재료층을 성막하는 단계;
제2 포토레지스트 패턴을 형성하도록 상기 제2 포토레지스트 재료층을 패터닝하는 단계;
상기 제2 포토레지스트 패턴을 마스크로 사용하여 상기 제2 유전체 층을 에칭하여 소스 공동 및 드레인 공동을 형성하는 단계; 및
상기 소스 공동 및 상기 드레인 공동을 적어도 일종의 도전 재료로 충전하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조체로서,
    제1 유전체 층;
    상기 제1 유전체 층에 매립된 게이트 전극 - 상기 게이트 전극은 상기 제1 유전체 층의 상부 표면과 동일 평면인 상부 표면을 가짐 -;
    게이트 유전체 층;
    반도체 금속 산화물 재료를 포함하는 채널층;
    제2 유전체 층; 및
    상기 제2 유전체 층에 매립되고 상기 채널층의 상부 표면의 각각의 부분과 접촉하는 소스 전극과 드레인 전극
    을 포함하고,
    상기 게이트 전극, 상기 게이트 유전체 층, 상기 채널층, 상기 소스 전극, 및 상기 드레인 전극의 조합이 트랜지스터를 형성하고,
    상기 게이트 전극 위에 놓인 상기 채널층의 바닥면의 주변의 전체 길이는 상기 게이트 전극의 폭보다 크거나 같고,
    상기 제1 유전체 층은 상기 게이트 유전체 층과 접촉하는 상부 수평면 및 상기 게이트 유전체 층 아래에 있지 않은 리세싱된 수평면을 포함하는 것인, 반도체 구조체.
  2. 제1항에 있어서,
    상기 게이트 유전체 층, 상기 채널층, 및 상기 제2 유전체 층은 동일한 수직 평면 내에 포함된 수직으로 일치하는 측벽들의 세트를 갖는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 채널층은 제1 수평 방향을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽 및 제2 수평 방향을 따라 측방향으로 연장되는 한 쌍의 폭방향 측벽을 포함하고;
    상기 게이트 전극은, 측방향으로, 상기 제2 수평 방향을 따라 측방향으로 연장되고 상기 게이트 전극의 폭만큼 서로 이격된 한 쌍의 게이트 전극 엣지를 갖는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 제1 유전체 층은 하부 레벨 디바이스 구조체 상에 배치되며, 상기 하부 레벨 디바이스 구조체는,
    단결정 반도체 재료층;
    상기 단결정 반도체 재료층 상에 위치되는 반도체 디바이스; 및
    상기 반도체 디바이스의 각각의 전기적 노드에 연결되는 금속 상호접속 구조체를 매립하는 적어도 하나의 유전체 층
    을 포함하는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 유전체 층의 측벽 세그먼트 세트는 상기 제1 유전체 층의 상부 수평면을 상기 제1 유전체 층의 리세싱된 수평면에 연결(adjoin)시키는 것인, 반도체 구조체.
  6. 제1항에 있어서,
    기판과 상기 제1 유전체 층 사이에 위치되는 제1 에칭 정지층을 더 포함하고, 상기 게이트 전극의 바닥면은 상기 제1 에칭 정지층의 최상부 표면 또는 리세싱된 표면인 상기 제1 에칭 정지층의 표면과 접촉하는 것인, 반도체 구조체.
  7. 제1항에 있어서,
    상기 소스 전극의 상부 표면 및 상기 드레인 전극의 상부 표면은 상기 제2 유전체 층의 상부 표면을 포함하는 수평면 내에 위치되며;
    상기 소스 전극의 상부 표면의 주변 및 상기 드레인 전극의 상부 표면의 주변은 상기 채널층의 영역 내에 전체적으로 위치되는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 반도체 금속 산화물은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물로부터 선택된 재료를 포함하는 것인, 반도체 구조체.
  9. 트랜지스터 디바이스로서,
    층간 유전체 층 상에 배치된 에칭 정지층;
    상기 에칭 정지층 상에 배치되고 그 내부에 게이트 전극을 매립하는 제1 유전체 층 - 상기 게이트 전극은 상기 제1 유전체 층의 상부 표면과 동일 평면인 상부 표면을 가짐 -;
    상기 제1 유전체 층 및 상기 게이트 전극 위에 놓인 게이트 유전체 층;
    반도체 금속 산화물 재료를 포함하고 상기 게이트 유전체 층 상에 위치되는 채널층; 및
    소스 전극 및 드레인 전극을 매립하고 상기 채널층 위에 놓인 제2 유전체 층
    을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 채널층의 상부 표면의 각각의 부분과 접촉하고,
    상기 게이트 유전체 층의 상부 표면의 주변은 상기 채널층의 바닥면의 주변과 일치하고, 상기 채널층의 바닥면의 주변은 상기 제1 유전체 층의 상부 표면의 주변과 일치하는 것인, 트랜지스터 디바이스.
  10. 트랜지스터 디바이스를 형성하는 방법으로서,
    하부 레벨 디바이스 구조체 위에 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층을 패터닝하는 것에 의해 게이트 공동(gate cavity)을 형성하는 단계;
    게이트 전극이 상기 제1 유전체 층의 상부 표면과 동일 평면인 상부 표면을 갖도록 상기 게이트 공동의 용적을 적어도 일종의 도전 재료로 충전하는 것에 의해 상기 게이트 전극을 형성하는 단계;
    상기 제1 유전체 층 및 상기 게이트 전극 위에 게이트 유전체 층, 채널층, 및 제2 유전체 층을 성막하는 단계 - 상기 제1 유전체 층은 상기 게이트 유전체 층과 접촉하는 상부 수평면 및 상기 게이트 유전체 층 아래에 있지 않은 리세싱된 수평면을 포함함 - ;
    상기 게이트 전극의 면적만큼 측방향으로 이격된 상기 채널층의 부분들 위의 상기 제2 유전체 층 내에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    이방성 에칭 공정을 이용하여 적어도 상기 제2 유전체 층, 상기 채널층, 및 상기 게이트 유전체 층을 패터닝하는 단계 - 상기 채널층의 패터닝된 부분의 주변은 상기 제1 유전체 층 위에 놓이는 제1 부분 및 상기 게이트 전극 위에 놓이는 제2 부분을 포함함 -
    를 포함하는, 방법.
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