KR20170096956A - 반도체 장치, 전자 기기 - Google Patents

반도체 장치, 전자 기기 Download PDF

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KR20170096956A
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insulating layer
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신페이 마츠다
마사유키 사카쿠라
유키 하타
슈헤이 나가츠카
유타 엔도
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 설계 자유도가 높은 반도체 장치를 제공한다.
제작 공정수가 대폭으로 증가할 일 없이, 제 1 트랜지스터 및 제 1 트랜지스터와 전기 특성이 상이한 제 2 트랜지스터를 동일한 층 위에 제공한다. 예를 들어, 제 1 트랜지스터의 채널이 형성되는 반도체층 및 제 2 트랜지스터의 채널이 형성되는 반도체층 각각에 전자 친화력이 상이한 반도체 재료를 사용한다. 그러면, 제 1 트랜지스터의 문턱 전압과 제 2 트랜지스터의 문턱 전압을 상이하게 할 수 있다. 게이트 전극의 형성을 다마신 공정에 의하여 수행함으로써, 트랜지스터의 미세화, 고밀도화가 구현된다. 또한, 집적도가 높은 반도체 장치를 제공한다.

Description

반도체 장치, 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다. 또는, 본 발명의 일 형태는 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 트랜지스터의 캐리어 이동도를 향상시키기 위하여, 전자 친화력(또는 전도대 하단의 준위)이 상이한 산화물 반도체층을 적층시키는 기술이 개시되어 있다(특허문헌 3 및 특허문헌 4).
또한, 근년에는 전자 기기의 소형화 및 경량화에 따라, 트랜지스터 등을 고밀도로 집적한 집적 회로에 대한 요구가 높아지고 있다. 또한, 집적 회로를 포함하는 반도체 장치의 생산성의 향상이 요구되고 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2011-124360호 공보 일본국 특개 2011-138934호 공보
본 발명의 일 형태는 양호한 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 데이터의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
하나의 반도체 장치에 상이한 전기 특성을 갖는 트랜지스터를 제공함으로써, 회로 설계의 자유도를 높일 수 있다. 한편, 하나의 반도체 장치에 상이한 전기 특성을 갖는 트랜지스터를 제공하는 경우에는, 각 트랜지스터를 별도로 제작할 필요가 있기 때문에, 상기 반도체 장치의 제작 공정수가 대폭으로 증가한다. 제작 공정수가 대폭으로 증가하면, 수율의 저하를 유발하기 쉬워져, 반도체 장치의 생산성을 현저하게 저하시킬 수 있다. 본 발명의 일 형태에 따르면, 제작 공정수가 대폭으로 증가할 일 없이, 하나의 반도체 장치에 상이한 전기 특성을 갖는 트랜지스터를 제공할 수 있다.
본 발명의 일 형태는 제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 절연층을 갖는 반도체 장치이고, 제 1 트랜지스터는 제 1 내지 제 4 전극, 제 1 내지 제 3 반도체층, 제 1 및 제 2 층, 및 제 2 절연층을 갖고, 제 2 트랜지스터는 제 5 내지 제 8 전극, 제 4 내지 제 8 반도체층, 제 3 및 제 4 층, 및 제 3 절연층을 갖고, 제 1 절연층은 제 1 전극과 중첩하는 영역을 갖고, 제 1 반도체층은 제 1 절연층과 중첩하는 영역을 갖고, 제 2 반도체층은 제 1 반도체층과 중첩하는 영역을 갖고, 제 2 반도체층은 제 2 전극과 중첩하는 영역 및 제 3 전극과 중첩하는 영역을 갖고, 제 1 층은 제 2 전극과 중첩하는 영역을 갖고, 제 2 층은 제 3 전극과 중첩하는 영역을 갖고, 제 3 반도체층은 제 2 반도체층과 중첩하는 영역을 갖고, 제 2 절연층은 제 3 반도체층과 중첩하는 영역을 갖고, 제 4 전극은 제 2 절연층과 중첩하는 영역을 갖고, 제 4 전극의 측면과 제 3 반도체층은 제 2 절연층을 개재(介在)하여 서로 중첩하는 영역을 갖고, 제 1 전극과 제 4 전극은 제 2 반도체층을 개재하여 서로 중첩하는 영역을 갖고, 제 1 절연층은 제 5 전극과 중첩하는 영역을 갖고, 제 4 반도체층은 제 1 절연층과 중첩하는 영역을 갖고, 제 6 반도체층은 제 4 반도체층과 중첩하는 영역을 갖고, 제 6 전극은 제 6 반도체층과 중첩하는 영역을 갖고, 제 3 층은 제 6 전극과 중첩하는 영역을 갖고, 제 5 반도체층은 제 1 절연층과 중첩하는 영역을 갖고, 제 7 반도체층은 제 5 반도체층과 중첩하는 영역을 갖고, 제 7 전극은 제 7 반도체층과 중첩하는 영역을 갖고, 제 4 층은 제 7 전극과 중첩하는 영역을 갖고, 제 8 반도체층은 제 6 반도체층과 중첩하는 영역 및 제 7 반도체층과 중첩하는 영역을 갖고, 제 3 절연층은 제 8 반도체층과 중첩하는 영역을 갖고, 제 8 전극은 제 3 절연층과 중첩하는 영역을 갖고, 제 8 전극의 측면과 제 8 반도체층은 제 3 절연층을 개재하여 서로 중첩하는 영역을 갖고, 제 5 전극과 제 8 전극은 제 8 반도체층을 개재하여 서로 중첩하는 영역을 갖는 반도체 장치이다.
제 1 내지 제 8 반도체층은 산화물 반도체를 포함하는 것이 바람직하다. 제 1 내지 제 4 층은 산화물 반도체를 포함하는 것이 바람직하다. 제 1 전극 및 제 4 전극 중 적어도 한쪽은 게이트 전극으로서 기능할 수 있다. 제 5 전극 및 제 8 전극 중 적어도 한쪽은 게이트 전극으로서 기능할 수 있다.
제 2 반도체층은 채널이 형성되는 반도체층으로서 기능할 수 있다. 제 8 반도체층은 채널이 형성되는 반도체층으로서 기능할 수 있다.
또한, 제 5 전극과 제 8 전극을 같은 전위로 하였을 때의 제 2 트랜지스터의 문턱 전압은, 제 1 전극과 제 4 전극을 같은 전위로 하였을 때의 제 1 트랜지스터의 문턱 전압보다 큰 것이 바람직하다.
본 발명의 일 형태에 따르면, 양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 생산성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 단면도 및 이 반도체 장치의 전기 특성을 나타낸 도면.
도 2는 본 발명의 일 형태에 따른 트랜지스터를 도시한 도면.
도 3은 본 발명의 일 형태에 따른 트랜지스터를 도시한 도면.
도 4는 본 발명의 일 형태에 따른 트랜지스터의 에너지 밴드 구조를 나타낸 도면.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 에너지 밴드 구조를 나타낸 도면.
도 6은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 7은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 8은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 9는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 10은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 12는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 14는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 단면도 및 이 반도체 장치의 전기 특성을 나타낸 도면.
도 16은 본 발명의 일 형태에 따른 트랜지스터를 도시한 도면.
도 17은 본 발명의 일 형태에 따른 트랜지스터를 도시한 도면.
도 18은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 19는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 20은 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 21은 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 22는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 23은 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 24는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 25는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 26은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 27은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 28은 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 29는 본 발명의 일 형태에 따른 기억 장치를 도시한 도면.
도 30은 CPU의 구성예를 나타낸 블록도.
도 31은 본 발명의 일 형태에 따른 RF 태그의 블록도.
도 32는 본 발명의 일 형태에 따른 RF 태그의 사용예를 설명하기 위한 도면.
도 33은 촬상 장치의 구성예를 설명하기 위한 도면.
도 34는 주변 회로의 구성예를 설명하기 위한 도면.
도 35는 촬상 장치의 구성예를 설명하기 위한 도면.
도 36은 촬상 장치의 일례를 나타낸 회로도.
도 37은 촬상 장치의 구성예를 나타낸 도면.
도 38은 촬상 장치의 구성예를 나타낸 도면.
도 39는 본 발명의 일 형태에 따른 반도체 웨이퍼의 상면도.
도 40은 전자 부품의 제작 공정의 예를 설명하기 위한 흐름도 및 사시 모식도.
도 41은 표시 장치의 일례를 설명하기 위한 도면.
도 42는 표시 장치의 일례를 설명하기 위한 도면.
도 43은 구동 회로의 구성예를 설명하기 위한 도면.
도 44는 표시 장치의 일례를 설명하기 위한 도면.
도 45는 표시 장치의 일례를 설명하기 위한 도면.
도 46은 표시 모듈의 일례를 설명하기 위한 도면.
도 47은 본 발명의 일 형태에 따른 전자 기기를 설명하기 위한 도면.
도 48은 본 발명의 일 형태에 따른 전자 기기를 설명하기 위한 도면.
도 49는 본 발명에 따른 산화물의 원자수비의 범위를 설명하기 위한 도면.
도 50은 InMZnO4의 결정을 설명하기 위한 도면.
도 51은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 52는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 및 그 화상 해석 이미지.
도 53은 nc-OS의 전자 회절 패턴을 나타낸 도면 및 nc-OS의 단면 TEM 이미지.
도 54는 a-like OS의 단면 TEM 이미지.
도 55는 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
도 56은 채널이 형성되는 반도체층에 산화물 반도체를 사용하는 트랜지스터에서의 에너지 밴드를 설명하기 위한 도면.
도 57은 성막 장치의 일례를 설명하기 위한 도면.
도 58은 성막 장치의 일례를 설명하기 위한 도면.
도 59는 성막 장치의 일례를 설명하기 위한 도면.
도 60은 실시예를 설명하기 위한 도면.
도 61은 실시예를 설명하기 위한 도면.
도 62는 실시예를 설명하기 위한 도면.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면들 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다.
또한, 도면 등에서 각 구성의 위치, 크기, 범위 등은, 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 도면 등에 도시된 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여, 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 이를 생략하는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에서는, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 공정 순서 또는 적층 순서 등, 어떠한 순서나 순위를 나타내는 것은 아니다. 또한, 본 명세서 등에서 서수사가 붙여지지 않는 용어라도, 구성 요소의 혼동을 피하기 위하여 청구범위에서 서수사가 붙여지는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙여진 용어라도, 청구범위에서 다른 서수사가 붙여지는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙여진 용어라도, 청구범위 등에서 서수사가 생략되는 경우가 있다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어에는, 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함된다.
또한, 본 명세서 등에서 '위'나 '아래'라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며, 직접 접촉하는 것을 한정하는 것은 아니다. 예를 들어, '절연층(A) 위의 전극(B)'이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 소스 및 드레인의 기능은, 상이한 극성을 갖는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지 한정하기가 어렵다. 따라서, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도, 도면 또는 문장에 나타내고 있는 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현에는, '어떠한 전기적 작용을 갖는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은, 접속 대상 간에서의 전기 신호의 주고 받음을 가능하게 하는 것이라면, 특별히 제한되지 않는다. 따라서, '전기적으로 접속된다'라고 표현되더라도, 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, '외견상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체층의 측면을 덮는 경우, 실효적인 채널 폭이 외견상 채널 폭보다 커져, 이로 인한 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체층의 측면을 덮는 트랜지스터에서는, 반도체층의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외견상 채널 폭보다 실효적인 채널 폭이 커진다.
이와 같은 경우, 실측에 의하여 실효적인 채널 폭을 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상을 미리 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 확인할 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등은, 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 구해지는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되면, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등이 일어날 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 및 제 15 족 원소 등이 있다.
또한, 본 명세서 등에서 '평행'이란, 두 개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 두 개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직' 및 '직교'란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한 '실질적으로 수직'이란, 두 개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
또한, 본 명세서 등에서 계수값 및 계량값에 관하여 '동일', '같다', '동등하다', 또는 '균일하다'(이들의 동의어를 포함함) 등이라고 하는 경우에는, 명시되는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
또한, 본 명세서 등에서 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 그 후에 에칭 공정(제거 공정)을 수행하는 경우에는, 특별한 설명이 없는 한, 상기 레지스트 마스크는 에칭 공정 종료 후에 제거되는 것으로 한다.
또한, 본 명세서 등에서 고전원 전위(VDD)('VDD' 또는 'H전위'라고도 함)란, 저전원 전위(VSS)보다 높은 전위의 전원 전위를 가리킨다. 또한, 저전원 전위(VSS)('VSS' 또는 'L전위'라고도 함)란, 고전원 전위(VDD)보다 낮은 전위의 전원 전위를 가리킨다. 또한, 접지 전위('GND' 또는 'GND 전위'라고도 함)를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어, VDD가 접지 전위의 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위의 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한, '막'이라는 용어와 '층'이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에 나타내는 트랜지스터는 명시되어 있는 경우를 제외하고, 인핸스먼트형(노멀리 오프형)의 전계 효과 트랜지스터로 한다. 또한, 본 명세서 등에 나타내는 트랜지스터는, 명시되어 있는 경우를 제외하고, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 명시되어 있는 경우를 제외하고, 0V보다 큰 것으로 한다.
(실시형태 1)
상이한 전기 특성을 갖는 트랜지스터를 동일한 층 위에 제공함으로써, 반도체 장치의 설계 자유도를 높일 수 있다. 또한, 상이한 전기 특성을 갖는 트랜지스터를 동일한 층 위에 제공함으로써, 반도체 장치의 집적도를 높일 수 있다. 본 실시형태에서는, 제작 공정수가 증가하는 것을 억제하면서, 상이한 전기 특성을 갖는 트랜지스터를 동일한 층 위에 제공하는 실시형태의 일례를 설명한다.
<반도체 장치(1000)의 구성예>
도 1의 (A)는 반도체 장치(1000)를 도시한 단면도이다. 반도체 장치(1000)는 트랜지스터(100) 및 트랜지스터(200)를 갖는다. 트랜지스터(100) 및 트랜지스터(200)는 상이한 구성을 갖는다. 또한, 도 1의 (A)에는 기판(101) 위에 제공한 트랜지스터(100) 및 트랜지스터(200)의 단면을 도시하였다. 또한, 도 1의 (A)는 도 2의 (A)에서의 일점쇄선 L1-L2를 따라 자른 부분과, 도 3의 (A)에서의 일점쇄선 L3-L4를 따라 자른 부분의 단면도에 상당한다.
도 2의 (A)는 트랜지스터(100)의 평면도이다. 또한, 도 2의 (B)는 도 2의 (A)에서의 일점쇄선 L1-L2를 따라 자른 부분과, 일점쇄선 W1-W2를 따라 자른 부분의 단면도이다. 도 2의 (B)에서, 일점쇄선 L1-L2는 트랜지스터(100)의 채널 길이 방향의 단면도이고, 일점쇄선 W1-W2는 트랜지스터(100)의 채널 폭 방향의 단면도이다. 또한, 도 2의 (C)는 도 2의 (B)에 도시된 부분(131)의 확대도이다. 도 2의 (D)는 도 2의 (B)에 도시된 부분(132)의 확대도이다.
도 3의 (A)는 트랜지스터(200)의 평면도이다. 또한, 도 3의 (B)는 도 3의 (A)에서의 일점쇄선 L3-L4를 따라 자른 부분과, 일점쇄선 W3-W4를 따라 자른 부분의 단면도이다. 도 3의 (B)에서, 일점쇄선 L3-L4는 트랜지스터(200)의 채널 길이 방향의 단면도이고, 일점쇄선 W3-W4는 트랜지스터(200)의 채널 폭 방향의 단면도이다. 또한, 도 3의 (C)는 도 3의 (B)에 도시된 부분(133)의 확대도이다.
도 1의 (B) 및 (C)에 트랜지스터의 전기 특성 중 하나인 Vg-Id 커브를 나타내었다. 도 1의 (B) 및 (C)에 나타낸 Vg-Id 커브는 가로축이 소스를 기준으로 하였을 때의 게이트와 소스 사이의 전위차(Vg)를 나타낸다. 또한, 세로축은 트랜지스터의 드레인을 흐르는 전류(Id)를 대수(對數)로 나타낸다.
트랜지스터(100) 및 트랜지스터(200)는 백 게이트를 갖는 트랜지스터이다. 도 1의 (B)는 백 게이트의 전위를 소스 또는 게이트와 같은 전위로 하였을 때의 트랜지스터(100)의 Vg-Id 커브를 나타낸 것이고, 도 1의 (C)는 백 게이트의 전위를 소스 또는 게이트와 같은 전위로 하였을 때의 트랜지스터(200)의 Vg-Id 커브를 나타낸 것이다. 도 1의 (B) 및 (C)에 나타낸 바와 같이, 트랜지스터(100)와 트랜지스터(200)는 상이한 트랜지스터 특성을 갖는다. 트랜지스터(200)의 Vg-Id 커브는 트랜지스터(100)의 Vg-Id 커브보다 양의 방향으로 변동되어 있다. 즉, 트랜지스터(200)는 트랜지스터(100)보다 Vth가 큰 트랜지스터이다.
트랜지스터(100) 및 트랜지스터(200)에 대하여 도면을 참조하여 설명한다.
[트랜지스터(100)]
트랜지스터(100)는 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(100)는 전극(105_1), 절연층(106), 절연층(107), 절연층(108), 반도체층(109_1a), 반도체층(109_1b), 반도체층(109_1c), 전극(110_1a), 전극(110_1b), 층(128_1a), 층(128_1b), 층(129_1a), 층(129_1b), 절연층(111_1), 및 전극(112_1)을 갖는다(도 2의 (A) 내지 (C) 참조).
도 2의 (A) 내지 (C)에 도시된 트랜지스터(100)는 기판(101) 위에 절연층(102) 및 절연층(103)을 개재하여 제공되어 있다. 구체적으로는, 절연층(103) 위에 절연층(104)을 갖고, 절연층(104)의 일부를 제거하여 전극(105_1)이 매립되어 있다. 또한, 전극(105_1) 및 절연층(104) 위에 절연층(106)을 갖고, 절연층(106) 위에 절연층(107)을 갖고, 절연층(107) 위에 절연층(108)을 갖는다. 또한, 절연층(108)은 볼록부를 갖고, 상기 볼록부 위에 반도체층(109_1a)을 갖고, 반도체층(109_1a) 위에 반도체층(109_1b)을 갖는다.
또한, 반도체층(109_1b) 위에 전극(110_1a) 및 전극(110_1b)이 제공되어 있다. 전극(110_1a) 및 전극(110_1b) 중 한쪽은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있고, 다른 쪽은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 따라서, 전극(110_1a)과 중첩하는 반도체층(109_1b)의 영역이 트랜지스터(100)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능할 수 있다. 전극(110_1b)과 중첩하는 반도체층(109_1b)의 영역이 트랜지스터(100)의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능할 수 있다. 따라서, 평면도에서 보았을 때, 전극(110_1a)과 전극(110_1b)에 끼워진 반도체층(109_1b)의 영역(121a)이 채널 형성 영역으로서 기능할 수 있다.
또한, 전극(110_1a) 위에 층(128_1a)이 제공되고, 층(128_1a) 위에 층(129_1a)이 제공되어 있다. 전극(110_1a)의 측면의 일부, 층(128_1a)의 측면의 일부, 반도체층(109_1b)의 측면의 일부, 및 반도체층(109_1a)의 측면의 일부는 층(129_1a)으로 덮여 있다.
또한, 전극(110_1b) 위에 층(128_1b)이 제공되고, 층(128_1b) 위에 층(129_1b)이 제공되어 있다. 전극(110_1b)의 측면의 일부, 층(128_1b)의 측면의 일부, 반도체층(109_1b)의 측면의 일부, 및 반도체층(109_1a)의 측면의 일부는 층(129_1b)으로 덮여 있다.
또한, 영역(121a)과 중첩하는 절연층(114)의 영역에 개구가 제공되고, 상기 개구의 측면 및 저면을 따라 반도체층(109_1c)이 제공되어 있다. 반도체층(109_1c)은 상기 개구의 저면에서 반도체층(109_1b)과 접촉된다. 또한, 상기 개구에서 반도체층(109_1c)을 개재하고, 또한 상기 개구의 측면 및 저면을 따라 절연층(111_1)이 제공되어 있다. 또한, 상기 개구에서 반도체층(109_1c) 및 절연층(111_1)을 개재하여 전극(112_1)이 제공되어 있다.
또한, 상기 개구는 채널 폭 방향의 단면에서 반도체층(109_1a) 및 반도체층(109_1b)보다 크게 제공되어 있다. 따라서, 영역(121a)에서 반도체층(109_1a) 및 반도체층(109_1b)의 측면은 반도체층(109_1c)으로 덮여 있다.
또한, 절연층(114) 위에 절연층(115)이 제공되고, 절연층(115) 위에 전극(117_1a), 전극(117_1b), 및 전극(117_1c)이 제공되어 있다. 전극(117_1a)은 절연층(115), 절연층(114), 층(129_1a), 및 층(128_1a)의 일부를 제거하여 형성된 개구에서 전극(116_1a)을 통하여 전극(110_1a)과 전기적으로 접속되어 있다. 또한, 전극(117_1b)은 절연층(115), 절연층(114), 층(129_1b), 및 층(128_1b)의 일부를 제거하여 형성된 개구에서 전극(116_1b)을 통하여 전극(110_1b)과 전기적으로 접속되어 있다. 전극(117_1c)은 절연층(115)의 일부를 제거하여 형성된 개구에서 전극(116_1c)을 통하여 전극(112_1)과 전기적으로 접속되어 있다.
[s-channel 구조]
도 2의 (B)에 도시된 바와 같이, 트랜지스터(100)에서는 채널 폭 방향에서 반도체층(109_1b)이 전극(105_1)과 전극(112_1) 사이에 끼워져 있다. 상술한 바와 같이, 절연층(108)은 볼록부를 갖는다. 또한, 반도체층(109_1a) 및 반도체층(109_1b)은 상기 볼록부 위에 제공되어 있다. 상기 볼록부를 제공함으로써, 상기 볼록부와 중첩하지 않는 영역(반도체층(109_1b)과 중첩하지 않는 영역)에서의 전극(112_1)의 저면을, 반도체층(109_1b)의 저면보다 기판에 가깝게 할 수 있다. 상기 볼록부의 높이는 절연층(111_1)의 두께 이상인 것이 바람직하다. 또는, 상기 볼록부의 높이는 절연층(111_1)의 두께와 반도체층(109_1c)의 두께를 합친 두께 이상인 것이 바람직하다. 이로써, 반도체층(109_1b)의 측면을 전극(112_1)으로 덮을 수 있다.
즉, 트랜지스터(100)는 전극(105_1) 및 전극(112_1)의 전계에 의하여 반도체층(109_1b)을 전기적으로 둘러쌀 수 있는 구조를 가질 수 있다. 이와 같이, 채널이 형성되는 반도체층을 도전층(트랜지스터(100)에서는 전극(105_1) 및 전극(112_1))의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 구조를 s-channel(surrounded channel) 구조라고 부른다. s-channel 구조의 트랜지스터(100)에서는 반도체층(109_1b) 전체(벌크)에 채널을 형성할 수도 있다. s-channel 구조에서는 트랜지스터의 드레인 전류를 크게 할 수 있기 때문에, 더 큰 온 전류(트랜지스터가 온 상태일 때 소스와 드레인 사이를 흐르는 전류)를 얻을 수 있다. 또한, 반도체층(109_1b)에 형성되는 채널 형성 영역의 모든 영역을 전극(105_1) 및 전극(112_1)의 전계에 의하여 공핍화(空乏化)할 수 있다. 따라서, s-channel 구조에서는 트랜지스터의 오프 전류를 더 작게 할 수 있다. 또한, 채널 폭을 작게 함으로써, s-channel 구조에 의한 온 전류의 증대 효과, 오프 전류의 저감 효과 등을 높일 수 있다.
[게이트 전극과 백 게이트 전극]
전극(105_1) 및 전극(112_1) 중 한쪽은 게이트 전극으로서 기능할 수 있고, 다른 쪽은 백 게이트 전극으로서 기능할 수 있다. 일반적으로, 게이트 전극과 백 게이트 전극은 도전층으로 형성된다. 또한, 게이트 전극과 백 게이트 전극은 반도체층의 채널 형성 영역을 끼우도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같은 전위로 하여도 좋고, 접지 전위나 임의의 전위로 하여도 좋다. 또한, 백 게이트 전극의 전위를 게이트 전극과 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(105_1) 및 전극(112_1)은 둘 다 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(106), 절연층(107), 절연층(108), 및 절연층(111_1) 각각은 게이트 절연층으로서 기능할 수 있다.
또한, 전극(105_1) 및 전극(112_1) 중 한쪽을 '게이트 전극' 또는 '게이트'라고 하는 경우, 다른 쪽을 '백 게이트 전극' 또는 '백 게이트'라고 한다. 예를 들어, 트랜지스터(100)에서 전극(105_1)을 '게이트 전극'이라고 하는 경우, 전극(112_1)을 '백 게이트 전극'이라고 한다. 전극(112_1)을 '게이트 전극'으로서 사용하는 경우에는, 트랜지스터(100)를 보텀 게이트형 트랜지스터의 일종이라고 생각할 수 있다. 전극(105_1) 및 전극(112_1) 중 어느 한쪽을 '제 1 게이트 전극' 또는 '제 1 게이트'라고 하고, 다른 쪽을 '제 2 게이트 전극' 또는 '제 2 게이트'라고 하는 경우가 있다. 또한, 전극(105_1) 및 전극(112_1) 중 한쪽을 '백 게이트'라고 하는 경우, 다른 쪽을 '프런트 게이트'라고 하는 경우가 있다.
반도체층(109_1b)을 개재하여 전극(105_1) 및 전극(112_1)을 제공함으로써, 또한 전극(105_1) 및 전극(112_1)을 같은 전위로 함으로써, 반도체층(109_1b)에서 캐리어가 흐르는 영역이 막 두께 방향에서 더 커지기 때문에, 캐리어의 이동량이 증가한다. 결과적으로, 트랜지스터(100)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다.
따라서, 트랜지스터(100)는 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여 트랜지스터(100)의 점유 면적을 작게 할 수 있다. 따라서, 집적도가 높은 반도체 장치를 구현할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층으로 형성되기 때문에, 트랜지스터의 외부에서 발생되는 전계가, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 갖는다. 또한, 평면에서 보아, 백 게이트 전극을 반도체층보다 크게 형성하여, 백 게이트 전극으로 반도체층을 덮음으로써, 전계 차폐 기능을 높일 수 있다.
전극(105_1) 및 전극(112_1) 각각은 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 전극(112_1) 상방 및 전극(105_1) 하방에 발생하는 하전(荷電) 입자 등의 전하가 반도체층(109_1b)의 채널 형성 영역에 영향을 미치지 않는다. 결과적으로, 스트레스 시험(예를 들어, 게이트에 음의 전하를 인가하는 -GBT(Gate Bias-Temperature) 스트레스 시험)에서의 열화가 억제된다. 또한, 전극(105_1) 및 전극(112_1)은 드레인 전극으로부터 발생하는 전계가 반도체층에 작용하지 않도록 이를 차단시킬 수 있다. 따라서, 드레인 전압의 변동으로 인한, 온 전류의 상승 전압의 변동을 억제할 수 있다. 또한, 이 효과는 전극(105_1) 및 전극(112_1)에 전위가 공급되어 있는 경우에 현저하게 나타난다.
또한, GBT 스트레스 시험은 가속 시험의 일종이고, 장기간의 사용으로 인하여 일어나는 트랜지스터의 특성 변화(시간 경과에 따른 변화)를 짧은 시간에 평가할 수 있다. 특히, GBT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. GBT 스트레스 시험 전후에서, 문턱 전압의 변동량이 적을수록 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 전극(105_1) 및 전극(112_1)을 갖고, 또한 전극(105_1) 및 전극(112_1)을 같은 전위로 함으로써, 문턱 전압의 변동량이 저감된다. 따라서, 복수의 트랜지스터 사이에서의 전기 특성의 편차도 동시에 저감된다.
또한, 백 게이트 전극을 갖는 트랜지스터는, 백 게이트를 갖지 않는 트랜지스터에 비하여, 게이트에 양의 전하를 인가하는 +GBT 스트레스 시험 전후에서의 문턱 전압의 변동도 작다.
또한, 백 게이트 전극을 차광성을 갖는 도전막으로 형성함으로써, 백 게이트 전극 측으로부터 광이 입사하는 경우에 백 게이트 전극 측으로부터 반도체층에 광이 입사하는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 문턱 전압이 변동되는 등의 전기 특성의 열화를 방지할 수 있다.
[트랜지스터(200)]
트랜지스터(200)는 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(200)는 전극(105_2), 절연층(106), 절연층(107), 절연층(108), 반도체층(109_2a1), 반도체층(109_2a2), 반도체층(109_2b1), 반도체층(109_2b2), 반도체층(109_2c), 전극(110_2a), 전극(110_2b), 층(128_2a), 층(128_2b), 층(129_2a), 층(129_2b), 절연층(111_2), 및 전극(112_2)을 갖는다(도 3의 (A) 내지 (C) 참조).
도 3의 (A) 내지 (C)에 도시된 트랜지스터(200)는 기판(101) 위에 절연층(102) 및 절연층(103)을 개재하여 제공되어 있다. 구체적으로는, 절연층(103) 위에 절연층(104)을 갖고, 절연층(104)의 일부를 제거하여 전극(105_2)이 매립되어 있다. 또한, 전극(105_2) 및 절연층(104) 위에 절연층(106)을 갖고, 절연층(106) 위에 절연층(107)을 갖고, 절연층(107) 위에 절연층(108)을 갖는다.
절연층(108)은 제 1 볼록부 및 제 2 볼록부를 갖는다. 트랜지스터(200)는 제 1 볼록부 위에 반도체층(109_2a1)을 갖고, 반도체층(109_2a1) 위에 반도체층(109_2b1)을 갖는다. 또한, 트랜지스터(200)는 반도체층(109_2b1) 위에 전극(110_2a)을 갖고, 전극(110_2a) 위에 층(128_2a)을 갖고, 층(128_2a) 위에 층(129_2a)을 갖는다. 또한, 트랜지스터(200)는 제 2 볼록부 위에 반도체층(109_2a2)을 갖고, 반도체층(109_2a2) 위에 반도체층(109_2b2)을 갖는다. 또한, 트랜지스터(200)는 반도체층(109_2b2) 위에 전극(110_2b)을 갖고, 전극(110_2b) 위에 층(128_2b)을 갖고, 층(128_2b) 위에 층(129_2b)을 갖는다.
전극(110_2a) 및 전극(110_2b) 중 한쪽은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있고, 다른 쪽은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 따라서, 반도체층(109_2b1) 및 반도체층(109_2b2) 중 한쪽은 트랜지스터(200)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능할 수 있다. 반도체층(109_2b1) 및 반도체층(109_2b2) 중 다른 쪽은 트랜지스터(200)의 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능할 수 있다.
또한, 전극(110_2a) 위에 층(128_2a)이 제공되고, 층(128_2a) 위에 층(129_2a)이 제공되어 있다. 전극(110_2a)의 측면의 일부, 층(128_2a)의 측면의 일부, 반도체층(109_2b1)의 측면의 일부, 및 반도체층(109_2a1)의 측면의 일부는 층(129_2a)으로 덮여 있다.
또한, 전극(110_2b) 위에 층(128_2b)이 제공되고, 층(128_2b) 위에 층(129_2b)이 제공되어 있다. 전극(110_2b)의 측면의 일부, 층(128_2b)의 측면의 일부, 반도체층(109_2b2)의 측면의 일부, 및 반도체층(109_2a2)의 측면의 일부는 층(129_2b)으로 덮여 있다. 평면도에서 보았을 때, 반도체층(109_2b1)과 반도체층(109_2b2)에 끼워진 반도체층(109_2c)의 영역(121b)이 채널 형성 영역으로서 기능할 수 있다.
또한, 영역(121b)과 중첩하는 절연층(114)의 영역에 개구가 제공되어 있다. 상기 개구의 측면 및 저면을 따라 반도체층(109_2c)이 제공되어 있다. 또한, 상기 개구에서 반도체층(109_2b1) 및 반도체층(109_2b2)의 일부가 노출되어 있다. 반도체층(109_2c)은 상기 개구에서 반도체층(109_2b1) 및 반도체층(109_2b2)과 접촉된다. 또한, 상기 개구에서 반도체층(109_2c)을 개재하고, 또한 상기 개구의 측면 및 저면을 따라 절연층(111_2)이 제공되어 있다. 또한, 상기 개구에서 반도체층(109_2c) 및 절연층(111_2)을 개재하여 전극(112_2)이 제공되어 있다.
또한, 절연층(114) 위에 절연층(115)이 제공되고, 절연층(115) 위에 전극(117_2a), 전극(117_2b), 및 전극(117_2c)이 제공되어 있다. 전극(117_2a)은 절연층(115), 절연층(114), 층(129_2a), 및 층(128_2a)의 일부를 제거하여 형성된 개구에서 전극(116_2a)을 통하여 전극(110_2a)과 전기적으로 접속되어 있다. 또한, 전극(117_2b)은 절연층(115), 절연층(114), 층(129_2b), 및 층(128_2b)의 일부를 제거하여 형성된 개구에서 전극(116_2b)을 통하여 전극(110_2b)과 전기적으로 접속되어 있다. 전극(117_2c)은 절연층(115)의 일부를 제거하여 형성된 개구에서 전극(116_2c)을 통하여 전극(112_2)과 전기적으로 접속되어 있다.
트랜지스터(100)와 마찬가지로, 트랜지스터(200)에서도 전극(105_2) 및 전극(112_2) 중 한쪽은 게이트 전극으로서 기능할 수 있고, 다른 쪽은 백 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(106), 절연층(107), 절연층(108), 및 절연층(111_2) 각각은 게이트 절연층으로서 기능할 수 있다.
전극(105_2) 및 전극(112_2) 중 한쪽을 '게이트 전극' 또는 '게이트'라고 하는 경우, 다른 쪽을 '백 게이트 전극' 또는 '백 게이트'라고 한다. 예를 들어, 트랜지스터(200)에서 전극(105_2)을 '게이트 전극'이라고 하는 경우, 전극(112_2)을 '백 게이트 전극'이라고 한다. 전극(112_2)을 '게이트 전극'으로서 사용하는 경우에는, 트랜지스터(200)를 보텀 게이트형 트랜지스터의 일종이라고 생각할 수 있다. 전극(105_2) 및 전극(112_2) 중 어느 한쪽을 '제 1 게이트 전극' 또는 '제 1 게이트'라고 하고, 다른 쪽을 '제 2 게이트 전극' 또는 '제 2 게이트'라고 하는 경우가 있다. 또한, 전극(105_2) 및 전극(112_2) 중 한쪽을 '백 게이트'라고 하는 경우, 다른 쪽을 '프런트 게이트'라고 하는 경우가 있다.
또한, 본 명세서 등에서 전극(105_1) 및 전극(105_2)을 총칭하여 '전극(105)'이라고 하는 경우가 있다. 또한, 반도체층(109_1a), 반도체층(109_2a1), 및 반도체층(109_2a2)을 총칭하여 '반도체층(109a)'이라고 하는 경우가 있다. 또한, 반도체층(109_2a1) 및 반도체층(109_2a2)을 총칭하여 '반도체층(109_2a)'이라고 하는 경우가 있다. 또한, 반도체층(109_1b), 반도체층(109_2b1), 및 반도체층(109_2b2)을 총칭하여 '반도체층(109b)'이라고 하는 경우가 있다. 또한, 반도체층(109_2b1) 및 반도체층(109_2b2)을 총칭하여 '반도체층(109_2b)'이라고 하는 경우가 있다. 또한, 반도체층(109_1c) 및 반도체층(109_2c)을 총칭하여 '반도체층(109c)'이라고 하는 경우가 있다. 또한, 반도체층(109a), 반도체층(109b), 및 반도체층(109c)을 총칭하여 '반도체층(109)'이라고 하는 경우가 있다. 또한, 층(128_1a), 층(128_1b), 층(128_2a), 및 층(128_2b)을 총칭하여 '층(128)'이라고 하는 경우가 있다. 또한, 층(128_1a) 및 층(128_1b)을 총칭하여 '층(128_1)'이라고 하는 경우가 있다. 또한, 층(128_2a) 및 층(128_2b)을 총칭하여 '층(128_2)'이라고 하는 경우가 있다. 또한, 층(129_1a), 층(129_1b), 층(129_2a), 및 층(129_2b)을 총칭하여 '층(129)'이라고 하는 경우가 있다. 또한, 층(129_1a) 및 층(129_1b)을 총칭하여 '층(129_1)'이라고 하는 경우가 있다. 또한, 층(129_2a) 및 층(129_2b)을 총칭하여 '층(129_2)'이라고 하는 경우가 있다. 또한, 절연층(111_1) 및 절연층(111_2)을 총칭하여 '절연층(111)'이라고 하는 경우가 있다. 또한, 전극(110_1a), 전극(110_1b), 전극(110_2a), 및 전극(110_2b)을 총칭하여 '전극(110)'이라고 하는 경우가 있다. 또한, 전극(110_1a) 및 전극(110_1b)을 총칭하여 '전극(110_1)'이라고 하는 경우가 있다. 또한, 전극(110_2a) 및 전극(110_2b)을 총칭하여 '전극(110_2)'이라고 하는 경우가 있다. 또한, 전극(112_1) 및 전극(112_2)을 총칭하여 '전극(112)'이라고 하는 경우가 있다. 또한, 절연층(113_1) 및 절연층(113_2)을 총칭하여 '절연층(113)'이라고 하는 경우가 있다. 또한, 전극(116_1a), 전극(116_1b), 전극(116_1c), 전극(116_2a), 전극(116_2b), 및 전극(116_2c)을 총칭하여 '전극(116)'이라고 하는 경우가 있다. 또한, 전극(116_1a), 전극(116_1b), 및 전극(116_1c)을 총칭하여 '전극(116_1)'이라고 하는 경우가 있다. 또한, 전극(116_2a), 전극(116_2b), 및 전극(116_2c)을 총칭하여 '전극(116_2)'이라고 하는 경우가 있다. 또한, 전극(117_1a), 전극(117_1b), 전극(117_1c), 전극(117_2a), 전극(117_2b), 및 전극(117_2c)을 총칭하여 '전극(117)'이라고 하는 경우가 있다. 또한, 전극(117_1a), 전극(117_1b), 및 전극(117_1c)을 총칭하여 '전극(117_1)'이라고 하는 경우가 있다. 또한, 전극(117_2a), 전극(117_2b), 및 전극(117_2c)을 총칭하여 '전극(117_2)'이라고 하는 경우가 있다.
트랜지스터(100)에서는 반도체층(109b)에 채널이 형성된다. 또한, 트랜지스터(200)에서는 반도체층(109c)에 채널이 형성된다. 반도체층(109b)과 반도체층(109c)에는 물리적 성질이 상이한 반도체 재료를 사용하는 것이 바람직하다. 반도체층(109b)과 반도체층(109c)에 물리적 성질이 상이한 반도체 재료를 사용함으로써, 트랜지스터(100)와 트랜지스터(200)의 전기 특성을 상이하게 할 수 있다.
예를 들어, 반도체층(109b) 및 반도체층(109c) 각각에 밴드 갭이 상이한 반도체 재료를 사용함으로써, 트랜지스터(100)와 트랜지스터(200)의 전계 효과 이동도를 서로 상이하게 할 수도 있다. 구체적으로는, 반도체층(109c)에 반도체층(109b)보다 밴드 갭이 큰 반도체 재료를 사용함으로써, 트랜지스터(200)의 전계 효과 이동도를 트랜지스터(100)의 전계 효과 이동도보다 작게 할 수 있다. 마찬가지로, 트랜지스터(200)의 오프 전류를 트랜지스터(100)의 오프 전류보다 작게 할 수 있다.
예를 들어, 반도체층(109c)에 반도체층(109b)보다 전자 친화력이 작은 반도체 재료를 사용함으로써, 트랜지스터(200)의 Vth를 트랜지스터(100)보다 크게 할 수 있다. 구체적으로는, 반도체층(109c)이 In-M-Zn 산화물(In, 원소 M, Zn을 포함하는 산화물)이고, 반도체층(109b)도 In-M-Zn 산화물일 때, 반도체층(109c)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 반도체층(109b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 큰 반도체층(109c) 및 반도체층(109b)을 사용하면 좋다. 이러한 In-M-Zn 산화물을 사용함으로써, 트랜지스터(200)의 Vth를 트랜지스터(100)보다 크게 할 수 있다.
또한, 전극(110_2a) 및 반도체층(109_2c)과 접촉하도록 반도체층(109_2b1)을 제공함으로써, 트랜지스터(200)의 전기 특성의 편차를 저감시킬 수 있다. 전극(110_2b) 및 반도체층(109_2c)과 접촉하도록 반도체층(109_2b2)을 제공함으로써, 트랜지스터(200)의 전기 특성의 편차를 저감시킬 수 있다. 반도체층(109_2b1) 및 반도체층(109_2b2)을 제공함으로써 나타나는 효과에 대해서는 후술하는 실시예에서 설명한다.
<구성 재료에 대하여>
[기판]
기판(101)으로서 사용하는 재료에 특별한 제한은 없지만, 적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판(101)으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판 또는 다결정 반도체 기판, 또는 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한, SOI 기판이나 반도체 기판 위에 스트레인드 트랜지스터(strained transistor)나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는, 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판(101)은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터(100) 및/또는 트랜지스터(200)의 게이트, 소스, 및 드레인 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
또한, 기판(101)으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한, 기판(101)으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후에 제작 기판으로부터 박리하여 가요성 기판에 전치하여도 좋다. 또한, 제작 기판으로부터 박리하여 가요성 기판으로 전치하기 위하여, 제작 기판과 트랜지스터 또는 용량 소자 등의 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유 등을 사용할 수 있다. 기판(101)에 사용되는 가요성 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판(101)에 사용되는 가요성 기판에는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등을 들 수 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
[절연층]
절연층(102) 내지 절연층(104), 절연층(106) 내지 절연층(108), 절연층(111), 및 절연층(113) 내지 절연층(115)은, 질화 알루미늄, 산화 알루미늄, 질화 산화 알루미늄, 산화 질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로부터 선택된 재료를 단층으로 또는 적층하여 사용한다. 또한, 산화물 재료, 질화물 재료, 산화 질화물 재료, 질화 산화물 재료 중 복수의 재료를 혼합시킨 재료를 사용하여도 좋다.
또한, 본 명세서에서 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한, 산화 질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한, 각 원소의 함유량은, 예를 들어, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
특히, 절연층(102) 및/또는 절연층(103), 및 절연층(115)은 불순물이 투과되기 어려운 절연성 재료를 사용하여 형성되는 것이 바람직하다. 예를 들어, 불순물이 투과되기 어려운 절연성 재료로서는, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 질화 실리콘 등이 있다. 이들 재료를 단층으로 또는 적층하여 사용하면 좋다.
절연층(102) 및/또는 절연층(103)에 불순물이 투과되기 어려운 절연성 재료를 사용함으로써, 기판(101) 측으로부터 불순물이 확산되는 것을 억제하여, 트랜지스터의 신뢰성을 높일 수 있다. 절연층(115)에 불순물이 투과되기 어려운 절연성 재료를 사용함으로써, 절연층(115)보다 위에 있는 층으로부터 불순물이 확산되는 것을 억제하여, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 절연층(102) 및/또는 절연층(103), 및 절연층(115)으로서 이들 재료로 형성되는 절연층을 복수 적층하여도 좋다. 또한, 절연층(102) 및 절연층(103) 중 한쪽을 생략하여도 좋다.
또한, 반도체층(109)으로서 산화물 반도체를 사용하는 경우에는, 반도체층(109) 내에서 수소 농도가 증가하는 것을 방지하기 위하여, 절연층 내의 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정되는 절연층 내의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히, 절연층(104), 절연층(106) 내지 절연층(108), 절연층(111), 및 절연층(114)의 수소 농도를 저감시키는 것이 바람직하다. 반도체층(109)과 접촉하는 절연층(108), 절연층(111), 및 절연층(114)의 수소 농도를 적어도 저감시키는 것이 바람직하다.
또한, 반도체층(109) 내에서 질소 농도가 증가하는 것을 방지하기 위하여, 절연층 내의 질소 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 절연층 내의 질소 농도를 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 절연층(108)의 적어도 반도체층(109)과 접촉하는 영역과, 절연층(111)의 적어도 반도체층(109)과 접촉하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)에 의하여 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어, 상술한 시그널로서는 g값이 2.001일 때 관찰되는 E' 센터가 있다. 또한, E' 센터는 실리콘의 댕글링 본드에 기인한다. 절연층(108) 및 절연층(111)으로서는, E' 센터에 기인하는 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화 질화 실리콘층을 사용하면 좋다.
또한, 상술한 시그널 외에 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 따라 3개의 시그널로 나누어져 있으며, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)일 때 관찰된다.
예를 들어, 절연층(108) 및 절연층(111)으로서 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하면 적합하다.
또한, 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 결과적으로, 트랩된 전자가 절연층과 산화물 반도체층 계면 근방에 머물기 때문에 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연층(108) 및 절연층(111)으로서 질소 산화물의 함유량이 적은 막을 사용하면 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는, 예를 들어, 산화 질화 실리콘층을 사용할 수 있다. 상기 산화 질화 실리콘층은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한, 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한, 절연층(108), 절연층(111), 및 절연층(114) 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성되는 것이 바람직하다. 구체적으로는, 층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리를 수행하는 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한, 가열에 의하여 방출되는 산소를 '과잉 산소'라고도 한다.
또한, 과잉 산소를 포함하는 절연층은, 절연층에 산소를 첨가하는 처리를 수행함으로써 형성될 수도 있다. 산소를 첨가하는 처리는 산소 분위기하에서의 가열 처리나, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여 수행할 수 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등을 사용할 수 있다. 또한, 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다.
또한, 절연층(114)에는 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층함으로써, 절연층(114)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 사용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(114)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하면 좋다. 절연층(114)의 소성 공정이 다른 층의 가열 처리 공정으로서도 기능하면, 트랜지스터를 효율적으로 제작할 수 있다.
또한, 층(128)으로서 상술한 절연층을 사용하여도 좋다. 층(128)에 절연층을 사용하는 경우에는 산소가 방출되기 어렵고 흡수되기 어려운 절연층, 또는 산소가 방출되기 어렵거나 또는 흡수되기 어려운 절연층을 사용하는 것이 바람직하다.
또한, 층(129)으로서 상술한 절연층을 사용하여도 좋다. 층(129)에 절연층을 사용하는 경우에는 산소가 방출되기 어렵고 흡수되기 어려운 절연층, 또는 산소가 방출되기 어렵거나 또는 흡수되기 어려운 절연층을 사용하는 것이 바람직하다.
[전극]
전극(105), 전극(110), 전극(112), 전극(116), 및 전극(117)을 형성하기 위한 도전성 재료로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 및 인듐 등으로부터 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상술한 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한, 상술한 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 산화물 반도체를 반도체층에 사용하고, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 게이트 전극에 사용하는 경우에는, 산소를 포함하는 도전성 재료를 반도체층 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 반도체층 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한, 전극(116)에는 예를 들어, 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한, 매립성이 높은 도전성 재료를 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)과 조합하여 사용하여도 좋다. 또한, 전극(116)을 '콘택트 플러그'라고 하는 경우가 있다.
특히, 절연층(103) 및 절연층(104)과 접촉하는 전극(105)에 불순물이 투과되기 어려운 도전성 재료를 사용하는 것이 바람직하다. 또한, 절연층(114) 및 절연층(115)과 접촉하는 전극(116)에 불순물이 투과되기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과되기 어려운 도전성 재료로서는, 예를 들어, 질화 탄탈럼이 있다.
절연층(103) 및 절연층(115)에 불순물이 투과되기 어려운 절연성 재료를 사용하고, 전극(105) 및 전극(116)에 불순물이 투과되기 어려운 도전성 재료를 사용함으로써, 트랜지스터(100) 및 트랜지스터(200)로 불순물이 확산되는 것을 더 억제할 수 있다. 따라서, 트랜지스터(100) 및 트랜지스터(200)의 신뢰성을 더 높일 수 있다.
또한, 층(128)으로서 상술한 도전성 재료를 사용하여도 좋다. 층(128)에 도전성 재료를 사용하는 경우에는 산소가 방출되기 어렵고 흡수되기 어려운 도전성 재료, 또는 산소가 방출되기 어렵거나 또는 흡수되기 어려운 도전성 재료를 사용하는 것이 바람직하다.
또한, 층(129)으로서 상술한 도전성 재료를 사용하여도 좋다. 층(129)에 도전성 재료를 사용하는 경우에는 산소가 방출되기 어렵고 흡수되기 어려운 도전성 재료, 또는 산소가 방출되기 어렵거나 또는 흡수되기 어려운 도전성 재료를 사용하는 것이 바람직하다.
[반도체층]
반도체층(109)으로서, 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단체로 또는 조합하여 사용할 수 있다. 반도체 재료로서는 예를 들어, 실리콘이나 저마늄 등을 사용할 수 있다. 또한, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한, 반도체층(109)으로서 유기물 반도체를 사용하는 경우에는, 방향족 고리를 갖는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어, 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한, 반도체층(109a), 반도체층(109b), 및 반도체층(109c)에 결정 상태가 각각 상이한 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
또한, 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층(109)에 산화물 반도체를 사용하면, 오프 전류가 매우 작은 트랜지스터를 구현할 수 있다. 구체적으로는, 소스와 드레인 사이의 전압이 3.5V이고 실온(대표적으로는, 25℃)하에서, 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 온/오프비를 20자릿수 이상 150자릿수 이하로 할 수 있다. 또한, 반도체층(109)에 산화물 반도체를 사용한 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 따라서, 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한, 출력 전압이 크며 내압이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 양호한 반도체 장치 등을 제공할 수 있다. 또한, 출력 전압이 크며 내압이 높은 반도체 장치를 제공할 수 있다.
또한, 본 명세서 등에서 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터를 'OS 트랜지스터'라고도 한다. 또한, 본 명세서 등에서 채널이 형성되는 반도체층에 결정성을 갖는 실리콘을 사용한 트랜지스터를 '결정성 Si 트랜지스터'라고도 한다.
결정성 Si 트랜지스터는 OS 트랜지스터보다 비교적 높은 이동도가 얻어지는 경향이 있다. 한편, 결정성 Si 트랜지스터는 OS 트랜지스터와 달리 매우 작은 오프 전류를 구현하기 어렵다. 따라서, 반도체층에 사용되는 반도체 재료는 목적이나 용도에 따라 적절히 구별하여 사용하는 것이 중요하다. 예를 들어, 목적이나 용도에 따라 OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층(109)으로서 산화물 반도체층을 사용하는 경우에는, 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층을 스퍼터링법으로 형성하면, 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는, 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 사용하면 좋다. 또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스나 희가스에는, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 갖는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa 내지 1×10-4Pa 정도)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하, 바람직하게는 5×10-5Pa 이하로 하는 것이 바람직하다.
또한, 층(128)으로서 상술한 반도체층을 사용하여도 좋다. 또한, 층(129)으로서 상술한 반도체층을 사용하여도 좋다.
본 실시형태에서는 반도체층(109), 층(128), 및 층(129)으로서 산화물 반도체를 사용하는 경우에 대하여 설명한다.
[산화물 반도체]
본 발명에 따른 산화물 반도체에 대하여 설명한다. 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 하나 또는 여러 종류가 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 갖는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용할 수 있는 상술한 것 외의 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 좋은 경우가 있다.
우선, 도 49의 (A), (B), 및 (C)를 참조하여 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 49에는 산소의 원자수비에 대하여 기재하지 않았다. 또한, 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수지의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 49의 (A), (B), 및 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=1:1:β(β≥0)가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=5:1:β가 되는 라인을 나타낸다.
또한, 도 49에 도시된, 원자수비가 [In]:[M]:[Zn]=0:2:1 또는 이 근방의 값인 산화물 반도체는 스피넬형 결정 구조를 갖기 쉽다.
도 49의 (A) 및 (B)는 본 발명의 일 형태에 따른 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서 도 50에 원자수비가 [In]:[M]:[Zn]=1:1:1인 InMZnO4의 결정 구조를 도시하였다. 또한, 도 50은 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조를 도시한 것이다. 또한, 도 50에 도시된 M, Zn, 산소를 갖는 층(이하, (M, Zn)층)의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 서로 치환할 수 있고, 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 50에 도시된 바와 같이, 인듐 및 산소를 갖는 층(이하, In층) 1개마다 원소 M, 아연, 및 산소를 갖는 (M, Zn)층을 2개 갖는다.
또한, 인듐과 원소 M을 서로 치환할 수 있다. 그러므로, (M, Zn)층의 원소 M이 인듐으로 치환되면, (In, M, Zn)층으로 나타낼 수도 있다. 이 경우, In층 1개마다 (In, M, Zn)층을 2개 갖는 층상 구조가 된다.
원자수비가 [In]:[M]:[Zn]=1:1:2인 산화물 반도체는 In층 1개마다 (M, Zn)층을 3개 갖는 층상 구조를 갖는다. 즉, [In] 및 [M]에 대하여 [Zn]가 커지면, 산화물 반도체가 결정화된 경우에 In층에 대한 (M, Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서 In층 1개에 대한 (M, Zn)층의 개수가 정수(整數)가 아닌 경우, In층 1개에 대한 (M, Zn)층의 개수가 정수인 층상 구조를 여러 종류 갖는 경우가 있다. 예를 들어, 원자수비가 [In]:[M]:[Zn]=1:1:1.5인 경우, In층 1개마다 (M, Zn)층을 2개 갖는 층상 구조와, (M, Zn)층을 3개 갖는 층상 구조가 혼재하는 층상 구조가 될 수 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치에 의하여 성막하는 경우, 타깃의 원자수비에서 어긋난 원자수비를 갖는 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한, 산화물 반도체 내에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1인 원자수비의 근방의 값이면, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0인 원자수비의 근방의 값이면, 빅스비아이트(bixbyite)형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 다른 결정 구조들 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높임으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높일 수 있다. 따라서, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0인 경우 및 이 원자수비의 근방의 값인 경우(예를 들어, 도 49의 (C)에 도시된 영역 C)에는, 절연성이 높다.
따라서, 본 발명의 일 형태에 따른 산화물 반도체는, 캐리어 이동도가 높고 입계가 적은 층상 구조를 갖기 쉽고, 도 49의 (A)에 영역 A로 나타내어진 원자수비를 갖는 것이 바람직하다.
또한, 도 49의 (B)에서의 영역 B는, 원자수비가 [In]:[M]:[Zn]=4:2:3 내지 4.1인 것 및 이 근방의 값인 것을 나타낸다. 근방의 값에는 예를 들어, 원자수비 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로서 나타내어진 원자수비를 갖는 산화물 반도체는, 특히 결정성이 높고, 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한, 산화물 반도체가 층상 구조를 형성하는 조건은, 원자수비에 의하여 일의적으로 정해지지 않는다. 층상 구조를 형성하기 위한 난이도는 원자수비에 따라 달라진다. 한편, 원자수비가 같더라도 형성 조건에 따라서는 층상 구조를 갖는 경우도 있고 층상 구조를 갖지 않는 경우도 있다. 따라서, 도시된 영역은 산화물 반도체가 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용하면, 입계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에, 전계 효과 이동도가 높은 트랜지스터를 구현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체의 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 트랩된 전하는 소실될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는, 근접한 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물 반도체에서 각 불순물이 미치는 영향에 대하여 설명한다.
산화물 반도체에 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그래서, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방에서의 실리콘이나 탄소의 농도(SIMS에 의하여 측정되는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성을 갖기 쉽다. 따라서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 생겨 캐리어 밀도가 증가됨으로써 n형화되기 쉽다. 결과적으로, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS에 의하여 측정되는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손이 형성되는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
반도체층(109b)에는 예를 들어, 에너지 갭이 큰 산화물 반도체를 사용한다. 반도체층(109b)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들어, 반도체층(109)으로서 열 CVD법으로 InGaZnOX(X>0)막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 또한, 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, 반도체층(109)으로서 ALD법으로 InGaZnOX(X＞0)막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성하고, 그 후에 Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성하고, 또한 그 후에 Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 사용하여, InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스나 트리스(아세틸아세토네이토) 인듐을 사용하여도 좋다. 또한, 트리스(아세틸아세토네이토) 인듐을 In(acac)3이라고도 한다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스나 트리스(아세틸아세토네이토) 갈륨을 사용하여도 좋다. 또한, 트리스(아세틸아세토네이토) 갈륨을 Ga(acac)3이라고도 한다. 또한, Zn(CH3)2 가스나 아세트산 아연을 사용하여도 좋다. 이들 가스의 종류에는 한정되지 않는다.
반도체층(109)을 스퍼터링법으로 성막하는 경우, 파티클의 개수를 저감시키기 위하여 인듐을 포함하는 타깃을 사용하는 것이 바람직하다. 또한, 원소 M의 원자수비가 높은 산화물 타깃을 사용한 경우, 타깃의 도전성이 낮아지는 경우가 있다. 인듐을 포함하는 타깃을 사용하는 경우, 타깃의 도전율을 높일 수 있고, DC 방전, AC 방전이 용이해지기 때문에, 대면적 기판으로의 성막을 쉽게 수행할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
반도체층(109)을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비를 In:M:Zn=3:1:1, 3:1:2, 3:1:4, 1:1:0.5, 1:1:1, 1:1:2, 1:4:4, 4:2:4.1, 1:3:2, 1:3:4 등으로 하면 좋다.
반도체층(109)을 스퍼터링법으로 성막하는 경우에는, 타깃의 원자수비로부터 어긋난 원자수비를 갖는 막이 형성되는 경우가 있다. 특히, 아연은 타깃의 원자수비보다 막의 원자수비가 작아지는 경우가 있다. 구체적으로는, 타깃에 포함되는 아연의 원자수비의 40atomic% 이상 90atomic% 정도 이하가 되는 경우가 있다.
반도체층(109a) 및 반도체층(109c)은 반도체층(109b)을 구성하는 산소 외의 원소 중 1종류 이상의 동일한 금속 원소를 포함하는 재료로 형성되는 것이 바람직하다. 이러한 재료를 사용하면, 반도체층(109a)과 반도체층(109b)의 계면, 및 반도체층(109c)과 반도체층(109b)의 계면에 계면 준위가 생기기 어렵게 할 수 있다. 따라서, 계면에서 캐리어가 산란되거나 트랩되기 어려워, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 문턱 전압(이하, 'Vth'라고도 함)의 편차를 저감시킬 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 구현할 수 있다.
또한, 반도체층(109b)이 In-M-Zn 산화물(In, 원소 M, Zn을 포함하는 산화물)이고, 반도체층(109a) 및 반도체층(109c)도 In-M-Zn 산화물일 때, 반도체층(109a) 및 반도체층(109c)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 반도체층(109b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, 바람직하게는 y1/x1이 y2/x2보다 커지는 반도체층(109a), 반도체층(109c), 및 반도체층(109b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 커지는 반도체층(109a), 반도체층(109c), 및 반도체층(109b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 커지는 반도체층(109a), 반도체층(109c), 및 반도체층(109b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 3배 이상 커지는 반도체층(109a), 반도체층(109c), 및 반도체층(109b)을 선택한다. 이때, 반도체층(109b)에서 y1이 x1 이상이면, 트랜지스터에 안정된 전기 특성을 부여할 수 있어 바람직하다. 다만, y1이 x1의 5배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 5배 미만이 바람직하다. 반도체층(109a) 및 반도체층(109c)을 상술한 구성으로 함으로써, 반도체층(109a) 및 반도체층(109c)을 반도체층(109b)보다 산소 결손이 발생하기 어려운 층으로 할 수 있다.
또한, 반도체층(109a)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, 반도체층(109b)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 25atomic%보다 높고, M을 75atomic% 미만, 더 바람직하게는 In을 34atomic%보다 높고, M을 66atomic% 미만으로 한다. 또한, 반도체층(109c)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높게 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, 반도체층(109c)에는 반도체층(109a)과 같은 종류의 산화물을 사용하여도 좋다.
예를 들어, In 또는 Ga를 포함하는 반도체층(109a) 및 In 또는 Ga를 포함하는 반도체층(109c)으로서, 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6 등인 타깃을 사용하여 형성한 In-Ga-Zn 산화물이나, 원자수비가 In:Ga=1:9 또는 7:93 등인 타깃을 사용하여 형성한 In-Ga 산화물을 사용할 수 있다. 또한, 반도체층(109b)으로서 예를 들어, 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2 등인 타깃을 사용하여 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 반도체층(109a), 반도체층(109b), 및 반도체층(109c)의 원자수비는 각각 상기 원자수비의 ±20%의 오차 변동을 포함한다.
반도체층(109b)으로서는 반도체층(109a) 및 반도체층(109c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체층(109b)에는 반도체층(109a) 및 반도체층(109c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 그러므로, 반도체층(109c)이 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어, 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
다만, 반도체층(109a) 또는/및 반도체층(109c)이 산화 갈륨이어도 좋다. 예를 들어, 반도체층(109c)으로서 산화 갈륨을 사용하면, 전극(105)과 반도체층(109) 사이에 발생하는 누설 전류를 저감시킬 수 있다. 즉, 트랜지스터(100)의 오프 전류를 작게 할 수 있다.
이때, 게이트 전압을 인가하면, 반도체층(109a), 반도체층(109b), 및 반도체층(109c) 중 전자 친화력이 가장 큰 반도체층(109b)에 채널이 형성된다.
OS 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 내의 불순물 및 산소 결손을 저감하여 고순도 진성화하고, 적어도 반도체층(109b)을 진성 또는 실질적으로 진성이라고 간주할 수 있는 산화물 반도체층으로 하는 것이 바람직하다. 또한, 적어도 반도체층(109b) 내의 채널 형성 영역을 진성 또는 실질적으로 진성이라고 간주할 수 있는 반도체층으로 하는 것이 바람직하다.
또한, 층(129)(층(129a) 및 층(129b))을 반도체층(109)과 같은 재료 및 방법에 의하여 형성하여도 좋다. 층(129)에 산화물 반도체층을 사용하는 경우에는 산소가 방출되기 어렵고 흡수되기 어려운 산화물 반도체층, 또는 산소가 방출되기 어렵거나 또는 흡수되기 어려운 산화물 반도체층을 사용하는 것이 바람직하다.
[산화물 반도체층의 에너지 밴드 구조]
반도체층(109_1a), 반도체층(109_1b), 및 반도체층(109_1c)의 적층으로 구성되는 반도체층(109)의 기능 및 그 효과에 대하여, 도 4에 도시된 에너지 밴드 구조도를 참조하여 설명한다. 도 4의 (A)는 도 2의 (B) 및 (C)에서의 일점쇄선 A1-A2를 따라 자른 부분의 에너지 밴드 구조를 나타낸 것이다. 즉, 도 4의 (A)는 트랜지스터(100)의 채널 형성 영역의 에너지 밴드 구조를 나타낸 것이다.
도 4의 (A)에서 Ec382, Ec383a, Ec383b, Ec383c, Ec386은 각각 절연층(108), 반도체층(109_1a), 반도체층(109_1b), 반도체층(109_1c), 절연층(111_1)의 전도대 하단의 에너지를 나타낸다.
여기서, 전자 친화력이란 진공 준위와 가전자대 상단의 에너지 차이('이온화 퍼텐셜'이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사제 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사제 VersaProbe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV이고, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV이고, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV이고, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV이고, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV이고, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV이고, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV이고, 전자 친화력은 약 5.0eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:4인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV이고, 전자 친화력은 약 4.6eV이다. 또한, 원자수비가 In:Ga:Zn=4:2:4.1인 타깃을 사용하여 형성된 In-Ga-Zn 산화물의 에너지 갭은 약 3.0eV이고, 전자 친화력은 약 4.4eV이다.
절연층(108) 및 절연층(111_1)은 절연물이기 때문에, Ec382 및 Ec386은 Ec383a, Ec383b, 및 Ec383c보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec383a는 Ec383b보다 진공 준위에 가깝다. 구체적으로는, Ec383a는 Ec383b보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec383c는 Ec383b보다 진공 준위에 가깝다. 구체적으로는, Ec383c는 Ec383b보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
여기서, 반도체층(109_1a)과 반도체층(109_1b) 사이에는, 반도체층(109_1a)과 반도체층(109_1b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체층(109_1b)과 반도체층(109_1c) 사이에는, 반도체층(109_1b)과 반도체층(109_1c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 그러므로, 반도체층(109_1a), 반도체층(109_1b), 및 반도체층(109_1c)의 적층체는, 각각의 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조를 갖는다.
이때, 전자는 반도체층(109_1a) 내 및 반도체층(109_1c) 내가 아니라, 반도체층(109_1b) 내를 주로 이동한다. 따라서, 반도체층(109_1a)과 반도체층(109_1b)의 계면에서의 계면 준위 밀도, 반도체층(109_1b)과 반도체층(109_1c)의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체층(109_1b) 내에서 전자의 이동이 저해될 일이 적어, 트랜지스터(100)의 온 전류를 크게(많게) 할 수 있다.
또한, 반도체층(109_1a)과 절연층(108)의 계면 및 반도체층(109_1c)과 절연층(111_1)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위(390)가 형성될 수 있지만, 반도체층(109_1a) 및 반도체층(109_1c)이 있음으로써, 반도체층(109_1b)과 상기 트랩 준위를 멀리할 수 있다.
또한, 트랜지스터(100)는 s-channel 구조를 갖기 때문에, 반도체층(109_1b) 전체에 채널이 형성된다. 따라서, 반도체층(109_1b)이 두꺼울수록 채널 형성 영역은 커진다. 즉, 반도체층(109_1b)이 두꺼울수록 트랜지스터(100)의 온 전류를 크게 할 수 있다. 반도체층(109_1b)의 두께는 5nm 이상, 바람직하게는 10nm 이상, 더 바람직하게는 20nm 이상, 더욱 바람직하게는 50nm 이상으로 하면 좋다.
또한, 트랜지스터(100)의 온 전류를 크게 하기 위해서는, 반도체층(109_1c)의 두께는 얇을수록 바람직하다. 반도체층(109_1c)의 두께는 20nm 미만, 바람직하게는 10nm 이하, 더 바람직하게는 5nm 이하로 하면 좋다. 한편, 반도체층(109_1c)은 인접한 절연체에 포함되는 산소 외의 원소(수소, 실리콘 등)가 채널이 형성되는 반도체층(109_1b)에 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 반도체층(109_1c)은 어느 정도 두께를 갖는 것이 바람직하다. 반도체층(109_1c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 하면 좋다.
또한, 신뢰성을 향상시키기 위해서는, 반도체층(109_1a)은 두꺼운 것이 바람직하다. 반도체층(109_1a)의 두께는 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상으로 하면 좋다. 반도체층(109_1a)의 두께를 두껍게 함으로써, 인접한 절연체(절연층(108))와 반도체층(109_1a)의 계면으로부터 채널이 형성되는 반도체층(109_1b)까지의 거리를 멀리할 수 있다. 다만, 트랜지스터(100) 또는 트랜지스터(100)를 갖는 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체층(109_1a)의 두께는, 예를 들어, 50nm 이하, 바람직하게는 20nm 이하, 더 바람직하게는 10nm 이하로 하면 좋다.
또한, 반도체층(109_1a)은 인접한 절연체에 포함되는 산소 외의 원소(수소, 실리콘 등)가 채널이 형성되는 반도체층(109_1b)에 들어가지 않도록 차단하는 기능을 가져도 좋다. 또한, 반도체층(109_1a)은 반도체층(109_1b)에 포함되는 산소의 외방 확산을 억제하기 위하여 산소를 차단하는 성질을 가져도 좋다.
또한, 반도체층(109_1a)보다 아래에 있는 층에 게이트 전극 또는 백 게이트 전극으로서 기능하는 전극을 제공하는 경우에는, 트랜지스터(100)의 온 전류를 크게 하기 위하여 반도체층(109_1a)의 두께는 얇을수록 바람직하다. 이 경우에는, 예를 들어, 20nm 미만, 바람직하게는 10nm 이하, 더 바람직하게는 5nm 이하의 영역을 갖는 반도체층(109_1a)으로 하면 좋다.
도 4의 (B)는 도 2의 (D)에서의 일점쇄선 B1-B2를 따라 자른 부분의 에너지 밴드 구조를 나타낸 것이다. 즉, 도 4의 (B)는 반도체층(109_1b)의 측면의 에너지 밴드 구조를 나타낸 것이다.
도 4의 (B)에서 Ec387, Ec384, Ec383b는 각각 절연층(114), 층(129_1b), 반도체층(109_1b)의 전도대 하단의 에너지를 나타낸다. 반도체층(109_1b)의 측면과 절연층(114)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위(390)가 형성될 수 있지만, 층(129_1b)이 있음으로써, 반도체층(109_1b)의 측면과 상기 트랩 준위를 멀리할 수 있다.
또한, 반도체층(109_1b)의 측면과 접촉하도록 층(129_1b)을 제공함으로써, 인접한 절연층에 포함되는 산소 외의 원소(수소, 실리콘 등)가 반도체층(109_1b)의 측면으로부터 내부로 확산되는 것을 억제할 수 있다. 또한, 반도체층(109_1b)에 포함되는 산소의 외방 확산을 억제할 수 있다.
도 5는 도 3의 (C)에서의 일점쇄선 C1-C2를 따라 자른 부분의 에너지 밴드 구조를 나타낸 것이다. 즉, 도 5는 트랜지스터(200)의 채널 형성 영역의 에너지 밴드 구조를 나타낸 것이다.
도 5에서 Ec382, Ec383c, Ec386은 각각 절연층(108), 반도체층(109_2c), 절연층(111_2)의 전도대 하단의 에너지를 나타낸다. 트랜지스터(200)에서는 반도체층(109_2c)의 채널이 형성되는 영역이 절연층(108) 및 절연층(111_2)과 직접 접촉하기 때문에, 계면 산란이나 트랩 준위(390)로 인한 영향을 받기 쉽다. 따라서, 트랜지스터(200)는 트랜지스터(100)보다 온 전류, 오프 전류, 및 전계 효과 이동도가 작다. 또한, 트랜지스터(200)는 트랜지스터(100)보다 Vth가 크다.
본 실시형태에서는, 트랜지스터(100)의 반도체층을 상술한 3층 구조로 하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 반도체층을 반도체층(109_1a) 및 반도체층(109_1c) 중 한쪽이 없는 2층 구조로 하여도 좋다. 또는, 반도체층(109_1a), 반도체층(109_1b), 및 반도체층(109_1c) 중 어느 하나를 사용한 단층 구조로 하여도 좋다. 또는, 반도체층(109_1a) 위 또는 아래, 또는 반도체층(109_1c) 위 또는 아래에 상술한 반도체층 중 어느 하나를 갖는 4층 구조로 하여도 좋다. 또는, 반도체층(109a) 위, 반도체층(109a) 아래, 반도체층(109c) 위, 및 반도체층(109c) 아래 중 어느 2군데 이상에 반도체층(109a), 반도체층(109b), 및 반도체층(109c)으로서 예시한 반도체층 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 하여도 좋다.
[산화물 반도체층 내의 불순물 농도]
또한, 산화물 반도체 내의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 반도체층(109_1b)의 실리콘 농도는 낮을수록 바람직하다. 예를 들어, 반도체층(109_1b)과 반도체층(109_1a) 사이에 예를 들어, SIMS에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역을 갖는다. 또한, 반도체층(109_1b)과 반도체층(109_1c) 사이에 SIMS에 의하여 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만인 영역을 갖는다.
또한, 반도체층(109_1b)의 수소 농도를 저감시키기 위하여, 반도체층(109_1a) 및 반도체층(109_1c)의 수소 농도를 저감시키는 것이 바람직하다. 반도체층(109_1a) 및 반도체층(109_1c)은 SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖는다.
또한, 반도체층(109_1b)의 질소 농도를 저감시키기 위하여, 반도체층(109_1a) 및 반도체층(109_1c)의 질소 농도를 저감시키는 것이 바람직하다. 반도체층(109_1a) 및 반도체층(109_1c)은 SIMS에 의하여 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 영역을 갖는다.
또한, 산화물 반도체에 구리가 혼입되면, 전자 트랩이 생성되는 경우가 있다. 전자 트랩은 트랜지스터의 문턱 전압을 양의 방향으로 변동시키는 경우가 있다. 따라서, 반도체층(109b)의 표면 또는 내부에서의 구리 농도는 낮을수록 바람직하다. 예를 들어, 반도체층(109b)은 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하인 영역을 갖는 것이 바람직하다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, 또는 PLD(Pulsed Laser Deposition)법을 사용하여 형성될 수 있다.
플라스마 CVD법을 사용하면, 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 성막 시에 플라스마를 사용하지 않는 MOCVD법, ALD법, 또는 열 CVD법 등의 성막 방법을 사용하면, 피형성면에 손상이 생기기 어렵고, 또한 결함이 적은 막을 얻을 수 있다.
또한, ALD법으로 성막하는 경우에는, 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
<반도체 장치(1000)의 제작 방법의 예>
반도체 장치(1000)의 제작 방법의 예에 대하여 도 6 내지 도 11을 참조하여 설명한다. 도 6 내지 도 11에서의 L1-L2 단면은, 도 2의 (A)에서의 일점쇄선 L1-L2를 따라 자른 부분의 단면에 상당한다. 또한, 도 6 내지 도 11에서의 L3-L4 단면은, 도 3의 (A)에서의 일점쇄선 L3-L4를 따라 자른 부분의 단면에 상당한다.
[공정 1]
우선, 기판(101) 위에 절연층(102), 절연층(103), 및 절연층(104)을 이 순서대로 형성한다(도 6의 (A) 참조). 본 실시형태에서는, 기판(101)으로서 단결정 실리콘 기판(p형 반도체 기판 또는 n형 반도체 기판을 포함함)을 사용한다.
본 실시형태에서는, 절연층(102)으로서 CVD법으로 질화 실리콘막을 형성한다. 또한, 본 실시형태에서는, 절연층(103)으로서 ALD법으로 산화 알루미늄막을 형성한다. ALD법으로 절연층을 형성함으로써, 크랙이나 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 갖는, 치밀한 절연층을 형성할 수 있다. 또한, 본 실시형태에서는 절연층(104)으로서 CVD법으로 산화 실리콘막을 형성한다.
[공정 2]
다음에, 시료 표면 위에 레지스트 마스크를 형성한다(미도시). 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 사용하여 형성할 수 있다. 레지스트 마스크를 인쇄법이나 잉크젯법 등으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조 비용을 삭감할 수 있다.
포토리소그래피법에 의한 레지스트 마스크의 형성은 포토마스크를 통하여 감광성 레지스트에 광을 조사하고, 현상액을 사용하여 감광한 부분(또는 감광하지 않은 부분)의 레지스트를 제거함으로써 수행할 수 있다. 감광성 레지스트에 조사하는 광으로서는 KrF 엑시머 레이저광, ArF 엑시머 레이저광, EUV(Extreme Ultraviolet)광 등이 있다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에, 전자빔이나 이온빔을 사용하여도 좋다. 또한, 전자빔이나 이온빔을 사용하는 경우에는 포토마스크는 불필요하다. 또한, 레지스트 마스크는 애싱 등의 드라이 에칭법 또는 전용 박리액 등을 사용한 웨트 에칭법에 의하여 제거할 수 있다. 드라이 에칭법과 웨트 에칭법 양쪽을 사용하여도 좋다.
상기 레지스트 마스크를 마스크로서 사용하여, 절연층(104)의 일부를 선택적으로 제거함으로써 개구(181_1) 및 개구(181_2)를 형성한다(도 6의 (B) 참조). 그 후, 레지스트 마스크를 제거한다. 또한, 개구를 형성할 때 절연층(103)의 일부가 제거될 수도 있다. 절연층(104)은 드라이 에칭법이나 웨트 에칭법 등을 사용하여 제거할 수 있다. 드라이 에칭법과 웨트 에칭법 양쪽을 사용하여도 좋다.
[공정 3]
다음에, 절연층(103) 및 절연층(104) 위에 도전층(182)을 형성한다(도 6의 (C) 참조). 본 실시형태에서는 도전층(182)으로서 스퍼터링법으로 텅스텐막을 형성한다.
[공정 4]
다음에, 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 처리('CMP 처리'라고도 함)를 수행한다(도 6의 (D) 참조). CMP 처리에 의하여 도전층(182)의 일부가 제거되어, 전극(105_1) 및 전극(105_2)이 형성된다. 이때, 절연층(104)의 표면의 일부가 제거될 수도 있다. CMP 처리를 수행함으로써, 시료 표면의 요철이 저감되어, 그 후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다.
[공정 5]
다음에, 절연층(106), 절연층(107), 및 절연층(108)을 이 순서대로 형성한다(도 6의 (E) 참조). 본 실시형태에서는 절연층(106) 및 절연층(108)으로서 CVD법으로 각각 두께가 5nm인 산화 질화 실리콘막을 형성한다. 절연층(107)은 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 산화 이트륨 등의 high-k 재료로 형성되는 것이 바람직하다. 절연층(107)을 이들 재료로 형성함으로써, 절연층(107)을 전하 트랩층으로서 기능시킬 수 있다. 절연층(107)에 전자를 주입함으로써, 트랜지스터(100)의 문턱 전압을 변동시킬 수 있다. 절연층(107)에 대한 전자의 주입에는 예를 들어, 터널 효과를 이용하면 좋다. 전극(105)에 양의 전압을 인가함으로써, 터널 전자를 절연층(107)에 주입할 수 있다. 본 실시형태에서는, 절연층(107)으로서 ALD법으로 두께가 5nm인 산화 알루미늄막을 형성한다.
또한, 상술한 바와 같이 절연층(108)은 과잉 산소를 포함하는 절연층인 것이 바람직하다. 또한, 절연층(108)을 형성한 후에 산소 도핑 처리를 수행하여도 좋다.
또한, 절연층(106) 및 절연층(107) 중 적어도 한쪽을 형성하지 않아도 된다.
[공정 6]
다음에, 반도체층(184a), 반도체층(184b), 도전층(185), 및 층(186)을 이 순서대로 형성한다(도 7의 (A) 참조). 본 실시형태에서는, 조성이 In:Ga:Zn=1:3:2인 타깃을 사용한 스퍼터링법으로 반도체층(184a)을 형성한다. 또한, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 반도체층(184a) 내의 과잉 산소를 증가시킬 수 있다. 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 반도체층(184a)에 과잉 산소를 포함하는 반도체층을 사용함으로써, 나중에 수행되는 가열 처리에 의하여 반도체층(184b)에 산소를 공급할 수 있다.
또한, 반도체층(184a)을 형성할 때, 스퍼터링 가스에 포함되는 산소의 일부가 절연층(108)에 공급되는 경우가 있다. 스퍼터링 가스에 포함되는 산소가 많을수록 절연층(108)에 공급되는 산소도 많아진다. 절연층(108)에 공급된 산소의 일부는 절연층(108) 내에 잔존하는 수소와 반응하여 물이 되고, 나중에 수행되는 가열 처리에 의하여 절연층(108)으로부터 방출된다. 이와 같이 함으로써, 절연층(108) 내의 수소 농도를 저감시킬 수 있다.
또한, 조성이 In:Ga:Zn=4:2:4.1인 타깃을 사용한 스퍼터링법으로 반도체층(184b)을 형성한다. 이때, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형의 산화물 반도체층이 형성된다. 산소 결핍형의 산화물 반도체층을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
반도체층(184b)에 산소 결핍형의 산화물 반도체층을 사용하는 경우에는, 과잉 산소를 포함하는 반도체층을 반도체층(184a)에 사용하는 것이 바람직하다.
또한, 조성이 In:Ga:Zn=1:1:1인 타깃을 사용하여 스퍼터링법으로 반도체층(184b)을 형성하여도 좋다. 상기 산화물 반도체층을 사용하면, 더 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 본 실시형태에서는, 조성이 In:Ga:Zn=1:3:2인 타깃을 사용한 스퍼터링법으로 층(186)을 형성한다. 또한, 도전층(185)으로서 스퍼터링법으로 질화 탄탈럼막을 형성한다.
또한, 반도체층(184b)을 형성한 후에 불순물 원소를 반도체층(184b)에 도입함으로써, 트랜지스터(100)의 문턱 전압을 변화시킬 수 있다. 불순물 원소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 불순물 원소를 포함하는 가스를 사용한 플라스마 처리 등에 의하여 도입할 수 있다. 또한, 불순물 원소를 이온 주입법 등에 의하여 도입하는 경우에는, 도전층(185)을 형성한 후 또는 층(186)을 형성한 후에 도입하여도 좋다.
또한, 반도체층(184b)을 형성한 후에 산소 도핑 처리를 수행하여도 좋다.
[공정 7]
다음에, 포토리소그래피법으로 층(186) 위에 레지스트 마스크를 형성한다(미도시). 상기 레지스트 마스크를 마스크로서 사용하여, 반도체층(184a), 반도체층(184b), 도전층(185), 및 층(186) 각각의 일부를 선택적으로 제거함으로써 반도체층(109_1a), 반도체층(109_2a1), 반도체층(109_2a2), 반도체층(109_1b), 반도체층(109_2b1), 반도체층(109_2b2), 전극(110_1), 전극(110_2a), 전극(110_2b), 층(128_1), 층(128_2a), 및 층(128_2b)을 형성한다(도 7의 (B) 참조). 이때, 절연층(108)의 일부가 제거되어, 절연층(108)에 볼록부가 형성된다.
반도체층(184a), 반도체층(184b), 도전층(185), 및 층(186)은 드라이 에칭법이나 웨트 에칭법 등을 사용하여 제거될 수 있다. 드라이 에칭법과 웨트 에칭법 양쪽을 사용하여도 좋다. 또한, 상기 볼록부의 높이는 반도체층(184a), 반도체층(184b), 도전층(185), 및 층(186)의 제거 조건(에칭 조건)에 따라 조정할 수 있다.
또한, 공정 6에서 설명한 반도체층(184b)에 대한 불순물의 도입은 공정 7 이후에 수행되어도 좋다.
[공정 8]
다음에, 반도체층(109a) 및 반도체층(109b)에 포함되는 수분 또는 수소 등의 불순물을 더 저감시켜 반도체층(109a) 및 반도체층(109b)을 고순도화시키기 위하여, 가열 처리를 수행하는 것이 바람직하다.
또한, 가열 처리를 수행하기 전에, 산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 상기 플라스마 처리를 수행함으로써, 노출된 절연층 내의 플루오린 농도를 저감시킬 수 있다. 또한, 시료 표면의 유기물을 제거하는 효과도 얻을 수 있다.
예를 들어, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산화성 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기) 분위기하에서 가열 처리를 수행한다. 또한, '산화성 가스 분위기'란, 산소, 오존, 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, '불활성 가스 분위기'란, 상술한 산화성 가스가 10ppm 미만이고, 또한 질소 또는 희가스로 충전된 분위기를 말한다.
또한, 가열 처리를 수행함으로써, 불순물의 방출과 동시에 절연층(108)에 포함되는 산소를 반도체층(109a) 및 반도체층(109b) 내로 확산시켜, 상기 반도체층에 포함되는 산소 결손을 저감시킬 수 있다. 또한, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보전하기 위하여, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 또한, 가열 처리는 반도체층(184b)을 형성한 후라면 언제 수행하여도 좋다. 예를 들어, 층(186)의 형성 후에 가열 처리를 수행하여도 좋다.
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 수행하면 좋다. 처리 시간은 24시간 이내로 한다. 24시간을 넘는 가열 처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
본 실시형태에서는, 가열 처리를 질소 가스 분위기에서 400℃로 1시간 동안 수행한 후, 질소 가스를 산소 가스로 바꿔, 가열 처리를 400℃로 1시간 동안 더 수행한다. 처음에 질소 가스 분위기에서 가열 처리를 수행함으로써, 반도체층(109a) 및 반도체층(109b)에 포함되는 수분 또는 수소 등의 불순물이 방출되어, 반도체층(109a) 및 반도체층(109b) 내의 불순물 농도가 저감된다. 이어서, 산소 가스 분위기에서 가열 처리를 수행함으로써, 반도체층(109a) 및 반도체층(109b) 내에 산소가 도입된다.
또한, CAAC-OS(나중에 자세히 설명함)에서는, 불순물이나 산소는 C축 방향(막 두께 방향)보다 A축 및 B축 방향으로 이동하기 쉽다. 예를 들어, 반도체층이 CAAC-OS인 경우, 불순물은 반도체층의 측면으로부터 주로 방출된다. 마찬가지로 반도체층이 CAAC-OS인 경우, 산소는 반도체층의 측면으로부터 주로 도입된다.
또한, 가열 처리를 수행할 때, 전극(110)의 상면은 층(128)으로 덮여 있기 때문에, 상면으로부터 산화되는 것을 방지할 수 있다.
[공정 9]
다음에, 층(187)을 형성한다(도 7의 (C) 참조). 또한, 본 실시형태에서는 층(187)을 층(186)과 같은 조성 및 방법에 의하여 형성한다. 또한, 층(187)의 형성 후에 산소 도핑 처리를 수행하여도 좋다.
[공정 10]
다음에, 층(187) 위에 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 상기 레지스트 마스크를 마스크로서 사용하여, 층(187)의 일부를 선택적으로 제거함으로써 층(129_1) 및 층(129_2)을 형성한다(도 7의 (D) 참조).
[공정 11]
다음에, 절연층(114)을 형성하고, 절연층(114) 위에 층(121)을 형성한다(도 8의 (A) 참조). 본 실시형태에서는 절연층(114)으로서 CVD법으로 산화 질화 실리콘막을 형성한다. 절연층(114)은 과잉 산소를 포함하는 절연층인 것이 바람직하다. 절연층(114)에 산소 도핑 처리를 수행하여도 좋다. 또한, 절연층(114)은 평탄한 표면을 갖는 절연층인 것이 바람직하다. 따라서, 절연층(114)을 형성한 후, 절연층(114)의 표면에 CMP 처리를 수행하여 절연층(114)의 표면의 요철을 저감시켜도 좋다. 또한, 본 실시형태에서는 층(121)으로서 텅스텐막을 형성한다.
[공정 12]
다음에, 포토리소그래피 공정, 에칭 공정 등에 의하여 층(121)의 일부를 선택적으로 제거하여, 하드 마스크(122)를 형성한다(도 8의 (B) 참조).
[공정 13]
다음에, 하드 마스크(122)를 마스크로서 사용하여, 절연층(114), 층(129_1), 층(128_1), 및 전극(110_1) 각각의 일부를 선택적으로 제거함으로써 개구(123a)를 형성한다. 또한, 절연층(114), 층(129_2), 층(128_2), 및 전극(110_2) 각각의 일부를 선택적으로 제거함으로써 개구(123b)를 형성한다(도 8의 (C) 참조).
개구(123a)는 반도체층(109_1b)의 일부와 중첩하는 영역을 갖는다. 개구(123a)에서 반도체층(109_1b)의 일부가 노출된다. 또한, 개구(123a)를 형성하는 공정과 동일한 공정에 의하여 층(129_1a), 층(129_1b), 층(128_1a), 층(128_1b), 전극(110_1a), 및 전극(110_1b)이 형성된다.
개구(123b)는 반도체층(109_2b1)의 일부와 중첩하는 영역 및 반도체층(109_2b2)의 일부와 중첩하는 영역을 갖는다. 개구(123b)에서 반도체층(109_2b1)의 일부 및 반도체층(109_2b2)의 일부가 노출된다. 또한, 개구(123b)를 형성하는 공정과 동일한 공정에 의하여 층(129_2)의 일부가 제거되어, 층(129_2a) 및 층(129_2b)이 형성된다.
또한, 본 명세서 등에서 개구(123a) 및 개구(123b)를 총칭하여 '개구(123)'라고 하는 경우가 있다.
개구(123)를 형성하기 위한 에칭으로서는, 종횡비(여기서는, 개구부의 폭에 대한 개구부의 깊이의 비율)가 큰 개구를 구현하기 위하여, 이방성 드라이 에칭법을 사용하는 것이 바람직하다.
도전층이나 절연층의 에칭을 드라이 에칭법으로 수행하는 경우에는, 에칭 가스로서 할로젠 원소를 포함하는 가스를 사용할 수 있다. 할로젠 원소를 포함하는 가스로서는, 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 또는 사염화 탄소(CCl4) 등으로 대표되는 염소계 가스, 사플루오린화 탄소(CF4), 육플루오린화 황(SF6), 삼플루오린화 질소(NF3), 또는 트라이플루오로메테인(CHF3) 등으로 대표되는 플루오린계 가스, 브로민화 수소(HBr), 또는 산소를 적절히 사용할 수 있다. 또한, 사용하는 에칭용 가스에 불활성 가스를 첨가하여도 좋다. 또한, 산화물 반도체를 에칭하기 위한 에칭 가스로서 메테인(CH4), 에테인(C2H6), 프로페인(C3H8), 또는 뷰테인(C4H10) 등 탄화수소계 가스와 불활성 가스의 혼합 가스를 사용하여도 좋다.
또한, 드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법, ICP(Inductively Coupled Plasma: 유도 결합형 플라스마)법, DF-CCP(Dual Frequency Capacitively Coupled Plasma: 이주파 여기 용량 결합형 플라스마)법 등을 사용할 수 있다. 가공하고자 하는 형상으로 에칭할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조정한다. 또한, 하드 마스크(122)를 마스크로서 사용하여 수행하는 개구(123)의 형성은, 하드 마스크(122)가 에칭되기 어려운 에칭 조건하에서 수행되는 것이 바람직하다.
상술한 바와 같이, 전극(110_1a)과 전극(110_1b)에 끼워진 반도체층(109_1b)의 영역(121a)이 채널 형성 영역으로서 기능할 수 있다. 또한, 개구(123)를 형성함으로써, 반도체층(109_1b), 반도체층(109_2b1), 및 반도체층(109_2b2) 각각의 일부가 노출된다. 따라서, 에칭 조건에 따라서는 상기 노출 부분이 에칭되는 경우가 있다.
또한, 개구(123)를 형성하기 위한 에칭을 드라이 에칭법으로 수행하는 경우, 노출된 반도체층(109b)의 표면 등에 에칭 가스의 잔류 성분 등의 불순물 원소가 부착되는 경우가 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착되는 경우가 있다. 또한, 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소나 수소 등이 부착되는 경우가 있다.
따라서, 개구(123)를 형성한 후에, 노출된 반도체층의 표면 및 측면에 부착된 불순물 원소를 저감시키는 것이 바람직하다. 상기 불순물 원소의 저감은 예를 들어, 희석된 플루오린화수소산 등을 사용한 세정 처리, 오존 등을 사용한 세정 처리, 또는 자외선 등을 사용한 세정 처리에 의하여 수행되면 좋다. 또한, 복수의 세정 처리를 조합하여도 좋다.
[공정 14]
다음에, 반도체층(184c)과 절연층(124)을 이 순서대로 형성한다(도 9의 (A) 참조). 본 실시형태에서는, 하드 마스크(122)를 남긴 채 반도체층(184c)과 절연층(124)을 이 순서대로 형성하는 예를 설명하지만, 하드 마스크(122)를 제거한 후에 반도체층(184c)과 절연층(124)을 형성하여도 좋다.
본 실시형태에서는, 반도체층(184a)과 같은 조건으로 형성한, 과잉 산소를 많이 포함하는 산화물 반도체를 반도체층(184c)으로서 사용한다. 또한, 산화물 반도체는 조성에 따라 산소의 투과율이 변화되기 때문에, 사용하는 산화물 반도체의 조성은 목적에 따라 적절히 설정되면 좋다. 예를 들어, 조성이 In:Ga:Zn=1:3:4인 타깃을 사용하여 반도체층(184c)을 형성하여도 좋다. 반도체층(184c)으로서 과잉 산소를 포함하는 반도체층을 사용함으로써, 나중에 수행되는 가열 처리에 의하여 반도체층(109_1b)에 산소를 공급할 수 있다.
또한, 반도체층(184a)의 경우와 마찬가지로, 반도체층(184c)을 형성할 때 스퍼터링 가스에 포함되는 산소의 일부가 반도체층(109_1b)에 공급되는 경우가 있다. 또한, 반도체층(184c)을 형성할 때 스퍼터링 가스에 포함되는 산소의 일부가 절연층(108)에 공급되는 경우가 있다. 절연층(108)에 공급된 산소의 일부는 절연층(108)에 잔존하는 수소와 반응하여 물이 되고, 나중에 수행되는 가열 처리에 의하여 절연층(108)으로부터 방출된다. 따라서, 절연층(108) 내의 수소 농도를 저감시킬 수 있다.
반도체층(184c)은 개구(123a) 및 개구(123b)의 측면 및 저면을 따라 형성된다. 이때, 반도체층(109a)의 측면의 일부 및 반도체층(109b)의 측면의 일부도 반도체층(184c)으로 덮인다.
또한, 절연층(124)으로서 플라스마 CVD법을 사용하여 산화 질화 실리콘막을 형성한다(도 9의 (A) 참조). 또한, 반도체층(184c)에 산소 도핑 처리를 수행하여도 좋다. 또한, 절연층(124)은 과잉 산소를 포함하는 절연층이어도 좋다. 또한, 절연층(124)에 산소 도핑 처리를 수행하여도 좋다.
[공정 15]
다음에, 절연층(124) 위에 도전층(125)을 형성한다(도 9의 (B) 참조). 본 실시형태에서는, 도전층(125)으로서 질화 탄탈럼과 텅스텐의 적층을 사용한다. 구체적으로는, 우선 절연층(124) 위에 질화 탄탈럼막을 형성하고, 상기 질화 탄탈럼 위에 텅스텐막을 형성한다. 도전층(125)의 형성은 예를 들어, MOCVD법 등에 의하여 수행되는 것이 바람직하다. MOCVD법 등에 의하여 도전체를 형성함으로써, 종횡비가 큰 피형성면의 오목부도 도전체로 채울 수 있다.
[공정 16]
다음에, CMP 처리를 수행한다(도 9의 (C) 참조). 또한, CMP 처리에 의하여 도전층(125), 절연층(124), 및 반도체층(184c) 각각의 일부가 제거되어, 전극(112), 절연층(111), 반도체층(109c)이 형성된다. 또한, CMP 처리에 의하여 하드 마스크(122)와, 절연층(114)의 일부가 제거되는 경우가 있다. 또한, CMP 처리를 수행함으로써, 시료 표면의 요철이 저감되어, 이 후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다.
상술한 바와 같이, 평면도에서 보았을 때, 반도체층(109_2b1)과 반도체층(109_2b2)에 끼워진 반도체층(109_2c)의 영역(121b)이 채널 형성 영역으로서 기능할 수 있다.
[공정 17]
다음에, 절연층(115)을 형성한다(도 10의 (A) 참조). 본 실시형태에서는, 절연층(115)으로서 스퍼터링법으로 산화 알루미늄막을 형성한다. 이때, 스퍼터링 가스로서 사용하는 산소의 일부가 절연층(114)에 도입되어, 과잉 산소를 포함하는 영역(114a)이 형성된다.
또한, 절연층(114) 내의 산소의 일부는 절연층(114) 내에 잔존하는 수소와 반응하여 물이 되는 경우가 있다. 따라서, 절연층(115)을 형성한 후, 절연층(115)을 제거하여 가열 처리를 수행함으로써 절연층(114) 내에 잔존하는 수소를 물로서 방출할 수 있다. 절연층(115)의 형성, 절연층(115)의 제거, 가열 처리를 복수 회 반복적으로 수행함으로써, 절연층(114) 내의 수소 농도를 더 저감시킬 수 있다.
또한, 절연층(115)을 형성하기 전에 산소 도핑 처리와 가열 처리를 수행함으로써, 절연층(114) 내에 잔존하는 수소를 물로서 방출할 수 있다. 산소 도핑 처리와 가열 처리를 복수 회 반복적으로 수행함으로써, 절연층(114) 내의 수소 농도를 더 저감시킬 수 있다.
또한, 절연층(115)을 형성한 후에 산소 도핑 처리를 수행하여도 좋다.
층(128), 층(129), 및 반도체층(109c)을 제공함으로써, 절연층(114) 내의 산소가 전극(110) 및 전극(112)에 흡수되기 어렵게 할 수 있다. 따라서, 산화로 인하여 전극(110) 및 전극(112)의 저항값이 증가되는 것을 억제할 수 있다. 또한, 반도체층(109)에 공급되는 산소의 양이 부족한 것을 억제할 수 있다.
[공정 18]
다음에, 시료 표면 위에 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 상기 레지스트 마스크를 마스크로서 사용하여, 절연층(115), 절연층(114), 층(129), 및 층(128) 각각의 일부를 제거함으로써 개구(192_1a), 개구(192_1b), 개구(192_2a), 및 개구(192_2b)를 형성한다(도 10의 (B) 참조). 또한, 절연층(115)의 일부를 제거함으로써 개구(192_1c) 및 개구(192_2c)를 형성한다(미도시).
개구(192_1a)는 전극(110_1a)과 중첩되고, 개구(192_1b)는 전극(110_1b)과 중첩되고, 개구(192_1c)는 전극(112_1)과 중첩된다. 또한, 개구(192_1a)의 형성 시에 노출된 전극(110_1a)의 일부가 에칭되는 경우가 있다. 또한, 개구(192_1b)의 형성 시에 노출된 전극(110_1b)의 일부가 에칭되는 경우가 있다. 또한, 개구(192_1c)의 형성 시에 노출된 전극(112_1)의 일부가 에칭되는 경우가 있다.
개구(192_2a)는 전극(110_2a)과 중첩되고, 개구(192_2b)는 전극(110_2b)과 중첩되고, 개구(192_2c)는 전극(112_2)과 중첩된다. 또한, 개구(192_2a)의 형성 시에 노출된 전극(110_2a)의 일부가 에칭되는 경우가 있다. 또한, 개구(192_2b)의 형성 시에 노출된 전극(110_2b)의 일부가 에칭되는 경우가 있다. 또한, 개구(192_2c)의 형성 시에 노출된 전극(112_2)의 일부가 에칭되는 경우가 있다.
[공정 19]
다음에, 도전층(193)을 형성한다(도 10의 (C) 참조). 본 실시형태에서는, 도전층(193)으로서 ALD법으로 질화 타이타늄과 텅스텐의 적층막을 형성한다.
[공정 20]
다음에, CMP 처리를 수행한다. CMP 처리에 의하여 도전층(193)의 일부가 제거되어, 전극(116_1a), 전극(116_1b), 전극(116_2a), 및 전극(116_2b)이 형성된다(도 11의 (A) 참조). 이때, 절연층(115)의 표면의 일부가 제거될 수도 있다.
[공정 21]
다음에, 도전층(194)을 형성한다(도 11의 (B) 참조). 본 실시형태에서는, 도전층(194)으로서 스퍼터링법에 의하여 텅스텐막을 형성한다.
[공정 22]
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 상기 레지스트 마스크를 마스크로서 사용하여, 도전층(194)의 일부를 선택적으로 제거함으로써 전극(117_1a), 전극(117_1b), 전극(117_1c)(미도시), 전극(117_2a), 전극(117_2b), 및 전극(117_2c)(미도시)을 형성한다(도 11의 (C) 참조). 또한, 전극(117)을 형성할 때, 절연층(115)의 일부가 제거될 수 있다.
이와 같이 함으로써, 각각 상이한 구조를 갖는 트랜지스터(100)와 트랜지스터(200)를 동일한 기판 위에 거의 같은 공정을 거쳐 제공할 수 있다. 상술한 제작 방법에서는, 예를 들어, 트랜지스터(100)를 제작한 후에 트랜지스터(200)를 제작할 필요가 없기 때문에, 반도체 장치의 생산성을 높일 수 있다.
트랜지스터(100)에서는 반도체층(109_1a) 및 반도체층(109_1c)과 접촉하는 반도체층(109_1b)에 채널이 형성된다. 트랜지스터(200)에서는 절연층(108) 및 절연층(111)과 접촉하는 반도체층(109_2c)에 채널이 형성된다. 따라서, 트랜지스터(200)는 트랜지스터(100)와 비교하여 계면 산란의 영향을 받기 쉽다. 또한, 본 실시형태에 나타내는 반도체층(109_2c)의 전자 친화력은 반도체층(109_1b)의 전자 친화력보다 작다. 따라서, 트랜지스터(200)의 Vth는 트랜지스터(100)의 Vth보다 크다.
본 발명의 일 형태에 따르면, 상이한 구조를 갖는 트랜지스터를 거의 같은 공정을 거쳐 제작할 수 있다. 본 발명의 일 형태에 따르면, 상이한 구조를 갖는 트랜지스터를 갖는 반도체 장치를 양호한 생산성으로 제작할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 상이한 트랜지스터를 갖는 반도체 장치를 양호한 생산성으로 제작할 수 있다.
또한, 산화 알루미늄 등을 사용한 불순물이 투과되기 어려운 절연층을 트랜지스터(100) 및 트랜지스터(200) 상방 및 하방에 제공함으로써, 외부로부터 트랜지스터(100) 및 트랜지스터(200)로 불순물이 확산되는 것을 방지하고, 트랜지스터(100) 및 트랜지스터(200)의 동작을 안정시키고, 신뢰성을 높일 수 있다. 또한, 산화 알루미늄 등의 산소가 투과되기 어려운 절연층을 트랜지스터(100) 및 트랜지스터(200) 상방 및 하방에 제공함으로써, 산소가 이탈되는 것을 방지할 수 있다. 따라서, 트랜지스터(100) 및 트랜지스터(200)의 동작을 안정시키고, 신뢰성을 높일 수 있다. 또한, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 발명의 일 형태에 따른 트랜지스터는 게이트 전극으로서 기능할 수 있는 전극(112)을 다마신 공정에 의하여 형성한다. 게이트 전극을 다마신 공정에 의하여 형성함으로써, 트랜지스터의 미세화, 고밀도화를 구현할 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터는 개구(123)의 형성에 의하여, 반도체층 내의 채널 형성 영역, 소스 영역, 및 드레인 영역의 위치가 결정된다. 즉, 반도체층 내의 채널 형성 영역, 소스 영역, 및 드레인 영역의 위치가 자기 정합 공정에 의하여 결정된다. 따라서, 본 발명의 일 형태에 따른 트랜지스터는 게이트와 소스 사이 및 게이트와 드레인 사이의 기생 용량이 작다. 본 발명의 일 형태에 따르면, 고속 동작이 가능하고, 소비전력이 적은 트랜지스터를 구현할 수 있다.
도 12의 (A), (B), (C), 도 13의 (A), (B), (C), 및 도 14에 반도체 장치(1000)의 변형예를 나타내었다.
[변형예 1]
도 12의 (A)에 도시된 반도체 장치(1000A)는 트랜지스터(100A) 및 트랜지스터(200A)를 갖는다. 트랜지스터(100A) 및 트랜지스터(200A)는 절연층(108)의 형상이 트랜지스터(100) 및 트랜지스터(200)와 다르다. 공정 7의 처리 조건에 따라서는, 절연층(108)의 일부를 선택적으로 제거하여 절연층(107)을 노출시킴으로써, 섬 형상의 절연층(108_1), 섬 형상의 절연층(108_2a), 섬 형상의 절연층(108_2b)을 제공할 수 있다.
반도체층(109_2c)과 중첩하는 절연층(108)이 제거되기 때문에, 전극(105_2)과 반도체층(109_2c)을 가깝게 할 수 있다. 따라서, 전극(105_2)을 게이트 또는 백 게이트로서 사용한 경우에 얻을 수 있는 효과를 높일 수 있다.
[변형예 2]
도 12의 (B)에 도시된 반도체 장치(1000B)는 트랜지스터(100B) 및 트랜지스터(200B)를 갖는다. 트랜지스터(100B) 및 트랜지스터(200B)는 층(129)의 형상이 트랜지스터(100) 및 트랜지스터(200)와 다르다. 반도체 장치(1000B)는 공정 10을 생략하고 층(129)의 선택적인 제거를 수행하지 않는 것으로 제작된다. 반도체 장치(1000B)에서는 반도체 장치(1000)에 비하여 제작 공정수를 줄일 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다.
[변형예 3]
도 12의 (C)에 도시된 반도체 장치(1000C)는 트랜지스터(100C) 및 트랜지스터(200C)를 갖는다. 트랜지스터(100C)는 절연층(106) 및 절연층(107)을 형성하지 않는 점에서 트랜지스터(100)와 다르다. 트랜지스터(200C)는 절연층(106) 및 절연층(107)을 형성하지 않는 점에서 트랜지스터(200)와 다르다. 반도체 장치에 요구되는 성능이나 목적에 따라서는 절연층(106) 및 절연층(107)을 제공하지 않아도 된다. 절연층(106) 및 절연층(107)을 제공하지 않음으로써 반도체 장치의 생산성을 높일 수 있다. 또한, 절연층(106) 및 절연층(107)을 제공하지 않음으로써 전극(105)을 반도체층(109)에 가깝게 할 수 있다. 따라서, 전극(105)을 게이트 또는 백 게이트로서 사용한 경우에 얻어지는 효과를 높일 수 있다.
[변형예 4]
도 13의 (A)에 도시된 반도체 장치(1000D)는 트랜지스터(100) 및 트랜지스터(200D)를 갖는다. 트랜지스터(200D)는 트랜지스터(200)에서 전극(105_2)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(105_2)을 제공하지 않아도 된다.
[변형예 5]
도 13의 (B)에 도시된 반도체 장치(1000E)는 트랜지스터(100E) 및 트랜지스터(200)를 갖는다. 트랜지스터(100E)는 트랜지스터(100)에서 전극(105_1)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(105_1)을 제공하지 않아도 된다. 또한, 전극(105_1) 및 전극(105_2) 양쪽을 제공하지 않는 구성도 가능하다.
[변형예 6]
도 13의 (C)에 도시된 반도체 장치(1000F)는 트랜지스터(100) 및 트랜지스터(200F)를 갖는다. 트랜지스터(200F)는 트랜지스터(200)에서 전극(112_2), 절연층(111_2), 및 반도체층(109_2c)을 생략한 구성을 갖는다. 트랜지스터(200F)는 공정 12 및 공정 13에서 개구(123b)를 형성하지 않음으로써 제작될 수 있다. 개구(123b)를 형성하지 않기 때문에, 층(129_2)은 층(129_2a)과 층(129_2b)으로 분리되지 않는다. 또한, 전극(112_2), 절연층(111_2), 및 반도체층(109_2c)도 형성되지 않는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(112_2), 절연층(111_2), 및 반도체층(109_2c)을 제공하지 않아도 된다.
[변형예 7]
도 14의 (A)에 도시된 반도체 장치(1000G)는 트랜지스터(100G) 및 트랜지스터(200G)를 갖는다. 트랜지스터(100G) 및 트랜지스터(200G)는 층(128)을 갖지 않는 점에서 트랜지스터(100) 및 트랜지스터(200)와 다르다. 반도체 장치(1000G)에서는 공정 6에서 층(186)을 형성하지 않는다. 또한, 공정 7에서 반도체층 등을 섬 형상으로 가공한 후, 공정 8의 가열 처리를 수행하지 않고, 층(187)을 형성한다. 공정 8의 가열 처리는 층(187)을 형성한 후에 수행된다. 또한, 산소와 반응하기 어렵고 산소를 흡수하기 어려운 재료, 또는 산소와 반응하기 어렵거나 또는 산소를 흡수하기 어려운 재료를 전극(110)에 사용함으로써, 공정 8의 가열 처리를 수행하여도 좋다. 층(128)을 제공하지 않으면, 반도체 장치의 생산성을 높일 수 있다.
[변형예 8]
도 14의 (B)에 도시된 반도체 장치(1000H)는 트랜지스터(100) 및 트랜지스터(200H)를 갖는다. 트랜지스터(200H)는 반도체층(109_2a1)과 반도체층(109_2a2)이 접속된 반도체층(109_2a)을 갖는 점에서 트랜지스터(200)와 다르다. 트랜지스터(200H)에서는 반도체층(109_2a) 및 반도체층(109_2c) 중 한쪽 또는 양쪽이 채널이 형성되는 반도체층으로서 기능할 수 있다.
[변형예 9]
도 14의 (C)에 도시된 반도체 장치(1000I)는 트랜지스터(100I) 및 트랜지스터(200I)를 갖는다. 트랜지스터(100I) 및 트랜지스터(200I)는 반도체층(109a)을 제공하지 않는 점에서 트랜지스터(100) 및 트랜지스터(200)와 다르다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 반도체층(109a)을 제공하지 않아도 된다. 반도체층(109a)을 제공하지 않음으로써 반도체 장치의 생산성을 높일 수 있다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치(1000)와 상이한 구성을 갖는 반도체 장치(1010)에 대하여 도면을 참조하여 설명한다. 또한, 설명을 반복하지 않기 위하여, 반도체 장치(1000)와 상이한 부분에 대하여 주로 설명한다. 본 실시형태에서 설명하지 않는 부분에 대해서는 다른 실시형태를 원용한다.
<반도체 장치(1010)의 구성예>
도 15의 (A)는 반도체 장치(1010)를 도시한 단면도이다. 반도체 장치(1010)는 트랜지스터(150) 및 트랜지스터(250)를 갖는다. 트랜지스터(150) 및 트랜지스터(250)는 상이한 구성을 갖는다. 또한, 도 15의 (A)에는 기판(101) 위에 제공한 트랜지스터(150) 및 트랜지스터(250)의 단면을 도시하였다. 또한, 도 15의 (A)는 도 16의 (A)에서의 일점쇄선 L5-L6을 따라 자른 부분과, 도 17의 (A)에서의 일점쇄선 L7-L8을 따라 자른 부분의 단면도에 상당한다.
도 15의 (B) 및 (C)에 트랜지스터의 전기 특성 중 하나인 Vg-Id 커브를 나타내었다. 도 15의 (B) 및 (C)에 나타낸 Vg-Id 커브는 가로축이 트랜지스터의 게이트와 소스 사이의 전압(Vg)을 나타낸다. 또한, 세로축은 트랜지스터의 드레인을 흐르는 전류(Id)를 대수로 나타낸 것이다.
트랜지스터(150) 및 트랜지스터(250)는 백 게이트를 갖는 트랜지스터이다. 도 15의 (B)는 백 게이트의 전위를 소스 또는 게이트와 같은 전위로 하였을 때의 트랜지스터(150)의 Vg-Id 커브를 나타낸 것이고, 도 15의 (C)는 백 게이트의 전위를 소스 또는 게이트와 같은 전위로 하였을 때의 트랜지스터(250)의 Vg-Id 커브를 나타낸 것이다. 도 15의 (B) 및 (C)에 나타낸 바와 같이, 트랜지스터(150) 및 트랜지스터(250)는 상이한 트랜지스터 특성을 갖는다. 트랜지스터(250)의 Vg-Id 커브는 트랜지스터(150)의 Vg-Id 커브보다 Vg가 양의 방향으로 변동되어 있다. 즉, 트랜지스터(250)는 트랜지스터(150)보다 Vth가 큰 트랜지스터이다.
트랜지스터(150) 및 트랜지스터(250)에 대하여 도면을 참조하여 설명한다.
[트랜지스터 150]
도 16의 (A)는 트랜지스터(150)의 평면도이다. 또한, 도 16의 (B)는 도 16의 (A)에서의 일점쇄선 L5-L6을 따라 자른 부분과, 일점쇄선 W5-W6을 따라 자른 부분의 단면도이다. 도 16의 (B)에서, 일점쇄선 L5-L6은 트랜지스터(150)의 채널 길이 방향의 단면도이고, 일점쇄선 W5-W6은 트랜지스터(150)의 채널 폭 방향의 단면도이다. 또한, 도 16의 (C)는 도 16의 (B)에 도시된 부분(134)의 확대도이다.
트랜지스터(150)는 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(150)는 트랜지스터(100)와 거의 같은 구조를 갖지만, 층(129_1)이 없는 점에서 다르다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는, 층(129_1)을 제공하지 않아도 된다.
[트랜지스터(250)]
도 17의 (A)는 트랜지스터(250)의 평면도이다. 또한, 도 17의 (B)는 도 17의 (A)에서의 일점쇄선 L7-L8을 따라 자른 부분과, 일점쇄선 W7-W8을 따라 자른 부분의 단면도이다. 도 17의 (B)에서, 일점쇄선 L7-L8은 트랜지스터(250)의 채널 길이 방향의 단면도이고, 일점쇄선 W7-W8은 트랜지스터(250)의 채널 폭 방향의 단면도이다. 또한, 도 17의 (C)는 도 17의 (B)에 도시된 부분(136)의 확대도이다.
트랜지스터(250)는 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(250)는 트랜지스터(200)와 거의 같은 구조를 갖지만, 층(129_2)이 제공되지 않는 점에서 상이하다. 반도체 장치에 요구되는 성능이나 목적에 따라서는 층(129_2)을 제공하지 않아도 된다. 층(129)을 제공하지 않으면, 반도체 장치의 생산성을 높일 수 있다.
<반도체 장치(1010)의 제작 방법의 예>
반도체 장치(1010)의 제작 방법의 예에 대하여 도 18을 참조하여 설명한다. 도 18에서의 L5-L6 단면은, 도 16의 (A)에서 일점쇄선 L5-L6을 따라 자른 부분의 단면에 상당한다. 또한, 도 18에서의 L7-L8 단면은, 도 17의 (A)에서의 일점쇄선 L7-L8을 따라 자른 부분의 단면에 상당한다.
상술한 실시형태에 나타낸 공정 7까지 마찬가지로 수행하고, 반도체층(109_1a), 반도체층(109_2a1), 반도체층(109_2a2), 반도체층(109_1b), 반도체층(109_2b1), 반도체층(109_2b2), 전극(110_1), 전극(110_2a), 전극(110_2b), 층(128_1), 층(128_2a), 및 층(128_2b)을 형성한다(도 18의 (A) 참조).
다음에, 상술한 실시형태에 나타낸 공정 8과 마찬가지로 가열 처리를 수행하여도 좋다. 또한, 본 실시형태에 나타내는 제작 방법에서는, 상술한 실시형태에 나타낸 공정 9 및 공정 10을 수행하지 않고 공정 11을 수행한다(도 18의 (B) 참조). 층(128)과 접촉하도록 절연층(114)이 형성되고, 절연층(114) 위에 층(121)이 형성된다.
이 후의 공정은 상술한 실시형태에 나타낸 공정 12 이후와 마찬가지로 수행하면 좋다.
[변형예 1]
도 19의 (A)에 도시된 반도체 장치(1010A)는 트랜지스터(150A) 및 트랜지스터(250A)를 갖는다. 트랜지스터(150A) 및 트랜지스터(250A)는 절연층(108)의 형상이 트랜지스터(150) 및 트랜지스터(250)와 다르다. 공정 7의 처리 조건에 따라서는, 절연층(108)의 일부를 선택적으로 제거하여 절연층(107)을 노출시킴으로써, 섬 형상의 절연층(108_1), 섬 형상의 절연층(108_2a), 섬 형상의 절연층(108_2b)을 제공할 수 있다.
영역(121b)과 중첩하는 절연층(108)이 제거되기 때문에, 전극(105_2)과 반도체층(109_2c)을 가깝게 할 수 있다. 따라서, 전극(105_2)의 게이트 또는 백 게이트로서의 기능을 높일 수 있다.
[변형예 2]
도 19의 (B)에 도시된 반도체 장치(1010B)는 트랜지스터(150B) 및 트랜지스터(250B)를 갖는다. 트랜지스터(150B)는 절연층(106) 및 절연층(107)을 형성하지 않는 점에서 트랜지스터(150)와 다르다. 트랜지스터(250B)는 절연층(106) 및 절연층(107)을 형성하지 않는 점에서 트랜지스터(250)와 다르다. 반도체 장치에 요구되는 성능이나 목적에 따라서는 절연층(106) 및 절연층(107)을 제공하지 않아도 된다. 절연층(106) 및 절연층(107)을 제공하지 않으면, 반도체 장치의 생산성을 높일 수 있다. 또한, 절연층(106) 및 절연층(107)을 제공하지 않으면, 전극(105)을 반도체층(109)에 가깝게 할 수 있다. 따라서, 전극(105)을 게이트 또는 백 게이트로서 사용한 경우에 얻어지는 효과를 높일 수 있다.
[변형예 3]
도 19의 (C)에 도시된 반도체 장치(1010C)는 트랜지스터(150) 및 트랜지스터(250C)를 갖는다. 트랜지스터(250C)는 트랜지스터(250)에서 전극(105_2)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(105_2)을 제공하지 않아도 된다.
[변형예 4]
도 20의 (A)에 도시된 반도체 장치(1010D)는 트랜지스터(150D) 및 트랜지스터(250)를 갖는다. 트랜지스터(150D)는 트랜지스터(150)에서 전극(105_1)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(105_1)을 제공하지 않아도 된다. 또한, 전극(105_1) 및 전극(105_2) 양쪽을 제공하지 않는 구성도 가능하다.
[변형예 5]
또한, 도 20의 (B)에 도시된 반도체 장치(1010E)는 트랜지스터(150D) 및 트랜지스터(250C)를 갖는다. 반도체 장치(1010E)와 같이, 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 전극(105)을 제공하지 않아도 된다.
[변형예 6]
도 20의 (C)에 도시된 반도체 장치(1010F)는 트랜지스터(150F) 및 트랜지스터(250F)를 갖는다. 트랜지스터(150F)는 트랜지스터(150)에서 층(128_1)을 생략한 구성을 갖는다. 트랜지스터(250F)는 트랜지스터(250)에서 층(128_2)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 층(128)을 제공하지 않아도 된다.
[변형예 7]
도 21의 (A)에 도시된 반도체 장치(1010G)는 트랜지스터(150) 및 트랜지스터(250G)를 갖는다. 트랜지스터(250G)는 반도체층(109_2a1)과 반도체층(109_2a2)이 접속된 반도체층(109_2a)을 갖는 점에서 트랜지스터(250)와 다르다. 트랜지스터(250G)에서는, 반도체층(109_2a) 및 반도체층(109_2c) 중 한쪽 또는 양쪽이 채널이 형성되는 반도체층으로서 기능할 수 있다.
[변형예 8]
도 21의 (B)에 도시된 반도체 장치(1010H)는 트랜지스터(150H) 및 트랜지스터(250H)를 갖는다. 트랜지스터(150H)는 트랜지스터(150)에서 반도체층(109_1a)을 생략한 구성을 갖는다. 트랜지스터(250H)는 트랜지스터(250)에서 반도체층(109_2a1) 및 반도체층(109_2a2)을 생략한 구성을 갖는다. 반도체 장치에 요구되는 성능이나 목적 등에 따라서는 반도체층(109a)을 제공하지 않아도 된다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는, 본 명세서 등에 개시된 트랜지스터를 사용한 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 구조예>
도 22의 (A) 내지 (C)는 반도체 장치(400)의 단면도이다. 반도체 장치(400)는 트랜지스터(100) 및 트랜지스터(281)를 갖는다. 또한, 본 실시형태에 나타내는 트랜지스터(100)는 상술한 실시형태에 나타낸 다른 트랜지스터와 치환할 수 있다. 도 22의 (A)는 트랜지스터(100)와 트랜지스터(281)의 채널 길이 방향의 단면도이고, 도 22의 (B)는 채널 폭 방향의 단면도이다. 도 22의 (C)는 도 22의 (A)에 도시된 트랜지스터(281)의 확대도이다.
반도체 장치(400)에서는 기판(401)으로서 n형 반도체를 사용한다. 트랜지스터(281)는 채널 형성 영역(283), 고농도 p형 불순물 영역(285), 절연층(286), 전극(287), 측벽(288)을 갖는다. 또한, 절연층(286)을 개재하여 측벽(288)과 중첩되는 영역에 저농도 p형 불순물 영역(284)을 갖는다. 절연층(286)은 게이트 절연층으로서 기능할 수 있다. 전극(287)은 게이트 전극으로서 기능할 수 있다. 트랜지스터(281)는 채널 형성 영역(283)이 기판(401)의 일부에 형성된다.
저농도 p형 불순물 영역(284)은 전극(287)을 형성한 후이고, 또한 측벽(288)을 형성하기 전에 전극(287)을 마스크로서 사용하여 불순물 원소가 도입됨으로써 형성될 수 있다. 즉, 저농도 p형 불순물 영역(284)은 자기 정합적으로 형성될 수 있다. 측벽(288)을 형성한 후, 고농도 p형 불순물 영역(285)을 형성한다. 또한, 저농도 p형 불순물 영역(284)은 고농도 p형 불순물 영역(285)과 같은 도전형을 갖고, 도전형을 부여하는 불순물의 농도가 고농도 p형 불순물 영역(285)보다 낮다. 또한, 저농도 p형 불순물 영역(284)은 상황에 따라 제공되지 않아도 된다.
트랜지스터(281)는 소자 분리층(414)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 소자 분리층의 형성에는 LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
트랜지스터(281)는 p채널형 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(281) 위에 절연층(403)이 형성되고, 절연층(403) 위에 절연층(404)이 형성되어 있다. 절연층(403) 및 절연층(404)은 상술한 실시형태에 나타낸 절연층과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 절연층(403) 및 절연층(404)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 불순물의 확산을 방지하는 기능을 갖는 절연 재료를 사용하여 형성되는 것이 바람직하다. 또한, 절연층(403) 및 절연층(404) 중 어느 한쪽을 생략하여도 좋고, 절연층을 더 적층하여도 좋다.
또한, 반도체 장치(400)는 절연층(404) 위에 평탄한 표면을 갖는 절연층(405)을 갖는다. 절연층(405)은 상술한 실시형태에 나타낸 절연층과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 절연층(405) 표면에 CMP 처리를 수행하여도 좋다.
또한, 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용하여 절연층(405)을 형성하여도 좋다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용하여도 좋다. 또한, 이들 재료로 형성되는 절연층을 복수 적층함으로써, 절연층(405)을 형성하여도 좋다.
또한, 절연층(405) 위에 전극(413a), 전극(413b), 및 전극(413c)이 형성되어 있다. 전극(413a), 전극(413b), 및 전극(413c)은 상술한 실시형태에 나타낸 전극과 같은 재료 및 방법에 의하여 형성될 수 있다.
또한, 전극(413a)은 콘택트 플러그(406a)를 통하여 한 쌍의 고농도 p형 불순물 영역(285)의 한쪽과 전기적으로 접속되어 있다. 전극(413b)은 콘택트 플러그(406b)를 통하여 한 쌍의 고농도 p형 불순물 영역(285)의 다른 쪽과 전기적으로 접속되어 있다. 전극(413c)은 콘택트 플러그(406c)를 통하여 전극(287)과 전기적으로 접속되어 있다.
또한, 전극(413a), 전극(413b), 및 전극(413c)을 덮도록 절연층(407)이 형성되어 있다. 절연층(407)은 절연층(405)과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 절연층(407)의 표면에 CMP 처리를 수행하여도 좋다.
또한, 절연층(407) 위에 절연층(102)이 형성되어 있다. 절연층(407)보다 위에 있는 층의 구성에 대해서는 상술한 실시형태를 참조하면 이해할 수 있다. 따라서, 본 실시형태에서는 자세히 설명하지 않는다. 또한, 전극(117_1b)은 콘택트 플러그(408)를 통하여 전극(413b)과 전기적으로 접속되어 있다.
콘택트 플러그(406a), 콘택트 플러그(406b), 콘택트 플러그(406c), 및 콘택트 플러그(408)는 전극(116)과 같은 재료 및 방법에 의하여 형성될 수 있다.
[변형예 1]
기판(401)에 n채널형 트랜지스터인 트랜지스터(282)를 제공하여도 좋다. 도 23의 (A) 및 (B)는 반도체 장치(410)의 단면도이다. 반도체 장치(410)는 반도체 장치(400)에 트랜지스터(282)를 더한 구성을 갖는다. 도 23의 (A)는 트랜지스터(100), 트랜지스터(281), 및 트랜지스터(282)의 채널 길이 방향의 단면도이고, 도 23의 (B)는 트랜지스터(282)의 확대도이다.
트랜지스터(282)에서는 채널 형성 영역(1283)이 웰(well)(220)에 형성된다. 또한, 트랜지스터(282)는 채널 형성 영역(1283), 고농도 n형 불순물 영역(1285), 절연층(286), 전극(287), 측벽(288)을 갖는다. 또한, 절연층(286)을 개재하여 측벽(288)과 중첩되는 영역에 저농도 n형 불순물 영역(1284)을 갖는다.
저농도 n형 불순물 영역(1284)은, 전극(287)을 형성한 후이고, 또한 측벽(288)을 형성하기 전에 전극(287)을 마스크로서 사용하여 불순물 원소가 도입됨으로써 형성될 수 있다. 즉, 저농도 n형 불순물 영역(1284)은 자기 정합적으로 형성될 수 있다. 측벽(288)을 형성한 후, 고농도 n형 불순물 영역(1285)을 형성한다. 또한, 저농도 n형 불순물 영역(1284)은 고농도 n형 불순물 영역(1285)과 같은 도전형을 갖고, 도전형을 부여하는 불순물의 농도가 고농도 n형 불순물 영역(1285)보다 낮다. 또한, 저농도 n형 불순물 영역(1284)은 상황에 따라 제공되지 않아도 된다.
[변형예 2]
도 24의 (A) 내지 (C)는 반도체 장치(420)의 단면도이다. 반도체 장치(420)는 반도체 장치(400)가 갖는 트랜지스터(281)를 FIN형 트랜지스터(291)로 치환한 구성을 갖는다. 트랜지스터를 FIN형으로 함으로써, 실효적인 채널 폭이 증대하여, 트랜지스터의 온 특성을 개선할 수 있다. 또한, 채널 형성 영역에 대한 게이트 전극의 전계의 기여를 크게 할 수 있기 때문에, 트랜지스터의 오프 특성을 개선할 수 있다.
[변형예 3]
도 25는 반도체 장치(430)의 단면도이다. 반도체 장치(430)는 트랜지스터(100), 트랜지스터(200), 트랜지스터(281), 용량 소자(240)를 갖는다. 또한, 반도체 장치(430)는 트랜지스터(281)를 덮는 절연층(405) 위에 절연층(431), 절연층(432), 절연층(433), 절연층(434), 절연층(435), 및 절연층(436)을 갖는다. 또한, 반도체 장치(430)는 절연층(405) 위에 전극(422) 및 전극(424)을 갖는다.
전극(422)은 절연층(431) 및 절연층(432)에 매립되도록 제공되어 있다. 또한, 전극(422)은 절연층(403), 절연층(404), 및 절연층(405)에 제공된 전극(421)을 통하여 트랜지스터(281)와 전기적으로 접속되어 있다.
전극(424)은 절연층(435)에 매립되도록 제공되어 있다. 또한, 전극(424)은 절연층(433) 및 절연층(434)에 제공된 전극(423)을 통하여 전극(422)과 전기적으로 접속되어 있다.
또한, 반도체 장치(430)는 절연층(436) 위에 절연층(102) 및 절연층(103)을 개재하여 트랜지스터(100) 및 트랜지스터(200)를 갖는다. 또한, 트랜지스터(100) 및 트랜지스터(200) 위에 절연층(115) 및 절연층(439)을 갖고, 절연층(439) 위에 전극(427) 및 전극(241)을 갖는다. 또한, 전극(427) 및 전극(241)을 덮는 절연층(242)을 갖는다. 또한, 절연층(242) 위에 전극(241)을 덮는 전극(243)을 갖는다.
전극(241), 절연층(242), 및 전극(243)이 중첩되는 영역이 용량 소자(240)로서 기능한다. 전극(241)을 덮도록 전극(243)을 제공함으로써, 전극(241)의 상면뿐만 아니라 측면도 용량 소자로서 기능할 수 있다.
전극(427)은 절연층(439), 절연층(115), 절연층(114), 반도체층(109c), 및 층(129)의 일부에 제공된 전극(426)을 통하여 트랜지스터(200)의 소스 또는 드레인과 전기적으로 접속되어 있다.
또한, 전극(243) 및 절연층(242) 위에 절연층(437)을 갖고, 절연층(437) 위에 전극(429)을 갖고, 전극(429) 위에 절연층(438)을 갖는다. 전극(429)은 절연층(437)의 일부에 제공된 전극(428)을 통하여 전극(427)과 전기적으로 접속되어 있다.
절연층(431), 절연층(432), 절연층(433), 절연층(434), 절연층(435), 절연층(436), 절연층(439), 절연층(242), 절연층(437), 및 절연층(438)은 상술한 실시형태 등에 나타낸 절연층과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 전극(421), 전극(422), 전극(423), 전극(424), 전극(425), 전극(426), 전극(427), 전극(241), 전극(243), 전극(428), 및 전극(429)은 상술한 실시형태 등에 나타낸 전극과 같은 재료 및 방법에 의하여 형성될 수 있다.
또한, 전극(421), 전극(422), 전극(423), 전극(424), 전극(425), 전극(426), 전극(427), 전극(428), 및 전극(429)은 다마신법이나 듀얼 다마신법 등을 사용하여 형성되어도 좋다.
<반도체 회로의 일례>
본 명세서 등에서 개시한 트랜지스터는 OR 회로, AND 회로, NAND 회로, 및 NOR 회로 등의 논리 회로나, 인버터 회로, 버퍼 회로, 시프트 레지스터 회로, 플립플롭 회로, 인코더 회로, 디코더 회로, 증폭 회로, 아날로그 스위치 회로, 적분 회로, 미분 회로, 및 메모리 소자 등 다양한 반도체 회로에 사용될 수 있다.
본 명세서 등에서 개시한 트랜지스터를 사용한 반도체 회로의 일례를 도 26의 회로도에 나타내었다. 또한, 회로도 등에서 OS 트랜지스터를 사용하는 것이 바람직한 트랜지스터의 회로 기호로서 'OS'를 붙이는 경우가 있다.
도 26의 (A)에 도시된 반도체 회로는 p채널형 트랜지스터(281)와 n채널형 트랜지스터(282)를 직렬로 접속하고, 각 게이트를 접속한 인버터 회로의 구성예이다.
도 26의 (B)에 도시된 반도체 회로는 p채널형 트랜지스터(281)와 n채널형 트랜지스터(282)를 병렬로 접속한 아날로그 스위치 회로의 구성예이다.
도 26의 (C)에 도시된 반도체 회로는 트랜지스터(281a), 트랜지스터(281b), 트랜지스터(282a), 및 트랜지스터(282b)를 사용한 NAND 회로의 구성예이다. NAND 회로는 입력 단자(IN_A)와 입력 단자(IN_B)에 입력되는 전위의 조합에 따라 출력되는 전위가 달라진다.
<기억 소자의 일례>
도 27의 (A)에 도시된 반도체 회로는 트랜지스터(262)의 소스 및 드레인 중 한쪽을 트랜지스터(263)의 게이트 및 용량 소자(258)의 한쪽 전극에 접속한 기억 소자(251a)의 구성예이다. 또한, 도 27의 (B)에 도시된 회로는 트랜지스터(262)의 소스 및 드레인 중 한쪽을 용량 소자(258)의 한쪽 전극에 접속한 기억 소자(261a)의 구성예이다.
기억 소자(251a) 및 기억 소자(261a)는 배선(254) 및 트랜지스터(262)를 통하여 입력된 전하를 노드(257)에 유지할 수 있다. 트랜지스터(262)로서 OS 트랜지스터를 사용함으로써, 노드(257)의 전하를 오랫동안 유지할 수 있다.
기억 소자(251a)는 트랜지스터(263)를 갖는다. 도 27의 (A)에는 트랜지스터(263)로서 p채널형 트랜지스터를 도시하였지만, n채널형 트랜지스터를 사용하여도 좋다. 예를 들어, 트랜지스터(263)로서 트랜지스터(281) 또는 트랜지스터(282)를 사용하여도 좋다. 또한, 트랜지스터(263)로서 OS 트랜지스터를 사용하여도 좋다.
여기서, 도 27의 (A)에 도시된 기억 소자(251a) 및 도 27의 (B)에 도시된 기억 소자(261a)에 대하여 자세히 설명한다.
기억 소자(251a)는 제 1 반도체를 사용한 트랜지스터(263), 제 2 반도체를 사용한 트랜지스터(262), 및 용량 소자(258)를 갖는다.
트랜지스터(262)로서는 상술한 실시형태에서 개시한 OS 트랜지스터를 사용할 수 있다. 트랜지스터(262)로서 오프 전류가 작은 트랜지스터를 사용함으로써, 노드(257)에 데이터를 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없거나 또는 리프레시 동작의 반도를 매우 적게 할 수 있기 때문에, 소비전력이 낮은 기억 소자가 된다.
도 27의 (A)에서는, 배선(252)이 트랜지스터(263)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(253)이 트랜지스터(263)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 또한, 배선(255)은 트랜지스터(262)의 게이트와 전기적으로 접속되고, 트랜지스터(262)의 소스 및 드레인 중 한쪽은 노드(257)와 전기적으로 접속되고, 트랜지스터(262)의 소스 및 드레인 중 다른 쪽은 배선(254)과 전기적으로 접속되어 있다. 그리고, 용량 소자(258)의 한쪽 전극 및 트랜지스터(263)의 게이트는 노드(257)와 전기적으로 접속되어 있다. 또한, 배선(256)이 용량 소자(258)의 다른 쪽 전극과 전기적으로 접속되어 있다.
노드(257)에 공급된 전하를 유지할 수 있다는 특성을 도 27의 (A)에 도시된 기억 소자(251a)가 가지면, 이하에 나타내는 바와 같이 데이터의 기록, 유지, 판독이 가능하다.
[기록 동작, 유지 동작]
기억 소자(251a)의 데이터의 기록 동작 및 유지 동작에 대하여 설명한다. 우선, 배선(255)의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 한다. 이로써, 배선(254)의 전위가 노드(257)에 공급된다. 즉, 노드(257)에 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 공급하는 전하(이하, 'Low 레벨 전하', 'High 레벨 전하'라고도 함) 중 어느 쪽이 공급된다. 그 후, 배선(255)의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 함으로써, 노드(257)에 전하가 유지된다(유지 동작).
또한, High 레벨 전하는 Low 레벨 전하보다 높은 전위를 노드(257)에 공급하는 전하로 한다. 또한, 트랜지스터(263)에 p채널형 트랜지스터를 사용하는 경우에는 High 레벨 전하 및 Low 레벨 전하는 모두 트랜지스터(263)의 문턱 전압보다 높은 전위를 공급하는 전하로 한다. 또한, 트랜지스터(263)로서 n채널형 트랜지스터를 사용하는 경우에는 High 레벨 전하 및 Low 레벨 전하는 모두 트랜지스터(263)의 문턱 전압보다 낮은 전위를 공급하는 전하로 한다. 즉, High 레벨 전하와 Low 레벨 전하는 모두 트랜지스터(263)가 오프 상태가 되는 전위를 공급하는 전하이다.
[판독 동작 1]
다음에, 데이터의 판독 동작에 대하여 설명한다. 배선(253)의 전위와 상이한 소정의 전위(정전위)를 배선(252)에 공급한 상태에서 판독 전위(VR)를 배선(256)에 공급하면, 노드(257)에 유지되어 있는 데이터를 판독할 수 있다.
High 레벨 전하에 의하여 공급되는 전위를 VH로 하고, Low 레벨 전하에 의하여 공급되는 전위를 VL로 하면, 판독 전위(VR)는 {(Vth-VH)+(Vth+VL)}/2로 하면 좋다. 또한, 데이터를 판독하지 않을 때의 배선(256)의 전위는, 트랜지스터(263)로서 p채널형 트랜지스터를 사용하는 경우에는 VH보다 높은 전위로 하고, 트랜지스터(263)로서 n채널형 트랜지스터를 사용하는 경우에는 VL보다 낮은 전위로 하면 좋다.
예를 들어, 트랜지스터(263)로서 p채널형 트랜지스터를 사용하는 경우, 트랜지스터(263)의 Vth가 -2V이고, VH가 1V이고, VL이 -1V이면, VR을 -2V로 하면 좋다. 노드(257)에 기록된 전위가 VH일 때 배선(256)에 VR이 공급되면, 트랜지스터(263)의 게이트에 VR+VH, 즉 -1V가 인가된다. -1V는 Vth보다 높기 때문에, 트랜지스터(263)는 온 상태가 되지 않는다. 따라서, 배선(253)의 전위는 변화되지 않는다. 또한, 노드(257)에 기록된 전위가 VL일 때 배선(256)에 VR이 공급되면, 트랜지스터(263)의 게이트에 VR+VL, 즉 -3V가 인가된다. -3V는 Vth보다 낮기 때문에, 트랜지스터(263)가 온 상태가 된다. 따라서, 배선(253)의 전위가 변화된다.
또한, 트랜지스터(263)로서 n채널형 트랜지스터를 사용하는 경우, 트랜지스터(263)의 Vth가 2V이고, VH가 1V이고, VL이 -1V이면, VR을 2V로 하면 좋다. 노드(257)에 기록된 전위가 VH일 때 배선(256)에 VR이 공급되면, 트랜지스터(263)의 게이트에 VR+VH, 즉 3V가 인가된다. 3V는 Vth보다 높기 때문에, 트랜지스터(263)는 온 상태가 된다. 따라서, 배선(253)의 전위가 변화된다. 또한, 노드(257)에 기록된 전위가 VL일 때 배선(256)에 VR이 공급되면, 트랜지스터(263)의 게이트에 VR+VL, 즉 1V가 인가된다. 1V는 Vth보다 낮기 때문에, 트랜지스터(263)는 온 상태가 되지 않는다. 따라서, 배선(253)의 전위는 변화되지 않는다.
배선(253)의 전위를 판별함으로써, 노드(257)에 유지되어 있는 데이터를 판독할 수 있다.
도 27의 (B)에 도시된 기억 소자(261a)는 트랜지스터(263)를 갖지 않는 점에서 기억 소자(251a)와 상이하다. 또한, 용량 소자(258)의 다른 쪽 전극이 배선(264)과 전기적으로 접속된다. 배선(264)의 전위는 고정 전위이면 어떠한 전위이어도 좋다. 예를 들어, 배선(264)을 GND로 하면 좋다. 기억 소자(261a)도 기억 소자(251a)와 같은 동작에 의하여 데이터를 기록할 수 있다.
[판독 동작 2]
기억 소자(261a)의 데이터의 판독 동작에 대하여 설명한다. 트랜지스터(262)가 온 상태가 되는 전위가 배선(255)에 공급되면, 부유 상태에 있는 배선(254)과 용량 소자(258)가 도통되어, 배선(254)과 용량 소자(258) 사이에서 전하가 재분배된다. 결과적으로, 배선(254)의 전위가 변화된다. 배선(254)의 전위의 변화량은 노드(257)의 전위(또는, 노드(257)에 축적된 전하)에 따라 상이한 값이 된다.
예를 들어, 노드(257)의 전위를 V로, 용량 소자(258)의 용량을 C로, 배선(254)이 갖는 용량 성분을 CB로, 전하가 재분배되기 전의 배선(254)의 전위를 VB0으로 하면, 전하가 재분배된 후의 배선(254)의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서 노드(257)의 전위가 V1과 V0(V1>V0)의 2가지 상태를 갖는다고 가정하면, 전위(V1)를 유지하고 있는 경우의 배선(254)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위(V0)를 유지하고 있는 경우의 배선(254)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 배선(254)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
산화물 반도체를 사용하고 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 상술한 기억 소자는 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있게 되기 때문에, 소비전력이 낮은 반도체 장치를 구현할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 기억 내용을 오랫동안 유지할 수 있다.
또한, 상기 기억 소자는 데이터의 기록에 높은 전압을 필요로 하지 않기 때문에, 소자가 열화되기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 달리 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출하지 않기 때문에, 절연체가 열화되는 등의 문제가 전혀 생기지 않는다. 즉, 본 발명의 일 형태에 따른 기억 소자는, 종래의 비휘발성 메모리에서 문제가 되고 있는 기록 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된 기억 소자이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라 데이터가 기록되기 때문에, 고속 동작이 가능하다.
또한, 트랜지스터(262)로서 백 게이트를 갖는 트랜지스터를 사용하여도 좋다. 상기 백 게이트에 공급되는 전위를 제어함으로써, 트랜지스터(262)의 문턱 전압을 임의로 변화시킬 수 있다. 도 27의 (C)에 도시된 기억 소자(251b)는 기억 소자(251a)와 거의 같은 회로 구성을 갖는다. 기억 소자(251b)는 트랜지스터(262)로서 백 게이트를 갖는 트랜지스터를 사용하는 점에서 기억 소자(251a)와 상이하다. 도 27의 (D)에 도시된 기억 소자(261b)는 기억 소자(261a)와 거의 같은 회로 구성을 갖는다. 기억 소자(261b)는 트랜지스터(262)로서 백 게이트를 갖는 트랜지스터를 사용하는 점에서 기억 소자(261a)와 상이하다.
또한, 기억 소자(251b) 및 기억 소자(261b)에서는 트랜지스터(262)의 백 게이트가 배선(259)과 전기적으로 접속되어 있다. 배선(259)에 공급되는 전위를 제어함으로써, 트랜지스터(262)의 문턱 전압을 임의로 변화시킬 수 있다.
<기억 장치의 일례>
상기 기억 소자를 사용한 기억 장치의 일례를 도 28의 (A) 및 (B)의 회로도에 도시하였다. 도 28의 (A)에 도시된 기억 장치(300)는 기억 회로(310)와 전압 유지 회로(320)를 갖는다. 도 28의 (B)에 도시된 기억 장치(300a)는 기억 회로(310a)와 전압 유지 회로(320a)를 갖는다. 기억 회로(310) 및 기억 회로(310a)는 복수의 기억 소자를 갖는다. 도 28의 (A) 및 (B)에는 3개의 기억 소자(261b)(기억 소자(261b_1) 내지 기억 소자(261b_3))를 갖는 경우를 예시하였다.
도 28의 (A)에 도시된 기억 장치(300)에서는 기억 회로(310)가 갖는 기억 소자(261b_1)는 배선(255_1) 및 배선(254_1)과 전기적으로 접속된다. 또한, 기억 회로(310)가 갖는 기억 소자(261b_2)는 배선(255_2) 및 배선(254_2)과 전기적으로 접속된다. 또한, 기억 회로(310)가 갖는 기억 소자(261b_3)는 배선(255_3) 및 배선(254_3)과 전기적으로 접속된다. 또한, 기억 회로(310)가 갖는 기억 소자(261b_1) 내지 기억 소자(261b_3)는 배선(264)과 전기적으로 접속된다.
도 28의 (B)에 도시된 기억 장치(300a)에서는 기억 회로(310a)가 갖는 기억 소자(261b_1) 내지 기억 소자(261b_3)는 배선(255)과 전기적으로 접속된다. 또한, 기억 회로(310a)가 갖는 기억 소자(261b_1)는 배선(254_1) 및 배선(264_1)과 전기적으로 접속된다. 또한, 기억 회로(310a)가 갖는 기억 소자(261b_2)는 배선(254_2) 및 배선(264_2)과 전기적으로 접속된다. 또한, 기억 회로(310a)가 갖는 기억 소자(261b_3)는 배선(254_3) 및 배선(264_3)과 전기적으로 접속된다.
또한, 기억 소자(261b_1) 내지 기억 소자(261b_3)의 구성이나 동작에 대해서는, 상술한 기억 소자(261b)에 관한 설명을 참조하면 좋다. 따라서, 여기서는 자세히 설명하지 않는다.
전압 유지 회로(320)는 트랜지스터(323) 및 용량 소자(324)를 갖는다. 도 28의 (A)에는 트랜지스터(323)로서 백 게이트를 갖는 트랜지스터를 도시하였다. 트랜지스터(323)의 소스 및 드레인 중 한쪽은 단자(321)와 전기적으로 접속된다. 트랜지스터(323)의 소스 및 드레인 중 다른 쪽, 게이트, 및 백 게이트는 배선(259)과 전기적으로 접속된다. 용량 소자(324)의 한쪽 전극은 배선(259)과 전기적으로 접속된다. 용량 소자(324)의 다른 쪽 전극은 배선(322)과 전기적으로 접속된다.
전압 유지 회로(320a)는 트랜지스터(323a) 및 용량 소자(324)를 갖는다. 트랜지스터(323a)는 백 게이트를 갖지 않는 점에서 트랜지스터(323)와 다르다. 트랜지스터(323a)의 소스 및 드레인 중 한쪽은 단자(321)와 전기적으로 접속된다. 트랜지스터(323a)의 소스 및 드레인 중 다른 쪽 및 게이트는 배선(259)과 전기적으로 접속된다. 용량 소자(324)의 한쪽 전극은 배선(259)과 전기적으로 접속된다. 용량 소자(324)의 다른 쪽 전극은 배선(322)과 전기적으로 접속된다.
기억 장치(300) 및 기억 장치(300a)는 배선(322)의 전위를 제어함으로써, 배선(259)의 전위를 변화시킬 수 있다. 기억 장치(300) 및 기억 장치(300a)의 판독 동작 및 기록 동작 시에는 배선(259)의 전위가 후술하는 음 전위(GND보다 낮은 전위)보다 높고, 또한 트랜지스터(262)의 Vth에 상당하는 전위(트랜지스터(262)가 온 상태가 되는 전위)보다 낮은 전위가 되도록 배선(322)에 전위를 공급한다.
또한, 기억 장치(300a)에서와 같이 기억 소자(261b_1) 내지 기억 소자(261b_3) 각각이 갖는 트랜지스터(262)의 게이트가 배선(255)과 전기적으로 접속되어 있는 경우에는, 배선(259)의 전위를 트랜지스터(262)의 Vth에 상당하는 전위 이상으로 하여도 좋다.
배선(259)의 전위를 제어함으로써, 트랜지스터(262)의 동작 속도를 빠르게 할 수 있다. 또한, 트랜지스터(262)의 외견상 Vth를 작게 할 수 있다. 따라서, 데이터의 기록 속도 및 판독 속도를 빠르게 할 수 있다.
또한, 기억 회로(310)의 유지 동작 시에는 배선(322)에 고정 전위를 공급한다. 예를 들어, GND를 공급한다. 그 후, 단자(321)에 음 전위(GND보다 낮은 전위)를 공급한다. 단자(321)에 음 전위가 공급되면, 상대적으로 트랜지스터(323)(트랜지스터(323a))의 게이트 전위가 높아져, 트랜지스터(323)(트랜지스터(323a))가 온 상태가 된다. 그러면, 트랜지스터(323)(트랜지스터(323a))를 통하여 배선(259)에 음 전위가 공급된다. 또한, 더 정확하게 말하면, 배선(259)은 음 전위보다 트랜지스터(323)(트랜지스터(323a))의 Vth만큼 높은 전위가 된다. 다만, 설명을 이해하기 쉽게 하기 위하여, 본 실시형태 등에서는 배선(259)에 음 전위가 공급되는 것으로 한다.
배선(259)에 음 전위가 공급되면, 트랜지스터(262)의 백 게이트 전위가 저하되어, 트랜지스터(262)가 오프 상태가 됨으로써, 기억 회로(310)에 기록된 데이터가 유지된다. 또한, 트랜지스터(262)의 백 게이트에 음 전위를 공급함으로써, 트랜지스터의 외견상 Vth가 커진다. 따라서, 트랜지스터(262)의 게이트 전위가 변동하더라도 기억 회로(310)에 기록된 데이터를 유지할 수 있다.
다음에, 단자(321)에 GND 이상의 전위를 공급한다. 예를 들어, GND를 공급한다. 배선(259)의 전위는 음 전위이기 때문에, 트랜지스터의 게이트 전위도 음 전위가 된다. 따라서, 트랜지스터(323)(트랜지스터(323a))가 오프 상태가 된다. 이 후, 기억 장치(300)(기억 장치(300a))에 대한 전력의 공급이 정지되더라도 트랜지스터(323)(트랜지스터(323a)) 및 트랜지스터(262)의 오프 상태를 유지할 수 있다.
전압 유지 회로(320)는 기억 장치(300)(기억 장치(300a))의 유지 동작 시에 배선(259)의 전위 변동을 억제하는 기능을 갖는다. 또한, 전압 유지 회로(320)는 기억 장치(300)(기억 장치(300a))에 대한 전력의 공급이 정지되더라도 배선(259)의 전위 변동을 억제하는 기능을 갖는다. 즉, 전압 유지 회로(320)는 배선(259)의 전압을 유지하는 기능을 갖는다. 배선(259)의 전압을 유지하기 위하여, 트랜지스터(323)(트랜지스터(323a))는 오프 전류가 적은 트랜지스터인 것이 바람직하다. 예를 들어, 용량 소자(324)의 용량값이 10pF이고, 허용되는 배선(259)의 전위 상승이 0.5V라고 상정하면, 배선(259)의 전위가 0.5V 상승될 때까지 걸리는 기간은, 트랜지스터(323)(트랜지스터(323a))의 오프 전류가 1.39×10- 15A인 경우에 1시간, 트랜지스터(323)(트랜지스터(323a))의 오프 전류가 5.79×10- 17A인 경우에 하루, 트랜지스터(323)(트랜지스터(323a))의 오프 전류가 1.59×10- 19A인 경우에 1년, 트랜지스터(323)(트랜지스터(323a))의 오프 전류가 1.59×10- 20A인 경우에 10년이다. 트랜지스터(323)(트랜지스터(323a))의 오프 전류를 1.59×10-20A 이하로 함으로써, 기억 회로(310)에 기록된 데이터를 10년 이상 유지할 수 있다.
예를 들어, 트랜지스터(323)(트랜지스터(323a))로서 OS 트랜지스터를 사용함으로써, 오프 전류가 매우 작은 트랜지스터를 구현할 수 있다. 오프 전류를 작게 하기 위하여, 트랜지스터(323)(트랜지스터(323a))는 채널 길이가 긴 트랜지스터인 것이 바람직하다. 또는, 트랜지스터(323)(트랜지스터(323a))는 채널 폭이 짧은 트랜지스터인 것이 바람직하다. 또는, 트랜지스터(323)(트랜지스터(323a))는 채널 폭보다 채널 길이가 긴 트랜지스터인 것이 바람직하다.
특히, 트랜지스터(323)(트랜지스터(323a))는 Vg가 0V일 때의 드레인 전류(오프 전류)가 적은 트랜지스터인 것이 바람직하다. 따라서, 트랜지스터(323)(트랜지스터(323a))로서 Vth가 큰 트랜지스터를 사용하는 것이 바람직하다. Vth가 큰 트랜지스터로서는, 상술한 트랜지스터(200) 등을 사용할 수 있다.
또한, 트랜지스터(262)는 데이터의 기록 및 판독을 수행하기 때문에, Vth가 작은 트랜지스터가 사용되는 것이 바람직하다. 따라서, 트랜지스터(262)는 Vg가 0V일 때의 드레인 전류(오프 전류)가 트랜지스터(323)(트랜지스터(323a))보다 큰 경우가 있다. 또한, 트랜지스터(262)에는 온 전류나 전계 효과 이동도가 큰 트랜지스터를 사용하는 것이 바람직하다. 따라서, 트랜지스터(262)는 온 전류나 전계 효과 이동도가 트랜지스터(323)(트랜지스터(323a)보다 큰 경우가 있다. 트랜지스터(262)로서 상술한 트랜지스터(100) 등을 사용할 수 있다.
도 29는 기억 회로(310)의 트랜지스터(262)로서 트랜지스터(100)를 사용하고, 전압 유지 회로(320)의 트랜지스터(323)로서 트랜지스터(200)를 사용한 경우의 기억 장치(300)의 단면 구조의 일부를 도시한 도면이다.
도 29에서는, 기억 장치(300)는 기판(101) 위에 절연층(102) 및 절연층(103)을 개재하여 트랜지스터(262) 및 트랜지스터(323)를 갖는다. 또한, 트랜지스터(262) 및 트랜지스터(323) 위에 절연층(115) 및 절연층(439)을 갖고, 절연층(439) 위에 전극(241), 전극(244), 및 전극(427)을 갖는다. 또한, 전극(241), 전극(244), 및 전극(427)을 덮는 절연층(242)을 갖는다. 또한, 절연층(242) 위에 전극(241)을 덮는 전극(243), 및 전극(244)을 덮는 전극(245)을 갖는다.
전극(241), 절연층(242), 및 전극(243)이 중첩되는 영역이 용량 소자(258)로서 기능한다. 전극(241)을 덮도록 전극(243)을 제공함으로써, 전극(241)의 상면뿐만 아니라 측면도 용량 소자로서 기능할 수 있다. 전극(244), 절연층(242), 및 전극(245)이 중첩되는 영역이 용량 소자(324)로서 기능한다. 전극(244)을 덮도록 전극(245)을 제공함으로써, 전극(244)의 상면뿐만 아니라 측면도 용량 소자로서 기능할 수 있다.
전극(427)은 절연층(439), 절연층(115), 절연층(114), 반도체층(109c), 및 층(129) 각각의 일부에 제공된 전극(426)을 통하여 트랜지스터(323)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
또한, 전극(243), 전극(245), 및 절연층(242) 위에 절연층(437)을 갖고, 절연층(437) 위에 전극(429)을 갖고, 전극(429) 위에 절연층(438)을 갖는다. 전극(429)은 절연층(437)의 일부에 제공된 전극(428)을 통하여 전극(427)과 전기적으로 접속되어 있다.
트랜지스터(323)의 소스 및 드레인 중 다른 쪽은 트랜지스터(323)의 게이트 및 트랜지스터(262)의 백 게이트와 전기적으로 접속되어 있다. 또한, 도시되지 않았지만, 트랜지스터(323)의 게이트와 백 게이트는 전기적으로 접속되어 있다.
절연층(439), 절연층(242), 절연층(437), 및 절연층(438)은 상술한 실시형태 등에 나타낸 절연층과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 전극(426), 전극(427), 전극(241), 전극(243), 전극(244), 전극(245), 전극(428), 및 전극(429)은 상술한 실시형태 등에 나타낸 전극과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 전극(241), 전극(244), 및 전극(427)은 같은 공정으로 동시에 제작될 수 있다. 또한, 전극(243) 및 전극(245)은 같은 공정으로 동시에 제작될 수 있다.
본 발명의 일 형태에 따르면, 상이한 전기 특성을 갖는 트랜지스터를 거의 같은 공정을 거쳐 제작할 수 있다. 그러므로, 본 발명의 일 형태에 따르면, 생산성이 높은 기억 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 따르면, 전력의 공급이 정지되더라도 데이터를 오랫동안 유지할 수 있는 기억 장치를 구현할 수 있다. 예를 들어, 전력의 공급이 정지되더라도 1년 이상, 나아가서는 10년 이상의 기간 데이터를 유지할 수 있는 기억 장치를 구현할 수 있다. 따라서, 본 발명의 일 형태에 따른 기억 장치를 비휘발성 메모리로 간주할 수도 있다.
<CPU의 일례>
다음에, 상술한 트랜지스터 및/또는 반도체 장치를 사용할 수 있는 CPU의 일례를 설명한다. 도 30은 상술한 트랜지스터를 일부에 사용한 CPU의 구성예를 나타낸 블록도이다.
도 30에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit: 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)에는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩에 제공되어도 좋다. 물론, 도 30에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 30에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하고, 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는, 예를 들어, 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호에 기초하여 내부 클럭 신호를 생성하는 내부 클럭 생성부를 포함하며, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 30에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 30에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되면, 레지스터(1196) 내의 기억 소자에 대한 전원 전압의 공급이 수행된다. 용량 소자에 의한 데이터의 유지가 선택되면, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
<RF 태그의 일례>
다음에, 상술한 트랜지스터 및/또는 반도체 장치를 사용할 수 있는 RF 태그의 일례를 설명한다. 도 31은 RF 태그의 구성예를 나타낸 블록도이다.
본 발명의 일 형태에 따른 RF 태그는 내부에 기억 회로(기록 장치)를 갖고, 기억 회로에 데이터를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 사용하여 외부와 데이터의 수수를 수행하는 것이다. 이러한 특징으로부터, RF 태그는 물품 등의 개체 데이터를 판독함으로써 물품을 식별하는 개체 인증 시스템 등에 사용할 수 있다. 또한, 이러한 용도에 사용하기 위해서는 높은 신뢰성이 요구된다.
도 31에 도시된 바와 같이, RF 태그(800)는 통신기(801)(질문기, 리더/라이터(reader/writer) 등이라고도 함)와 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 통신기(801)에 상술한 트랜지스터를 사용하여도 좋다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터의 반도체로서는, 역방향 전류를 충분히 억제할 수 있는 예를 들어, 산화물 반도체를 사용하여도 좋다. 이로써, 역방향 전류에 기인하는 정류 작용의 저하를 억제하고, 복조 회로의 출력이 포화되는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자기 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3가지로 대별된다. RF 태그(800)는 그 어느 방식으로도 사용할 수 있다.
다음에 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)와의 사이에서 무선 신호(803)를 송수신하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2배압 정류하고, 후단의 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 가져도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에 어떤 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하여, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 수행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 데이터를 유지하는 회로이며, 로 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고, 처리에 따라 출력을 수행하기 위한 회로이다.
또한, 상술한 각 회로는 필요에 따라 적절히 제공할지 여부를 선택할 수 있다.
기억 회로(810)에 상술한 반도체 장치를 사용할 수 있다. 본 발명의 일 형태에 따른 기억 장치는 전원이 차단된 상태라도 데이터를 유지할 수 있기 때문에, RF 태그에 적합하다. 또한, 본 발명의 일 형태에 따른 기억 장치는 데이터 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비하여 낮기 때문에, 데이터 판독 시와 기록 시의 최대 통신 거리의 차이가 나지 않도록 할 수도 있다. 또한, 데이터 기록 시에 전력이 부족하여, 오동작되거나 또는 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 장치는 비휘발성 메모리로서 사용할 수 있기 때문에, ROM(811)에 적용할 수도 있다. 이 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하여, 사용자가 자유롭게 재기록하지 못하도록 해 두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기록하고 제품을 출하함으로써, 제작한 모든 RF 태그에 고유 번호를 부여하는 것이 아니라 출하하는 우량품에만 고유 번호를 할당할 수 있기 때문에, 출하된 제품의 고유 번호가 불연속이 될 일이 없어 출하된 제품에 대응한 고객 관리가 용이해진다.
본 발명의 일 형태에 따른 RF 태그의 사용예에 대하여 도 32를 참조하여 설명한다. RF 태그의 용도는 다방면에 걸치며, 예를 들어 지폐, 동전, 유가 증권, 무기명 채권, 운전 면허증이나 주민등록증 등의 증서(도 32의 (A) 참조)), DVD 소프트나 비디오 테이프 등의 기록 매체(도 32의 (B) 참조), 접시, 컵, 빙 등의 용기(도 32의 (C) 참조), 포장지, 상자, 리본 등의 포장 용품, 자전거 등의 이동체(도 32의 (D) 참조), 가방이나 안경 등의 개인 소지품, 식물, 동물, 인체, 의류, 생활 용품, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(예를 들어, 액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 붙이는 꼬리표(도 32의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(800)는 표면에 붙이거나 또는 내장시킴으로써 물품에 고정된다. 예를 들어, 책이면 종이에 내장시키고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지 내부에 내장시킴으로써, 각 물품에 고정한다. 본 발명의 일 형태에 따른 RF 태그(800)는 작고 얇고 가볍기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가 증권, 무기명 채권, 또는 증서 등에 본 발명의 일 형태에 따른 RF 태그(800)를 제공함으로써 인증 기능을 부여할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기, 기록 매체, 개인 소지품, 의류, 생활용품, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그(800)를 제공함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 이동체에 본 발명의 일 형태에 따른 RF 태그(800)를 제공함으로써, 도난 등에 대한 보안성을 높일 수 있다. 상술한 바와 같이, 본 발명의 일 형태에 따른 RF 태그(800)는 상술한 바와 같은 각 용도에 사용할 수 있다.
<촬상 장치>
상술한 트랜지스터 및/또는 반도체 장치를 사용할 수 있는 촬상 장치의 일례를 설명한다. 본 실시형태에서는 촬상 장치(610)에 대하여 도면을 참조하여 설명한다.
도 33의 (A)는 촬상 장치(610)의 구성예를 나타낸 평면도이다. 촬상 장치(610)는 화소부(640), 제 1 회로(660), 제 2 회로(670), 제 3 회로(680), 및 제 4 회로(690)를 갖는다. 또한, 본 명세서 등에서, 제 1 회로(660) 내지 제 4 회로(690) 등을 '주변 회로' 또는 '구동 회로'라고 하는 경우가 있다. 예를 들어, 제 1 회로(660)는 주변 회로의 일부라고 할 수 있다.
도 33의 (B)는 화소부(640)의 구성예를 나타낸 도면이다. 화소부(640)는 예를 들어, p열 q행(p 및 q는 2 이상의 자연수)의 매트릭스로 배치된 복수의 화소(645)(촬상 소자)를 갖는다. 또한, 도 33의 (B)에서의 n은 1 이상 p 이하의 자연수이고, m은 1 이상 q 이하의 자연수이다.
예를 들어, 화소(645)를 1920×1080의 매트릭스로 배치하면, 소위 풀 하이비전('2K 해상도', '2K1K', '2K' 등이라고도 불림)의 해상도로 촬상할 수 있는 촬상 장치(610)를 구현할 수 있다. 또한, 예를 들어, 화소(645)를 4096×2160의 매트릭스로 배치하면, 소위 울트라 하이비전('4K 해상도', '4K2K', '4K' 등이라고도 불림)의 해상도로 촬상할 수 있는 촬상 장치(610)를 구현할 수 있다. 또한, 예를 들어, 화소(645)를 8192×4320의 매트릭스로 배치하면, 소위 슈퍼 하이비전('8K 해상도', '8K4K', '8K' 등이라고도 불림)의 해상도로 촬상할 수 있는 촬상 장치(610)를 구현할 수 있다. 화소(645)를 증가시킴으로써, 16K나 32K의 해상도로 촬상할 수 있는 촬상 장치(610)를 구현할 수도 있다.
제 1 회로(660) 및 제 2 회로(670)는 복수의 화소(645)와 접속되고, 복수의 화소(645)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 제 1 회로(660)는 화소(645)로부터 출력된 아날로그 신호를 처리하는 기능을 가져도 좋다. 또한, 제 3 회로(680)는 주변 회로의 동작 타이밍을 제어하는 기능을 가져도 좋다. 예를 들어, 클럭 신호를 생성하는 기능을 가져도 좋다. 또한, 외부로부터 공급된 클럭 신호의 주파수를 변환하는 기능을 가져도 좋다. 또한, 제 3 회로(680)는 참조용 전위 신호(예를 들어, 램프파 신호 등)를 공급하는 기능을 가져도 좋다.
도 34에 제 1 회로(660)의 구성예를 나타내었다. 도 34에 예시한 제 1 회로(660)는 신호 처리 회로(661), 열 구동 회로(662), 출력 회로(663)를 갖는다. 신호 처리 회로(661)는 열마다 제공된 회로(664)를 갖는다. 또한, 회로(664)는 CDS(Correlated Double Sampling: 상관 이중 샘플링) 방식으로 노이즈를 제거할 수 있는 회로(664a)('CDS 회로'라고도 함), 카운터 회로(664b), 래치 회로(664c)를 갖는다. 또한, 회로(664)는 아날로그-디지털 변환의 기능을 갖는다. 신호 처리 회로(661)는 열 병렬형(칼럼형) 아날로그-디지털 변환 장치로서 기능할 수 있다.
회로(664a)는 콤퍼레이터, 스위치, 및 용량 소자를 갖는다. 콤퍼레이터의 2개의 입력 단자는 스위치를 통하여 접속되어 있다. 또한, 상기 스위치로서 트랜지스터나 MEMS(Micro Electro Mechanical Systems) 소자 등을 사용하여도 좋다. 또한, 콤퍼레이터의 한쪽 단자는 용량 소자를 통하여 배선(667)과 접속되어 있다. 콤퍼레이터의 다른 쪽 단자는 열마다 제공된 배선(623)과 접속되어 있다. 또한, 콤퍼레이터의 다른 쪽 단자와 배선(623)은 용량 소자를 통하여 접속되어도 좋다.
회로(664a)는 배선(623)으로부터 입력되는 아날로그 신호(촬상 데이터)와 배선(667)으로부터 입력되는 참조용 전위 신호(예를 들어, 램프파 신호)의 전위를 비교하여, H전위 또는 L전위를 출력하는 기능을 갖는다. 카운터 회로(664b)에는 배선(668)으로부터 클럭 신호가 입력되고, 회로(664a)로부터 출력되는 H전위 또는 L전위가 입력된다. 카운터 회로(664b)는 H전위 또는 L전위가 입력되어 있는 기간을 계측하고, 계측 결과를 N비트 디지털값의 디지털 신호로서 래치 회로(664c)에 출력한다. 또한, 카운터 회로(664b)에는 배선(665)으로부터 셋 신호 또는 리셋 신호가 입력된다. 래치 회로(664c)는 상기 디지털 신호를 유지하는 기능을 갖는다. 또한, 래치 회로(664c)에는 배선(666)으로부터 셋 신호 또는 리셋 신호가 입력된다.
열 구동 회로(662)는 열 선택 회로, 수평 구동 회로 등이라고도 한다. 열 구동 회로(662)는 래치 회로(664c)에 유지된 촬상 데이터를 판독하는 열을 선택하는 선택 신호를 생성한다. 열 구동 회로(662)는 시프트 레지스터 등으로 구성할 수 있다. 열 구동 회로(662)에 의하여 열이 순차적으로 선택되고, 선택된 열의 래치 회로(664c)로부터 출력된 촬상 데이터가 배선(669)을 통하여 출력 회로(663)에 입력된다. 배선(669)은 수평 전송선으로서 기능할 수 있다.
출력 회로(663)에 입력된 촬상 데이터는 출력 회로(663)에서 처리되어 촬상 장치(610)의 외부로 출력된다. 출력 회로(663)는 예를 들어, 버퍼 회로로 구성할 수 있다. 또한, 출력 회로(663)는 촬상 장치(610)의 외부로 신호를 출력하는 타이밍을 제어할 수 있는 기능을 가져도 좋다.
또한, 제 2 회로(670)는 신호를 판독하는 화소(645)를 선택하는 선택 신호를 생성하여 출력하는 기능을 갖는다. 또한, 제 2 회로(670)를 행 선택 회로 또는 수직 구동 회로라고 하는 경우가 있다. 이와 같이 하여, 아날로그 신호인 촬상 데이터를 N비트 디지털값의 디지털 신호로 변환하여 외부에 출력할 수 있다.
주변 회로는 적어도 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 하나를 갖는다. 주변 회로의 일부 또는 전체에 IC칩 등의 반도체 장치를 사용하여도 좋다. 또한, 주변 회로의 일부에 본 발명의 일 형태에 따른 반도체 장치 등을 제공하여도 좋다.
또한, 주변 회로는 제 1 회로(660) 내지 제 4 회로(690) 중 적어도 하나를 생략하여도 좋다. 예를 들어, 제 1 회로(660) 및 제 4 회로(690) 중 하나의 기능을 제 1 회로(660) 및 제 4 회로(690) 중 다른 하나에 부가하여 제 1 회로(660) 및 제 4 회로(690) 중 하나를 생략하여도 좋다. 또한, 예를 들어, 제 2 회로(670) 및 제 3 회로(680) 중 하나의 기능을 제 2 회로(670) 및 제 3 회로(680) 중 다른 하나에 부가하여 제 2 회로(670) 및 제 3 회로(680) 중 하나를 생략하여도 좋다. 또한, 예를 들어, 제 1 회로(660) 내지 제 4 회로(690) 중 어느 하나에 다른 주변 회로의 기능을 부가함으로써 다른 주변 회로를 생략하여도 좋다.
또한, 도 35에 도시된 바와 같이, 제 1 회로(660) 내지 제 4 회로(690)에 중첩하도록 화소부(640)를 제공하여도 좋다. 도 35의 (A)는 제 1 회로(660) 내지 제 4 회로(690) 상방에 중첩하도록 화소부(640)를 형성한 촬상 장치(610)의 상면도이다. 또한, 도 35의 (B)는 도 35의 (A)에 도시된 촬상 장치(610)의 구성을 설명하기 위한 사시도이다.
제 1 회로(660) 내지 제 4 회로(690) 상방에 중첩하도록 화소부(640)를 제공함으로써, 촬상 장치(610)의 크기에 대한 화소부(640)의 점유 면적을 크게 할 수 있다. 따라서, 촬상 장치(610)의 수광 감도를 향상시킬 수 있다. 또한, 촬상 장치(610)의 다이내믹 레인지를 향상시킬 수 있다. 또한, 촬상 장치(610)의 해상도를 향상시킬 수 있다. 또한, 촬상 장치(610)에 의하여 촬영한 화상의 품질을 향상시킬 수 있다. 또한, 촬상 장치(610)의 집적도를 향상시킬 수 있다.
[화소(촬상 소자)]
이어서, 화소(645)에 사용할 수 있는 회로의 일례에 대하여 설명한다. 도 36의 (A)에 도시된 화소(645)는 광전 변환 소자(638), 트랜지스터(612), 트랜지스터(635), 및 용량 소자(633)를 갖는다. 트랜지스터(612)의 소스 및 드레인 중 한쪽은 광전 변환 소자(638)와 전기적으로 접속된다. 트랜지스터(612)의 소스 및 드레인 중 다른 쪽은 노드(637)(전하 축적부)를 통하여 트랜지스터(635)의 게이트와 전기적으로 접속되어 있다.
트랜지스터(612) 및/또는 트랜지스터(635)로서 상술한 실시형태에 나타낸 트랜지스터(100) 및/또는 트랜지스터(200) 등을 사용하여도 좋다. 예를 들어, 트랜지스터(612)로서 트랜지스터(200)를 사용하여도 좋다. 또한, 예를 들어, 트랜지스터(612)로서 트랜지스터(100)를 사용하여도 좋다.
또한, 트랜지스터(612)로서 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에, 용량 소자(633)를 작게 할 수 있다. 또는, 도 36의 (B)에 도시된 화소(645)와 같이, 용량 소자(633)를 생략할 수 있다. 또한, 트랜지스터(612)로서 OS 트랜지스터를 사용하면 노드(637)의 전위가 변동되기 어렵다. 따라서, 노이즈의 영향을 받기 어려운 촬상 장치를 구현할 수 있다. 트랜지스터(612)로서 예를 들어, 상술한 실시형태에 나타낸 트랜지스터 등을 사용할 수 있다. 또한, 트랜지스터(635)로서 OS 트랜지스터를 사용하여도 좋다.
광전 변환 소자(638)에는 실리콘 기판에서 pn형이나 pin형의 접합이 형성된 다이오드 소자를 사용할 수 있다. 또는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다. 또는, 다이오드 접속의 트랜지스터를 사용하여도 좋다. 또한, 광전 효과를 이용한 가변 저항 등을 실리콘, 저마늄, 셀레늄 등을 사용하여 형성하여도 좋다.
또한, 방사선을 흡수하여 전하를 발생시킬 수 있는 재료를 사용하여 광전 변환 소자를 형성하여도 좋다. 방사선을 흡수하여 전하를 발생시킬 수 있는 재료로서는 아이오딘화 납, 아이오딘화 수은, 갈륨 비소, CdTe, CdZn 등이 있다.
도 36의 (C)는 화소(645)에서 광전 변환 소자(638)로서 포토다이오드를 사용하는 경우를 도시한 것이다. 도 36의 (C)에 도시된 화소(645)는 광전 변환 소자(638), 트랜지스터(612), 트랜지스터(634), 트랜지스터(635), 트랜지스터(636), 및 용량 소자(633)를 갖는다. 트랜지스터(612)의 소스 및 드레인 중 한쪽은 광전 변환 소자(638)의 음극과 전기적으로 접속되고, 다른 쪽은 노드(637)와 전기적으로 접속되어 있다. 광전 변환 소자(638)의 양극은 배선(611)과 전기적으로 접속되어 있다. 트랜지스터(634)의 소스 및 드레인 중 한쪽은 노드(637)와 전기적으로 접속되고, 다른 쪽은 배선(618)과 전기적으로 접속되어 있다. 트랜지스터(635)의 게이트는 노드(637)와 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 배선(619)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(636)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 트랜지스터(636)의 소스 및 드레인 중 다른 쪽은 배선(618)과 전기적으로 접속되어 있다. 용량 소자(633)의 한쪽 전극은 노드(637)와 전기적으로 접속되고, 다른 쪽 전극은 배선(611)과 전기적으로 접속된다.
트랜지스터(612)는 전송 트랜지스터로서 기능할 수 있다. 트랜지스터(612)의 게이트에는 전송 신호(TX)가 공급된다. 트랜지스터(634)는 리셋 트랜지스터로서 기능할 수 있다. 트랜지스터(634)의 게이트에는 리셋 신호(RST)가 공급된다. 트랜지스터(635)는 증폭 트랜지스터로서 기능할 수 있다. 트랜지스터(636)는 선택 트랜지스터로서 기능할 수 있다. 트랜지스터(636)의 게이트에는 선택 신호(SEL)가 공급된다. 또한, 배선(618)에 VDD가 공급되고, 배선(611)에는 VSS가 공급된다.
다음에, 도 36의 (C)에 도시된 화소(645)의 동작에 대하여 설명한다. 먼저, 트랜지스터(634)를 온 상태로 하여 노드(637)에 VDD를 공급한다(리셋 동작). 그 후, 트랜지스터(634)를 오프 상태로 하면 노드(637)에 VDD가 유지된다. 다음에 트랜지스터(612)를 온 상태로 하면 광전 변환 소자(638)의 수광량에 따라 노드(637)의 전위가 변화한다(축적 동작). 그 후, 트랜지스터(612)를 오프 상태로 하면 노드(637)의 전위가 유지된다. 다음에 트랜지스터(636)를 온 상태로 하면 노드(637)의 전위에 따른 전위가 배선(619)에 출력된다(선택 동작). 배선(619)의 전위를 검출함으로써 광전 변환 소자(638)의 수광량을 알 수 있다.
트랜지스터(612) 및 트랜지스터(634)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. 상술한 바와 같이 OS 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에, 용량 소자(633)를 작게 할 수 있다. 또는, 용량 소자(633)를 생략할 수 있다. 또한, 트랜지스터(612) 및 트랜지스터(634)로서 OS 트랜지스터를 사용하면, 노드(637)의 전위가 변동하기 어렵다. 따라서, 노이즈의 영향을 받기 어려운 촬상 장치를 구현할 수 있다.
화소(645)의 구조예를 도 37에 나타내었다. 도 37은 화소(645)의 단면도이다. 도 37에 도시된 화소(645)는 기판(401)으로서 n형 반도체를 사용한다. 또한, 기판(401) 내에 광전 변환 소자(638)의 p형 반도체(621)가 제공되어 있다. 또한, 기판(401)의 일부가 광전 변환 소자(638)의 n형 반도체(622)로서 기능한다.
또한, 트랜지스터(635)는 기판(401) 위에 제공되어 있다. 트랜지스터(635)는 n채널형 트랜지스터로서 기능할 수 있다. 또한, 기판(401)의 일부에 p형 반도체의 웰(620)이 제공되어 있다. 웰(620)은 p형 반도체(621)의 형성과 같은 방법으로 제공할 수 있다. 또한, 웰(620)과 p형 반도체(621)는 동시에 형성될 수 있다. 또한, 트랜지스터(635)로서, 예를 들어, 상술한 트랜지스터(282)를 사용할 수 있다.
또한, 광전 변환 소자(638) 및 트랜지스터(635) 위에 절연층(613), 절연층(614), 및 절연층(615)이 형성되어 있다. 절연층(613), 절연층(614), 및 절연층(615)은 상술한 다른 절연층과 같은 재료 및 방법에 의하여 형성될 수 있다.
또한, 절연층(613) 내지 절연층(615)의 n형 반도체(622)와 중첩되는 영역에 개구(624)가 형성되고, 절연층(613) 내지 절연층(615)의 p형 반도체(621)와 중첩되는 영역에 개구(625)가 형성되어 있다. 또한, 개구(624) 및 개구(625) 내에 각각 콘택트 플러그(626)가 형성되어 있다. 콘택트 플러그(626)는 상술한 콘택트 플러그와 마찬가지로 제공할 수 있다. 또한, 개구(624) 및 개구(625)는 그 개수나 배치에 특별한 제약은 없다. 따라서, 레이아웃의 자유도가 높은 촬상 장치를 구현할 수 있다.
또한, 절연층(615) 위에 전극(641), 전극(642), 및 전극(629)이 형성되어 있다. 전극(641)은 개구(624)에 제공된 콘택트 플러그(626)를 통하여 n형 반도체(622)와 전기적으로 접속되어 있다. 또한, 전극(629)은 개구(625)에 제공된 콘택트 플러그(626)를 통하여 p형 반도체(621)와 전기적으로 접속되어 있다.
또한, 전극(641), 전극(642), 및 전극(629)을 덮도록 절연층(627)이 형성되어 있다. 절연층(627)은 절연층(615)과 같은 재료 및 방법에 의하여 형성될 수 있다. 또한, 절연층(627) 표면에 CMP 처리를 수행하여도 좋다. CMP 처리를 수행하면, 시료 표면의 요철이 저감되고, 이 후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다. 전극(641), 전극(642), 및 전극(629)은 상술한 다른 전극과 같은 재료 및 방법에 의하여 형성될 수 있다.
또한, 절연층(627) 위에 절연층(102) 및 절연층(103)이 형성되고, 절연층(103) 위에 전극(418), 전극(647), 및 전극(643)이 형성되어 있다. 전극(418)은 트랜지스터(612)의 백 게이트로서 기능할 수 있다. 전극(643)은 절연층(627), 절연층(102), 및 절연층(103)에 제공된 개구에서 전극(642)과 전기적으로 접속되어 있다. 전극(647)은 절연층(627), 절연층(102), 및 절연층(103)에 제공된 개구에서 전극(629)과 전기적으로 접속되어 있다.
전극(418), 전극(647), 및 전극(643)은 상술한 다른 전극과 같은 재료 및 방법에 의하여 형성될 수 있다. 예를 들어, 전극(418), 전극(647), 및 전극(643)은 전극(105)과 같은 재료 및 방법에 의하여 형성될 수 있다. 전극(418), 전극(647), 및 전극(643)은 다마신법이나 듀얼 다마신법 등을 사용하여 형성되어도 좋다. 또한, 도 37에는 전극(418), 전극(647), 및 전극(643)을 복수의 도전층의 적층으로 형성하는 예를 도시하였다.
또한, 전극(418), 전극(647), 전극(643), 및 절연층(104) 위에 절연층(106), 절연층(107), 절연층(108), 절연층(114), 및 절연층(115)이 이 순서대로 적층되어 있다. 트랜지스터(612)는 절연층(103)과 절연층(115) 사이에 형성되어 있다. 트랜지스터(612)로서 상술한 실시형태에 나타낸 트랜지스터(100) 또는 트랜지스터(200) 등을 사용하여도 좋다. 도 37에는 트랜지스터(612)로서 트랜지스터(100)를 사용하는 예를 도시하였다.
또한, 절연층(115) 위에 절연층(477)이 형성되고, 절연층(477) 위에 전극(644) 및 전극(631)이 형성되어 있다. 또한, 전극(644) 및 전극(631)을 덮도록 절연층(639)이 형성되어 있다. 또한, 절연층(639)을 개재하여 전극(631)을 덮도록 전극(632)이 형성되어 있다. 전극(631), 절연층(639), 및 전극(632)이 중첩되는 영역이 용량 소자(633)로서 기능한다.
전극(644)은 트랜지스터(612)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 또한, 전극(644)은 전극(647)과 전기적으로 접속되어 있다. 또한, 전극(632) 위에 절연층(437)이 형성되어 있다.
[변형예 1]
도 37과는 상이한 화소(645)의 구성예를 도 38에 나타내었다.
도 38에 도시된 화소(645)에서는 기판(401) 위에 트랜지스터(635)와 트랜지스터(636)가 제공되어 있다. 트랜지스터(635)는 n채널형 트랜지스터로서 기능할 수 있다. 트랜지스터(636)는 p채널형 트랜지스터로서 기능할 수 있다. 트랜지스터(635) 및 트랜지스터(636)는 소자 분리층(414)에 의하여 전기적으로 분리되어 있다. 또한, 트랜지스터(635)로서 예를 들어, 상술한 트랜지스터(282)를 사용할 수 있다. 트랜지스터(636)로서 예를 들어, 상술한 트랜지스터(281)를 사용할 수 있다.
절연층(615) 위에 전극(413a) 내지 전극(413d)이 형성되어 있다. 전극(413a)은 트랜지스터(635)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 전극(413b)은 트랜지스터(635)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되어 있다. 전극(413c)은 트랜지스터(635)의 게이트와 전기적으로 접속되어 있다. 전극(413b)은 트랜지스터(636)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 전극(413d)은 트랜지스터(636)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되어 있다. 전극(413a) 내지 전극(413d)은 상술한 다른 전극과 같은 재료 및 방법에 의하여 형성될 수 있다.
도 38에 도시된 화소(645)에서는 절연층(437) 위에 광전 변환 소자(638)가 제공되어 있다. 또한, 광전 변환 소자(638) 위에 절연층(617)이 제공되고, 절연층(617) 위에 전극(488)이 제공되어 있다. 절연층(617)은 절연층(437)과 같은 재료 및 방법에 의하여 형성될 수 있다.
도 38에 도시된 광전 변환 소자(638)는 금속 재료 등으로 형성된 전극(686)과 투광성 도전층(682) 사이에 광전 변환층(681)을 갖는다. 도 38에는 셀레늄계 재료를 광전 변환층(681)에 사용한 형태를 도시하였다. 셀레늄계 재료를 사용한 광전 변환 소자(638)는 가시광에 대한 외부 양자 효율이 높다는 특성을 갖는다. 이 광전 변환 소자에서는, 애벌란시 현상에 의하여 입사되는 광량에 대한 전자의 증폭이 큰 고감도 센서로 할 수 있다. 또한, 셀레늄계 재료는 광 흡수 계수가 높기 때문에 광전 변환층(681)을 얇게 하기 쉽다는 이점을 갖는다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 일례로서 비정질 셀레늄을 성막한 후에 가열 처리를 수행함으로써 얻을 수 있다. 또한, 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소들의 특성 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
또한, 광전 변환층(681)을 단층으로서 도시하였지만, 셀레늄계 재료의 수광면 측에 정공 주입 저지층으로서 산화 갈륨 또는 산화 세륨 등을 제공하고, 전극(686) 측에 전자 주입 저지층으로서 산화 니켈 또는 황화 안티모니 등을 제공하는 구성으로 할 수도 있다.
또한, 광전 변환층(681)은 구리, 인듐, 셀레늄의 화합물(CIS)을 포함하는 층이어도 좋다. 또는, 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS)을 포함하는 층이어도 좋다. CIS 및 CIGS를 사용하면, 셀레늄의 단층을 사용하는 경우와 마찬가지로, 애벌란시 현상을 이용할 수 있는 광전 변환 소자를 형성할 수 있다.
또한, CIS 및 CIGS는 p형 반도체이기 때문에, 접합을 형성하기 위하여 n형 반도체인 황화 카드뮴이나 황화 아연 등을 이와 접촉하도록 제공하여도 좋다.
애벌란시 현상을 발생시키기 위해서는, 광전 변환 소자에 비교적 높은 전압(예를 들어, 10V 이상)을 인가하는 것이 바람직하다. OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높다는 특성을 갖기 때문에, 광전 변환 소자에 비교적 높은 전압을 인가하는 것이 용이하다. 따라서, 드레인 내압이 높은 OS 트랜지스터와, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자를 조합함으로써 고감도이며 신뢰성이 높은 촬상 장치로 할 수 있다.
투광성 도전층(682)에는, 예를 들어, 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 플루오린을 포함하는 산화 주석, 안티모니를 포함하는 산화 주석, 또는 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(682)은 단층에 한정되지 않고, 다른 막의 적층이어도 좋다. 또한, 도 38에는 투광성 도전층(682)과 배선(487)이 전극(488) 및 콘택트 플러그(489)를 통하여 전기적으로 접속되는 구성을 도시하였지만, 투광성 도전층(682)과 배선(487)이 직접 접촉하여도 좋다.
또한, 전극(686) 및 배선(487) 등은 복수의 도전층이 적층된 구성을 가져도 좋다. 예를 들어, 전극(686)을 제 1 도전층과 제 2 도전층의 2층으로 하고, 배선(487)을 제 3 도전층과 제 4 도전층의 2층으로 할 수 있다(미도시). 또한, 예를 들어, 저저항의 금속 등을 선택하여 제 1 도전층 및 제 3 도전층을 형성하고, 광전 변환층(681)과의 콘택트 특성이 좋은 금속 등을 선택하여 제 2 도전층 및 제 4 도전층을 형성하면 좋다. 이러한 구성으로 함으로써, 광전 변환 소자의 전기 특성을 향상시킬 수 있다. 또한, 일부 금속은 투광성 도전층(682)과 접촉함으로써 전식(電蝕)을 일으키는 경우가 있다. 이러한 금속을 제 3 도전층에 사용한 경우에도 제 4 도전층을 개재하면 전식을 방지할 수 있다.
제 2 도전층 및 제 4 도전층에는 예를 들어, 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 제 1 도전층 및 제 3 도전층에는 예를 들어, 알루미늄, 타이타늄, 또는 알루미늄을 타이타늄으로 끼우는 적층을 사용할 수 있다.
또한, 절연층(617)이 다층인 구성이어도 좋다. 격벽(677)은 무기 절연체나 절연 유기 수지 등을 사용하여 형성될 수 있다. 또한, 격벽(677)은 트랜지스터 등에 대한 차광을 위하여 및/또는 화소 하나당 수광부의 면적을 확정하기 위하여, 흑색 등으로 착색되어도 좋다.
또한, 광전 변환 소자(638)에는 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다. 이 포토다이오드는 n형의 반도체층, i형의 반도체층, 및 p형의 반도체층이 이 순서대로 적층된 구성을 갖는다. i형 반도체층에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형의 반도체층 및 n형의 반도체층에는, 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층에 사용한 포토다이오드는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, pn형이나 pin형의 다이오드 소자는 p형의 반도체층이 수광면이 되도록 제공하는 것이 바람직하다. p형 반도체층을 수광면으로 함으로써, 광전 변환 소자(638)의 출력 전류를 높게 할 수 있다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(638)는 성막 공정, 리소그래피 공정, 에칭 공정 등 일반적인 반도체 제작 공정을 사용하여 제작될 수 있다.
<반도체 웨이퍼, 칩>
도 39의 (A)는 다이싱 처리가 수행되기 전의 기판(711)의 상면도이다. 기판(711)으로서는 예를 들어, 반도체 기판('반도체 웨이퍼'라고도 함)을 사용할 수 있다. 기판(711) 위에는 복수의 회로 영역(712)이 제공되어 있다. 회로 영역(712)에는 본 발명의 일 형태에 따른 반도체 장치, CPU, RF 태그, 또는 촬상 장치 등을 제공할 수 있다.
복수의 회로 영역(712)은 각각이 분리 영역(713)으로 둘러싸여 있다. 분리 영역(713)과 중첩하는 위치에 분리선('다이싱 라인'이라고도 함)(714)이 설정된다. 분리선(714)을 따라 기판(711)을 절단함으로써, 회로 영역(712)을 포함하는 칩(715)을 기판(711)으로부터 잘라낼 수 있다. 도 39의 (B)는 칩(715)의 확대도이다.
또한, 분리 영역(713)에 도전층이나 반도체층을 제공하여도 좋다. 분리 영역(713)에 도전층이나 반도체층을 제공함으로써, 다이싱 공정 시에 생길 수 있는 ESD를 완화하여, 다이싱 공정에 기인하는 수율의 저하를 방지할 수 있다. 또한, 일반적으로 다이싱 공정은 기판의 냉각, 절삭 먼지의 제거, 대전 방지 등을 목적으로 하고 있으며, 탄산 가스 등을 용해시켜 비저항을 낮춘 순수를 잘라내는 부분에 공급하면서 수행된다. 분리 영역(713)에 도전층이나 반도체층을 제공함으로써, 상기 순수의 사용량을 삭감할 수 있다. 따라서, 반도체 장치의 생산 비용을 저감시킬 수 있다. 또한, 반도체 장치의 생산성을 높일 수 있다.
<전자 부품>
칩(715)을 전자 부품에 적용하는 예를 도 40을 참조하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다.
전자 부품은 조립 공정(후공정)에서, 상술한 실시형태에 나타낸 반도체 장치와 상기 반도체 장치 외의 부품이 조합되어 완성된다.
도 40의 (A)에 나타낸 흐름도를 참조하여 후공정에 대하여 설명한다. 전공정에서 기판(711)에 본 발명의 일 형태에 따른 반도체 장치 등을 형성한 후, 기판(711)의 이면(반도체 장치 등이 형성되지 않는 면)을 연삭(硏削)하는 '이면 연삭 공정'을 수행한다(스텝(S721)). 연삭에 의하여 기판(711)을 얇게 함으로써, 전자 부품의 소형화를 도모할 수 있다.
다음에, 기판(711)을 복수의 칩(715)으로 분리하는 '다이싱 공정'을 수행한다(스텝(S722)). 그리고, 분리한 칩(715)을 각각 리드 프레임 위에 접합하는 '다이 본딩 공정'을 수행한다(스텝(S723)). 다이 본딩 공정에서의 칩과 리드 프레임의 접합으로서는, 수지에 의한 접합이나 테이프에 의한 접합 등, 제품에 따라 적합한 방법을 선택한다. 또한, 리드 프레임 대신에 인터포저 기판 위에 칩을 접합하여도 좋다.
다음에, 리드 프레임의 리드와, 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 '와이어 본딩 공정'을 수행한다(스텝(S724)). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 또한, 와이어 본딩으로서는 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩은 에폭시 수지 등으로 밀봉되는 '밀봉 공정(몰드 공정)'이 수행된다(스텝(S725)). 밀봉 공정을 수행함으로써, 전자 부품 내부가 수지로 충전되어, 칩에 내장되는 회로부 및 칩과 리드를 접속하는 와이어를 기계적인 외력으로부터 보호할 수 있고, 또한 수분이나 먼지로 인한 특성의 열화(신뢰성의 저하)를 저감시킬 수 있다.
다음에, 리드 프레임의 리드를 도금 처리하는 '리드 도금 공정'을 수행한다(스텝(S726)). 도금 처리에 의하여 리드가 녹이 스는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실히 수행할 수 있다. 다음에, 리드를 절단 및 성형 가공하는 '성형 공정'을 수행한다(스텝(S727)).
다음에, 패키지의 표면에 인자 처리(마킹)를 실시하는 '마킹 공정'을 수행한다(스텝(S728)). 그리고, 외관 형상의 양부(良否)나 동작 불량의 유무 등을 검사하는 '검사 공정'(스텝(S729))을 거쳐, 전자 부품이 완성된다.
또한, 완성된 전자 부품의 사시 모식도를 도 40의 (B)에 도시하였다. 도 40의 (B)에는, 전자 부품의 일례로서, QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 40의 (B)에 도시된 전자 부품(750)은 리드(755) 및 칩(715)을 포함한다. 전자 부품(750)은 복수의 칩(715)을 가져도 좋다.
도 40의 (B)에 도시된 전자 부품(750)은 예를 들어, 프린트 기판(752)에 실장된다. 이러한 전자 부품(750)이 복수 조합되고, 각각이 프린트 기판(752) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 기판(실장 기판(754))이 완성된다. 완성된 실장 기판(754)은 전자 기기 등에 사용된다.
<표시 장치>
다음에, 상술한 트랜지스터 및/또는 반도체 장치를 사용할 수 있는 표시 장치의 일례를 설명한다. 도 41의 (A)는 표시 장치(500)의 구성예를 설명하기 위한 블록도이다.
도 41의 (A)에 도시된 표시 장치(500)는 구동 회로(511), 구동 회로(521a), 구동 회로(521b), 및 표시 영역(531)을 갖는다. 또한, 구동 회로(511), 구동 회로(521a), 및 구동 회로(521b)를 합쳐 '구동 회로' 또는 '주변 구동 회로'라고 하는 경우가 있다.
구동 회로(521a) 및 구동 회로(521b)는 예를 들어, 주사선 구동 회로로서 기능할 수 있다. 또한, 구동 회로(511)는 예를 들어, 신호선 구동 회로로서 기능할 수 있다. 또한, 구동 회로(521a) 및 구동 회로(521b) 중 어느 한쪽만을 제공하여도 좋다. 또한, 표시 영역(531)을 끼우고 구동 회로(511)와 대향하는 위치에 어떠한 회로를 제공하여도 좋다.
또한, 도 41의 (A)에 예시된 표시 장치(500)는, 각각이 실질적으로 평행하게 배치되고, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 전위가 제어되는 p개의 배선(535)과, 각각이 실질적으로 평행하게 배치되고, 구동 회로(511)에 의하여 전위가 제어되는 q개의 배선(536)을 갖는다. 또한, 표시 영역(531)은 매트릭스로 배치된 복수의 화소(532)를 갖는다. 화소(532)는 화소 회로(534) 및 표시 소자를 갖는다.
또한, 3개의 화소(532)를 하나의 화소로서 기능시킴으로써, 풀 컬러 표시를 구현할 수 있다. 3개의 화소(532) 각각은 적색광, 녹색광, 또는 청색광의 투과율, 반사율, 또는 발광 광량 등을 제어한다. 또한, 3개의 화소(532)로 제어하는 광의 색은, 적색, 녹색, 및 청색의 조합에 한정되지 않고, 황색, 시안, 및 마젠타이어도 좋다.
또한, 적색광, 녹색광, 및 청색광을 제어하는 화소에, 백색광을 제어하는 화소(532)를 더하여, 4개의 화소(532)를 합쳐 하나의 화소로서 기능시켜도 좋다. 백색광을 제어하는 화소(532)를 더함으로써, 표시 영역의 휘도를 높일 수 있다. 또한, 하나의 화소로서 기능시키는 화소(532)를 증가시켜, 적색, 녹색, 청색, 황색, 시안, 및 마젠타를 적절히 조합하여 사용함으로써, 재현할 수 있는 색의 범위를 넓힐 수 있다.
화소를 1920×1080의 매트릭스로 배치하면, 소위 풀 하이비전('2K 해상도', '2K1K', '2K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 구현할 수 있다. 또한, 예를 들어, 화소를 3840×2160의 매트릭스로 배치하면, 소위 울트라 하이비전('4K 해상도', '4K2K', '4K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 구현할 수 있다. 또한, 예를 들어, 화소를 7680×4320의 매트릭스로 배치하면, 소위 슈퍼 하이비전('8K 해상도', '8K4K', '8K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(500)를 구현할 수 있다. 화소를 증가시킴으로써, 16K나 32K의 해상도로 표시할 수 있는 표시 장치(500)를 구현할 수도 있다.
g행째 배선(535_g)(g는 1 이상 p 이하의 자연수)은, 표시 영역(531)에서 p행 q열(p 및 q는 모두 1 이상의 자연수)로 배치된 복수의 화소(532) 중, g행으로 배치된 q개의 화소(532)와 전기적으로 접속된다. 또한, h열째의 배선(536_h)(h는 1 이상 q 이하의 자연수)은 p행 q열로 배치된 화소(532) 중, h열로 배치된 p개의 화소(532)와 전기적으로 접속된다.
[표시 소자]
표시 장치(500)는 다양한 형태를 가지거나 또는 다양한 표시 소자를 가질 수 있다. 표시 소자의 일례로서는, EL(Electroluminescence) 소자(유기 EL 소자, 무기 EL 소자, 또는 유기물 및 무기물을 포함하는 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 및 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동(泳動) 소자, GLV(grating light valve), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록상표), IMOD(interferometric modulator) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 및 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. 또한, 표시 소자로서 퀀텀닷(quantum dot)을 사용하여도 좋다.
EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 퀀텀닷을 사용한 표시 장치의 일례로서는, 퀀텀닷 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electric Liquid Powder(등록상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 표시 장치는 PDP(plasma display panel)이어도 좋다. 표시 장치는 망막 주사형의 투영 장치이어도 좋다.
또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감시킬 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이, 그래핀이나 그래파이트를 제공함으로써, 그 위에 질화물 반도체, 예를 들어, 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에 결정을 갖는 p형 GaN 반도체층 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체층을 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공함으로써, LED가 갖는 GaN 반도체층을 스퍼터링법으로 성막할 수도 있다.
도 41의 (B), (C), 도 42의 (A), 및 (B)에는, 화소(532)에 사용할 수 있는 회로 구성예를 나타내었다.
[발광 표시 장치용 화소 회로의 일례]
도 41의 (B)에 도시된 화소 회로(534)는 트랜지스터(461), 용량 소자(463), 트랜지스터(468), 및 트랜지스터(464)를 갖는다. 또한, 도 41의 (B)에 도시된 화소 회로(534)는 표시 소자로서 기능할 수 있는 발광 소자(469)와 전기적으로 접속되어 있다.
트랜지스터(461), 트랜지스터(468), 및 트랜지스터(464)로서 OS 트랜지스터를 사용할 수 있다. 특히, 트랜지스터(461)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(461)의 소스 전극 및 드레인 전극 중 한쪽은 배선(536_h)과 전기적으로 접속된다. 또한, 트랜지스터(461)의 게이트 전극은 배선(535_g)과 전기적으로 접속된다. 배선(536_h)으로부터는 비디오 신호가 공급된다.
트랜지스터(461)는 노드(465)에 대한 비디오 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(463)의 한 쌍의 전극 중 한쪽은 노드(465)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한, 트랜지스터(461)의 소스 전극 및 드레인 전극 중 다른 쪽은 노드(465)에 전기적으로 접속된다.
용량 소자(463)는 노드(465)에 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(468)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한, 트랜지스터(468)의 게이트 전극은 노드(465)에 전기적으로 접속된다.
트랜지스터(464)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(V0)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다. 또한, 트랜지스터(464)의 게이트 전극은 배선(535_g)에 전기적으로 접속된다.
발광 소자(469)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 노드(467)에 전기적으로 접속된다.
발광 소자(469)로서는 예를 들어, 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(469)로서는, 이것에 한정되지 않고, 예를 들어 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
예를 들어, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는, 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 41의 (B)의 화소 회로(534)를 갖는 표시 장치(500)에서는, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 각 행의 화소(532)를 순차적으로 선택하고, 트랜지스터(461) 및 트랜지스터(464)를 온 상태로 하여 비디오 신호를 노드(465)에 기록한다.
노드(465)에 데이터가 기록된 화소(532)는 트랜지스터(461) 및 트랜지스터(464)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 노드(465)에 기록된 데이터의 전위에 따라 트랜지스터(468)의 소스 전극과 드레인 전극 사이를 흐르는 전류량이 제어되고, 발광 소자(469)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또한, 도 42의 (A)에 도시된 바와 같이, 트랜지스터(461), 트랜지스터(464), 및 트랜지스터(468)로서, 백 게이트를 갖는 트랜지스터를 사용하여도 좋다. 도 42의 (A)에 도시된 트랜지스터(461) 및 트랜지스터(464)는, 게이트가 백 게이트와 전기적으로 접속되어 있다. 따라서, 게이트와 백 게이트가 항상 같은 전위가 된다. 또한, 트랜지스터(468)는 백 게이트가 노드(467)와 전기적으로 접속되어 있다. 따라서, 노드(467)와 백 게이트가 항상 같은 전위가 된다.
트랜지스터(461), 트랜지스터(468), 및 트랜지스터(464) 중 적어도 하나로서 상술한 트랜지스터(100) 또는 트랜지스터(200)를 사용할 수 있다.
[액정 표시 장치용 화소 회로의 일례]
도 41의 (C)에 도시된 화소 회로(534)는 트랜지스터(461) 및 용량 소자(463)를 갖는다. 또한, 도 41의 (C)에 도시된 화소 회로(534)는 표시 소자로서 기능할 수 있는 액정 소자(462)와 전기적으로 접속되어 있다. 트랜지스터(461)로서 OS 트랜지스터를 사용하는 것이 바람직하다.
액정 소자(462)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(534)의 사양에 따라 적절히 설정된다. 예를 들어, 액정 소자(462)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 공급하여도 좋고, 용량선(CL)과 같은 전위로 하여도 좋다. 또한, 액정 소자(462)의 한 쌍의 전극 중 한쪽에, 화소(532)마다 다른 전위를 공급하여도 좋다. 액정 소자(462)의 한 쌍의 전극 중 다른 쪽은 노드(466)와 전기적으로 접속되어 있다. 액정 소자(462)는 노드(466)에 기록되는 데이터에 따라 배향 상태가 설정된다.
액정 소자(462)를 갖는 표시 장치의 구동 방법으로서는, 예를 들어, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정의 온도를 상승시켜 나가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각 영역에서 분자가 다른 방향으로 정렬되는 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
g행 h열째 화소 회로(534)에서, 트랜지스터(461)의 소스 전극 및 드레인 전극 중 한쪽은 배선(536_h)과 전기적으로 접속되고, 다른 쪽은 노드(466)와 전기적으로 접속된다. 트랜지스터(461)의 게이트 전극은 배선(535_g)과 전기적으로 접속된다. 배선(536_h)으로부터는 비디오 신호가 공급된다. 트랜지스터(461)는 노드(466)에 대한 비디오 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(463)의 한 쌍의 전극 중 한쪽은 특정한 전위가 공급되는 배선(이하, 용량선(CL))과 전기적으로 접속되고, 다른 쪽은 노드(466)와 전기적으로 접속된다. 또한, 용량선(CL)의 전위의 값은 화소 회로(534)의 사양에 따라 적절히 설정된다. 용량 소자(463)는 노드(466)에 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 41의 (C)의 화소 회로(534)를 갖는 표시 장치(500)에서는, 구동 회로(521a) 및/또는 구동 회로(521b)에 의하여 각 행의 화소 회로(534)를 순차적으로 선택하고, 트랜지스터(461)를 온 상태로 하여 노드(466)에 비디오 신호를 기록한다.
노드(466)에 비디오 신호가 기록된 화소 회로(534)는 트랜지스터(461)가 오프 상태가 됨으로써 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 표시 영역(531)에 화상을 표시할 수 있다.
또한, 도 42의 (B)에 도시된 바와 같이, 트랜지스터(461)로서 백 게이트를 갖는 트랜지스터를 사용하여도 좋다. 도 42의 (B)에 도시된 트랜지스터(461)는 게이트가 백 게이트와 전기적으로 접속되어 있다. 따라서, 게이트와 백 게이트가 항상 같은 전위가 된다.
[주변 회로의 구성예]
도 43의 (A)에 구동 회로(511)의 구성예를 나타내었다. 구동 회로(511)는 시프트 레지스터(512), 래치 회로(513), 및 버퍼(514)를 갖는다. 또한, 도 43의 (B)에 구동 회로(521a)의 구성예를 나타내었다. 구동 회로(521a)는 시프트 레지스터(522) 및 버퍼(523)를 갖는다. 구동 회로(521b)도 구동 회로(521a)와 같은 구성으로 할 수 있다.
시프트 레지스터(512) 및 시프트 레지스터(522)에는 스타트 펄스(SP) 및 클럭 신호(CLK) 등이 입력된다.
[표시 장치의 구성예]
상술한 실시형태에 나타낸 트랜지스터를 사용하여, 시프트 레지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부가 형성되는 기판과 같은 기판 위에 일체로 형성함으로써, 시스템 온 패널(system on panel)을 형성할 수 있다.
본 실시형태에서는, 액정 소자를 사용한 표시 장치의 구성예와, EL 소자를 사용한 표시 장치의 구성예에 대하여 설명한다. 도 44의 (A)에서는, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 밀봉재(4005)가 제공되고, 제 2 기판(4006)에 의하여 화소부(4002)가 밀봉된다. 도 44의 (A)에서는, 제 1 기판(4001) 위의 밀봉재(4005)에 의하여 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)가 실장되어 있다. 또한, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018a)(FPC: Flexible printed circuit) 및 FPC(4018b)로부터 공급되어 있다.
도 44의 (B) 및 (C)에서는, 제 1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 제공되어 있다. 또한, 화소부(4002) 및 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002) 및 주사선 구동 회로(4004)는, 제 1 기판(4001), 밀봉재(4005), 및 제 2 기판(4006)에 의하여 표시 소자와 함께 밀봉된다. 도 44의 (B) 및 (C)에서는, 제 1 기판(4001) 위의 밀봉재(4005)에 의하여 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 44의 (B) 및 (C)에서는, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
또한, 도 44의 (B) 및 (C)에는, 신호선 구동 회로(4003)를 별도로 형성하고 제 1 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하고 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, 와이어 본딩, COG(Chip On Glass), TCP(Tape Carrier Package), COF(Chip On Film) 등을 사용할 수 있다. 도 44의 (A)는 COG에 의하여 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)를 실장하는 예를 나타낸 것이고, 도 44의 (B)는 COG에 의하여 신호선 구동 회로(4003)를 실장하는 예를 나타낸 것이고, 도 44의 (C)는 TCP에 의하여 신호선 구동 회로(4003)를 실장하는 예를 나타낸 것이다.
또한, 표시 장치는 표시 소자가 밀봉되어 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장되어 있는 모듈을 포함하는 경우가 있다.
또한, 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 상술한 실시형태에서 나타낸 트랜지스터가 적용될 수 있다.
도 45의 (A) 및 (B)는, 도 44의 (B)에서의 쇄선 N1-N2를 따라 자른 부분의 단면 구성을 도시한 단면도이다. 도 45의 (A) 및 (B)에 도시된 표시 장치는 전극(4015)을 갖고, 전극(4015)은 이방성 도전층(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속되어 있다. 또한, 전극(4015)은 절연층(4112), 절연층(4111), 및 절연층(4110)에 형성된 개구에서 배선(4014)과 전기적으로 접속되어 있다.
전극(4015)은 제 1 전극층(4030)과 같은 도전층으로 형성되고, 배선(4014)은 트랜지스터(4010) 및 트랜지스터(4011)의 소스 전극 및 드레인 전극과 같은 도전층으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 가지며, 도 45의 (A) 및 (B)에는, 화소부(4002)에 포함되는 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하였다. 도 45의 (A)에서는, 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연층(4112), 절연층(4111), 및 절연층(4110)이 제공되고, 도 45의 (B)에서는, 절연층(4112) 위에 격벽(4510)이 형성되어 있다.
또한, 트랜지스터(4010) 및 트랜지스터(4011)는 절연층(4102) 위에 제공되어 있다. 또한, 트랜지스터(4010) 및 트랜지스터(4011)는 절연층(4102) 위에 형성된 전극(4017)을 갖고, 전극(4017) 위에 절연층(4103)이 형성되어 있다. 전극(4017)은 백 게이트 전극으로서 기능할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)로서는, 상술한 실시형태에서 나타낸 트랜지스터를 사용할 수 있다. 또한, 트랜지스터(4010) 및 트랜지스터(4011)로서 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 전기 특성의 변동이 억제되어 있기 때문에, 전기적으로 안정적이다. 따라서, 도 45의 (A) 및 (B)에 도시된 본 실시형태에 따른 표시 장치를 신뢰성이 높은 표시 장치로 할 수 있다.
또한, OS 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있어, 소비전력을 억제하는 효과를 갖는다.
또한, OS 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수도 있기 때문에, 고속 구동이 가능하다. 따라서, 표시 장치의 구동 회로부나 화소부에 상술한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 동일한 기판 위에 구동 회로부 또는 화소부를 각각 제작할 수 있기 때문에, 표시 장치의 부품 개수를 삭감할 수 있다.
또한, 도 45의 (A) 및 (B)에 도시된 표시 장치는 용량 소자(4020)를 갖는다. 용량 소자(4020)는 트랜지스터(4010)의 게이트 전극과 같은 공정으로 형성된 전극과, 백 게이트 전극과 같은 공정으로 형성된 전극을 갖는다. 각 전극은 절연층(4103)을 개재하여 중첩되어 있다.
일반적으로, 표시 장치의 화소부에 제공되는 용량 소자의 용량은, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 전하를 소정의 기간 유지할 수 있도록 설정된다. 용량 소자의 용량은 트랜지스터의 오프 전류 등을 고려하여 설정되면 좋다.
예를 들어, 액정 표시 장치의 화소부에 OS 트랜지스터를 사용함으로써, 용량 소자의 용량을 액정 용량에 대하여 1/3 이하, 또한, 1/5 이하로 할 수 있다. OS 트랜지스터를 사용함으로써, 용량 소자의 형성을 생략할 수도 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속된다. 도 45의 (A)는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 일례를 나타낸 것이다. 도 45의 (A)에서 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 액정층(4008)을 개재하도록 제공되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 중첩된다.
또한, 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고, 제 1 전극층(4030)과 제 2 전극층(4031)의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다.
또한, 표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 및 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서, 백 라이트 및 사이드 라이트 등을 사용하여도 좋다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자('EL 소자'라고도 함)를 적용할 수 있다. EL 소자는 한 쌍의 전극 사이에 발광성 화합물을 포함하는 층('EL층'이라고도 함)을 갖는다. EL 소자의 문턱 전압보다 큰 전위차를 한 쌍의 전극 사이에 발생시키면, EL층에 양극 측으로부터 정공이 주입되고, 음극 측으로부터 전자가 주입된다. 주입된 전자 및 정공은 EL층에서 재결합하여, EL층에 포함되는 발광 물질이 발광한다.
또한, EL 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불린다.
유기 EL 소자에서는 전압을 인가함으로써, 한쪽 전극으로부터 전자가, 다른 쪽 전극으로부터 정공이 각각 EL층에 주입된다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이와 같은 메커니즘에 기초하여, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
또한, EL층은 발광성 화합물 외에, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블록 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 가져도 좋다.
EL층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성될 수 있다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조를 갖고, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여, 적어도 한 쌍의 전극 중 한쪽이 투명하면 좋다. 그리고, 발광 소자는, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 상기 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출(top emission) 구조, 기판 측의 면으로부터 발광을 추출하는 하면 사출(bottom emission) 구조, 또는 기판 측의 면 및 기판과는 반대 측의 면 양쪽으로부터 발광을 추출하는 양면 사출(dual emission) 구조를 가질 수 있고, 어느 사출 구조를 갖는 발광 소자도 적용할 수 있다.
도 45의 (B)는 표시 소자로서 발광 소자를 사용한 발광 표시 장치('EL 표시 장치'라고도 함)의 일례를 나타낸 것이다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한, 발광 소자(4513)의 구조는 제 1 전극층(4030), 발광층(4511), 및 제 2 전극층(4031)의 적층 구조이지만, 이 구조에 한정되지 않는다. 발광 소자(4513)로부터 추출되는 광의 방향 등에 따라, 발광 소자(4513)의 구조를 적절히 바꿀 수 있다.
격벽(4510)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 감광성 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측면이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 특히 바람직하다.
발광층(4511)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
산소, 수소, 수분, 이산화탄소 등이 발광 소자(4513)에 들어가지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성하여도 좋다. 보호층으로서는, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, DLC(Diamond Like Carbon) 등을 사용할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 밀봉재(4005)에 의하여 밀봉된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이, 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 표시 장치가 외기에 노출되지 않도록 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는, 질소나 아르곤 등의 불활성 가스 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리바이닐클로라이드), 아크릴계 수지, 폴리이미드, 에폭시계 수지, 실리콘(silicone)계 수지, PVB(폴리바이닐뷰티랄), 또는 EVA(에틸렌바이닐아세테이트) 등을 사용할 수 있다. 또한, 충전재(4514)에 건조제가 포함되어도 좋다.
밀봉재(4005)에는 유리 프릿 등의 유리 재료나, 2액 혼합형의 수지 등의 상온에서 경화되는 경화 수지, 광 경화성 수지, 및 열 경화성 수지 등의 수지 재료를 사용할 수 있다. 또한, 밀봉재(4005)에 건조제가 포함되어도 좋다.
또한, 필요에 따라 발광 소자의 사출면에 편광판 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시켜, 비침을 저감시킬 수 있는 안티글레어 처리를 실시할 수 있다.
또한, 발광 소자를 마이크로캐비티 구조로 함으로써, 색 순도가 높은 광을 추출할 수 있다. 또한, 마이크로캐비티 구조와 컬러 필터를 조합함으로써, 비침이 저감되어 표시 화상의 시인성을 높일 수 있다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에서는, 추출하는 광의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030) 및 제 2 전극층(4031)에는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 인듐 주석 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030) 및 제 2 전극층(4031)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 1종류 이상을 사용하여 형성될 수 있다.
또한, 제 1 전극층(4030) 및 제 2 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성될 수 있다. 도전성 고분자로서는, 소위 π전자 공액 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리싸이오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 싸이오펜 중 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등이 있다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성되는 것이 바람직하다.
상술한 실시형태에서 나타낸 트랜지스터를 사용함으로써, 신뢰성이 우수한 표시 장치를 제공할 수 있다. 또한, 상술한 실시형태에서 나타낸 트랜지스터를 사용함으로써, 표시 장치의 신뢰성을 더 높일 수 있다. 또한, 상술한 실시형태에서 나타낸 트랜지스터를 사용함으로써, 고정밀화나 대면적화가 가능하고, 표시 품질이 좋은 표시 장치를 제공할 수 있다. 또한, 소비전력이 저감된 표시 장치를 제공할 수 있다.
<표시 모듈>
상술한 트랜지스터를 사용한 반도체 장치의 일례로서, 표시 모듈에 대하여 설명한다. 도 46에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에, FPC(6003)와 접속된 터치 센서(6004), FPC(6005)와 접속된 표시 패널(6006), 백 라이트 유닛(6007), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 갖는다. 또한, 백 라이트 유닛(6007), 배터리(6011), 및 터치 센서(6004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는, 예를 들어, 터치 센서(6004), 표시 패널(6006), 및 프린트 기판(6010)에 실장된 집적 회로 등에 사용될 수 있다. 예를 들어, 표시 패널(6006)에 상술한 표시 장치를 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 터치 센서(6004)나 표시 패널(6006) 등의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 센서(6004)는 저항막 방식 또는 정전 용량 방식의 터치 센서를 표시 패널(6006)과 중첩하여 사용할 수 있다. 표시 패널(6006)에 터치 센서의 기능을 부가할 수도 있다. 예를 들어, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 제공하여, 정전 용량 방식의 터치 패널 기능을 부가하는 등도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 광 센서를 제공하고, 광학식의 터치 센서의 기능을 부가할 수도 있다. 또한, 터치 센서(6004)를 제공할 필요가 없는 경우에는, 터치 센서(6004)를 생략할 수 있다.
백 라이트 유닛(6007)은 광원(6008)을 갖는다. 광원(6008)을 백 라이트 유닛(6007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 표시 패널(6006)에 발광 표시 장치 등을 사용하는 경우에는, 백 라이트 유닛(6007)을 생략할 수 있다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 프린트 기판(6010) 측으로부터 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한, 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로 등을 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 배터리(6011)이어도 좋고, 상용 전원이어도 좋다. 또한, 전원으로서 상용 전원을 사용하는 경우에는, 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용될 수 있다. 도 47에 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 나타내었다.
본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 예로서, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 저장된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 휴대형 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적 단말, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력 평준화나 스마트그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다.
또한, 축전 장치로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서는 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 대체된 궤도 차량(tracked vehicle), 전동 어시스트 자전거를 포함한 원동기 부착 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선 등이 있다.
도 47에 전자 기기의 일례를 나타내었다. 도 47에서, 표시 장치(8000)는 본 발명의 일 형태에 따른 반도체 장치(8004)를 사용한 전자 기기의 일례이다. 구체적으로, 표시 장치(8000)는 TV 방송 수신용의 표시 장치에 상당하며, 하우징(8001), 표시부(8002), 스피커부(8003), 반도체 장치(8004), 및 축전 장치(8005) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치(8004)는 하우징(8001) 내부에 제공되어 있다. 반도체 장치(8004)에 의하여 제어 데이터나 제어 프로그램 등을 유지할 수 있다. 또한, 표시 장치(8000)는 상용 전원으로부터 전력을 공급받을 수도 있고, 축전 장치(8005)에 축적된 전력을 사용할 수도 있다.
표시부(8002)에는, 액정 표시 장치, 각 화소에 유기 EL 소자 등의 발광 소자를 갖는 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), 및 FED(Field Emission Display) 등의 표시 장치를 사용할 수 있다.
또한, 표시 장치에는, TV 방송 수신용 외에, 퍼스널 컴퓨터용, 광고 표시용 등, 모든 정보 표시용 표시 장치가 포함된다.
도 47에서, 설치형의 조명 장치(8100)는 본 발명의 일 형태에 따른 반도체 장치(8103)를 사용한 전자 기기의 일례이다. 구체적으로, 조명 장치(8100)는 하우징(8101), 광원(8102), 반도체 장치(8103), 축전 장치(8105) 등을 갖는다. 도 47에는 반도체 장치(8103)가 하우징(8101) 및 광원(8102)이 설치된 천장(8104) 내부에 제공되는 경우를 예시하였지만, 반도체 장치(8103)는 하우징(8101) 내부에 제공되어도 좋다. 반도체 장치(8103)에 의하여, 광원(8102)의 발광 휘도 등의 데이터나 제어 프로그램 등을 유지할 수 있다. 또한, 조명 장치(8100)는 상용 전원으로부터 전력을 공급받을 수도 있고, 축전 장치(8105)에 축적된 전력을 사용할 수도 있다.
또한, 도 47에는 천장(8104)에 제공된 설치형의 조명 장치(8100)를 예시하였지만, 본 발명의 일 형태에 따른 반도체 장치는, 천장(8104) 외, 예를 들어, 측벽(8405), 바닥(8406), 창문(8407) 등에 제공된 설치형의 조명 장치에 사용할 수도 있고, 탁상형의 조명 장치 등에 사용할 수도 있다.
또한, 광원(8102)으로서는, 전력을 이용하여 인공적으로 광을 얻는 인공 광원을 사용할 수 있다. 구체적으로는, 백열 전구 및 형광등 등의 방전 램프, LED나 유기 EL 소자 등의 발광 소자를 상기 인공 광원의 일례로서 들 수 있다.
도 47에서, 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 본 발명의 일 형태에 따른 반도체 장치(8203)를 사용한 전자 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), 반도체 장치(8203), 축전 장치(8205) 등을 갖는다. 도 47에는 반도체 장치(8203)가 실내기(8200)에 제공되는 경우를 예시하였지만, 반도체 장치(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200) 및 실외기(8204) 양쪽에 반도체 장치(8203)가 제공되어도 좋다. 반도체 장치(8203)에 의하여, 에어컨디셔너의 제어 데이터나 제어 프로그램 등을 유지할 수 있다. 또한, 에어컨디셔너는 상용 전원으로부터 전력을 공급받을 수도 있고, 축전 장치(8205)에 축적된 전력을 사용할 수도 있다.
또한, 도 47에는 실내기와 실외기로 구성되는 세퍼레이트형의 에어컨디셔너를 예시하였지만, 실내기의 기능과 실외기의 기능을 하나의 하우징에 갖는 일체형의 에어컨디셔너에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수도 있다.
도 47에서, 전기 냉동 냉장고(8300)는 본 발명의 일 형태에 따른 반도체 장치(8304)를 사용한 전자 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), 반도체 장치(8304), 축전 장치(8305) 등을 갖는다. 도 47에서는 하우징(8301) 내부에 제공되는 반도체 장치(8304)에 의하여, 축전 장치(8305)가 전기 냉동 냉장고(8300)의 제어 데이터나 제어 프로그램 등을 유지할 수 있다. 또한, 전기 냉동 냉장고(8300)는 상용 전원으로부터 전력을 공급받을 수도 있고, 축전 장치(8305)에 축적된 전력을 사용할 수도 있다.
도 48의 (A)에 도시된 정보 단말(2910)은 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 갖는다. 표시부(2912)에는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 갖는다. 또한, 정보 단말(2910)은 하우징(2911) 내측에 안테나 및 배터리 등을 갖는다. 정보 단말(2910)은 예를 들어, 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용될 수 있다.
도 48의 (B)에 도시된 노트북 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 갖는다. 또한, 노트북 퍼스널 컴퓨터(2920)는 하우징(2921) 내측에 안테나 및 배터리 등을 갖는다.
도 48의 (C)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 갖는다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되고, 표시부(2943)는 하우징(2942)에 제공된다. 또한, 비디오 카메라(2940)는 하우징(2941) 내측에 안테나 및 배터리 등을 갖는다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도를 접속부(2946)에 의하여 조절 가능한 구조이다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향을 변경하거나 화상의 표시/비표시를 전환할 수 있다.
도 48의 (D)에 뱅글형의 정보 단말의 일례를 나타내었다. 정보 단말(2950)은 하우징(2951) 및 표시부(2952) 등을 갖는다. 또한, 정보 단말(2950)은 하우징(2951) 내측에 안테나 및 배터리 등을 갖는다. 표시부(2952)는 곡면을 갖는 하우징(2951)으로 지지되어 있다. 표시부(2952)는 가요성 기판을 사용한 표시 패널을 갖기 때문에, 플렉시블하고 가벼우며 사용하기 편리한 정보 단말(2950)을 제공할 수 있다.
도 48의 (E)에 손목시계형의 정보 단말의 일례를 나타내었다. 정보 단말(2960)은 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 및 입출력 단자(2966) 등을 갖는다. 또한, 정보 단말(2960)은 하우징(2961) 내측에 안테나 및 배터리 등을 갖는다. 정보 단말(2960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 휘어져 있고, 휘어진 표시면을 따라 표시할 수 있다. 또한, 표시부(2962)는 터치 센서를 갖고, 손가락이나 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)는 시각 설정에 한정되지 않고, 전원의 ON/OFF 동작, 무선 통신의 ON/OFF 동작, 매너모드의 실행 및 해제, 절전 모드의 실행 및 해제 등 다양한 기능을 부여할 수 있다. 예를 들어, 정보 단말(2960)에 내장된 운영 체계(operating system)에 의하여, 조작 스위치(2965)의 기능을 설정할 수도 있다.
또한, 정보 단말(2960)은 통신 규격에 따른 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신이 가능한 헤드세트와의 상호 통신에 의하여 핸즈프리로 통화를 할 수도 있다. 또한, 정보 단말(2960)은 입출력 단자(2966)를 가지며, 커넥터를 통하여 다른 정보 단말과 데이터를 직접 주고받을 수 있다. 또한, 입출력 단자(2966)를 통하여 충전할 수도 있다. 또한, 충전 동작은 입출력 단자(2966)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
도 48의 (F)는 자동차의 일례를 나타낸 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 갖는다. 또한, 자동차(2980)는 안테나 및 배터리 등을 갖는다.
예를 들어, 본 발명의 일 형태에 따른 반도체 장치를 사용한 기억 장치는, 상술한 전자 기기의 제어 데이터나 제어 프로그램 등을 오랫동안 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 구현할 수 있다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 5)
본 실시형태에서는, 산화물 반도체의 구조에 대하여 설명한다. 산화물 반도체는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
일반적으로, 비정질 구조는 등방적이며 불균질 구조를 갖지 않거나, 준안정 상태에 있고 원자의 배치가 고정화되어 있지 않거나, 결합 각도가 유연하거나, 단거리 질서를 갖는 한편 장거리 질서를 갖지 않는 것 등이 알려져 있다
즉, 안정적인 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 함)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS의 구조를 out-of-plane법에 의하여 해석하면, 도 51의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조를 해석하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 51의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 51의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에서 유래되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석에 의거하여, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자빔을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 51의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에서 유래되는 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자빔을 입사시켰을 때의 회절 패턴을 도 51의 (E)에 나타내었다. 도 51의 (E)를 보면, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자빔을 사용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 51의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에서 유래된다고 생각된다. 또한, 도 51의 (E)에서의 제 2 링은 (110)면 등에서 유래된다고 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들 사이의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 52의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F) 등에 의하여 관찰될 수 있다.
도 52의 (A)를 보면, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 52의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 52의 (D) 및 (E)는 각각 도 52의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는, 화상 처리의 방법에 대하여 설명한다. 우선, 도 52의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 하여 2.8nm-1 내지 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리된 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리된 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고 격자 배열을 나타낸 것이다.
도 52의 (D)에는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 52의 (E)에는 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 점선으로 나타내고, 격자 배열의 방향의 변화를 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형시킴으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀(稠密)하지 않은 것이나, 금속 원소가 치환되어 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되고 변형을 갖는 결정 구조를 갖는다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 nc-OS의 구조를 해석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여 프로브 직경이 50nm인 전자빔을 피형성면에 평행하게 입사시키면, 도 53의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자빔을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 53의 (B)에 나타내었다. 도 53의 (B)를 보면, 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자빔을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자빔을 입사시키면, 도 53의 (C)에 도시된 바와 같이, 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 53의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서 보조선으로 나타낸 부분 등과 같이 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하이며, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어, 고분해능 TEM 이미지에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성을 갖지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 54는 a-like OS의 고분해능 단면 TEM 이미지이다. 여기서, 도 54의 (A)는 전자 조사를 시작하였을 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 54의 (B)는 4.3×108e-/nm2의 전자(e-)를 조사한 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 54의 (A) 및 (B)를 보면, a-like OS는 전자 조사를 시작하였을 때부터 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역인 것으로 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 이들 시료는 모두 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의거하면, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값은 0.29nm로 산출된다. 그러므로, 이하에서는 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 55는 각 시료의 결정부(22군데 내지 30군데)의 평균 크기를 조사한 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 55를 보면, a-like OS는 TEM 이미지의 취득 등에 따른 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 55를 보면, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가, 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 될 때 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자의 조사가 시작될 때부터 전자의 누적 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서, 결정부의 크기는 변화되지 않은 것을 알 수 있다. 도 55를 보면, 전자의 누적 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자빔 조사 및 TEM에 의한 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조임을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중, 2종 이상을 갖는 적층막이어도 좋다.
<산화물 반도체의 캐리어 밀도>
이어서, 산화물 반도체의 캐리어 밀도에 대하여 이하에 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 인자로서는, 산화물 반도체 내의 산소 결손(Vo) 또는 산화물 반도체 내의 불순물 등을 들 수 있다.
산화물 반도체 내의 산소 결손이 많아지면, 상기 산소 결손과 수소가 결합(이 상태를 VoH라고도 함)한 경우에 결함 준위 밀도가 높아진다. 또는, 산화물 반도체 내의 불순물이 많아지면, 상기 불순물에 기인하여 결함 준위 밀도가 높아진다. 따라서, 산화물 반도체 내의 결함 준위 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, OS 트랜지스터에 대하여 생각한다. OS 트랜지스터의 문턱 전압이 음으로 변동되는 것을 억제하거나 또는 트랜지스터의 오프 전류를 저감시키는 것을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는, 산화물 반도체 내의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성인 산화물 반도체의 캐리어 밀도는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류를 향상시키거나 또는 트랜지스터의 전계 효과 이동도를 향상시키는 것을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높게 하는 경우에는, 산화물 반도체의 불순물 농도를 약간 높게 하거나 또는 산화물 반도체의 결함 준위 밀도를 약간 높게 하면 좋다. 또는, 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비가 얻어지는 범위에서, 불순물 농도가 약간 높거나 또는 결함 준위 밀도가 약간 높은 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 크고, 이에 따라 밴드 갭이 작아지고, 결과적으로 열여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는, 트랜지스터의 문턱 전압이 더 낮아진다.
캐리어 밀도가 높여진 상술한 산화물 반도체는 약간 n형화되어 있다. 따라서, 캐리어 밀도가 높여진 산화물 반도체를 'Slightly-n'이라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 보다 바람직하다.
또한, 실질적으로 진성인 상술한 산화물 반도체를 사용함으로써, 트랜지스터의 신뢰성이 향상되는 경우가 있다. 여기서, 도 56을 참조하여 OS 트랜지스터의 신뢰성이 향상되는 이유에 대하여 설명한다. 도 56은 OS 트랜지스터에서의 에너지 밴드를 설명하기 위한 도면이다.
도 56에서, GE는 게이트 전극을, GI는 게이트 절연막을, OS는 산화물 반도체를, SD는 소스 전극 또는 드레인 전극을 각각 나타낸다. 즉, 도 56은 게이트 전극, 게이트 절연막, 산화물 반도체, 산화물 반도체와 접촉하는 소스 전극 또는 드레인 전극의 에너지 밴드의 일례를 나타낸 것이다.
또한, 도 56에는, 게이트 절연막으로서 산화 실리콘막을 사용하고, 산화물 반도체로서 In-Ga-Zn 산화물을 사용하는 구성을 도시하였다. 또한, 산화 실리콘막 내에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대 하단으로부터 약 3.1eV 떨어진 위치에 형성되는 것으로 하고, 게이트 전압(Vg)이 30V인 경우의 산화물 반도체와 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 게이트 절연막의 전도대 하단으로부터 약 3.6eV 떨어진 위치에 형성되는 것으로 한다. 또한, 산화 실리콘막의 페르미 준위는 게이트 전압에 의존하여 변동된다. 예를 들어, 게이트 전압을 크게 함으로써, 산화물 반도체와 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 낮아진다. 또한, 도 56에서의 흰색 동그라미는 전자(캐리어)를 나타내고, X는 산화 실리콘막 내의 결함 준위를 나타낸다.
도 56에 도시된 바와 같이, 게이트 전압이 인가된 상태에서, 예를 들어, 캐리어가 열여기되면, 결함 준위(도면에 X로 나타남)에 캐리어가 트랩되어, 결함 준위의 전하 상태가 양('+')으로부터 중성('0')으로 변화된다. 즉, 산화 실리콘막의 페르미 준위(Ef)에 상술한 열여기된 에너지를 더한 값이 결함의 전이 레벨(εf)보다 높아지는 경우에는, 산화 실리콘막 내의 결함 준위의 전하 상태는 양의 상태로부터 중성이 되어, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
또한, 전자 친화력이 상이한 산화물 반도체를 사용하면, 게이트 절연막과 산화물 반도체의 계면에서의 페르미 준위가 달라질 수 있다. 전자 친화력이 큰 산화물 반도체를 사용하면, 게이트 절연막과 산화물 반도체의 계면 근방에서 게이트 절연막의 전도대 하단이 상대적으로 높아진다. 이 경우, 게이트 절연막 내에 형성될 수 있는 결함 준위(도 56에 X로 나타냄)도 상대적으로 높아지기 때문에, 게이트 절연막의 페르미 준위와 산화물 반도체의 페르미 준위의 에너지 차이가 커진다. 상기 에너지 차이가 커짐으로써, 게이트 절연막 내에 트랩되는 전하가 적어진다. 예를 들어, 상술한 산화 실리콘막 내에 형성될 수 있는 결함 준위의 전하 상태의 변화가 적어져, 게이트 바이어스열(Gate Bias Temperature: GBT라고도 함) 스트레스에 의한 트랜지스터의 문턱 전압의 변동을 작게 할 수 있다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시형태 6)
본 실시형태에서는, 스퍼터링용 타깃을 설치할 수 있는 성막실을 갖는 성막 장치(스퍼터링 장치)에 대하여 설명한다. 본 실시형태에 나타내는 성막 장치는, 평행 평판형 스퍼터링 장치나, 대향 타깃식 스퍼터링 장치 등에 사용할 수 있다.
대향 타깃식 스퍼터링 장치를 사용한 성막에서는, 피형성면에 대한 대미지를 작게 할 수 있기 때문에, 결정성이 높은 막을 얻기 쉽다. 이 이유로, CAAC-OS 등의 성막에는, 대향 타깃식 스퍼터링 장치를 사용하는 것이 바람직한 경우가 있다.
또한, 평행 평판형 스퍼터링 장치를 사용한 성막법을, PESP(parallel electrode sputtering)라고 할 수도 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition sputtering)라고 할 수도 있다.
우선, 성막 시 등에 막 내에 불순물의 혼입이 적은 성막 장치의 구성에 대하여 도 57 및 도 58을 참조하여 설명한다.
도 57은 매엽식(枚葉式) 멀티 체임버의 성막 장치(2700)의 상면도를 모식적으로 도시한 것이다. 성막 장치(2700)는 기판을 수납하는 카세트 포트(2761) 및 기판의 얼러이먼트를 수행하는 얼러이먼트 포트(2762)를 갖는 대기 측 기판 공급실(2701)과, 대기 측 기판 공급실(2701)로부터 기판을 반송하는 대기 측 기판 반송실(2702)과, 기판을 반입하고 실내의 압력을 대기압으로부터 감압 또는 감압으로부터 대기압으로 전환하는 로드록실(2703a)과, 기판을 반출하고 실내의 압력을 감압으로부터 대기압 또는 대기압으로부터 감압으로 전환하는 언로드록실(2703b)과, 진공 중의 기판을 반송하는 반송실(2704)과, 기판을 가열하는 기판 가열실(2705)과, 타깃이 배치되고 성막하는 성막실(2706a), 성막실(2706b), 및 성막실(2706c)을 갖는다. 또한, 성막실(2706a), 성막실(2706b), 및 성막실(2706c)에 대해서는 후술하는 성막실의 구성을 참조할 수 있다.
또한, 대기 측 기판 반송실(2702)은 로드록실(2703a) 및 언로드록실(2703b)과 접속되고, 로드록실(2703a) 및 언로드록실(2703b)은 반송실(2704)과 접속되고, 반송실(2704)은 기판 가열실(2705), 성막실(2706a), 성막실(2706b), 및 성막실(2706c)과 접속된다.
또한, 각 실들 사이의 접속부에는 게이트 밸브(2764)가 제공되어 있어, 대기 측 기판 공급실(2701)과 대기 측 기판 반송실(2702)을 제외한 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기 측 기판 반송실(2702) 및 반송실(2704)은 반송 로봇(2763)을 갖고, 기판을 반송할 수 있다.
또한, 기판 가열실(2705)은 플라스마 처리실로서도 기능하는 것이 바람직하다. 성막 장치(2700)에서는 처리와 처리 사이에서 기판을 대기에 노출시킬 일 없이 반송할 수 있기 때문에, 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 성막이나 가열 처리 등의 순서를 자유로이 구축할 수 있다. 또한, 반송실, 성막실, 로드록실, 언로드록실, 및 기판 가열실은 상술한 개수에 한정되지 않고, 설치 공간이나 공정의 조건에 따라 적절히 최적의 개수를 제공할 수 있다.
이어서, 도 57에 도시된 성막 장치(2700)의 일점쇄선 X1-X2, 일점쇄선 Y1-Y2, 및 일점쇄선 Y2-Y3을 따라 자른 단면을 도 58에 도시하였다.
도 58의 (A)는 기판 가열실(2705)과 반송실(2704)의 단면을 도시한 것이고, 기판 가열실(2705)은 기판을 수납할 수 있는 복수의 가열 스테이지(2765)를 갖는다. 또한, 기판 가열실(2705)은 밸브를 통하여 진공 펌프(2770)와 접속되어 있다. 진공 펌프(2770)로서는, 예를 들어, 드라이 펌프 및 메커니컬 부스터 펌프 등을 사용할 수 있다.
또한, 기판 가열실(2705)에 사용할 수 있는 가열 기구는, 예를 들어, 저항 발열체 등을 사용하여 가열하는 가열 기구로 하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여 가열하는 가열 기구로 하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 사용할 수 있다. LRTA는 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열한다. GRTA는 고온의 가스를 사용하여 가열 처리를 수행한다. 가스로서는 불활성 가스가 사용된다.
또한, 기판 가열실(2705)은 질량 유량 제어기(2780)를 통하여 정제기(2781)와 접속된다. 또한, 질량 유량 제어기(2780) 및 정제기(2781)는 가스의 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만을 나타내었다. 기판 가열실(2705)에 도입되는 가스로서는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
반송실(2704)은 반송 로봇(2763)을 갖는다. 반송 로봇(2763)은 각 실로 기판을 반송할 수 있다. 또한, 반송실(2704)은 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)와 접속되어 있다. 이러한 구성으로 함으로써, 반송실(2704)은 대기압으로부터 저진공 또는 중진공(0.1Pa 내지 수 백Pa 정도)까지 진공 펌프(2770)를 사용하여 배기되고, 밸브를 전환하고 중진공으로부터 고진공 또는 초고진공(0.1Pa 내지 1×10-7Pa 정도)까지는 크라이오펌프(2771)를 사용하여 배기된다.
또한, 예를 들어, 2대 이상의 크라이오펌프(2771)가 반송실(2704)에 대하여 병렬로 접속되어도 좋다. 이러한 구성으로 함으로써, 하나의 크라이오펌프가 리제너레이션(regeneration) 중이어도, 나머지 크라이오펌프를 사용하여 배기할 수 있다. 또한, 상술한 리제너레이션이란, 크라이오펌프 내에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오펌프는 분자(또는 원자)를 지나치게 많이 갇히면 배기 능력이 저하되기 때문에, 정기적으로 리제너레이션이 수행된다.
도 58의 (B)는 성막실(2706b), 반송실(2704), 로드록실(2703a)의 단면을 도시한 것이다.
여기서, 도 58의 (B) 및 도 59를 참조하여 성막실(스퍼터링실)에 대하여 자세히 설명한다. 도 59의 (A)는 성막실(2706b) 내의 상태를 도시한 도면이다. 성막실(2706b)은 타깃(2766a), 타깃(2766b), 타깃 실드(2767a), 타깃 실드(2767b), 마그넷 유닛(2790a), 마그넷 유닛(2790b), 기판 홀더(2768), 전원(2791a), 및 전원(2791b)을 갖는다. 타깃(2766a)은 백킹 플레이트(2789a)에 제공되어 있다(도 58의 (B)에는 미도시). 또한, 타깃(2766b)은 백킹 플레이트(2789b)에 제공되어 있다(도 58의 (B)에는 미도시). 또한, 타깃(2766a) 및 타깃(2766b)에는 전원(2791a) 및 전원(2791b)이 각각 전기적으로 접속되어 있다. 마그넷 유닛(2790a)은 백킹 플레이트(2789a)를 개재하여 타깃(2766a)의 배면에 배치된다. 또한, 마그넷 유닛(2790b)은 백킹 플레이트(2789b)를 개재하여 타깃(2766b)의 배면에 배치된다. 타깃 실드(2767a) 및 타깃 실드(2767b)는 각각 타깃(2766a) 및 타깃(2766b)의 단부를 둘러싸도록 배치된다.
전원(2791a) 및 전원(2791b)으로서는, RF 전원, DC 전원, 또는 AC 전원 등을 사용할 수 있다. 또한, 전원(2791a)과 전원(2791b)에 대하여 상이한 종류의 전원을 사용하여도 좋다.
도 59의 (B) 및 (C)는 도 59의 (A)의 일점쇄선 A-B 사이에서의 플라스마(2788)의 전위 분포를 도시한 것이다. 도 59의 (B)에 도시된 전위 분포는 백킹 플레이트(2789a)에 고전위를 인가하고, 백킹 플레이트(2789b)에 저전위를 인가한 상태를 나타낸다. 즉, 타깃(2766b)을 향하여 양 이온이 가속된다. 도 59의 (C)에 도시된 전위 분포는 백킹 플레이트(2789a)에 저전위를 인가하고, 백킹 플레이트(2789b)에 고전위를 인가한 상태를 나타낸다. 즉, 타깃(2766a)을 향하여 양 이온이 가속된다. 본 발명의 일 형태에 따른 산화물 반도체의 성막은, 도 59의 (B) 및 (C)의 상태가 번갈아 바뀌도록 하여 수행하면 좋다.
기판 홀더(2768)에는 기판(2769)이 지지되어 있다. 기판 홀더(2768)는 GND에 접속되어 있는 것이 바람직하다. 또한, 기판 홀더(2768)는 부유 상태이어도 좋다. 기판 홀더(2768)는 가동 부재(2784)에 의하여 성막실(2706b)에 고정된다. 가동 부재(2784)에 의하여, 타깃(2766a)과 타깃(2766b)에 끼워진 영역('타깃 사이의 영역'이라고도 함)까지 기판 홀더(2768)를 이동시킬 수 있다.
예를 들어, 기판(2769)을 지지한 기판 홀더(2768)를 타깃 사이의 영역에 배치함으로써, 플라스마로 인한 손상을 저감시킬 수 있는 경우가 있다. 특히, 플라스마(2788)의 양광주에 기판 홀더(2768) 및 기판(2769)이 들어가도록 배치되는 것이 바람직하다. 플라스마(2788)의 양광주는 도 59의 (B) 및 (C)에 도시된 전위 분포에서, A-B의 중간 부근에 있는 전위 분포의 구배가 작은 영역이다. 즉, 플라스마(2788)의 양광주에 기판(2769)을 배치함으로써, 플라스마(2788) 내의 고전계 부분에 기판(2769)이 노출되지 않기 때문에, 플라스마(2788)로 인한 손상이 저감된다.
또한, 기판 홀더(2768) 및 기판(2769)은 플라스마(2788) 외측에 배치되어도 좋다. 기판(2769)의 표면이 플라스마(2788)의 고전계 영역에 노출되지 않음으로써 플라스마(2788)로 인한 손상을 저감시킬 수 있다. 다만, 플라스마(2788)로부터 기판(2769)을 멀리할수록 타깃(2766a) 및 타깃(2766b)의 사용 효율이 낮아진다.
또한, 기판 홀더(2768)는 기판(2769)을 유지하는 기판 유지 기구나, 기판(2769)을 배면으로부터 가열하는 히터 등을 가져도 좋다.
또한, 타깃(2766)으로부터 스퍼터링되는 입자가 퇴적이 불필요한 영역에 퇴적되는 것을 타깃 실드(2767)에 의하여 억제할 수 있다. 타깃 실드(2767)는 누적된 스퍼터링 입자가 박리하지 않도록 가공되는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스트 처리를 수행하거나 또는 타깃 실드(2767)의 표면에 요철을 제공하여도 좋다.
또한, 성막실(2706b)은 가스 가열 기구(2782)를 통하여 질량 유량 제어기(2780)와 접속되고, 가스 가열 기구(2782)는 질량 유량 제어기(2780)를 통하여 정제기(2781)와 접속된다. 가스 가열 기구(2782)에 의하여, 성막실(2706b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열할 수 있다. 또한, 가스 가열 기구(2782), 질량 유량 제어기(2780), 및 정제기(2781)는 가스의 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만을 나타내었다. 성막실(2706b)에 도입되는 가스로서는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
또한, 가스 도입구 바로 앞에 정제기를 제공하는 경우, 정제기로부터 성막실(2706b)까지의 배관의 길이를 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하로 한다. 배관의 길이를 10m 이하, 5m 이하, 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스로 인한 영향을 길이에 따라 저감시킬 수 있다. 또한, 가스의 배관에는 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 내부가 피복된 금속 배관을 사용하면 좋다. 상술한 배관은 예를 들어, SUS316L-EP 배관에 비하여 불순물을 포함하는 가스의 방출량이 적고, 가스에 불순물이 들어가는 것을 저감시킬 수 있다. 또한, 배관의 조인트(joint)로서는 고성능 초소형 메탈 개스킷 조인트(UPG 조인트)를 사용하면 좋다. 또한, 배관을 모두 금속으로 구성함으로써, 수지 등을 사용한 경우에 비하여, 발생되는 방출 가스 및 외부 누설의 영향을 저감시킬 수 있어 바람직하다.
또한, 성막실(2706b)은 밸브를 통하여 터보 분자 펌프(2772) 및 진공 펌프(2770)와 접속된다.
또한, 성막실(2706b)은 크라이오 트랩(2751)이 제공된다.
크라이오 트랩(2751)은 물 등의 비교적 융점이 높은 분자(또는 원자)가 흡착될 수 있는 기구이다. 터보 분자 펌프(2772)는 사이즈가 큰 분자(또는 원자)를 안정적으로 배기할 수 있고, 유지 보수의 빈도가 적기 때문에, 생산성이 우수한 한편, 수소나 물의 배기 능력이 낮다. 그래서, 물 등에 대한 배기 능력을 높이기 위하여 크라이오 트랩(2751)이 성막실(2706b)과 접속된 구성으로 하였다. 크라이오 트랩(2751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 또한, 크라이오 트랩(2751)이 복수의 냉동기를 갖는 경우, 냉동기마다 온도를 다르게 하면 효율적으로 배기할 수 있어 바람직하다. 예를 들어, 1단째 냉동기의 온도를 100K 이하로 하고, 2단째 냉동기의 온도를 20K 이하로 하면 좋다. 또한, 크라이오 트랩 대신에 타이타늄 서블리메이션 펌프를 사용함으로써, 더 고진공으로 할 수 있는 경우가 있다. 또한, 크라이오펌프나 터보 펌프 대신에 이온 펌프를 사용하는 것에 의해서도 더 고진공으로 할 수 있는 경우가 있다.
또한, 성막실(2706b)의 배기 방법은 이에 한정되지 않고, 상술한 반송실(2704)의 배기 방법(크라이오펌프와 진공 펌프를 사용한 배기 방법)과 같은 구성으로 하여도 좋다. 물론, 반송실(2704)의 배기 방법을 성막실(2706b)의 배기 방법과 같은 구성(터보 분자 펌프와 진공 펌프를 사용한 배기 방법)으로 하여도 좋다.
또한, 상술한 반송실(2704), 기판 가열실(2705), 및 성막실(2706b)의 배압(전압(全壓)) 및 각 기체 분자(원자)의 분압은 이하와 같이 하는 것이 바람직하다. 특히, 형성되는 막 내에 불순물이 혼입될 수 있기 때문에, 성막실(2706b)의 배압 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상술한 각 실의 배압(전압)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 실의 질량 전하 비율(m/z)이 18인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 28인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 진공 체임버 내의 전압 및 분압은 질량 분석계를 사용하여 측정할 수 있다. 예를 들어, 4중 극형 질량 분석계(Q-mass라고도 함) Qulee CGM-051(ULVAC, Inc.제작)을 사용하면 좋다.
또한, 상술한 반송실(2704), 기판 가열실(2705), 및 성막실(2706b)은 외부 누설 또는 내부 누설이 적은 구성으로 하는 것이 바람직하다.
예를 들어, 상술한 반송실(2704), 기판 가열실(2705), 및 성막실(2706b)의 누설 레이트(leakage rate)는 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 또한, m/z가 18인 기체 분자(원자)의 누설 레이트는 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 또한, m/z가 28인 기체 분자(원자)의 누설 레이트는 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 또한, m/z가 44인 기체 분자(원자)의 누설 레이트는 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한, 누설 레이트에 관해서는, 상술한 질량 분석계를 사용하여 측정한 전압 및 분압으로부터 도출하면 좋다.
누설 레이트는 외부 누설 및 내부 누설에 의존한다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등으로 인하여 진공계 외부로부터 기체가 유입하는 것을 말한다. 내부 누설은 진공계 내부의 밸브 등의 칸막이(partition)를 통한 누설 또는 내부의 부재로부터의 방출 가스에 기인한다. 누설 레이트를 상술한 수치 이하로 하기 위하여, 외부 누설 및 내부 누설 양쪽 면에서 대책을 세울 필요가 있다.
예를 들어, 성막실(2706b)의 개폐 부분을 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷에는 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴으로 피복된 금속을 사용하는 것이 바람직하다. 메탈 개스킷은 O링에 비하여 밀착성이 높고, 외부 누설을 저감시킬 수 있다. 또한, 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복된 금속의 부동태를 사용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 포함하는 방출 가스가 억제되어, 내부 누설을 저감시킬 수 있다.
또한, 성막 장치(2700)를 구성하는 부재로서 불순물을 포함하는 방출 가스가 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또한, 상술한 부재를 철, 크로뮴, 및 니켈 등을 포함하는 합금에 피복하여 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 포함하는 합금은 강성(剛性)이 있고, 열에 강하고, 또한 가공하기 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감시키면, 방출 가스를 저감시킬 수 있다.
또는, 상술한 성막 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복하여도 좋다.
성막 장치(2700)의 부재는 가능한 한 금속만으로 구성되는 것이 바람직하고, 예를 들어, 석영 등으로 구성되는 관찰 창(viewing window) 등을 제공하는 경우에도 방출 가스를 억제하기 위하여 표면을 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하면 좋다.
성막실에 존재하는 흡착물은 내벽 등에 흡착되어 있기 때문에 성막실의 압력에 영향을 미치지 않지만, 성막실을 배기하였을 때의 가스 방출의 원인이 된다. 따라서, 누설 레이트와 배기 속도에 상관관계는 없지만, 배기 능력이 높은 펌프를 사용하여 성막실에 존재하는 흡착물을 가능한 한 이탈시키고, 미리 배기하는 것이 중요하다. 또한, 흡착물의 이탈을 촉진하기 위하여, 성막실을 베이킹하여도 좋다. 베이킹함으로써, 흡착물의 이탈 속도를 10배 정도 증가시킬 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 수행하면 좋다. 이때, 불활성 가스를 성막실에 도입하면서 흡착물을 제거하면, 배기만으로는 이탈시키기 어려운 물 등의 이탈 속도를 더 증가시킬 수 있다. 또한, 베이킹의 온도와 같은 정도로 도입하는 불활성 가스를 가열함으로써, 흡착물의 이탈 속도를 더 증가시킬 수 있다. 여기서, 불활성 가스로서는 희가스를 사용하는 것이 바람직하다. 또한, 형성하는 막의 종류에 따라서는 불활성 가스 대신에 산소 등을 사용하여도 좋다. 예를 들어, 산화물을 성막하는 경우에는, 주성분인 산소를 사용하는 것이 더 바람직한 경우도 있다. 또한, 베이킹은 램프를 사용하여 수행되는 것이 바람직하다.
또한, 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 높이고, 일정한 시간이 경과한 후에 다시 성막실을 배기하는 처리를 수행하는 것이 바람직하다. 가열한 가스를 도입함으로써 성막실 내의 흡착물을 이탈시킬 수 있고, 성막실 내에 존재하는 불순물을 저감시킬 수 있다. 또한, 이 처리는 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하의 범위에서 반복하여 수행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입함으로써, 성막실 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 성막실을 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간 배기한다.
또한, 더미 성막을 수행하는 것에 의해서도 흡착물의 이탈 속도를 더 증가시킬 수 있다. 더미 성막이란, 더미 기판에 대하여 스퍼터링법 등에 의한 성막을 수행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 내에 가두는 것을 말한다. 더미 기판에는 방출 가스가 적은 기판이 사용되는 것이 바람직하다. 더미 성막을 수행함으로써, 나중에 형성되는 막 내의 불순물 농도를 저감시킬 수 있다. 또한, 더미 성막은 베이킹과 동시에 수행되어도 좋다.
다음에, 도 58의 (B)에 도시된 반송실(2704) 및 로드록실(2703a)과, 도 58의 (C)에 도시된 대기 측 기판 반송실(2702) 및 대기 측 기판 공급실(2701)에 대하여 이하에 자세히 설명한다. 또한, 도 58의 (C)는 대기 측 기판 반송실(2702) 및 대기 측 기판 공급실(2701)의 단면을 도시한 것이다.
도 58의 (B)에 도시된 반송실(2704)에 대해서는 도 58의 (A)에 도시된 반송실(2704)의 기재를 참조한다.
로드록실(2703a)은 기판 수수 스테이지(2752)를 갖는다. 로드록실(2703a)에서의 압력을 감압 상태로부터 대기압까지 상승시키고, 로드록실(2703a)의 압력이 대기압이 되었을 때, 대기 측 기판 반송실(2702)에 제공된 반송 로봇(2763)으로부터 기판 수수 스테이지(2752)가 기판을 받는다. 그 후, 로드록실(2703a)을 진공 배기하여 감압 상태로 하고 나서, 반송실(2704)에 제공된 반송 로봇(2763)이 기판 수수 스테이지(2752)로부터 기판을 받는다.
또한, 로드록실(2703a)은 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)와 접속된다. 진공 펌프(2770) 및 크라이오펌프(2771)와 같은 배기계는 반송실(2704)의 접속 방법을 참조하여 접속할 수 있기 때문에, 여기서는 설명을 생략한다. 또한, 도 57에 도시된 언로드록실(2703b)은 로드록실(2703a)과 같은 구성으로 할 수 있다.
대기 측 기판 반송실(2702)은 반송 로봇(2763)을 갖는다. 반송 로봇(2763)에 의하여, 카세트 포트(2761)와 로드록실(2703a) 사이의 기판의 주고받음을 수행할 수 있다. 또한, 대기 측 기판 반송실(2702) 및 대기 측 기판 공급실(2701) 상방에 HEPA 필터(High Efficiency Particulate Air Filter) 등, 먼지 또는 파티클을 세정하기 위한 기구를 제공하여도 좋다.
대기 측 기판 공급실(2701)은 복수의 카세트 포트(2761)를 갖는다. 카세트 포트(2761)는 복수의 기판을 수납할 수 있다.
타깃의 표면 온도를 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실온 정도(대표적으로는 25℃)로 한다. 대면적의 기판에 대응하는 스퍼터링 장치에서는 대면적의 타깃을 사용하는 경우가 많다. 그러나, 대면적에 대응하는 크기의 타깃을 이음매 없이 제작하는 것은 어렵다. 실제로는 복수의 타깃을 최대한 빈틈없이 배열시켜 큰 형상으로 하고 있지만, 아무래도 약간의 빈틈이 생긴다. 타깃의 표면 온도가 높아짐으로써 상술한 바와 같은 약간의 빈틈으로부터 아연 등이 휘발하고, 서서히 빈틈이 커지는 경우가 있다. 빈틈이 커지면 백킹 플레이트나 백킹 플레이트와 타깃의 접합에 사용되는 본딩 재료의 금속이 스퍼터링되는 경우가 있어, 불순물 농도를 증가시키는 요인이 된다. 따라서, 타깃은 충분히 냉각되어 있는 것이 바람직하다.
구체적으로는, 백킹 플레이트로서 도전성아 높고 방열성이 높은 금속(구체적으로는 구리)을 사용한다. 또한, 백킹 플레이트 내에 수로를 형성하고, 수로에 충분한 양의 냉각수를 흘림으로써, 타깃을 효율적으로 냉각시킬 수 있다.
또한, 타깃이 아연을 포함하는 경우, 산소 가스 분위기하에서 성막함으로써, 플라스마 대미지가 경감되어, 아연의 휘발이 일어나기 어려운 산화물을 얻을 수 있다.
상술한 성막 장치를 사용함으로써, SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 산화물 반도체를 성막할 수 있다.
또한, SIMS에 의하여 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1018atoms/cm3 이하인 산화물 반도체를 성막할 수 있다.
또한, SIMS에 의하여 측정되는 탄소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 산화물 반도체를 성막할 수 있다.
또한, 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에 의한 m/z가 2(수소 분자 등)인 기체 분자(원자), m/z가 18인 기체 분자(원자), m/z가 28인 기체 분자(원자), 및 m/z가 44인 기체 분자(원자)의 방출량이 각각 1×1019개/cm3 이하, 바람직하게는 1×1018개/cm3 이하인 산화물 반도체를 성막할 수 있다.
상술한 성막 장치를 사용함으로써, 산화물 반도체에 불순물이 혼입하는 것을 억제할 수 있다. 또한, 상술한 성막 장치를 사용하여 산화물 반도체와 접촉하는 막을 형성함으로써, 산화물 반도체와 접촉하는 막으로부터 산화물 반도체에 불순물이 혼입하는 것을 억제할 수 있다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시될 수 있다.
(실시예)
전극(110_2a)(소스 전극 및 드레인 전극 중 한쪽) 및 전극(110_2b)(소스 전극 및 드레인 전극 중 다른 쪽)의 일함수가 변화하였을 때의 트랜지스터(200)의 전기 특성의 변화에 대하여 계산으로 조사하였다.
전기 특성은 Silvaco사제 디바이스 시뮬레이터 Atlas를 사용하여 계산하였다. 계산을 위하여, 트랜지스터(9101)와 트랜지스터(9102)를 설정하였다. 트랜지스터(9101)는 트랜지스터(200)와 같은 구조를 갖는 트랜지스터이다. 트랜지스터(9102)는 트랜지스터(200)에서 반도체층(109_2a1), 반도체층(109_2a2), 반도체층(109_2b1), 및 반도체층(109_2b2)을 생략한 구조와 같은 구조를 갖는 트랜지스터이다.
<트랜지스터(9101)>
트랜지스터(9101)의 적층 구성을 도 60의 (A)에 도시하였다. 트랜지스터(9101)는 전극(9105), 절연층(9106), 절연층(9107), 절연층(9108), 반도체층(9109a1), 반도체층(9109a2), 반도체층(9109b1), 반도체층(9109b2), 전극(9110a), 전극(9110b), 반도체층(9109c), 절연층(9111), 및 전극(9112)을 갖는다.
전극(9105)은 트랜지스터(200)의 전극(105_2)에 대응한다. 절연층(9106)은 트랜지스터(200)의 절연층(106)에 대응한다. 절연층(9107)은 트랜지스터(200)의 절연층(107)에 대응한다. 절연층(9108)은 트랜지스터(200)의 절연층(108)에 대응한다. 반도체층(9109a1)은 트랜지스터(200)의 반도체층(109_2a1)에 대응한다. 반도체층(9109a2)은 트랜지스터(200)의 반도체층(109_2a2)에 대응한다. 반도체층(9109b1)은 트랜지스터(200)의 반도체층(109_2b1)에 대응한다. 반도체층(9109b2)은 트랜지스터(200)의 반도체층(109_2b2)에 대응한다. 전극(9110a)은 트랜지스터(200)의 전극(110_2a)에 대응한다. 전극(9110b)은 트랜지스터(200)의 전극(110_2b)에 대응한다. 반도체층(9109c)은 트랜지스터(200)의 층(129_2a), 층(129_2b), 및 층(109_2c)에 대응한다. 절연층(9111)은 트랜지스터(200)의 절연층(111_2)에 대응한다. 전극(9112)은 트랜지스터(200)의 전극(112_2)에 대응한다.
표 1에 전기 특성의 계산에 사용한 트랜지스터(9101)의 설정값을 나타내었다.
[표 1]
Figure pat00001
Figure pat00002
또한, 전극(9110a) 및 전극(9110b)의 일함수를 4.5eV로 설정한 트랜지스터(9101)를 트랜지스터(9101a)로 하고, 상기 일함수를 4.7eV로 설정한 트랜지스터(9101)를 트랜지스터(9101b)로 하고, 상기 일함수를 4.9eV로 설정한 트랜지스터(9101)를 트랜지스터(9101c)로 하였다(표 2 참조).
[표 2]
Figure pat00003
트랜지스터(9101a), 트랜지스터(9101b), 및 트랜지스터(9101c) 각각에 대하여 소스 전압을 0V, 드레인 전압을 1.8V로 하고, 게이트 전압(Vg)을 -3V로부터 3V까지 변화시켰을 때의 드레인 전류(Id)의 변화에 대하여 계산하였다.
도 60의 (B) 및 (C)에 계산 결과를 나타내었다. 도 60의 (B) 및 (C)에 나타낸 Vg-Id 커브는 가로축이 Vg의 변화를 나타내고, 세로축이 Id의 변화를 나타낸다. 또한, 세로축은 Id를 대수로 나타낸 것이다. 도 60의 (C)는 도 60의 (B)의 세로축의 일부를 확대한 그래프이다.
도 60의 (B) 및 (C)를 보면, 트랜지스터(9101a), 트랜지스터(9101b), 및 트랜지스터(9101c) 사이에서 전기 특성에 차이가 없다는 것을 알 수 있다. 즉, 전극(110_2a) 및 전극(110_2b)의 일함수가 변화되더라도 안정된 전기 특성을 얻을 수 있다는 것을 알 수 있다.
<트랜지스터(9102)>
트랜지스터(9102)의 적층 구성을 도 61의 (A)에 도시하였다. 트랜지스터(9102)는 트랜지스터(9101)에서 반도체층(9109a1), 반도체층(9109a2), 반도체층(9109b1), 및 반도체층(9109b2)을 생략한 구조를 갖는다. 전기 특성의 계산에 사용한 트랜지스터(9102)의 설정값은 트랜지스터(9101)와 마찬가지로 하였다.
또한, 전극(9110a) 및 전극(9110b)의 일함수를 4.5eV로 설정한 트랜지스터(9102)를 트랜지스터(9102a)로 하고, 상기 일함수를 4.7eV로 설정한 트랜지스터(9102)를 트랜지스터(9102b)로 하고, 상기 일함수를 4.9eV로 설정한 트랜지스터(9102)를 트랜지스터(9102c)로 하였다(표 3 참조). 트랜지스터(9102a), 트랜지스터(9102b), 및 트랜지스터(9102c) 각각에 대하여 전기 특성을 계산하였다.
[표 3]
Figure pat00004
트랜지스터(9102a), 트랜지스터(9102b), 및 트랜지스터(9102c) 각각에 대하여, 소스 전압을 0V, 드레인 전압을 1.8V로 하고, 게이트 전압(Vg)을 -3V로부터 3V까지 변화시켰을 때의 드레인 전류(Id)의 변화를 계산하였다.
도 61의 (B) 및 (C)에 계산 결과를 나타내었다. 도 61의 (B) 및 (C)에 나타낸 Vg-Id 커브는 가로축이 Vg의 변화를 나타내고, 세로축이 Id의 변화를 나타낸다. 또한, 세로축은 Id를 대수로 나타낸 것이다. 도 61의 (C)는 도 61의 (B)의 세로축의 일부를 확대한 그래프이다.
도 61의 (B) 및 (C)를 보면, 트랜지스터(9102a), 트랜지스터(9102b), 및 트랜지스터(9102c) 각각에서 Vg-Id 커브가 상이하고, 전기 특성에 차이가 나는 것을 알 수 있다.
<고찰>
도 62의 (A)는 도 60의 (A)에 도시된 영역(9131)의 확대도이다. 도 62의 (B)는 도 62의 (A)에서의 일점쇄선 D1-D2를 따라 자른 부분의 에너지 밴드 구조를 나타낸 것이다. 도 62의 (C)는 도 61의 (A)에 도시된 영역(9132)의 확대도이다. 도 62의 (D)는 도 62의 (C)에서의 일점쇄선 E1-E2를 따라 자른 부분의 에너지 밴드 구조를 나타낸 것이다. 도 62의 (B)는 전극(9110a), 반도체층(9109b1), 및 반도체층(9109c)의 전도대 하단의 에너지를 나타낸다. 도 62의 (D)는 전극(9110a) 및 반도체층(9109c)의 전도대 하단의 에너지를 나타낸다.
트랜지스터(9101)(트랜지스터(9101a), 트랜지스터(9101b), 트랜지스터(9101c)) 및 트랜지스터(9102)(트랜지스터(9102a), 트랜지스터(9102b), 트랜지스터(9102c))의 계산 결과로부터, 트랜지스터(9101)와 트랜지스터(9102)에서 소스 전극으로부터 채널(반도체층(9109c)의 일부)까지의 전류의 경로가 상이한 것이 추측된다.
트랜지스터(9101)에서는, 전자가 전극(9110a)으로부터 반도체층(9109c)으로 이동하는 제 1 경로와, 전자가 전극(9110a)으로부터 반도체층(9109b1)을 통하여 반도체층(9109c)으로 이동하는 제 2 경로와, 전자가 전극(9110a)으로부터 반도체층(9109b1) 및 반도체층(9109a1)을 통하여 반도체층(9109c)으로 이동하는 제 3 경로가 있다. 한편, 트랜지스터(9102)에서는, 전자가 전극(9110a)으로부터 반도체층(9109c)으로 이동하는 제 1 경로만이 있다.
다음에, 트랜지스터(9102c)의 제 1 경로 및 트랜지스터(9101c)의 제 2 경로 각각의 에너지 장벽에 대하여 고찰한다. 트랜지스터(9101c) 및 트랜지스터(9102c)에서, 전극(9110a)의 일함수는 4.9eV이다. 반도체층(9109c)의 전자 친화력은 4.5eV이다. 반도체층(9109b1)의 전자 친화력은 4.7eV이다. 반도체층(9109c)과 전극(9110a) 사이에는 0.4eV의 에너지 장벽이 발생한다.
제 2 경로에서 전극(9110a)과 반도체층(9109b1) 사이의 에너지 장벽은 0.2eV이고, 반도체층(9109b1)과 반도체층(9109c) 사이의 에너지 장벽은 0.2eV이다(도 62의 (B) 참조).
제 1 경로에서 전극(9110a)과 반도체층(9109c) 사이의 에너지 장벽은 0.4eV이다(도 62의 (D) 참조).
전자는 에너지 장벽이 작을수록 이동하기 쉽다. 따라서, 에너지 장벽이 단계적으로 변화되는 제 2 경로에서는, 제 1 경로에서보다 전자가 이동하기 쉽다. 또한, 일반적으로 금속 재료는 같은 재료이어도 성막 조건이나 결정 방위 등에 기인하여 일함수에 편차가 생기기 쉽다. 소스 전극의 일함수가 변동되면, 소스 전극으로부터 채널로 이동하는 전자의 양(전류량)이 변동되기 쉽다. 즉, 트랜지스터의 전기 특성의 편차가 커지기 쉽다. 다만, 에너지 장벽을 작게 함으로써, 일함수의 편차의 영향을 작게 할 수 있다. 에너지 장벽의 크기는 0.3eV 이하가 바람직하고, 0.2eV 이하가 더 바람직하다.
전극(9110a)과 중첩하도록 반도체층(9109b1)을 제공함으로써, 전기 특성이 양호한 트랜지스터를 구현할 수 있다. 또한, 전극(9110a)과 중첩하도록 반도체층(9109b1)을 제공함으로써, 전기 특성의 편차가 작은 트랜지스터를 구현할 수 있다.
100: 트랜지스터
101: 기판
102: 절연층
103: 절연층
104: 절연층
105: 전극
106: 절연층
107: 절연층
108: 절연층
109: 반도체층
110: 전극
111: 절연층
112: 전극
113: 절연층
114: 절연층
115: 절연층
116: 전극
117: 전극
121: 층
122: 하드 마스크
123: 개구
124: 절연층
125: 도전층
128: 층
129: 층
131: 부분
132: 부분
133: 부분
182: 도전층
185: 도전층
186: 층
187: 층
193: 도전층
194: 도전층
200: 트랜지스터
220: 웰
240: 용량 소자
241: 전극
242: 절연층
243: 전극
244: 전극
245: 전극
252: 배선
253: 배선
254: 배선
255: 배선
256: 배선
257: 노드
258: 용량 소자
259: 배선
262: 트랜지스터
263: 트랜지스터
264: 배선
268: 배선
269: 배선
281: 트랜지스터
282: 트랜지스터
283: 채널 형성 영역
284: 저농도 p형 불순물 영역
285: 고농도 p형 불순물 영역
286: 절연층
287: 전극
288: 측벽

Claims (20)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    제 1 절연층을 포함하고,
    상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극, 제 1 반도체층, 제 2 반도체층, 제 3 반도체층, 제 1 층, 제 2 층, 및 제 2 절연층을 포함하고,
    상기 제 2 트랜지스터는 제 5 전극, 제 6 전극, 제 7 전극, 제 8 전극, 제 4 반도체층, 제 5 반도체층, 제 6 반도체층, 제 7 반도체층, 제 8 반도체층, 제 3 층, 제 4 층, 및 제 3 절연층을 포함하고,
    상기 제 1 절연층은 상기 제 1 전극과 중첩하는 영역을 포함하고,
    상기 제 1 반도체층은 상기 제 1 절연층과 중첩하는 영역을 포함하고,
    상기 제 2 반도체층은 상기 제 1 반도체층과 중첩하는 영역을 포함하고,
    상기 제 2 반도체층은 상기 제 2 전극과 중첩하는 영역 및 상기 제 3 전극과 중첩하는 영역을 포함하고,
    상기 제 1 층은 상기 제 2 전극과 중첩하는 영역을 포함하고,
    상기 제 2 층은 상기 제 3 전극과 중첩하는 영역을 포함하고,
    상기 제 3 반도체층은 상기 제 2 반도체층과 중첩하는 영역을 포함하고,
    상기 제 2 절연층은 상기 제 3 반도체층과 중첩하는 영역을 포함하고,
    상기 제 4 전극은 상기 제 2 절연층과 중첩하는 영역을 포함하고,
    상기 제 4 전극의 측면과 상기 제 3 반도체층은 상기 제 2 절연층을 개재하여 서로 부분적으로 중첩하고,
    상기 제 1 전극과 상기 제 4 전극은 상기 제 2 반도체층을 개재하여 서로 부분적으로 중첩하고,
    상기 제 1 절연층은 상기 제 5 전극과 중첩하는 영역을 포함하고,
    상기 제 4 반도체층은 상기 제 1 절연층과 중첩하는 영역을 포함하고,
    상기 제 6 반도체층은 상기 제 4 반도체층과 중첩하는 영역을 포함하고,
    상기 제 6 전극은 상기 제 6 반도체층과 중첩하는 영역을 포함하고,
    상기 제 3 층은 상기 제 6 전극과 중첩하는 영역을 포함하고,
    상기 제 5 반도체층은 상기 제 1 절연층과 중첩하는 영역을 포함하고,
    상기 제 7 반도체층은 상기 제 5 반도체층과 중첩하는 영역을 포함하고,
    상기 제 7 전극은 상기 제 7 반도체층과 중첩하는 영역을 포함하고,
    상기 제 4 층은 상기 제 7 전극과 중첩하는 영역을 포함하고,
    상기 제 8 반도체층은 상기 제 6 반도체층과 중첩하는 영역 및 상기 제 7 반도체층과 중첩하는 영역을 포함하고,
    상기 제 3 절연층은 상기 제 8 반도체층과 중첩하는 영역을 포함하고,
    상기 제 8 전극은 상기 제 3 절연층과 중첩하는 영역을 포함하고,
    상기 제 8 전극의 측면과 상기 제 8 반도체층은 상기 제 3 절연층을 개재하여 서로 부분적으로 중첩하고,
    상기 제 5 전극과 상기 제 8 전극은 상기 제 8 반도체층을 개재하여 서로 부분적으로 중첩하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 상기 제 8 반도체층은 각각 산화물 반도체를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 상기 제 4 층은 각각 산화물 반도체를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 4 전극 중 적어도 한쪽은 게이트 전극으로서 기능할 수 있는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 5 전극 및 상기 제 8 전극 중 적어도 한쪽은 게이트 전극으로서 기능할 수 있는, 반도체 장치.
  6. 제 1 항에 있어서,
    채널이 상기 제 2 반도체층에 형성되는, 반도체 장치.
  7. 제 1 항에 있어서,
    채널이 상기 제 8 반도체층에 형성되는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 5 전극 및 상기 제 8 전극이 같은 전위를 가질 때의 상기 제 2 트랜지스터의 문턱 전압이, 상기 제 1 전극 및 상기 제 4 전극이 같은 전위를 가질 때의 상기 제 1 트랜지스터의 문턱 전압보다 높은, 반도체 장치.
  9. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    안테나, 배터리, 조작 스위치, 마이크로폰, 또는 스피커를 포함하는, 전자 기기.
  10. 반도체 웨이퍼에 있어서,
    제 1 항에 따른 하나 이상의 상기 반도체 장치; 및
    상기 반도체 장치 각각의 경계를 분명히 나타내는 분리 영역을 포함하는, 반도체 웨이퍼.
  11. 반도체 장치에 있어서,
    제 1 트랜지스터; 및
    제 1 개구를 포함하는 제 1 절연층으로서, 상기 제 1 절연층은 상기 제 1 트랜지스터와 부분적으로 중첩하고 상기 제 1 트랜지스터를 둘러싸는 상기 제 1 절연층을 포함하고,
    상기 제 1 트랜지스터는,
    서로 대향하는 내부 측면을 각각 갖는 한 쌍의 제 1 산화물 반도체층;
    상기 한 쌍의 제 1 산화물 반도체층 중 한쪽 위의 제 1 전극;
    상기 한 쌍의 제 1 산화물 반도체층 중 다른 쪽 위의 제 2 전극;
    상기 한 쌍의 제 1 산화물 반도체층의 상기 내부 측면과 접촉하는 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 1 게이트 절연층; 및
    상기 제 1 게이트 절연층 위의 제 1 게이트 전극을 포함하고,
    상기 제 2 산화물 반도체층은 상기 제 1 개구의 내벽과 접촉하고,
    적어도 상기 제 1 게이트 절연층의 일부 및 상기 제 1 게이트 전극의 일부는 각각 상기 제 1 개구에 있는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 산화물 반도체층의 밴드 갭은 상기 한 쌍의 제 1 산화물 반도체층의 밴드 갭보다 큰, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 트랜지스터는, 상기 한 쌍의 제 1 산화물 반도체층 아래에 있고 상기 한 쌍의 제 1 산화물 반도체층과 접촉하는 제 3 산화물 반도체층을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 산화물 반도체층은 상기 제 3 산화물 반도체층의 상면과 접촉하는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 상기 한 쌍의 제 1 산화물 반도체층 아래에 한 쌍의 제 3 산화물 반도체층을 포함하고,
    상기 한 쌍의 제 3 산화물 반도체층은 각각 서로 대향하는 측면을 갖고,
    상기 제 2 산화물 반도체층은 상기 한 쌍의 제 3 산화물 반도체층의 상기 내부 측면과 접촉하는, 반도체 장치.
  16. 제 11 항에 있어서,
    제 2 트랜지스터를 포함하고,
    상기 제 1 절연층은 제 2 개구를 포함하고, 상기 제 2 트랜지스터와 부분적으로 중첩하고 상기 제 2 트랜지스터를 둘러싸고,
    상기 제 2 트랜지스터는,
    제 4 산화물 반도체층;
    상기 제 4 산화물 반도체층 위의 제 3 전극 및 제 4 전극으로서, 상기 제 3 전극 및 상기 제 4 전극은 서로 대향하는 측면을 갖는 상기 제 3 전극 및 상기 제 4 전극;
    상기 제 3 전극 및 상기 제 4 전극의 상기 측면, 상기 제 4 산화물 반도체층의 상면, 및 상기 제 2 개구의 내벽과 접촉하는 제 5 산화물 반도체층;
    상기 제 5 산화물 반도체층 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하고,
    적어도 상기 제 2 게이트 절연층의 일부 및 상기 제 2 게이트 전극의 일부는 각각 상기 제 2 개구에 있는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 산화물 반도체층의 밴드 갭 및 상기 제 5 산화물 반도체층의 밴드 갭은 각각 상기 한 쌍의 제 1 산화물 반도체층의 밴드 갭 및 상기 제 4 산화물 반도체층의 밴드 갭보다 큰, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 2 트랜지스터는,
    상기 제 4 산화물 반도체층 아래의 제 3 게이트 절연층; 및
    상기 제 3 게이트 절연층 아래의 제 3 게이트 전극을 포함하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 중 한쪽은 상기 제 1 게이트 전극 및 상기 제 3 전극과 전기적으로 접속되는, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 한 쌍의 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 상기 제 4 산화물 반도체층, 및 상기 제 5 산화물 반도체층은 각각 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
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