KR101334181B1 - 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 - Google Patents

선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 Download PDF

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Abstract

선택적으로 결정화된 채널을 갖는 박막 트랜지스터 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체층이고, 상기 소스 및 드레인과 접촉된 상기 채널층의 적어도 일부분은 결정화된 것을 특징으로 하는 박막 트랜지스터를 제공한다. 또한 개시된 본 발명은 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터의 제조 방법에 있어서, 산화물 반도체층으로 상기 채널층을 형성하는 단계 및 상기 채널층에 금속성분을 주입하여 상기 채널층의 상기 소스 및 드레인과 접촉된 부분의 적어도 일부를 결정화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다. 상기 금속성분은 금속층의 증착과 열처리를 이용하거나 이온주입을 이용하여 주입할 수 있다.

Description

선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그 제조 방법{Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same}
도 1은 본 발명의 구현예에 따른 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터의 단면도이다.
도 2 내지 도 4는 본 발명의 제1 구현예에 따른 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 5 내지 도 8은 본 발명의 제2 구현예에 따른 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 9 및 도 10은 본 발명의 제3 구현예에 따른 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 11은 본 발명의 구현예에 따른 탑 게이트 구조의 박막 트랜지스터를 나타낸 단면도이다.
도 12 내지 도 14는 본 발명의 구현예에 따른 박막 트랜지스터의 채널층의 부분 결정화를 보여주는 투과 전자 현미경(TEM) 사진을 나타낸다.
도 15는 본 발명의 구현예에 따른 박막 트랜지스터의 전기적 특성을 측정하기 위한 제조한 실험용 TFT의 평면도를 나타낸다.
도 16은 도 15를 16-16' 방향으로 절개한 단면도이다.
도 17 내지 도 21은 본 발명의 실험용 TFT를 대상으로 측정한 전기적 특성을 나타낸 그래프들이다.
*도면의 주요부분에 대한 부호의 설명*
20, 70, 80:기판 30, 76, 84:게이트
32, 74, 86:게이트 절연층 34, 88:채널층
36a, 36b:제1 및 제2 금속패턴 40a, 46a, 90:소스 전극
40b, 46b, 92:드레인 전극 48:이온주입 금속 성분
50, 56:채널층의 상층부 52:채널층의 가운데 영역
60, 64:전체가 결정화된 채널층 90P:소스 돌출부
92P:드레인 돌출부 94, 96:제1 및 제2 금속층
A1, A2: 채널층(34)의 제1 및 제2 부분
L:소스 및 드레인 돌출부 사이의 길이(채널길이)
W:소스 돌출부의 폭 58:금속층
1. 발명의 분야
본 발명은 반도체 소자에 관한 것으로써, 보다 자세하게는 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터(Thin Film Transistor)는 SRAM이나 ROM에도 응용되지만, 주로 능동 행렬형 평판 디스플레이(Active Matrix Flat Panel Display)의 화소(pixel) 스위칭 소자로 사용된다. 예컨대, 액정 디스플레이(Liquid Crystal Display)나 유기 전계발광 디스플레이(Organic Electro-luminescence Display) 화소의 스위칭 소자나 전류 구동 소자로 TFT가 사용되고 있다.
스위칭 소자로 사용되는 TFT는 주위 화소들의 전기적 영향으로부터 각 화소를 독립시켜 주고 화소에 전기적 신호를 전달해 주는 역할을 한다.
TFT에 사용되는 반도체는 주로 비정질 실리콘(amorphous Si)과 다결정 실리콘(poly-Si)이다. TFT의 전류 구동능력 또는 전하 캐리어의 이동도(mobility)를 고려하면 TFT에 사용되는 반도체로서 폴리 실리콘이 적합할 것이다. 그러나 공정온도 및 사용 가능한 기판을 고려하면, TFT에 사용되는 반도체로는 비정질 실리콘이 적합하여 현재까지의 TFT는 대부분 비정질 실리콘이 사용되고 있다.
그런데 TFT에 비정질 실리콘을 사용할 때, 전하 이동도는 0.5㎠/Vs 내외로 낮다. 때문에 비정질 실리콘으로 형성된 채널을 갖는 TFT를 스위칭 소자로 사용하는 액정표시장치의 경우, 동작 속도를 증가시키기 어렵다.
이에 따라 비정질 실리콘보다 전하 이동도가 높은 ZnO 계열의 물질층, 예컨대 Ga-In-Zn-O층을 박막 트랜지스터의 채널로 사용하기 위한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 안정된 접촉특성을 확보하여 이동도를 높일 수 있고, 오프 전류(off current)를 줄여 신뢰성을 높일 수 있는 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체층이고, 상기 소스 및 드레인과 접촉된 상기 채널층의 적어도 일부분은 결정화된 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 결정화는 상기 소스 및 드레인 사이의 상기 채널층으로 또는 채널층 전체로 확장될 수 있다.
상기 소스 및 드레인과 상기 채널층 사이에 금속층이 더 구비될 수 있다.
상기 소스 및 드레인은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg로 이루어진 군에서 선택된 적어도 어느 하나로 이루어 질 수 있다.
상기 산화물 반도체층은 Ti 또는 La가 도핑된 a(In2O3)·b(Ga2O3)·c(ZnO)층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터의 제조 방법에 있어서, 산화물 반도체층으로 상기 채널층을 형성하는 단계 및 상기 채널층에 금속성분을 주입하여 상기 채널층의 상기 소스 및 드레인과 접촉된 부분의 적어도 일부를 결정화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 일 구현예에 따르면, 상기 금속 성분을 주입하여 결정화하는 단계는 상기 채널층과 접촉되는 금속층을 형성하는 단계 및 상기 금속층이 형성된 결과물을 열처리하는 단계를 더 포함할 수 있다.
상기 금속층은 상기 열처리 후, 완전히 소진될 정도의 두께로 형성할 수 있다.
상기 금속층은 상기 소스 및 드레인과 상기 채널층 사이에 형성할 수 있다.
상기 금속층을 형성하는 단계는 상기 채널층에 접촉되는 상기 소스 및 드레인을 형성하는 단계 및 상기 소스 및 드레인과 접촉되고 상기 소스 및 드레인 사이의 채널층의 상부면과 접촉되는 상기 금속막을 형성하는 단계를 더 포함할 수 있다.
상기 금속층 상에 상기 소스 및 드레인을 형성한 다음, 상기 열처리를 실시할 수 있다.
상기 금속층은 상기 채널층의 측면 및 상부면과 접촉되도록 형성할 수 있다.
본 발명의 다른 구현예에 따르면, 상기 금속 성분을 주입하여 결정화하는 단계는 상기 채널층에 상기 금속 성분을 이온 주입하는 단계 및 상기 금속 성분이 이온 주입된 상기 채널층을 열처리하는 단계를 더 포함할 수 있다.
상기 금속 성분은 Ti 또는 La일 수 있다.
상기 채널층의 일부 또는 전체에 상기 이온 주입을 실시할 수 있다.
상기 소스 및 드레인을 형성한 다음, 상기 소스 및 드레인 사이의 상기 채널층에 상기 이온 주입을 실시할 수도 있다.
상기 채널층 전체에 상기 이온 주입을 실시하는 경우, 상기 이온 주입은 상기 소스 및 드레인 형성 전에 실시할 수 있다.
상기 열처리는 질소 분위기에서 퍼니스(furnace), RTA 또는 레이저를 이용하여 200℃~450℃에서 실시할 수 있다.
상기 산화물 반도체층은 a(In2O3)·b(Ga2O3)·c(ZnO)층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
상기 결정화는 상기 소스 및 드레인 사이의 상기 채널층으로 또는 상기 채널층 전체로 확장될 수 있다.
이하, 본 발명의 구현예에 따른 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 구현예에 따른 박막 트랜지스터에 대해 설명한다.
도 1을 참조하면, 기판(20) 상에 게이트(30)가 존재한다. 기판(20)은 절연성 기판일 수 있다. 또한, 기판(20)은 반도체 기판과 상기 반도체 기판의 상부면을 덮는 절연층으로 이루어질 수 있다. 게이트(30)는 도전성 물질층일 수 있는데, 예를 들면 기판(30)은 몰리브덴(Mo)층일 수 있다 기판(20) 상에 게이트(30)의 측면 및 상부면을 덮는 게이트 절연층(32)이 존재한다. 게이트 절연층(32)은 실리콘 산화물층, 예를 들면 SiO2층일 수 있다. 게이트 절연층(32)은 실리콘 산화물층외의 다른 절연층일 수도 있다. 이러한 게이트 절연층(32) 상에 채널층(34)이 존재한다. 채널층(34)은 게이트(30) 위쪽에 위치한다. 채널층(34)은 비정질 산화물 반도체층일 수 있는데, 예를 들면 a(In2O3)·b(Ga2O3)·c(ZnO)층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
계속해서, 게이트 절연층(32) 상에 채널층(34)의 제1 부분(A1)에 접촉된 소스 전극(40a)과 채널층(34)의 제2 부분(A2)에 접촉된 드레인 전극(40b)이 존재한다. 이때, 제1 및 제2 부분(A1, A2)은 소스 및 드레인 전극(40a, 40b)과 접촉되는 채널층(34)의 양단에 해당된다. 제1 및 제2 부분(A1, A2)은 이격되어 있다. 채널층(34)의 제1 및 제2 부분(A1, A2)의 적어도 소스 및 드레인 전극(40a, 40b)과 접촉된 일부분은 결정화되어 있다. 상기 결정화는 제1 및 제2 부분(A1, A2) 전체로 확장될 수 있다. 그러나 채널층(34)의 제1 및 제2 부분(A1, A2) 사이의 영역은 비정질일 수 있다.
채널층(34)의 제1 및 제2 부분(A1, A2)의 결정화는 채널층(34)의 전체 영역으로 확장될 수 있다. 또한, 도 7 및 도 10에 도시한 바와 같이 상기 결정화는 소스 및 드레인 전극(46a, 46b) 사이의 채널층(34)으로 확장될 수 있는데, 예를 들면 채널층(34)의 상층부(50 또는 56)로 확장될 수 있다. 도 7 및 도 10에서 상층부(50, 56)는 표면으로부터 소정 두께를 갖는다.
한편, 채널층(34)의 제1 및 제2 부분(A1, A2)은 비정질이고, 제1 및 제2 부분(A1, A2) 사이의 채널층(34)의 상층부(50 또는 56)만 결정화되거나 도 8에 도시한 바와 같이 채널층(34)의 소스 및 드레인 전극(46a, 46b) 사이의 가운데 영역(52) 전체만 결정화될 수도 있다. 이때, 상층부(50 또는 56) 양단은 소스 및 드레인 전극(46a, 46b)과 접촉된다.
계속해서, 소스 전극(40a)과 게이트 절연층(32) 및 제1 부분(A1) 사이에 제1 금속 패턴(36a)이 존재한다. 그리고 드레인 전극(40b)과 게이트 절연층(32) 및 제2 부분(A2) 사이에 제2 금속 패턴(36b)이 존재한다. 제1 및 제2 금속 패턴(36a, 36b)은, 예를 들면 티타늄(Ti) 패턴일 수 있다. 제1 및 제2 금속 패턴(36a, 36b)의 구비는 선택적일 수 있다. 제1 및 제2 금속 패턴(36a, 36b)이 채널층(34)의 제1 및 제2 부분(A1, A2)을 형성하는데 모두 소진된 경우, 최종 결과물로 얻어지는 TFT에서 제1 및 제2 금속 패턴(36a, 36b)은 보이지 않을 수도 있다. 소스 및 드레인 전극(40a, 40b)은 백금(Pt)인데, 일반금속일 수도 있다.
다음, 상술한 본 발명의 구현예에 따른 박막 트랜지스터의 제조 방법을 첨부된 도면을 참조하여 설명한다.
<제1 구현예>
도 2를 참조하면, 기판(20) 상에 게이트(30)를 형성한다. 기판(20)은 절연성 기판, 예컨대 유리 기판일 수 있고, 반도체 기판 상에 절연층이 적층된 구조일 수도 있다. 게이트(30)는, 예를 들면 몰리브덴(Mo)으로 형성한 게이트일 수 있는데, 다른 전도성 물질로 형성된 것일 수 있다. 기판(20) 상에 게이트(30)의 측면 및 상 부면을 덮는 게이트 절연층(32)을 형성한다. 게이트 절연층(32)은 실리콘 산화물층으로 형성할 수 있다. 이어서 게이트 절연층(32) 상에 채널층(34)을 형성한다. 채널층(34)은 비정질 산화물 반도체층으로 형성할 수 있는데, 예를 들면 a(In2O3)·b(Ga2O3)·c(ZnO)층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)으로 형성할 수 있다.
다음, 게이트 절연층(32) 상에 채널층(34)을 덮는 금속층(미도시) 및 전극층(미도시)을 순차적으로 적층한다. 상기 금속층은 후속 열처리 혹은 어닐링 공정에서 채널층(34)으로 확산될 금속 성분으로 형성될 수 있다. 예를 들면 상기 금속층은 티타늄(Ti)을 사용하여 형성할 수 있다. 이때, 상기 금속층은 0.1nm~100nm의 두께로 형성할 수 있다. 상기 금속층은 티타늄외의 다른 금속 성분을 사용하여 형성할 수도 있는데, 예를 들면 라듐(La)을 이용할 수 있다. 이때, 상기 금속층의 두께는 상기 두께 범위와 다를 수도 있다. 소스 및 드레인 전극으로 사용될 상기 전극층은 백금(Pt)층일 수 있는데, 백금층외에 일반 금속층일 수도 있다. 상기 일반 금속층은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pd, Zn 및 Mg로 이루어진 군에서 선택된 1종 이상의 물질로 이루어질 수 있다.
다음, 소스 및 드레인 영역을 한정하는 마스크(미도시)를 사용하여 상기 전극층 및 상기 금속층을 순차적으로 식각한다. 상기 식각은 채널층(34)과 게이트 절연층(32)이 노출될 때까지 실시한다. 상기 식각 후에 상기 마스크를 제거한다.
도 3에 도시한 단면도는 상기 식각 후 마스크가 제거된 결과를 보여준다.
도 3을 참조하면, 게이트 절연층(32) 상에 채널층(34)의 제1 측면(S1)을 덮고 제1 측면(S1)에 인접한 상부면의 일부를 덮는 제1 금속 패턴(36a)이 형성되고, 제1 금속 패턴(36a) 상에는 소스 전극(40a)이 형성된다. 또한, 게이트 절연층(32) 상에는 채널층(34)의 제2 측면(S2)을 덮고 제2 측면(S2)에 인접한 상부면의 일부를 덮는 제2 금속 패턴(36b)이 형성되고, 제2 금속 패턴(36b) 상에는 드레인 전극(40b)이 형성된다. 이격된 제1 및 제2 금속 패턴(36a, 36b) 사이로 채널층(34)의 상부면이 노출된다.
다음, 제1 및 제2 금속 패턴(36a, 36b)과 소스 및 드레인 전극(40a, 40b)이 형성된 결과물을 열처리 또는 어닐링한다. 상기 열처리 또는 어닐링은 질소 분위기에서 퍼니스(furnace), RTA(Rapid Thermal Annealing) 또는 레이저를 이용하여 1 시간 정도 실시할 수 있다. 상기 어닐링의 시간과 분위기는 필요에 따라 조절할 수 있다. 상기 어닐링은 채널층(34)을 선택적으로 결정화시키기 위한 것으로, 200℃~450℃에서 실시할 수 있다. 상기 어닐링에 의해 제1 및 제2 금속패턴(36a, 36b)을 이루는 금속 성분, 예컨대 티타늄(Ti)이 채널층(34)으로 확산된다.
이와 같은 금속 성분의 확산에 의해 도 4에 도시한 바와 같이 채널층(34)의 제1 금속 패턴(36a)으로 덮인 제1 부분(A1)과 제2 금속 패턴(36b)으로 덮인 제2 부분(A2)은 결정화된다.
제1 및 제2 금속 패턴(36a, 36b)을 형성하는 과정에서 상기 금속층의 두께를 조절함으로써 또는 상기 어닐링의 시간을 조절함으로써 상기 어닐링 후, 소스 및 드레인 전극(40a, 40b)과 채널층(34) 사이에 제1 및 제2 금속 패턴(36a, 36b)은 남지 않을 수 있다.
<제2 구현예>
이온 주입에 의해 채널층(34)의 표면만 결정화시키는데 특징이 있다.
하기 설명에서 제1 구현예와 동일한 참조번호는 제1 구현예의 부재와 동일한 부재를 나타낸다.
도 5를 참조하면, 게이트 절연층(32) 상에 채널층(34)을 형성하는 단계까지는 제1 구현예를 따른다. 게이트 절연층(32) 상에 채널층(34)의 일부를 덮는 소스 전극(46a)을 형성하고, 채널층(34)의 다른 부분을 덮는 드레인 전극(46b)을 형성한다. 소스 및 드레인 전극(46a, 46b)의 재질과 형성위치는 상술한 제1 구현예의 소스 및 드레인 전극(40a, 40b)에 대응될 수 있다.
도 6을 참조하면, 소스 및 드레인 전극(46a, 46b) 사이로 노출된 채널층(34)에 금속 성분(48)을 이온주입 한다. 이온 주입되는 금속 성분(48)은, 예를 들면 티타늄 또는 라듐(La)일 수 있다. 상기 이온 주입시에 이온 주입 에너지를 조절하여 금속 성분(48)이 채널층(34)의 표층, 곧 채널층(34)의 상부면으로부터 채널층(34) 내부로 소정 깊이까지만 주입되게 할 수 있다. 상기 이온 주입에서 주입되는 금속 성분(48)의 농도는 이온 주입 범위에 따라 조절할 수 있다. 상기 이온 주입 후, 상기 주입된 금속 성분의 균일한 분포와 확산을 위한 열처리를 실시할 수 있다.
도 7은 상기 이온 주입 후의 결과를 보여준다.
도 7을 참조하면, 소스 및 드레인 전극(46a, 46b) 사이로 노출된 채널층(34)의 상층부(50)는 결정화된 것을 알 수 있다.
한편, 상기 이온 주입에서 이온 주입 에너지를 높임과 함께 후속 열처리를 함으로써 소스 및 드레인 전극(46a, 46b) 사이로 노출된 채널층(34)의 전체 영역으로 금속 성분(48)을 확산시킬 수 있다. 이 결과, 도 8에 도시한 바와 같이 채널층(34)의 가운데 부분(52)은 전체가 결정화될 수 있다.
<제3 구현예>
이온 주입을 이용하지 않는 방법으로 채널층(34)의 표면을 결정화시키는데 특징이 있다.
도 9를 참조하면, 소스 및 드레인 전극(46a, 46b)을 형성하는 단계까지는 상술한 제2 구현예를 따른다. 소스 및 드레인 전극(46a, 46b)을 형성한 다음, 게이트 절연층(32) 상에 소스 및 드레인 전극(46a, 46b)을 덮고 채널층(34)의 노출된 상부면과 접촉되는 금속층(54)을 형성한다. 금속층(54)은, 예를 들면 Ti층일 수 있다.
다음, 금속층(54)이 형성된 결과물을 어닐링한다. 이때, 어닐링은 상술한 바와 동일한 방식으로 실시할 수 있다. 상기 어닐링 동안에 금속층(54)으로부터 금속성분이 채널층(34)으로 확산된다. 상기 어닐링 후, 남은 금속층(54)이 있다면 제거한다. 상기 어닐링 결과, 도 10에 도시한 바와 같이 채널층(34)의 소스 및 드레인 전극(46a, 46b)을 연결하는 표면 영역(56)이 결정화된다.
상술한 구현예들은 게이트가 채널층(34) 아래에 위치하는 바텀 게이트(bottom gate) 구조를 갖는 TFT 및 그 제조 방법들이다. 본 발명의 기술적 특징은 게이트의 위치와 무관하다. 그러므로 상술한 본 발명의 기술적 특징은 게이트가 채널층(34) 위에 위치하는, 탑 게이트(top gate) 구조를 갖는 TFT에도 그대로 적용할 수 있다.
상술한 제조 방법에서는 채널층(34)에 금속 성분을 주입하는 공정을 금속층을 형성한 후, 열처리하는 공정(이하, 제1 공정)과 상기 금속 성분을 이온 주입하는 공정(이하, 제2 공정)으로 분리하여 설명하였으나, 상기 제1 및 제2 공정을 결합하여 상기 금속 성분을 채널층(34)에 주입할 수도 있다. 예를 들면, 상기 제1 공정을 이용하여 채널층(34)의 소스 및 드레인에 인접한 영역을 결정화하고, 상기 제2 공정을 이용하여 상기 채널층의 소스 및 드레인 사이의 영역에 상기 금속 성분을 주입할 수 있다. 상기 제1 및 제2 공정의 실시 순서는 상기 제2 공정을 먼저하고 상기 제1 공정을 그 다음에 실시할 수도 있다.
도 11은 탑 게이트 구조의 일 예를 보여준다.
도 11을 참조하면, 기판(70) 상에 도 1에 도시한 채널층(34)이 존재한다. 기판(70)은 도 1의 기판(20)과 동등한 것일 수 있다. 기판(70) 상에 채널층(34)의 제1 부분(A1)을 덮는 제1 금속 패턴(36a)이 존재하고, 제1 금속 패턴(36a) 상에 소스 전극(40a)이 적층되어 있다. 기판(70) 상에는 또한 채널층(34)의 제2 부분(A2)을 덮는 제2 금속 패턴(36b)이 존재하고, 제2 금속 패턴(36b) 상에 드레인 전극(40b)이 적층되어 있다. 기판(70) 상에 소스 및 드레인 전극(40a, 40b)을 덮고 채널층(34)의 상부면과 접촉된 게이트 절연층(74)이 존재한다. 게이트 절연층(74)은 도 1의 게이트 절연층(32)과 동일할 수 있다. 게이트 절연층(74) 상에 게이트 전극(76)이 존재한다. 게이트 전극(76)은 채널층(34)과 대응하는 위치에 존재한다. 게이트 전극(76)의 구성 물질은 도 1의 기판(30)의 구성 물질과 동일할 수 있다.
도 12 및 도 13은 도 1에 도시한 본 발명의 일 구현예에 따른 TFT에서 채널층(34)이 GIZO221층일 때, 채널층(34)의 제2 부분(A2)의 일부와 게이트 절연층(32)의 일부를 포함하는 제1 영역(P1)에 대한 TEM 사진을 보여준다. 도 12는 어닐링 전의 결과이고, 도 13은 어닐링 후의 결과이다.
도 12를 참조하면, 도 1에 도시한 TFT의 채널층(34)의 제2 부분(A2)에서 결정격자의 흔적을 발견할 수 없는데, 이러한 결과는 어닐링 전에 제2 부분(A2)은 비정질임을 시사한다.
도 13을 참조하면, 도 1에 도시한 TFT의 채널층(34)의 제2 부분(A2)에서 일정한 주기를 갖는 패턴(C1)을 관측할 수 있다. 이러한 패턴(C1)으로부터 채널층(34)의 제2 부분(A2)은 어닐링 후 결정화됨을 알 수 있다.
한편, 도 1에 도시한 TFT에서 채널층(34)이 GIZO층일 때, 어닐링 후에 채널층(34)의 제1 및 제2 부분(A1, A2) 사이의 영역의 일부와 게이트 절연층(32)의 일부를 포함하는 제2 영역(P2)에 대한 TEM 사진은 도 12와 동일하였다. 그리고 어닐링 후의 제1 영역(P1)에 대한 TEM 사진은 도 13과 동일하였다.
이러한 결과는 어닐링 후에도 채널층(34)의 제1 및 제2 부분(A1, A2) 사이의 영역, 곧 제1 및 제2 금속 패턴(36a, 36b)과 접촉되지 않은 부분은 여전히 비정질임을 시사한다.
도 14는 도 13의 제2 부분(A2)의 결정상을 TEM으로 분석한 결과를 보여준다. 도 14를 참조하면, 명확한 결정격자구조를 볼 수 있다. 도 14에 기입된 번호들, 100, 106, 006은 결정면 또는 결정방향을 나타낸다.
도 14의 결과로부터 도 1의 제2 부분(A2)의 물질구조는 결정임을 확실히 알 수 있다.
다음에는 본 발명의 TFT에 대한 전류-전압 특성에 대해 설명한다.
본 발명자는 본 발명의 TFT에 대한 전류-전압 특성을 측정하기 위해 상술한 본 발명의 기술 사상이 적용된 실험용 TFT를 제작하였다.
도 15는 상기 실험용 TFT의 평면을 보여주고, 도 16은 도 15를 16-16'방향으로 절개한 단면을 보여준다.
도 15에서 참조번호 80은 기판을 나타낸다. 기판(80)은 도 1의 기판(20)과 동등한 것일 수 있다. 그리고 참조번호 84, 88, 90 및 92는 각각 게이트, 채널층, 소스 및 드레인을 나타낸다. 소스 및 드레인(90, 92)은 서로 역할이 바뀔 수 있다. 소스 및 드레인(90, 92)은 서로를 향해 돌출된 돌출부(90P, 92P)를 갖고 있다. 돌출부(90P, 92P)는 소정의 폭(W)을 갖는다. 소스(90)의 돌출부(90P)와 드레인(92)의 돌출부(92P)는 주어진 길이(L) 만큼 이격되어 있다. 돌출부들(90P, 92P)의 이격된 거리(L)는 실질적인 채널의 길이와 동일하다. 본 실험용 TFT에서 폭(W)과 (L)의 비(W/L)는 50/20으로 하였다. 소스 및 드레인(90, 92)은 저항이 낮은 금속층으로 Ti, Mo, Cr, W, Pt, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군에서 선택된 1종 이상의 물질로 이루어진 금속층일 수 있다. 곧, 소스 및 드레인(90, 92)은 순수 금속층 또는 합금층일 수 있다. 이외에도 소스 및 드레인(90, 92)은 전기 전도가 가능하고, 저항이 낮은 금속층이면 모두 사용될 수 있다.
도 16을 참조하면, 기판(80)의 주어진 영역 상에 게이트(84)가 존재한다. 기판(80) 상에 게이트(84)를 덮는 게이트 절연막(86)이 존재한다. 게이트 절연막(86)은 실리콘 산화막일 수 있다. 게이트 절연막(86) 상에 채널층(88)이 존재한다. 채널층(88)은 게이트 절연막(86) 상에서 게이트(84)를 덮는 형태로 구비되어 있다. 채널층(88)은 비정질 산화물 반도체층으로써 G-I-Z-O층[a(In2O3)·b(Ga2O3)·c(ZnO)층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있는데, 본 실험을 위한 TFT에서는 GIZO221층으로 형성하였다. 채널층(88) 표면에 이격된 제1 및 제2 금속층(94, 96)이 존재한다. 제1 및 제2 금속층(94, 96)은 티타늄으로 형성하였다. 제1 금속층(94)은 소스(90)와 채널층(88) 사이에서 양쪽과 접촉되어 있다. 제2 금속층(96)은 드레인(92)과 채널층(88) 사이에서 양쪽과 접촉되어 있다. 제1 금속층(94)은 채널층(88)의 일 측면 상에 형성되어 있고, 채널층(88)의 상부면 상으로 확장되어 있다. 제2 금속층(96)은 채널층(88)의 다른 측면 상에 형성되어 있고, 채널층(88)의 상부면 상으로 확장되어 있다. 소스(90)는 이러한 제1 금속층(94)의 상부면 및 바깥 측면과 접촉되어 있고, 드레인(92)은 제2 금속층(96)의 상부면 및 바깥 측면과 접촉되어 있다. 제1 및 제2 금속층(90, 92)은 5∼20nm 및 50~60nm의 두께로 각각 형성하였다.
본 발명자는 이렇게 형성한 실험용 TFT를 상온에서 그리고 200℃∼450℃의 온도, 바람직하게는 350℃에서 1시간 동안 열처리한 후, 전기적 특성을 측정하였다. 상기 열처리의 분위기는 질소 분위기로 하였다.
도 17 및 도 18은 이러한 측정 결과를 보여준다.
도 17은 상기 실험용 TFT를 상온에서 열처리하였을 때, 곧 형성한 후 별도의 열처리를 하지 않았을 때 측정한 결과를 보여주고, 도 18은 350℃에서 열처리한 후 측정한 결과를 보여준다.
도 17을 참조하면, 게이트 전압(Vg)이 10V 이상이 될 때까지 소스-드레인 전류(Ids)가 측정되지 않음을 알 수 있다. 그리고 게이트 전압이 10V 이상이 되면서 전류가 측정되기는 하나 측정된 전류는 10-12(A)보다 적은 바, 전류가 흐르지 않는 것으로 간주해도 무방하다. 도 17에서 제1 및 제2 그래프(G1)는 드레인 전압이 각각 5V 및 10V일 때의 결과를 나타낸다.
이와 같이 상기 실험용 TFT를 열처리하지 않을 경우, 상기 실험용 TFT의 채널층(88)은 부도체에 가깝다는 것을 알 수 있다.
반면, 도 18을 참조하면 350℃에서 열처리된 상기 실험용 TFT는 증가모드(enhanced mode)로서 정상적으로 동작함을 알 수 있다. 도 18에서 제1 내지 제3 그래프(G11, G12, G13)는 각각 드레인 전압이 0.1V, 5V 및 10V일 때 측정한 결과를 나타낸다.
도 18에 도시한 바와 같이 상기 실험용 TFT가 열처리 후에만 정상적인 TFT 특성을 나타내는 이유는 다음 두 가지로 생각할 수 있다.
첫째, 열처리를 실시하기 전에는 GIZO221 채널층(88) 내에 산소 농도가 높아 채널층(88)의 저항이 높다. 이에 따라 채널층(88)은 반도체가 아닌 부도체 특성을 나타낸다. 그런데 상기 실험용 TFT를 열처리함으로써 채널층(88)내의 산소농도가 낮아져서 채널층(88)의 저항이 낮아지게 된다.
둘째, 상기 실험용 TFT는 채널층(88)과 소스 및 드레인(90, 92) 사이에 Ti박막이 존재하고, 상기 열처리에 의해 Ti가 채널층(88)으로 확산되어 채널층(88)의 소스 및 드레인(90, 92)과 접촉된 부분은 결정화된다.
이와 같이 상기 실험용 TFT가 열처리된 후, 소스 및 드레인(90, 92)은 채널층(88)의 결정화된 부분과 접촉되는 바, 소스 및 드레인(90, 92)이 비정질의 채널층(88)과 접촉될 때보다 소스 및 드레인(90, 92)과 채널층(88) 사이에 안정된 접촉 특성을 확보할 수 있다.
다음, 본 발명자는 상기 두 가지 이유가 열처리에 기인한 상기 실험용 TFT의 채널층(88) 자체의 변화에 기인한 것인지 Ti 확산에 의한 채널층(88)의 결정화에 기인한 것인지를 구별하기 위해 다음 실험을 더 실시하였다. 본 실험에 사용된 TFT의 경우, 상기 폭(W)과 길이(L)의 비(W/L)를 50/4로 하였다. 그리고 열처리는 질소(N2) 분위기에서 실시하였고, 350℃에서 1시간 동안 실시하였다. 이러한 열처리는 채널층(88)을 형성한 다음, 제1 및 제2 금속층(94, 96)을 형성하기 전(이하, 제1 시점)에 실시하거나 소스 및 드레인(90, 92)을 형성한 후(이하, 제2 시점)에 실시하였다.
본 실험은 상기 열처리 시점과 횟수에 따라 다음 3가지 방법으로 실시하였다.
첫째, 상기 제1 시점에서만 상기 열처리 실시.
둘째, 상기 제2 시점에서만 상기 열처리 실시.
셋째, 상기 제1 및 제2 시점에서 상기 열처리 실시.
도 19 내지 도 21은 각각 상기 첫째 내지 셋째 방법에 따라 열처리된 상기 실험용 TFT에 대해 측정한 전류-전압 특성을 나타낸다.
도 19 내지 도 21에서 제1 그래프(G21, G31, G41)는 드레인 전압이 0.1V일 때 측정한 결과를 나타낸다. 그리고 제2 그래프(G22, G32, G42)는 드레인 전압이 0.5V일 때 측정한 결과를, 제3 그래프(G23, G33, G43)는 드레인 전압이 1.0V일 때 측정한 결과를 나타낸다.
상기 첫째 방법과 둘째 방법에서 채널층(88)은 동일한 열처리를 받기 때문에, 채널층(88)은 동일한 특성을 나타내어야 한다.
그런데 첫째 방법의 결과인 도 19와 둘째 방법의 결과인 도 20을 비교하면, 채널층(88)의 특성은 동일하지 않음을 알 수 있다.
구체적으로, 도 19와 도 20을 비교하면, 도 20에서 오프 전류는 제로(O)로 간주할 수 있을 정도인 반면, 도 19에서 오프 전류는 도 20의 오프 전류에 비해 훨씬 큰 것을 알 수 있다.
채널층(88)을 기준으로 볼 때, 동일한 열처리가 실시되었음에도 도 19 및 도 20에 도시한 바와 같이 오프 전류 차가 크게 나타나는 것은 상기 첫째 방법과 둘째 방법 사이의 차이점에 기인한 것으로 볼 수 있다.
상기 차이점은 상기 둘째 방법에서 상기 실험용 TFT의 제1 및 제2 금속층(94, 96)과 소스 및 드레인(90, 92)이 열처리되는 반면, 상기 첫째 방법에서는 그렇지 않다는 것이다.
따라서 도 20에 도시한 바와 같이 오프 전류가 제로(0)로 간주할 정도로 작아지는 것은 상기 둘째 방법에서 상기 열처리에 따라 제1 및 제2 금속층(94, 96)의 성분, 곧 Ti가 채널층(88)으로 확산되어 채널층(88)의 소스 및 드레인(90, 92)과 접촉되는 부분이 결정화되어 소스 및 드레인(90, 92)과 채널층(88) 사이의 접촉특성이 안정화된 결과에 기인한 것으로 보는 것이 타당하다.
도 19 및 도 20의 결과로부터 상기 제1 시점에서 실시하는 열처리는 상기 실험용 TFT의 오프 전류를 줄이는데 영향을 주지 않음을 알 수 있고, 오프 전류를 줄이는데는 제2 시점에서의 열처리가 유효하다는 것을 알 수 있다.
이러한 사실은 상기 셋째 방법의 결과를 보여주는 도 21에 도시한 결과가 도 20의 결과와 차이가 없다는 사실로부터 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 구현예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 바텀 게이트 구조나 탑 게이트 구조에 관계없이 본 발명의 상술한 TFT의 전체 구성이나 부분적인 구성을 본 발명의 기술 사상이 훼손되지 않는 범위에서 변형할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 구현예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 TFT에서 채널층의 소스 및 드레인과 접촉되는 부분 및/또는 표면은 결정화되어 있고, 나머지는 비정질이다. 본 발명의 TFT에서 채널층은 전체가 결정화될 수도 있다.
이에 따라 소스 및 드레인과 채널층 사이에 안정된 접촉 특성을 확보할 수 있는 바, 오프 전류를 줄일 수 있다. 또한, 채널층 표면만 얇게 결정화시키고 채널층의 벌크(bulk)는 비정질 상태로 유지할 수 있는 바, 이동도는 증가시키면서 그레인 경계(grain boundary)에 의한 TFT의 특성 산포의 열화도 방지할 수 있다.
또한, 본 발명의 TFT 제조 방법에서 채널층의 결정화는 Ti와 같은 금속성분을 이용하는 바, 선택적 결정화가 가능할 뿐만 아니라 채널층 고유의 결정화 온도보다 낮은 온도에서 결정화할 수 있다.

Claims (23)

  1. 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터에 있어서,
    상기 채널층은 산화물 반도체층이고, 상기 채널층에서 상기 소스 및 드레인과 접촉된 부분의 적어도 일부분은 결정화된 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 결정화는 상기 소스 및 드레인 사이의 상기 채널층으로 확장된 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 결정화는 상기 채널층 전체로 확장된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 소스 및 드레인과 상기 채널층 사이에 금속층이 더 구비된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서, 상기 소스 및 드레인은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg로 이루어진 군에서 선택된 적어도 어느 하나로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 산화물 반도체층은 금속이 도핑된 a(In2O3)· b(Ga2O3)·c(ZnO)층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)인 것을 특징으로 하는 박막 트랜지스터.
  7. 제 4 항에 있어서, 상기 금속층은 La층 또는 Ti층인 것을 특징으로 하는 박막 트랜지스터.
  8. 게이트, 채널층, 소스 및 드레인을 포함하는 박막 트랜지스터의 제조 방법에 있어서,
    산화물 반도체층으로 상기 채널층을 형성하는 단계; 및
    상기 채널층에 금속성분을 주입하여 상기 채널층에서 상기 소스 및 드레인과 접촉된 부분의 적어도 일부를 결정화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 금속 성분을 주입하여 결정화하는 단계는,
    상기 채널층과 접촉되는 금속층을 형성하는 단계; 및
    상기 금속층이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 8 항에 있어서, 상기 금속 성분을 주입하여 결정화하는 단계는,
    상기 채널층에 상기 금속 성분을 이온 주입하는 단계; 및
    상기 금속 성분이 이온 주입된 상기 채널층을 열처리하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 9 항에 있어서, 상기 금속층은 상기 열처리 후, 완전히 소진될 정도의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제 8 항에 있어서, 상기 금속 성분은 Ti 또는 La 인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제 9 항에 있어서, 상기 금속층은 상기 소스 및 드레인과 상기 채널층 사이에 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제 9 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 채널층에 접촉되는 상기 소스 및 드레인을 형성하는 단계; 및
    상기 소스 및 드레인과 접촉되고 상기 소스 및 드레인 사이의 채널층의 상부면과 접촉되는 상기 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제 9 항에 있어서, 상기 금속층은 상기 채널층의 측면 및 상부면과 접촉되도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서, 상기 금속층 상에 상기 소스 및 드레인을 형성한 다음, 상기 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제 10 항에 있어서, 상기 채널층의 일부 또는 전체에 상기 이온 주입을 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제 10 항에 있어서, 상기 소스 및 드레인을 형성한 다음, 상기 소스 및 드레인 사이의 상기 채널층에 상기 이온 주입을 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제 17 항에 있어서, 상기 채널층 전체에 상기 이온 주입을 실시하는 경우, 상기 이온 주입은 상기 소스 및 드레인 형성 전에 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제 9 항에 있어서, 상기 열처리는 질소 분위기에서 퍼니스(furnace), RTA 또는 레이저를 이용하여 200℃~450℃에서 실시하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  21. 제 8 항에 있어서, 상기 산화물 반도체층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  22. 제 8 항에 있어서, 상기 결정화는 상기 소스 및 드레인 사이의 상기 채널층으로 확장되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  23. 제 8 항에 있어서, 상기 결정화는 상기 채널층 전체로 확장되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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