TWI511236B - 半導體裝置 - Google Patents

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Toshihiko Saito
Takanori Matsuzaki
Shuhei Nagatsuka
Hiroki Inoue
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Semiconductor Energy Lab
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Description

半導體裝置
所揭示之發明係關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的記憶體裝置可以粗分為如果沒有電力供給儲存資料就損失的揮發性記憶體裝置和即使沒有電力供給也可保持儲存資料的非揮發性記憶體裝置。
作為揮發性記憶體裝置的典型例子，有動態隨機存取記憶體(DRAM)。DRAM選擇構成儲存元件的電晶體並將電荷儲存在電容器中而儲存資料。
根據上述原理，因為當從DRAM讀出資料時電容器的電荷損失，所以每次讀出資料時都需要再次進行寫入操作。另外，因為在構成儲存元件的電晶體中因截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)而即使電晶體未被選擇到電荷也流出或流入，所以資料的保持期間較短。為此，需要按較短的週期而再次進行寫入操作(刷新操作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存資料就損失，所以需要利用磁性材料或光學材料的其他記憶體裝置以實現較長期間的儲存保持。
作為揮發性記憶體裝置的另一例子，有靜態隨機存取記憶體(SRAM)。SRAM使用正反器等電路來保持儲存資料，而不需要進行刷新操作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在有儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存資料就損失這一點上，SRAM和DRAM相同。
作為非揮發性記憶體裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極與通道形成區域之間具有浮動閘極，在該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性記憶體裝置所需要的刷新操作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流會引起構成儲存元件的閘極絕緣層的劣化，因此在重複進行寫入時發生儲存元件不能操作的問題。為了緩和上述問題的影響，例如，使用使各儲存元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。也就是說，快閃記憶體不合適於資料的重寫頻率高的用途。
另外，為了對浮動閘極注入電荷或者去除該電荷，需要高電壓。另外，還需要用於該目的的電路。再者，還有由於電荷的注入或去除需要較長時間而難以實現寫入或擦除的高速化的問題。
[專利文獻1]日本專利申請案公開　昭第57-105889號公報
鑒於上述問題，所揭示之發明的一個實施例的目的之一在於提供一種即使沒有電力供給也能夠長時間地保持儲存資料並且對寫入次數也沒有限制的具有新的結構的半導體裝置。
在所揭示之發明中，例如，使用如氧化物半導體的那樣能夠減少電晶體的截止電流的材料來構成半導體裝置。因為使用氧化物半導體，尤其是被高度純化了的氧化物半導體來構成的電晶體的截止電流極小，所以可以在較長期間內保持資料。更明確而言，例如，可以採用如下結構。
所揭示之發明的一個實施例是一種半導體裝置，包括：包括第一電晶體和第二電晶體的多個記憶體單元；包括放大電路和切換元件的讀出電路；以及刷新控制電路，其中，第一電晶體包括：第一通道形成區；第一閘極電極；第一通道形成區與第一閘極電極之間的第一閘極絕緣層；以及與第一通道形成區電連接的第一源極電極及第一汲極電極，所述第二電晶體包括：第二通道形成區；第二閘極電極；第二通道形成區與第二閘極電極之間的第二閘極絕緣層；以及與第二通道形成區電連接的第二源極電極及第二汲極電極，第一通道形成區的主要成分的材料與第二通道形成區的主要成分的材料不同，第一閘極電極與第二源極電極和第二汲極電極中的其中一者電連接，第二源極電極和第二汲極電極中的另一者與放大電路的輸入端子的其中之一電連接，放大電路的輸出端子藉由切換元件與第二源極電極和第二汲極電極中的另一者連接，並且，刷新控制電路控制切換元件的導通狀態或非導通狀態。
在上述半導體裝置中，有時還包括與第一閘極電極電連接的電容器。另外，刷新控制電路有時具有根據記憶體單元的刷新時序以使切換元件處於導通狀態的功能。並且，每一個記憶體單元的刷新時序可以每103 秒或103 秒以上一次的頻率(換言之，刷新可發生於每隔103 秒或103 秒以上)。
另外，在上述半導體裝置中，有時作為第二通道形成區而使用其帶隙比構成第一通道形成區的材料更大的材料。另外，有時作為第一通道形成區而使用提高操作速度的材料，作為第二通道形成區而使用減少截止電流的材料。例如，在上述半導體裝置中，有時作為第一通道形成區而使用以矽為主要成分的材料，有時作為第二通道形成區而使用In-Ga-Zn-O類氧化物材料。
另外，在本說明書等中，“主要成分”是指含有率(原子百分比)最大的成分。例如，可以說所謂矽晶片的主要成分是矽。
另外，在本說明書等中，“之上”或“之下”不侷限於構件的位置關係為“直接在xx上”或“直接在xx下”。例如，“閘極絕緣層之上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構件的情況。另外，“之上”或“之下”只是為了便於說明而使用的。
另外，在本說明書等中，“電極”或“佈線”不限定構件的功能。例如，有時將“電極”用作為“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路操作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
另外，在根據本發明的一個實施例的半導體裝置中，當寫入資料時不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽取出電子，所以完全不會發生閘極絕緣層的劣化等的問題。也就是說，根據本發明的一個實施例的半導體裝置對能夠重寫的次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著地提高可靠性。再者，因為藉由使電晶體處於導通狀態或截止狀態而進行資料的寫入，所以容易實現高速操作。另外，還有不需要用以擦除資料的操作的優點。
特別是，藉由利用主要成分彼此不同的材料而分別構成第一通道形成區和第二通道形成區，以實現具有極為優異的特性的半導體裝置。例如，藉由將提高操作速度的材料使用於第一通道形成區，並將減少截止電流的材料使用於第二通道形成區，可以實現具有新的特徵的半導體裝置。
下面，使用附圖對本發明的實施例的一個例子進行說明。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其模式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。
另外，附圖等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所揭示之發明不一定侷限於附圖等所揭示之位置、大小、範圍等。
另外，本說明書中的“第一”、“第二”、“第三”等的序數詞是為了避免構件的混淆而附記的，而不是用於在數目方面上進行限制。
(實施例1)
在本實施例中，參照圖1A至圖1C而對根據所揭示之發明的一個實施例的半導體裝置的基本電路結構及其操作進行說明。另外，在電路圖中，雖然為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號，但是該符號不是用來表示限定於使用氧化物半導體的宗旨。
在圖1A所示的半導體裝置中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。另外，電晶體160的閘極電極及電晶體162的源極電極和汲極電極中的其中一者與電容器164的電極的其中一者電連接，第三佈線(3rd Line)與電晶體162的源極電極和汲極電極中的另一者電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，第五佈線(5th Line)與電容器164的電極中的另一者電連接。
在此，例如，將使用氧化物半導體的電晶體使用於電晶體162。使用氧化物半導體，尤其是被高度純化的氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀出所保持的資料。
另外，對電晶體160的結構等沒有特別的限制。從提高資料的讀出速度的觀點而言，例如，最好採用使用單晶矽的電晶體等的切換速度高的電晶體。
另外，如圖1C所示，也可以採用不設置電容器164的結構。
在圖1A等所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
首先，對資料的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加預定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(下面將施加低電位的電荷稱為電荷QL ，將施加高電位的電荷稱為電荷QH )的任一者藉由第三佈線施加到電晶體160的閘極電極。另外，也可以使用施加三個或三個以上的不同的電位的電荷來提高儲存容量。
然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，以保持對電晶體160的閘極電極施加的電荷(保持)。因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線施加預定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。一般而言，這是因為在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加QH 時的外觀上的臨界電壓Vth_H 低於對電晶體160的閘極電極施加QL 時的外觀上的臨界電壓Vth_L 的緣故。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H 和Vth_L 的中間電位V0 ，可以辨別對電晶體160的閘極電極施加的電荷。例如，在寫入中，在對電晶體160的閘極電極施加QH 的情況下，當第五佈線的電位成為V0 (>Vth_H )時，電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加QL 的情況下，即使第五佈線的電位成為V0 (<Vth_L )，電晶體160也一直處於“截止狀態”。因此，藉由第二佈線的電位可以讀出所保持的資料。
另外，當將記憶體單元配置成陣列狀而使用時，需要可以唯讀出所想要的記憶體單元的資料。像這樣，為了讀出預定的記憶體單元的資料，且不讀出除此以外的記憶體單元的資料，當在每個記憶體單元的電晶體160分別並聯連接時，對讀出的物件之外的記憶體單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H 的電位，即可。另外，當在每個記憶體單元的電晶體160分別串聯連接時，對讀出的物件之外的記憶體單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“導通狀態”的電位，也就是大於Vth_L 的電位，即可。對讀出的物件之外的記憶體單元施加使電晶體160成為“導通狀態”的電位還是使電晶體160成為“截止狀態”的電位可以視記憶體單元的連接關係(例如，記憶體單元串聯連接或並聯連接等)而定。
接著，對資料的重寫進行說明。資料的重寫與上述資料的寫入和保持同樣進行。也就是說，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位(有關新的資料的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為保持有有關新的資料的電荷的狀態。
像這樣，根據所揭示之發明的半導體裝置藉由再次進行資料的寫入而可以直接重寫資料。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽取出電荷的操作，可以抑制起因於擦除操作的操作速度的降低。換言之，實現了半導體裝置的高速操作。另外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(穿隧絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題之將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。
另外，藉由將電晶體162的源極電極或汲極電極與電晶體160的閘極電極電連接，該源極電極或汲極電極具有與用作為非揮發性儲存元件的浮動閘極型電晶體的浮動閘極相同的功能。由此，有時將附圖中的電晶體162的源極電極或汲極電極與電晶體160的閘極電極電連接的部分稱為節點FG。當電晶體162係處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為小於或等於使用矽半導體等而形成的電晶體的截止電流的十萬分之一，所以可以不考慮因電晶體162的漏洩而導致的儲存在節點FG中的電荷的消失。也就是說，藉由使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資料的實質上非揮發性的記憶體裝置。
例如，當室溫(25℃)下的電晶體162的截止電流為10 zA(1 zA(zeptoampere)等於1×10-21 A)或10 zA以下，並電容器164的電容值為約10 fF時，至少可以保持資料104 秒或更長久。另外，當然該保持時間根據電晶體特性或電容值而變動。
構成圖1A所示的半導體裝置的電晶體等的構件包括電阻器和電容器，所以可以將圖1A所示的半導體裝置認為是如圖1B所示的半導體裝置。可以認為在圖1B中，電晶體160和電容器164分別包括電阻器和電容器而被構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容以及形成在閘極電極和通道形成區之間的電容)的電容值。
在電晶體162係處於截止狀態時的源極電極與汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏充分小的條件下，當R1和R2滿足R1ROS、R2ROS時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以稱為資料的保持期間)。
與此相反，當不滿足上述條件時，即使電晶體162的截止電流充分小，難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，產生在電晶體160的源極電極與閘極電極之間的洩漏電流等)大的緣故。由此，可以說本實施例所揭示之半導體裝置最好滿足上述關係。
另一方面，C1和C2最好滿足C1C2的關係。這是因為藉由增大C1，當由第五佈線控制節點FG的電位時，可以有效率地將第五佈線的電位供應到節點FG，從而可以將施加到第五佈線的電位間(例如，讀出電位和非讀出電位)的電位差抑制為低的緣故。
藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2根據電晶體160的閘極絕緣層或電容器164的絕緣層來予以決定。C1和C2也是同樣的。因此，最好適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
在本實施例所示的半導體裝置中，節點FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施例的節點FG具有與快閃記憶體等的浮動閘極根本不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要使各單元之間保持一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該原因起因於施加高電場而產生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施例的半導體裝置根據使用氧化物半導體的電晶體的切換操作，而不使用如上所述的由穿隧電流而起的電荷注入的原理。也就是說，不像快閃記憶體，不需要用來注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，不需要高電場，不需要大型週邊電路(升壓電路等)這些特徵也優越於快閃記憶體。例如，在寫入二值(1個位元)的資料的情況下，在一個記憶體單元中，可以使施加到根據本實施例的記憶體單元的電壓(同時施加到記憶體單元的各端子的最大電位與最小電位之間的差異)的最大值為5 V或5 V以下，最好為3 V或3 V以下。
另外，為了增大半導體裝置的儲存容量，除了高集成化以外，還可以採用多值(multilevel)化的方法。例如，藉由採用對記憶體單元的其中之一寫入三個或三個以上層級的資料的結構，與寫入兩個層級的資料的情況相比，可以增大儲存容量。例如，藉由不僅向電晶體160的閘極電極供應如上所述的施加低電位的電荷QL 、施加高電位的電荷QH ，而且還供應施加其他電位的電荷Q，可以實現多值化。在此情況下，即使採用不使記憶體單元所占的面積充分小的電路結構也可以確保充分的儲存容量。
另外，上述說明是使用以電子為多數載子的n型電晶體(n通道電晶體)時的說明，但是當然可以使用以電洞為多數載子的p型電晶體來代替n型電晶體。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
(實施例2)
在本實施例中，對在之前的實施例中所說明的半導體裝置的應用例子來進行說明。明確而言，參照圖2A至圖4C對使用多個在之前的實施例中說明的半導體裝置的半導體裝置的例子來進行說明。
<半導體裝置的電路結構>
圖2A和圖2B示出排列m×n個相當於圖1A的半導體裝置的半導體裝置的例子。圖2A是半導體裝置的方塊圖，而圖2B是用來對圖2A的一部分進行詳細說明的圖形。
根據本發明的一個實施例的半導體裝置包括記憶體單元陣列1100、讀出電路1102、第一驅動電路1104、第二驅動電路1106、刷新控制電路1110、命令控制電路1112、位址控制電路1114和分頻(divider)電路1116(參照圖2A)。注意，該結構只是一個例子而已，所揭示之發明不侷限於此。例如，可以採用具有一個驅動電路的結構，也可以採用具有三個或三個以上的驅動電路的結構。
記憶體單元陣列1100是資料儲存區域。讀出電路1102與記憶體單元陣列1100電連接，具有讀出容納在記憶體單元陣列1100中的資料並將其作為資料信號OUTPUT而輸出到外部的功能。另外，讀出電路1102具有刷新記憶體單元陣列1100的功能。第一驅動電路1104藉由讀出電路1102而與記憶體單元陣列1100電連接，並且第二驅動電路1106與記憶體單元陣列1100電連接。命令控制電路1112根據第一時鐘信號PRE_CLK、寫致能信號WE及輸出致能信號OE而對讀出電路1102、刷新控制電路1110、位址控制電路1114等輸出信號。分頻電路1116根據第一時鐘信號PRE_CLK而向刷新控制電路1110供應第二時鐘信號CLK。刷新控制電路1110根據來自命令控制電路1112的信號及來自分頻電路1116的第二時鐘信號CLK而將關於刷新時序的信號供應到位址控制電路1114。位址控制電路1114根據來自刷新控制電路1110的信號、來自命令控制電路1112的信號及位址信號ADDR而向第一驅動電路1104及第二驅動電路1106供應信號。並且，第一驅動電路1104及第二驅動電路1106根據該信號而指定進行資料的寫入或資料的讀出等的位址。
另外，記憶體單元陣列1100是包括相當於圖1A的半導體裝置(下面稱為記憶體單元1200)、m個信號線(信號線S_1至信號線S_m)、m個字線(字線WL_1至字線WL_m)、n個位元線(位元線BL_1至位元線BL_n)和源極電極線SL的m列n行的記憶體單元陣列(參照圖2B)。換言之，有m×n個記憶體單元1200。另外，n個位元線分別與切換元件1202連接。也就是說，有n個切換元件1202。
記憶體單元1200分別具有第一電晶體、第二電晶體、電容器。在記憶體單元1200中，第一電晶體的閘極電極與第二電晶體的源極電極和汲極電極中的其中一者與電容器的電極的其中一者電連接，並且源極電極線與第一電晶體的源極電極(源極區)電連接。再者，位元線與第二電晶體的源極電極和汲極電極中的另一者與第一電晶體的汲極電極電連接，字線與電容器的電極的另一者電連接，並且信號線與第二電晶體的閘極電極電連接。換言之，源極電極線相當於圖1A所示的結構中的第一佈線(1st Line)，位元線相當於第二佈線(2nd Line)及第三佈線(3rd Line)，信號線相當於第四佈線(4th Line)，並且字線相當於第五佈線(5th Line)。注意，該結構只是一個例子而已，所揭示之發明不侷限於此。例如，只要不妨礙半導體裝置的操作，就也可以使各佈線共有化。另外，也可以不使佈線共有化而獨立。
另外，讀出電路1102具有n個放大電路1204和n個切換元件1206(參照圖2B)。在此，放大電路1204的輸入端子的其中之一與對應的位元線電連接，並且放大電路1204的輸出端子藉由切換元件1206而與位元線電連接。換言之，第二電晶體的源極電極和汲極電極中的另一者與放大電路1204的輸入端子的其中之一電連接，並且放大電路1204的輸出端子藉由切換元件1206而與第二電晶體的源極電極和汲極電極中的另一者連接。另外，放大電路1204的輸入端子的另一者與參考用電源線連接(未圖示)。藉由具有這種讀出電路1102，可以進行記憶體單元1200的刷新操作。換言之，藉由使切換元件1206處於導通狀態，可以利用放大電路1204放大位元線的電位並再次將其供應到位元線。
圖3示出上述讀出電路1102的詳細結構。位元線BL藉由由讀致能信號RE控制的切換元件1300而與放大電路1204的輸入端子的其中之一連接。另外，被施加電位Vdata的資料線藉由由寫致能信號WE控制的切換元件1302而與放大電路1204的輸入端子的其中之一連接。放大電路1204的輸入端子的另一者與施加參考電位Vref的佈線電連接。注意，該讀出電路只是一個例子而已，可以適當地改變其結構。
圖4A至圖4C示出刷新控制電路1110和與刷新控制電路1110有關聯的電路的詳細結構。
圖4A是刷新控制電路1110等的一個例子。圖4A所示的刷新控制電路1110具有NAND電路、刷新計數電路1400和位址產生電路1402。NAND電路根據第二時鐘信號CLK及寫致能信號WE和輸出致能信號OE的邏輯或非(NOR)而輸出這些輸入信號的邏輯與非(NAND)。刷新計數電路1400根據來自NAND電路的信號而對列數進行計數，並且位址產生電路1402根據在刷新計數電路1400中進行了計數的資料產生位址信號並將其輸出到位址控制電路1114。在使用該結構的情況下，當寫致能信號WE和輸出致能信號OE處於非有效時，第二時鐘信號CLK使刷新計數電路1400操作，按每個列進行刷新操作。因為當對記憶體進行存取時不進行刷新操作，所以刷新的間隔有變長的趨勢，但是由於在根據所揭示之發明的半導體裝置中能夠在長期間保持資料，所以不發生問題。
圖4B是刷新控制電路1110等的一個例子。圖4B所示的刷新控制電路1110具有刷新計數電路1400、位址產生電路1402、頻率檢測電路1404、轉換控制電路1406和刷新時鐘產生電路1408。頻率檢測電路1404是判斷第二時鐘信號CLK是否具有預定的頻率的電路，典型上使用帶通濾波器。轉換控制電路1406根據來自頻率檢測電路1404的信號決定對刷新計數電路1400直接輸入第二時鐘信號CLK還是對刷新時鐘產生電路1408輸入第二時鐘信號CLK。刷新時鐘產生電路1408利用內部時鐘來產生刷新操作所需的頻率的時鐘信號，將其輸出到刷新計數電路1400。刷新計數電路1400和位址產生電路1402的功能與圖4A的情況相同。因為在該結構中判斷第二時鐘信號CLK是否適於刷新操作而使用適於刷新操作的頻率的時鐘信號，所以在第二時鐘信號CLK的頻率變動的情況下也可以進行適當的刷新操作。
圖4C是刷新控制電路1110的另一個例子。圖4C所示的刷新控制電路1110具有刷新計數電路1400、位址產生電路1402、刷新位址比較控制電路1410。刷新位址比較控制電路1410對產生在位址產生電路1402中的位址信號和外部位址信號(指定關於寫入或讀出的位址的位址信號)進行比較並將比較結果輸出到位址控制電路1114。在該結構中，當產生在位址產生電路1402中的位址信號與外部位址信號不一致時，進行刷新操作。
注意，所揭示之發明不侷限於上述刷新控制電路1110等的具體結構。
<半導體裝置的操作1>
接著，對上述半導體裝置的寫入操作、讀出操作及刷新操作的一個例子進行說明。注意，雖然在此為了簡化起見對包括2列×2行的記憶體單元陣列的半導體裝置的操作進行說明，但是所揭示之發明不侷限於此。
對如下情況進行說明，亦即：對第1列第1行的記憶體單元1200(1,1)及第1列第2行的記憶體單元1200(1,2)進行寫入的情況；以及對第1列第1行的記憶體單元1200(1,1)及第1列第2行的記憶體單元1200(1,2)進行讀出的情況。另外，下面將對記憶體單元1200(1,1)進行寫入的資料設定為“1”，將對記憶體單元1200(1,2)進行寫入的資料設定為“0”。
對寫入進行說明。首先，對第1列的信號線S_1施加電位V1，使第1列的第二電晶體處於導通狀態。另外，對第2列的信號線S_2施加電位0 V，使第2列的第二電晶體處於截止狀態。另外，對第1行的位元線BL_1施加電位V2，對第2行的位元線BL_2施加電位0 V。其結果是，記憶體單元1200(1,1)的節點FG被施加電位V2，記憶體單元1200(1,2)的節點FG被施加電位0 V。在此當進行讀出操作時，將電位V2設定為施加超過第一電晶體的臨界電壓的電位差的電位。另外，電位V2最好為與電位V1實質上相同的電位或者低於或等於電位V1的電位。
並且，藉由將第1列的信號線S_1的電位設定為0 V，使第1列的第二電晶體處於截止狀態，而結束寫入。另外，在寫入操作中，將第1列的字線WL_1及第2列的字線WL_2的電位設定為0 V。另外，在寫入結束時，在使第1行的位元線BL_1的電位變化之前將第1列的信號線S_1的電位設定為0 V。
在寫入之後，在寫入資料“0”的情況下記憶體單元的臨界值為Vw0，並且在寫入資料“1”的情況下記憶體單元的臨界值為Vw1。在此，記憶體單元的臨界值是指使第一電晶體的源極電極與汲極電極之間的電阻狀態變化的字線WL的電位。另外，在此，Vw0>0>Vw1。
接著，對讀出進行說明。首先，對第1列的字線WL_1施加電位0 V，並且對第2列的字線WL_2施加電位VL。電位VL是低於臨界值Vw1的電位。當字線WL_1的電位設定為0 V時，在第1列中，保持有資料“0”的記憶體單元中的第一電晶體成為截止狀態，而保持有資料“1”的記憶體單元中的第一電晶體成為導通狀態。當字線WL_2的電位設定為VL時，在第2列中，無論記憶體單元保持有資料“0”或資料“1”，第一電晶體都成為截止狀態。
其結果是，因為記憶體單元1200(1,1)的第一電晶體處於導通狀態，所以位元線BL_1-源極電極線SL間成為低電阻狀態，而因為記憶體單元1200(1,2)的第一電晶體處於截止狀態，所以位元線BL_2-源極電極線SL間成為高電阻狀態。連接到位元線BL_1、位元線BL_2的讀出電路根據位元線的電阻狀態的不同而讀出資料。
另外，在讀出操作中，對信號線S_1施加電位0 V，對信號線S_2施加電位VL，使所有第二電晶體處於截止狀態。在第1列的記憶體單元中，因為節點FG的電位是0 V或V2，所以藉由將信號線S_1的電位設定為0 V來可以使所有第二電晶體處於截止狀態。另一方面，如果對字線WL_2施加電位VL，第2列的節點FG的電位成為低於剛寫入之後的電位的電位。因此，為了防止第二電晶體成為導通狀態，將信號線S_2設定為與字線WL_2相同的電位(電位VL)。換言之，在不進行讀出的列中，將信號線S的電位和字線WL的電位設定為彼此相同的電位(電位VL)。藉由上述方法可以使所有第二電晶體處於截止狀態。
當作為讀出電路使用圖3所示的電路時，使切換元件1206處於非導通狀態，使切換元件1300處於導通狀態，以使讀出電路處於能夠讀出的狀態。對源極電極線SL施加定電位(例如，0 V)，並使與讀出物件的記憶體單元1200連接的位元線BL的切換元件1202處於導通狀態，以進行位元線BL的預充電。另外，也可以使切換元件1206處於非導通狀態，使切換元件1302處於導通狀態，並使用資料線來進行預充電。當位元線BL-源極電極線SL間的電阻低時，放大電路1204被輸入低電位，資料信號OUTPUT成為低電位。當位元線BL-源極電極線SL間的電阻高時，放大電路1204被輸入高電位，資料信號OUTPUT成為高電位。
接著，對刷新操作的例子進行說明。另外，在根據所揭示之發明的半導體裝置中，因為能夠在極長期間保持資料，所以刷新操作的頻率為例如一般的DRAM等的1/1000或1/1000以下，最好為1/10000或1/10000以下。更明確而言，在根據所揭示之發明的半導體裝置中，可以將每個記憶體單元的刷新操作的頻率設定為103 秒或103 秒以下一次，最好設定為104 秒或104 秒以下一次。由此，在根據所揭示之發明的半導體裝置中，可以充分地抑制起因於刷新操作的功耗。
首先，使與刷新物件的記憶體單元1200連接的位元線BL的切換元件1202處於導通狀態，進行位元線BL的預充電。另外，雖然在此使用與讀出電路不同的佈線進行位元線BL的預充電，但是也可以使用與讀出電路1102共用的佈線從讀出電路1102側進行位元線BL的預充電。例如，當作為讀出電路使用圖3所示的電路時，也可以使用資料線進行預充電。
接著，使切換元件1202處於非導通狀態，使位元線BL處於浮動狀態。在該狀態下，對與刷新物件的記憶體單元1200連接的信號線施加使刷新物件的記憶體單元1200中的第二電晶體成為導通狀態的電位。此時，位元線的電位根據保持在節點FG中的電荷量變動。讀出電路1102的放大電路1204放大該變動並將其作為電位0V或電位V2輸出。
在此，當使連接放大電路1204的輸出與位元線的切換元件1206處於導通狀態時，電位0 V或電位V2被施加到位元線。因為刷新物件的記憶體單元1200中的第二電晶體處於導通狀態，所以根據保持在節點FG中的電荷再次對刷新物件的記憶體單元1200寫入相同的資料。
<半導體裝置的操作2>
接著，對半導體裝置的操作的另一個例子進行說明。注意，雖然在此為了簡化起見對包括2列×2行的記憶體單元陣列的半導體裝置的操作進行說明。另外，寫入的資料與上述寫入操作相同。
因為<半導體裝置的操作1>所示的寫入(第1列的寫入)中，將寫入時的字線WL_2的電位設定為0 V，所以例如在寫入於記憶體單元1200(2,1)或記憶體單元1200(2,2)的資料為資料“1”時，有可能在位元線BL_1和位元線BL_2之間流過恒定電流。這是因為當第1列的寫入時，第2列的記憶體單元所具有的第一電晶體成為導通狀態，位元線BL_1與位元線BL_2藉由源極電極線以低電阻連接的緣故。在此所示的寫入操作是防止這種恒定電流的產生的方法。
首先，對第1列的信號線S_1施加電位V1，使第1列的第二電晶體處於導通狀態。另外，對第2列的信號線S_2施加電位0 V，使第2列的第二電晶體處於截止狀態。另外，對第1行的位元線BL_1施加電位V2，對第2行的位元線BL_2施加電位0 V。其結果是，記憶體單元1200(1,1)的節點FG被施加電位V2，記憶體單元1200(1,2)的節點FG被施加電位0 V。在此，電位V2是施加超過第一電晶體的臨界電壓的電位差的電位。並且，將第1列的信號線S_1的電位設定為0 V，使第1列的第二電晶體處於截止狀態，以結束寫入。
另外，在寫入操作中，將第1列的字線WL_1的電位設定為電位0 V，將第2列的字線WL_2的電位設定為電位VL。藉由將第2列的字線WL_2設定為電位VL，在第2列中，無論記憶體單元保持有資料“0”或資料“1”，第一電晶體都成為截止狀態。另外，在寫入操作中，對源極電極線SL施加電位V2。當寫入資料都是“0”時，也可以對源極電極線施加電位0 V。
另外，當寫入結束時，在使第1行的位元線BL_1的電位變化之前將第1列的信號線S_1設定為電位0 V。在寫入之後，在寫入資料“0”的情況下記憶體單元的臨界值是Vw0，在寫入資料“1”的情況下記憶體單元的臨界值是Vw1。注意，在此，Vw0>0>Vw1。
在該寫入操作中，因為不進行寫入的列(在此，第2列)的記憶體單元的第一電晶體處於截止狀態，所以只在進行寫入的列的記憶體單元中發生位元線與源極電極線之間的恒定電流的問題。由於在對進行寫入的列的記憶體單元寫入資料“0”時，該記憶體單元所具有的第一電晶體處於截止狀態，所以不發生恒定電流的問題。另一方面，當對進行寫入的列的記憶體單元寫入資料“1”時，因為該記憶體單元所具有的第一電晶體處於導通狀態，所以在源極電極線SL與位元線BL之間(在此，位元線BL_1)之間有電位差的情況下，產生恒定電流。因此，藉由將源極電極線SL的電位設定為與位元線BL_1的電位V2相同的電位，可以防止位元線與源極電極線之間的恒定電流。
如上所述，可知藉由該寫入操作來可以防止寫入時的恒定電流的產生。也就是說，在該寫入操作中，可以充分地抑制寫入操作時的功耗。
另外，讀出操作、刷新操作與上述讀出操作、刷新操作相同。
如上所述，藉由使用如氧化物半導體的那樣使截止電流極為小的材料，可以在極長期間保持儲存資料。由此，可以將刷新操作的頻率設定為極低，所以可以充分地降低功耗。另外，即使沒有電力供給，也可以在較長期間保持儲存資料。
另外，在上述半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。因此，對寫入次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為藉由使電晶體處於導通狀態或截止狀態而進行資料的寫入，所以容易實現高速操作。另外，還有不需要用於擦除資料的操作的優點。
另外，藉由將使用操作速度高的半導體材料的電晶體和使用截止電流少的半導體材料的電晶體組合而使用，可以充分地確保半導體裝置的操作(例如，資料的讀出操作)的高速性。另外，利用使用操作速度高的半導體材料的電晶體來可以良好地實現被要求高速操作的各種電路(邏輯電路、驅動電路等)。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
(實施例3)
在本實施例中，參照圖5A至圖9C而對根據本發明的一個實施例的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的剖面結構及平面結構>
圖5A和圖5B是半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面，圖5B示出半導體裝置的平面。在此，圖5A相當於沿圖5B的A1-A2及B1-B2的剖面。圖5A及圖5B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160，並在上部具有使用第二半導體材料的電晶體162。在此，最好第一半導體材料與第二半導體材料不同。例如，可以將氧化物半導體以外的半導體材料使用於第一半導體材料，並且將氧化物半導體材料使用於第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽、磷化銦或砷化鎵等，最好使用單晶半導體。使用這種半導體材料的電晶體容易進行高速操作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。
另外，雖然對上述電晶體都為n通道電晶體的情況進行說明，但是當然也可以使用p通道電晶體。另外，所揭示之發明的技術本質在於為了保持資料而將如氧化物半導體的能夠充分地降低截止電流的半導體材料使用於電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖5A和圖5B中的電晶體160包括：設置在包含第一半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116地設置的雜質區域120；接觸於雜質區域120的金屬化合物區域124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108之上的閘極電極110。注意，雖然有時在圖中不具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，在此情況下，為了對電晶體的連接關係進行說明，有時將源極區和源極電極統稱為源極電極，而將汲極區和汲極電極統稱為汲極電極。換言之，在本說明書中，源極電極的記載有可能包括源極區。
電極126連結到電晶體160的金屬化合物區域124的一部分。在此，電極126用作為電晶體160的源極電極或汲極電極。另外，在基板100之上以圍繞電晶體160的方式而設置有元件分離絕緣層106，並且以覆蓋電晶體160的方式而設置有絕緣層128。注意，為了實現高集成化，最好如圖5A和圖5B所示電晶體160不具有側壁絕緣層。另一方面，當重視電晶體160的特性時，也可以在閘極電極110的側面設置側壁絕緣層，並且以包括形成在與該側壁絕緣層重疊的區域中的雜質濃度不同的區域的方式而設置雜質區域120。
圖5A和5B中的電晶體162包括：設置在絕緣層128之上的源極電極或汲極電極142a和源極電極或汲極電極142b；與源極電極或汲極電極142a和源極電極或汲極電極142b電連接的氧化物半導體層144；覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b和氧化物半導體層144的閘極絕緣層146；在閘極絕緣層146之上以重疊於氧化物半導體層144的方式而設置的閘極電極148。
在此，氧化物半導體層144最好藉由被充分地去除氫等的雜質，或者藉由被供給足夠的氧，以被高度純化。在氫濃度被充分地降低而被高度純化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷位準的氧化物半導體層144中，載子濃度為低於1×1012 /cm3 ，最好為低於1×1011 /cm3 ，更佳為低於1.45×1010 /cm3 。例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為10 zA/μm(1 zA(zeptoampere)等於1×10-21 A)或10 zA/μm以下，最好為1 zA或1 zA以下。因此，藉由使用被i型化(本徵化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
圖5A和圖5B中的電容器164包括源極電極或汲極電極142a、氧化物半導體層144、閘極絕緣層146、絕緣層150和電極149。換言之，源極電極或汲極電極142a用作為電容器164的其中一個電極，而電極149用作為電容器164的另一個電極。
在圖5A和圖5B的電容器164中，藉由層疊氧化物半導體層144、閘極絕緣層146和絕緣層150，可以充分確保源極電極或汲極電極142a與電極149之間的絕緣性。另外，為了確保足夠的電容，也可以採用不具有閘極絕緣層146和絕緣層150中的任一者的結構的電容器164。另外，也可以採用不具有氧化物半導體層144的結構的電容器164。
在本實施例所示的結構中，以至少一部分彼此重疊的方式而設置有電晶體160和電晶體162。另外，重疊於電晶體160地設置有電晶體162、電容器164。例如，電容器164的電極149的至少一部分與電晶體162的閘極電極148重疊。另外，電容器164的電極149的至少一部分也可以與電晶體160的閘極電極110重疊。藉由採用這種平面佈局，可以實現高集成化。例如，當以最小加工尺寸為F時，可以將記憶體單元所占的面積設定為9 F2 至25 F2 。
覆蓋閘極電極148地設置有絕緣層150，在電晶體162及電容器164之上設置有絕緣層151，並且在絕緣層151之上設置有絕緣層152。再者，在形成於閘極絕緣層146、絕緣層150、絕緣層151、絕緣層152等中的開口中設置有電極154，並且在絕緣層152之上形成有與電極154連接的佈線156。佈線156電連接記憶體單元的其中之一與另一記憶體單元。另外，雖然在圖5A和圖5B中示出使用電極126及電極154而將金屬化合物區域124、源極電極或汲極電極142b和佈線156連接，但是所揭示之發明不侷限於此。例如，也可以使源極電極或汲極電極142b直接接觸於金屬化合物區域124。或者，也可以使佈線156直接接觸於源極電極或汲極電極142b。
另外，在圖5A和圖5B中，以彼此重疊的方式配置連接金屬化合物區域124與源極電極或汲極電極142b的電極126和連接源極電極或汲極電極142b與佈線156的電極154。換言之，用作為電晶體160的源極電極或汲極電極的電極126與電晶體162的源極電極或汲極電極142b接觸的區域重疊於電晶體162的源極電極或汲極電極142b與電極154接觸的區域。藉由採用上述佈局，可以實現高集成化。當然，該結構是一個例子，所以不需要將所揭示之發明限定於該結構。
<半導體裝置的製造方法>
接著，對上述半導體裝置的製造方法的一個例子進行說明。下面，首先參照圖6A至圖7D對下部電晶體160的製造方法進行說明，然後參照圖8A至圖9C對上部電晶體162及電容器164的製造方法進行說明。
<下部電晶體的製造方法>
首先，準備包含第一半導體材料的基板100(參照圖6A)。作為包含第一半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。這裏，作為一個例子，示出使用單晶矽基板作為包含第一半導體材料的基板100時的情況。另外，一般來說，“SOI基板”是指在絕緣表面之上設置有矽半導體層的基板。但是，在本說明書等中，“SOI基板”還指在絕緣表面上設置有包括矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板之上隔著絕緣層而設置有半導體層的基板。
另外，作為包含第一半導體材料的基板100，最好使用矽等的單晶半導體基板，因為這樣可以使半導體裝置的讀出操作高速化。
在基板100之上形成成為用以形成元件分離絕緣層的掩模的保護層102(參照圖6A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。另外，在該製程的前後，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界電壓。在半導體材料為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，將上述保護層102用作為掩模進行蝕刻，以去除不被保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成與其他半導體區域分離的半導體區域104(參照圖6B)。該蝕刻最好使用乾式蝕刻，但是也可以使用濕式蝕刻。可以根據被蝕刻材料而適當地選擇蝕刻氣體或蝕刻液。
接著，以覆蓋半導體區域104的方式形成絕緣層，並選擇性地去除與半導體區域104重疊的區域的絕緣層，從而形成元件分離絕緣層106(參照圖6C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等形成。作為去除絕緣層的方法，有CMP(化學機械拋光)等的拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後或在形成元件分離絕緣層106之後，去除上述保護層102。
在此，CMP處理是指藉由化學、機械的複合作用以使待加工物的表面平坦化的方法。更明確而言，CMP處理是一種方法，其中，在拋光臺上貼附砂布，且一邊在待加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和待加工物分別旋轉或搖動，以藉由漿料和待加工物表面之間的化學反應以及砂布和待加工物的機械拋光的作用而對待加工物的表面進行拋光。
另外，作為元件分離絕緣層106的形成方法，除了選擇性地去除絕緣層的方法以外，還可以使用藉由導入氧來形成絕緣區域的方法等。
接著，在半導體區域104的表面之上形成絕緣層，並在該絕緣層之上形成包含導電材料的層。
絕緣層是後續成為閘極絕緣層的層，例如可以藉由半導體區域104表面的熱處理(熱氧化處理或熱氮化處理等)來予以形成。也可以使用高密度電漿處理來代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層最好採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、y>0))等的單層結構或多層結構。另外，至於絕緣層的厚度，例如可以設定為1 nm至100 nm，最好為10 nm至50 nm。
可以使用鋁、銅、鈦、鉭、鎢等的金屬材料來形成包含導電材料的層。另外，也可以藉由使用如多晶矽等的半導體材料來形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種膜形成方法。此外，在本實施例中，作為一個例子示出使用金屬材料形成包含導電材料的層時的情況。
然後，藉由對絕緣層及包含導電材料的層選擇性地進行蝕刻來形成閘極絕緣層108及閘極電極110。(參照圖6C)。
接著，對半導體區域104添加磷(P)或砷(As)等形成通道形成區116及雜質區域120(參照圖6D)。這裏，為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。這裏，雖然可以適當地設定所添加的雜質的濃度，但是當半導體元件被高度微型化時，最好將其濃度設定為高。
另外，也可以在閘極電極110的周圍形成側壁絕緣層形成以不同濃度添加了雜質元素的雜質區域。
接著，以覆蓋閘極電極110、雜質區域120等的方式形成金屬層122(參照圖7A)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種膜形成方法來予以形成。最好使用藉由與構成半導體區域104的半導體材料起反應來成為低電阻的金屬化合物的金屬材料以形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸於雜質區域120的金屬化合物區域124(參照圖7A)。另外，當使用多晶矽等作為閘極電極110時，在閘極電極110中之與金屬層122接觸的部分中也形成金屬化合物區域。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，最好使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合物區域藉由金屬材料與半導體材料之間的反應形成並具有充分高的導電性。藉由形成該金屬化合物區域，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，在與金屬化合物區域124的一部分接觸的區域中形成電極126(參照圖7B)。例如，電極126可以藉由形成包含導電材料的層之後對該層選擇性地進行蝕刻來形成。可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成包含導電材料的層。另外，也可以藉由使用如多晶矽等的半導體材料來形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種膜形成方法。
另外，也可以形成絕緣層128，然後在絕緣層128中形成到達金屬化合物區域124的開口，並埋入該開口地形成電極126。
在此情況下，例如，可以在包括開口的區域中藉由PVD法而形成薄的鈦膜，並藉由CVD法而形成薄的氮化鈦膜，然後埋入開口地形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成表面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，金屬化合物區域124)的接觸電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法而形成銅膜。
接著，以覆蓋藉由上述製程形成的各結構的方式形成絕緣層128(參照圖7C)。絕緣層128可以使用包含氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料來予以形成。尤其是最好將低介電常數(low-k)材料使用於絕緣層128，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層使用於絕緣層128。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料來形成絕緣層128。這裏，雖然示出絕緣層128的單層結構，但是所揭示之發明的一個實施例不侷限於此。也可以採用兩層或兩層以上的疊層結構。
藉由上述製程形成使用包含第一半導體材料的基板100的電晶體160(參照圖7C)。這種電晶體160具有能夠進行高速操作的特徵。因此，藉由將該電晶體使用作為讀出電晶體，可以高速地讀出資料。
然後，作為形成電晶體162及電容器164之前的處理，對絕緣層128進行CMP處理以使閘極電極110及電極126的頂面露出(參照圖7D)。作為使閘極電極110及電極126的頂面露出的處理，除了CMP處理之外還可以使用蝕刻處理等，但是為了提高電晶體162的特性，最好使絕緣層128的表面盡可能地平坦。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
<上部電晶體的製造方法>
然後，在閘極電極110、電極126、絕緣層128等之上形成導電層，並對該導電層選擇性地進行蝕刻來形成源極電極或汲極電極142a及源極電極或汲極電極142b(參照圖8A)。
作為導電層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來予以形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構也可以採用兩層或兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜之上層疊鈦膜的雙層結構；在氮化鈦膜之上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將源極電極或汲極電極142a及源極電極或汲極電極142b加工成為具有錐形的形狀的優點。
另外，導電層還可以使用導電金屬氧化物來予以形成。作為導電金屬氧化物而可以採用氧化銦(In2 O3 )、氧化錫(SnO2 )、氧化鋅(ZnO)、氧化銦氧化錫合金(In2 O3 -SnO2 ，有時簡稱為ITO)、氧化銦氧化鋅合金(In2 O3 -ZnO)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
最好以形成的源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式而對導電層進行蝕刻。這裏，錐形角例如最好為30°至60°。藉由以源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後續形成的閘極絕緣層146的覆蓋率，並防止斷裂。
上部電晶體的通道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部之間的間隔來予以決定。另外，在形成通道長度(L)短於25 nm的電晶體的情況下，當進行用來形成掩模的曝光時，最好使用波長為幾nm至幾十nm的極短的極紫外線(Extreme Ultraviolet)。利用極紫外線的曝光的解析度高且聚焦深度大。由此，可以將後續形成的電晶體的通道長度(L)形成為10 nm至1000 nm(1μm)，而可以提高電路的操作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
另外，也可以在絕緣層128之上設置用作為基底的絕緣層。該絕緣層可以使用PVD法或CVD法等來予以形成。
另外，還可以在源極電極或汲極電極142a及源極電極或汲極電極142b之上分別形成絕緣層。以重疊於後續形成的閘極電極的一部分的方式而形成絕緣層。藉由設置這些絕緣層，可以降低閘極電極與源極電極或汲極電極之間的電容。
接著，以覆蓋源極電極或汲極電極142a及源極電極或汲極電極142b的方式而形成氧化物半導體層，然後對該氧化物半導體層選擇性地進行蝕刻來形成氧化物半導體層144(參照圖8B)。
氧化物半導體層可以使用如下材料來予以形成：四元金屬氧化物的In-Sn-Ga-Zn-O類；三元金屬氧化物的In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類；二元金屬氧化物的In-Zn-O類、In-Ga-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類；一元金屬氧化物的In-O類、Sn-O類、Zn-O類等。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻充分高而能夠充分地降低截止電流且電場效應遷移率也高，所以作為使用於半導體裝置的半導體材料十分合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3 (ZnO)m (m>0)的氧化物半導體材料。此外，還有使用M代替Ga的表示為InMO3 (ZnO)m (m>0)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。注意，上述組成是根據結晶結構而導出的，僅表示一個例子。
作為用來以濺射法形成氧化物半導體層的靶材，最好使用組成比為In：Ga：Zn=1：x：y(x為大於或等於0，並且y為大於或等於0.5且小於或等於5)的靶材。例如，可以使用其組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：2[摩爾比](x=1，y=1)之用以形成氧化物半導體膜的靶材等。另外，還可以使用組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：1[摩爾比](x=1，y=0.5)之用以形成氧化物半導體膜的靶材、組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：4[摩爾比](x=1，y=2)之用以形成氧化物半導體膜的靶材、組成比為In2 O3 ：Ga2 O3 ：ZnO=1：0：2[摩爾比](x=0，y=1)之用以形成氧化物半導體膜的靶材。
在本實施例中，利用使用用以形成In-Ga-Zn-O類的氧化物半導體膜的靶材的濺射法來形成非晶結構的氧化物半導體層。
另外，當作為氧化物半導體而使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In：Zn=50：1至1：2(換算為摩爾比則為In2 O3 ：ZnO=25：1至I：4)，最好為In：Zn=20：1至1：1(換算為摩爾比則為In2 O3 ：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為摩爾數比則為In2 O3 ：ZnO=15：2至3：4)。例如，作為用以形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，將其設定為Z>1.5X+Y。
將用以形成氧化物半導體膜的靶材中的金屬氧化物的相對密度設定為80%或80%以上，最好設定為95%或95%以上，更佳設定為99.9%或99.9%以上。藉由使用相對密度高之用以形成氧化物半導體膜的靶材，可以形成具有緻密結構的氧化物半導體層。
氧化物半導體層的形成氛圍最好為稀有氣體(典型上為氬)氛圍、氧氛圍或稀有氣體(典型上為氬)和氧的混合氛圍。明確地說，例如，最好使用氫、水、羥基或氫化物等的雜質的濃度降低到1 ppm或1 ppm以下(較佳的是濃度為10 ppb或10 ppb以下)的高純度氣體氛圍。
當形成氧化物半導體層時，例如，將待處理物放入保持為減壓狀態的處理室內，並對待處理物進行加熱以使待處理物溫度達到高於或等於100℃且低於550℃，最好為高於或等於200℃且低於或等於400℃。或者，也可以將形成氧化物半導體層時的待處理物的溫度設定為室溫(25℃±10℃)。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材來形成氧化物半導體層。藉由邊加熱待處理物邊形成氧化物半導體層，可以減少氧化物半導體層中含有的雜質。另外，可以減輕因濺射而帶來的損傷。最好使用吸附式真空泵去除處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，由此可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層的形成條件，例如可以採用以下條件：待處理物與靶材之間的距離為170 mm；壓力為0.4 Pa；直流(DC)電力為0.5 kW；氛圍為氧(氧100%)氛圍或氬(氬100%)氛圍或氧和氬的混合氛圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(膜形成時所形成的粉狀物質等)且膜厚分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為1 nm至50 nm，最好設定為1 nm至30 nm，更佳設定為1 nm至10 nm。藉由採用該厚度的氧化物半導體層，可以抑制伴隨微型化的短通道效應。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以可以根據使用的材料及用途選擇適宜的厚度。
另外，在利用濺射法形成氧化物半導體層之前，最好進行藉由引入氬氣體來產生電漿的反向濺射以去除形成表面(例如，絕緣層128的表面)上的附著物。這裏，反向濺射是指下面的一種方法：通常的濺射是使離子碰撞濺射靶材的方法，而反向濺射與其相反，其藉由使離子碰撞基板的處理表面來改變該處理表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氛圍下對處理表面側施加高頻電壓來在待處理物附近產生電漿的方法等。另外，也可以使用氮、氦、氧等氛圍來代替氬氛圍。
然後，最好對氧化物半導體層進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層中的過量的氫(包括水及羥基)而改善氧化物半導體層的結構，從而降低能隙中的缺陷位準。例如，可以將第一熱處理的溫度設定為高於或等於300℃且低於550℃，或者高於或等於400℃且低於或等於500℃。
作為熱處理，例如，可以將待處理物放入使用電阻加熱器等的電爐中，並在氮氛圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層接觸空氣以防止水或氫的混入。
熱處理設備不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱待處理物的設備。例如，可以使用LRTA(燈快速熱退火)設備、GRTA(氣體快速熱退火)設備等的RTA(快速熱退火)設備。LRTA設備是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱待處理物的設備。GRTA設備是使用高溫氣體進行熱處理的設備。作為氣體，使用如氬等的稀有氣體或氮等之即使進行熱處理也不與待處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以採用GRTA處理，亦即：將待處理物放入被加熱的惰性氣體氛圍中，在進行幾分鐘的加熱之後，再將待處理物從該惰性氣體氛圍中取出。藉由利用GRTA處理可以在短時間內進行高溫熱處理。另外，因為GRTA處理是短時間的熱處理，所以即使溫度條件超過待處理物的耐熱溫度，也可以適用該方法。另外，在處理中，還可以將惰性氣體換為含有氧的氣體。這是由於下面的緣故：藉由在含有氧的氛圍中進行第一熱處理，可以降低因氧缺乏而引起能隙中的缺陷位準。
另外，作為惰性氣體氛圍，最好採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氛圍。例如，最好引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)或6N以上，更佳為7N(99.99999%)或7N以上(亦即，雜質濃度為1 ppm或1 ppm以下，最好設定為0.1 ppm或0.1 ppm以下)。
總之，藉由利用第一熱處理減少雜質來形成i型(本徵)或無限接近於i型的氧化物半導體層，可以實現具有極優越的特性的電晶體。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後、形成閘極絕緣層之後或形成閘極電極之後等進行該脫水化處理或脫氫化處理。另外，該脫水化處理、脫氫化處理不限於一次，而可以進行多次。
另外，氧化物半導體層的蝕刻可以在上述熱處理之前或在上述熱處理之後進行。另外，從元件的微型化的觀點而言，最好使用乾式蝕刻，但是也可以使用濕式蝕刻。可以根據被蝕刻的材料而適當地選擇蝕刻氣體或蝕刻液。另外，當元件中的洩漏等不成為問題時，也可以不將氧化物半導體層加工成為島狀而使用。
接著，形成接觸氧化物半導體層144的閘極絕緣層146，然後在閘極絕緣層146之上的與氧化物半導體層144重疊的區域中形成閘極電極148(參照圖8C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146最好以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、y>0))等的方式來予以形成。閘極絕緣層146既可以採用單層結構，也可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的操作最好將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1 nm至100 nm，最好形成為10 nm至50 nm。
當如上述那樣將閘極絕緣層形成得較薄時，存在有因穿隧效應等引起閘極洩漏電流的問題。為了解決閘極洩漏電流的問題，作為閘極絕緣層146而使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、y>0))等的高介電常數(high-k)材料，即可。藉由將high-k材料使用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
最好在形成閘極絕緣層146之後，在惰性氣體氛圍下或氧氛圍下進行第二熱處理。熱處理的溫度為200℃至450℃，最好為250℃至350℃。例如，在氮氛圍下以250℃進行1個小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的變動。另外，當閘極絕緣層146含有氧時，也可以向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺乏，而可以形成i型(本徵)或無限接近於i型的氧化物半導體層。
另外，在本實施例中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，也可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述，藉由採用第一熱處理和第二熱處理中的至少其中一者，可以以氧化物半導體層144儘量不包含其成分以外的雜質的方式而使其高度純化。
藉由在閘極絕緣層146之上形成導電層之後，對該導電層選擇性地進行蝕刻，而可以形成閘極電極148。成為閘極電極148的導電層而可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來予以形成。其詳細內容與形成源極電極或汲極電極142a等的情況相同而可以參照有關內容。藉由上述製程而可以形成電晶體162。
接著，覆蓋閘極絕緣層146及閘極電極148地形成絕緣層150，然後在絕緣層150之上的與源極電極或汲極電極142a重疊的區域中形成電極149(參照圖8D)。也可以在形成絕緣層150之前去除形成電容器164的區域中的閘極絕緣層146。藉由去除形成電容器164的區域中的閘極絕緣層146，可以增高電容器164的電容。
絕緣層150可以使用CVD法或濺射法等形成。詳細內容與閘極絕緣層146等的情況相同，而可以參照這些記載。
電極149可以藉由在絕緣層150之上形成導電層，然後對該導電層選擇性地進行蝕刻來予以形成。成為電極149的導電層而可以使用濺射法等的PVD法或電漿CVD法等的CVD法來予以形成。詳細內容與源極電極或汲極電極142a等的情況相同，而可以參照這些記載。藉由上述製程，可以形成電容器164。
最好以與電晶體162的閘極電極148的至少一部分重疊的方式來形成成為用於電容器的電極的電極149。另外，也可以以與電晶體160的閘極電極110的至少一部分重疊的方式而形成電極149。這是因為藉由採用這些結構來可以充分地縮小電路面積的緣故。可以實現這些結構，是因為利用不同層形成閘極電極148和電極149。在利用同一層形成閘極電極148和電極149時，由於電極圖案的形成而難以使電極的間隔足夠小。與此相反，藉由使閘極電極148的層與電極149的層不同，可以使這些間隔足夠小，甚至也可以採用電極的一部分彼此重疊的結構。
接著，在絕緣層150及電極149之上形成絕緣層151及絕緣層152(參照圖9A)。絕緣層151及絕緣層152可以利用PVD法或CVD法等來予以形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料來予以形成。
另外，作為絕緣層151或絕緣層152，最好使用介電常數低的材料或介電常數低的結構(多孔結構等)。藉由使絕緣層151或絕緣層152的介電常數低，可以降低產生在佈線或電極等之間的電容而實現操作的高速化。
另外，在本實施例中，雖然採用絕緣層151與絕緣層152的疊層結構，但是本發明的一個實施例不限定於此。既可以採用單層結構，也可以採用三層或三層以上的疊層結構。另外，也可以採用不設置絕緣層的結構。
另外，最好將上述絕緣層152的表面形成得較為平坦。這是由於：藉由使絕緣層152的表面形成得較為平坦，當將半導體裝置微型化等時，也可以順利地在絕緣層152之上形成電極或佈線等。另外，可以利用CMP處理等的方法來進行絕緣層152的平坦化。
接著，在閘極絕緣層146、絕緣層150、絕緣層151、絕緣層152中形成到達源極電極或汲極電極142b的開口153(參照圖9B)。藉由使用掩模等選擇性地進行蝕刻來形成該開口153。
在此，最好在與電極126重疊的區域中形成上述開口153。藉由在這種區域中形成開口153，可以抑制起因於電極的接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集成度。
然後，在上述開口153中形成電極154，並且形成與絕緣層152及電極154相接觸的佈線156(參照圖9C)。
例如，可以藉由在包括開口153的區域中使用PVD法或CVD法等來形成導電層，然後使用蝕刻處理或CMP處理等的方法來去除上述導電層的一部分，以形成電極154。
更明確而言，例如，可以在包括開口153的區域中藉由PVD法而形成薄的鈦膜，藉由CVD法而形成薄的氮化鈦膜，然後埋入開口153地形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成表面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，為源極電極或汲極電極142b)的接觸電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法而形成銅膜。
另外，當去除上述導電層的一部分而形成電極154時，最好進行加工以使其表面平坦。例如，當在包括開口153的區域中形成薄的鈦膜或氮化鈦膜，然後埋入開口153地形成鎢膜時，可以藉由後續的CMP處理去除不需要的鎢、鈦、氮化鈦等並提高其表面的平坦性。因此，藉由使包括電極154的表面平坦化，可以在後續的製程中形成良好的電極、佈線、絕緣層、半導體層等。
佈線156藉由在使用濺射法等的PVD法、電漿CVD法等的CVD法來形成導電層之後對該導電層進行圖案化而形成。作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。詳細內容與源極電極或汲極電極142a、源極電極或汲極電極142b等相同。
藉由上述步驟完成使用被高度純化的氧化物半導體層144的電晶體162及電容器164(參照圖9C)。
在本實施例所示的電晶體162中，氧化物半導體層144被高度純化。另外，氧化物半導體層144的載子密度與通常的矽晶片中的載子密度(約1×1014 /cm3 )相比是充分小的值(例如，低於1×1012 /cm3 、更佳為低於1.45×1010 /cm3 )。並且，由此截止電流變得充分小。例如，電晶體162的室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為10 zA(1 zA(zeptoampere)為1×10-21 A)或10 zA以下，最好為1 zA或1 zA以下。
因此，藉由使用被高度純化而被本徵化的氧化物半導體層144，可以充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間內保持儲存資料的半導體裝置。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
(實施例4)
在本實施例中，使用圖10A至圖10F而對將之前的實施例所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施例中，對將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再生裝置等)、數位相機、數位攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子設備的情況進行說明。
圖10A示出筆記型個人電腦，包括殼體701、殼體702、顯示部703以及鍵盤704等。之前的實施例所示的半導體裝置係設置於殼體701和殼體702中的至少其中一者。因此，可以實現一種筆記型個人電腦，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖10B示出可攜式資訊終端(PDA)，其本體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用以操作可攜式資訊終端的觸屏筆712等。在本體711內係設置有之前的實施例所示的半導體裝置。因此，可以實現一種可攜式資訊終端，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖10C示出安裝有電子紙的電子書閱讀器720，包括殼體721和殼體723的兩個殼體。殼體721和殼體723分別係設置有顯示部725和顯示部727。殼體721和殼體723係藉由軸部737而相連接，且可以以該軸部737為軸而進行開閉動作。另外，殼體721包括電源731、操作鍵733以及揚聲器735等。之前的實施例所示的半導體裝置係設置於殼體721和殼體723中的至少一個。因此，可以實現一種電子書閱讀器，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖10D示出行動電話機，包括殼體740和殼體741的兩個殼體。再者，殼體740和殼體741滑動而可以從如圖10D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，殼體741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相鏡頭747以及外部連接端子748等。此外，殼體740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線係內置在殼體741中。之前的實施例所示的半導體裝置係設置於殼體740和殼體741中的至少一個。因此，可以實現一種行動電話機，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖10E示出數位相機，包括本體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。之前的實施例所示的半導體裝置係設置在本體761中。因此，可以實現一種數位相機，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖10F示出電視裝置770，包括殼體771、顯示部773以及支架775等。可以藉由殼體771具有的開關和遙控器780來進行電視裝置770的操作。殼體771和遙控器780係安裝有之前的實施例所示的半導體裝置。因此，可以實現一種電視裝置，其中，寫入和讀出資料的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施例所示的電子設備係安裝有根據之前的實施例的半導體裝置。所以，可以實現耗電量被降低的電子設備。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區域
122．．．金屬層
124．．．金屬化合物區域
126．．．電極
128．．．絕緣層
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
144．．．氧化物半導體層
146．．．閘極絕緣層
148．．．閘極電極
149．．．電極
150．．．絕緣層
151．．．絕緣層
152．．．絕緣層
153．．．開口
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容器
701．．．殼體
702．．．殼體
703．．．顯示部
704．．．鍵盤
711．．．本體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．殼體
723．．．殼體
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．殼體
741．．．殼體
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．照相鏡頭
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．本體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．殼體
773．．．顯示部
775．．．支架
780．．．遙控器
1100．．．記憶體單元陣列
1102．．．讀出電路
1104．．．驅動電路
1106‧‧‧驅動電路
1110‧‧‧刷新控制電路
1112‧‧‧命令控制電路
1114‧‧‧位址控制電路
1116‧‧‧分頻電路
1200‧‧‧記憶體單元
1202‧‧‧切換元件
1204‧‧‧放大電路
1206‧‧‧切換元件
1300‧‧‧切換元件
1302‧‧‧切換元件
1400‧‧‧刷新計數電路
1402‧‧‧位址產生電路
1404‧‧‧頻率檢測電路
1406‧‧‧轉換控制電路
1408‧‧‧刷新時鐘產生電路
1410‧‧‧刷新位址比較控制電路
在附圖中：
圖1A至圖1C是半導體裝置的電路圖；
圖2A和圖2B是半導體裝置的電路圖；
圖3是半導體裝置的電路圖；
圖4A至圖4C是半導體裝置的電路圖；
圖5A和圖5B是半導體裝置的剖面圖及平面圖；
圖6A至圖6D是有關半導體裝置的製造製程的剖面圖；
圖7A至圖7D是有關半導體裝置的製造製程的剖面圖；
圖8A至圖8D是有關半導體裝置的製造製程的剖面圖；
圖9A至圖9C是有關半導體裝置的製造製程的剖面圖；
圖10A至圖10F是用來對使用半導體裝置的電子裝置進行說明的圖形。
1100．．．記憶體單元陣列
1102．．．讀出電路
1200．．．記憶體單元
1202．．．切換元件
1204．．．放大電路
1206．．．切換元件
BL_1、BL_n．．．位元線
SL．．．源極電極線
S_1、S_m．．．信號線
WL_1、WL_m．．．字線
FG．．．節點
OS．．．表示使用氧化物半導體的電晶體

Claims (22)

  1. 一種半導體裝置，包括：包括第一電晶體和第二電晶體的多個記憶體單元；包括放大電路和切換元件的讀出電路；以及刷新控制電路，其中，該第一電晶體包括：第一通道形成區、第一閘極電極、在該第一通道形成區與該第一閘極電極之間的第一閘極絕緣層、以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：第二通道形成區、第二閘極電極、在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層、以及與該第二通道形成區電連接的第二源極電極及第二汲極電極，其中，該第一通道形成區和該第二通道形成區含有不同的材料作為各自的主要成分，其中，該第一閘極電極與該第二源極電極和該第二汲極電極中的其中一者電連接，其中，該第二源極電極和該第二汲極電極中的另一者與放大電路的輸入端子的其中之一電連接，其中，該放大電路的輸出端子藉由該切換元件而與該第二源極電極和該第二汲極電極中的另一者連接，並且其中，該刷新控制電路係組構成控制該切換元件是否被導通或截止。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該 刷新控制電路係組構成根據該記憶體單元的刷新時序而使該切換元件導通。
  3. 一種半導體裝置，包括：包括第一電晶體和第二電晶體的多個記憶體單元；包括放大電路和第一切換元件的讀出電路；刷新控制電路；以及第二切換元件，其中，該第一電晶體包括：第一通道形成區、第一閘極電極、在該第一通道形成區與該第一閘極電極之間的第一閘極絕緣層、以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：第二通道形成區、第二閘極電極、在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層、以及與該第二通道形成區電連接的第二源極電極及第二汲極電極，其中，該第一通道形成區和該第二通道形成區含有不同的材料作為各自的主要成分，其中，該第一閘極電極與該第二源極電極和該第二汲極電極中的其中一者電連接，其中，該第二源極電極和該第二汲極電極中的另一者與放大電路的輸入端子的其中之一和該第二切換元件電連接，其中，該放大電路的輸出端子藉由該第一切換元件而與該第二源極電極和該第二汲極電極中的另一者連接，並 且其中，該刷新控制電路係組構成控制該第一切換元件是否導通或截止。
  4. 根據申請專利範圍第3項之半導體裝置，其中，該刷新控制電路係組構成根據該記憶體單元的刷新時序而使該第一切換元件導通。
  5. 一種半導體裝置，包括：第一記憶體單元和第二記憶體單元，其中，該第一記憶體單元和該第二記憶體單元都包括第一電晶體和第二電晶體；包括第一放大電路、第一切換元件、第二放大電路和第二切換元件的讀出電路；以及刷新控制電路，其中，該第一電晶體包括：第一通道形成區、第一閘極電極、在該第一通道形成區與該第一閘極電極之間的第一閘極絕緣層、以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：第二通道形成區、第二閘極電極、在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層、以及與該第二通道形成區電連接的第二源極電極及第二汲極電極，其中，該第一通道形成區和該第二通道形成區含有不同的材料作為主要成分，其中，該第一閘極電極與該第二源極電極和該第二汲 極電極中的其中一者電連接，其中，該第一記憶體單元的該第二源極電極和該第二汲極電極中的另一者與該第一放大電路的輸入端子的其中之一電連接，其中，該第二記憶體單元的該第二源極電極和該第二汲極電極中的另一者與該第二放大電路的輸入端子的其中之一電連接，其中，該第一放大電路的輸出端子藉由該第一切換元件而與該第一記憶體單元的該第二源極電極和該第二汲極電極中的另一者連接，其中，該第二放大電路的輸出端子藉由該第二切換元件而與該第二記憶體單元的該第二源極電極和該第二汲極電極中的另一者連接，並且其中，該刷新控制電路係組構成控制該第一切換元件是否導通或截止以及該第二切換元件是否導通或截止。
  6. 根據申請專利範圍第1、3及5項中任一項之半導體裝置，還包括與該第一閘極電極電連接的電容器。
  7. 根據申請專利範圍第5項之半導體裝置，其中，該刷新控制電路係組構成根據該第一記憶體單元的刷新時序而使該第一切換元件導通。
  8. 根據申請專利範圍第2、4及7項中任一項之半導體裝置，其中，該刷新時序是以每一個記憶體單元每103 秒或103 秒以上一次的頻率。
  9. 根據申請專利範圍第1、3及5項中任一項之半導 體裝置，其中，該第二通道形成區包括氧化物材料。
  10. 根據申請專利範圍第1、3及5項中任一項之半導體裝置，其中，該第一通道形成區包括含有矽作為主要成分的材料。
  11. 根據申請專利範圍第1、3及5項中任一項之半導體裝置，其中，該第二通道形成區包括In-Ga-Zn-O類氧化物半導體。
  12. 一種半導體裝置，包括：記憶體單元，包括：包括矽之第一通道形成區；第一閘極電極，在該第一通道形成區之上，具有第一閘極絕緣層置於其間；絕緣層，在該第一通道形成區之上；在該絕緣層之上的第二通道形成區，該第二通道形成區包括氧化物半導體；第二閘極電極，與該第二通道形成區重疊，具有第二閘極絕緣層置於其間；源極電極，係電連接至該第二通道形成區；及汲極電極，係電連接至該第二通道形成區；其中，該源極電極和該汲極電極的其中一者係電連接至該第一閘極電極，第一電路，包括：切換元件；及放大電路，其輸出端子經由該切換元件而被電連 接至該源極電極和該汲極電極的另一者；以及第二電路，係組構成控制該切換元件是否被導通或截止。
  13. 根據申請專利範圍第12項之半導體裝置，其中，該第二電路係組構成控制該切換元件以每103 秒一次或者以每103 秒以上一次的頻率被導通或截止。
  14. 一種半導體裝置，包括：第一記憶體單元及第二記憶體單元，各自包括：包括矽之第一通道形成區；第一閘極電極，在該第一通道形成區之上，具有第一閘極絕緣層置於其間；絕緣層，在該第一通道形成區之上；在該絕緣層之上的第二通道形成區，該第二通道形成區包括氧化物半導體；第二閘極電極，與該第二通道形成區重疊，具有第二閘極絕緣層置於其間；源極電極，係電連接至該第二通道形成區；及汲極電極，係電連接至該第二通道形成區；其中，該源極電極和該汲極電極的其中一者係電連接至該第一閘極電極，第一電路，包括：切換元件；及放大電路，其輸出端子經由該切換元件而被電連接至該第一記憶體單元之該源極電極和該汲極電極的另一 者及該第二記憶體單元之該源極電極和該汲極電極的另一者；以及第二電路，係組構成控制該切換元件是否被導通或截止。
  15. 根據申請專利範圍第14項之半導體裝置，其中，該第二電路係組構成控制該切換元件以每103 秒一次或者以每103 秒以上一次的頻率被導通或截止。
  16. 一種半導體裝置，包括：記憶體單元，包括：包括矽之第一通道形成區；第一閘極電極，在該第一通道形成區之上，具有第一閘極絕緣層置於其間；絕緣層，在該第一通道形成區之上；在該絕緣層之上的第二通道形成區，該第二通道形成區包括氧化物半導體；第二閘極電極，與該第二通道形成區重疊，具有第二閘極絕緣層置於其間；源極電極，係電連接至該第二通道形成區；及汲極電極，係電連接至該第二通道形成區；其中，該源極電極和該汲極電極的其中一者係電連接至該第一閘極電極，第一電路，包括：第一切換元件；第二切換元件；及 放大電路，其輸出端子經由該第一切換元件而被電連接至該源極電極和該汲極電極的另一者，且其輸入端子經由該第二切換元件而被電連接至該源極電極和該汲極電極的另一者；以及第二電路，係組構成控制該切換元件是否被導通或截止。
  17. 根據申請專利範圍第12、14及16項中任一項之半導體裝置，其中，該第一通道形成區包括單晶矽。
  18. 根據申請專利範圍第16項之半導體裝置，其中，該第二電路係組構成控制該第一切換元件以每103 秒一次或者以每103 秒以上一次的頻率被導通或截止。
  19. 根據申請專利範圍第12、14及16項中任一項之半導體裝置，其中，該氧化物半導體包括銦、鎵及鋅。
  20. 根據申請專利範圍第12、14及16項中任一項之半導體裝置，其中，該氧化物半導體為In-Ga-Zn-O類氧化物半導體。
  21. 根據申請專利範圍第12、14及16項中任一項之半導體裝置，其中，包括該第二通道形成區之電晶體的截止電流為10x10-21 A或者至少在25℃的溫度。
  22. 根據申請專利範圍第12、14及16項中任一項之半導體裝置，其中，該源極電極和該汲極電極的其中一者係電連接至該第一閘極電極之藉由化學機械拋光而被暴露出的區域。
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