JP6235660B2 - 半導体装置 - Google Patents
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Description
することで機能する素子および装置全般を指すものである。
が注目されている。該トランジスタは集積回路(IC)などの電子デバイスに広く応用さ
れている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知ら
れているが、その他の材料として酸化物半導体が注目されている。
ス酸化物(In−Ga−Zn−O系アモルファス酸化物)からなる半導体薄膜を用いたト
ランジスタが開示されている(特許文献1参照)。
化および高集積化を経て高性能化(例えば、動作速度高速化や低消費電力化など。)を図
ってきた。しかし、半導体素子の微細化および高集積化が進むにつれて、半導体装置の消
費電力において、トランジスタがオフ時の電流(オフ電流またはリーク電流と呼ぶ)に起
因する消費電力が増大し、無視できないものになってきた。
単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較してオ
フ電流が極めて小さいという特徴がある。一方、単結晶シリコンなどの酸化物半導体以外
の半導体材料を用いたトランジスタと比較すると、動作の高速性においては、酸化物半導
体を用いたトランジスタは十分とは言えない。
体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供
することを目的の一とする。また、消費電力の低減が図られた、新たな構造の半導体装置
を提供することを目的の一とする。
装置を提供することを目的の一とする。
トランジスタを含む第1の半導体素子層と、酸化物半導体を用いて形成されるトランジス
タを含む第2の半導体素子層との積層構造に係る半導体装置であり、配線層、または第2
の半導体素子層に含まれる導電膜または絶縁膜と同じ層の導電膜または絶縁膜を用いて容
量素子を設ける。例えば、次のような構成を採用することができる。
ランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの上に
形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と、を
含み、第2のトランジスタは、配線の上に形成された第1の絶縁膜と、第1の絶縁膜の上
に形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上に形成さ
れたゲート絶縁膜と、ゲート絶縁膜を介して第2の半導体材料からなる膜と重畳して形成
されたゲート電極と、第2の半導体材料からなる膜の上面の一部に接して形成されたソー
ス電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成
された第1の電極と、ゲート絶縁膜と同じ層の絶縁膜を用いて形成された、第2の絶縁膜
と、ゲート電極と同じ層の導電膜を用いて形成された第2の電極と、を有する半導体装置
である。
れてもよい。また、第1の電極は、ソース電極またはドレイン電極と電気的に接続されて
もよい。また、容量素子は、第1の電極と、第1の絶縁膜と、第2の絶縁膜と、第2の電
極と、を含んで構成されてもよい。
のトランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの
上に形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と
、を含み、第2のトランジスタは、配線の上に形成された第1の絶縁膜と、第1の絶縁膜
の上に形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上に形
成されたゲート絶縁膜と、ゲート絶縁膜を介して第2の半導体材料からなる膜と重畳して
形成されたゲート電極と、第2の半導体材料からなる膜の上面の一部に接して形成された
ソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて
形成された第1の電極と、第1の絶縁膜と同じ層の絶縁膜を用いて形成された、第2の絶
縁膜と、ソース電極およびドレイン電極と同じ層の導電膜を用いて形成された第2の電極
と、を有する半導体装置である。
縁膜上に形成され、酸化シリコンを含む第4絶縁膜と、を有し、第4絶縁膜の第1の電極
と重畳する領域に開口が形成されていてもよい。
縁膜上に形成され、酸化シリコンを含む第4絶縁膜と、を有し、第3の絶縁膜および第4
絶縁膜の第1の電極と重畳する領域に開口が形成されていてもよい。
1の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形成しているこ
とが好ましい。
のトランジスタと、第1のトランジスタの上に形成された配線と、第1のトランジスタの
上に形成された第2のトランジスタと、第1のトランジスタの上に形成された容量素子と
、を含み、第2のトランジスタは、配線と同じ層の導電膜を用いて形成されたゲート電極
と、ゲート電極の上に形成されたゲート絶縁膜と、ゲート絶縁膜上にゲート電極と重畳し
て形成された第2の半導体材料からなる膜と、第2の半導体材料からなる膜の上面の一部
に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ
層の導電膜を用いて形成された第1の電極と、ゲート絶縁膜と同じ層の絶縁膜を用いて形
成された第1の絶縁膜と、ソース電極およびドレイン電極と同じ層の導電膜を用いて形成
された第2の電極と、を有する半導体装置である。
電極および第1の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形
成することが好ましい。
材料は酸化物半導体であることが好ましく、In、GaおよびZnを含んでなることがさ
らに好ましい。
る意味で用いる。例えば、「概略同一の平面」という表現は、複数の物質(金属、絶縁体
など)を含む表面に同一の研磨処理を施して平坦化を図った平面における平坦性の程度を
包含する。
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
ジスタとを積層して、新たな構造の半導体装置を提供することができる。また、当該新た
な構造の半導体装置において、消費電力の低減を図ることができる。また、当該新たな構
造の半導体装置において、半導体素子の高集積化を図ることができる。
装置を提供することができる。
。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様
々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発
明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、本発明の一態様に係る半導体装置および半導体装置の作製方法につ
いて、図1乃至図9を参照して説明する。
図1は、半導体装置の構成の一例を示す断面図である。図1に示す半導体装置は、第1
の半導体材料にチャネル形成領域が設けられるトランジスタ150と、トランジスタ15
0の上に形成された配線128aと、トランジスタ150の上に形成されたトランジスタ
152と、トランジスタ150の上に形成された容量素子154と、を含んで形成される
。図1では、下部に第1の半導体材料を用いたトランジスタ150を含む第1の半導体素
子層110を有し、上部に第2の半導体材料を用いたトランジスタ152、および容量素
子154の一部を含む第2の半導体素子層130を有する構成としている。また、第1の
半導体素子層110と第2の半導体素子層130は間に形成された配線層120を介して
電気的に接続されている。また、図1に示す半導体装置は、トランジスタ150とトラン
ジスタ152と容量素子154とを、一つずつ有する構成として示しているが、それぞれ
複数有する構成としてもよい。
とが好ましい。第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材
料を酸化物半導体とすることが好ましい。酸化物半導体以外の半導体材料としては、例え
ば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ
素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性によりオフ電流が極めて小さい。
pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ15
2はnチャネル型トランジスタとして説明する。
けられたチャネル形成領域102と、チャネル形成領域102を挟むように半導体基板1
00に設けられた不純物領域104aおよび不純物領域104b(ソース領域またはドレ
イン領域とも記す場合がある。)と、不純物領域104aおよび不純物領域104bに接
する金属化合物領域106と、チャネル形成領域102上に設けられたゲート絶縁膜10
8と、チャネル形成領域102と重畳してゲート絶縁膜108上に設けられたゲート電極
111と、を有する。なお、不純物領域104aの不純物濃度は、不純物領域104bの
不純物濃度より低い。
化合物領域106の一方は、トランジスタ150のソース領域(またはドレイン領域)と
して機能し、ゲート電極111を挟んだ不純物領域104a、不純物領域104bおよび
金属化合物領域106の他方は、トランジスタ150のドレイン領域(またはソース領域
)として機能しうる。よって、不純物領域104a、不純物領域104bおよび金属化合
物領域106をまとめてソース領域またはドレイン領域と記す場合がある。また、トラン
ジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やド
レイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には
、ソース領域が含まれ、ドレイン電極との記載には、ドレイン領域が含まれうる。
不純物領域104aはサイドウォール絶縁膜107と重畳して設けられているが、不純物
領域104bはサイドウォール絶縁膜107と重畳しないように設けられている。このよ
うに、サイドウォール絶縁膜107を設け、不純物濃度の異なる不純物領域104aおよ
び不純物領域104bを設けることで、トランジスタ150のトランジスタ特性の向上を
図ることができる。なお、トランジスタ150がサイドウォール絶縁膜107を有しない
構成とすることもできる。
、金属化合物領域106の他方の上に接して接続電極112bが設けられている。ここで
、接続電極112aおよび接続電極112bは、トランジスタ150のソース電極および
ドレイン電極としても機能する。さらに接続電極112aの上に接して配線114aが設
けられており、接続電極112bの上に接して配線114bが設けられている。
が設けられている。また、トランジスタ150上に、配線114aおよび配線114bの
上面が露出するように、層間絶縁膜103が設けられている。ここで、層間絶縁膜103
は単層で形成されているが、必ずしも単層とする必要はなく、2層以上の積層構造として
も良い。例えば、接続電極112aおよび接続電極112bと同じ膜厚の層間絶縁膜と、
配線114aおよび配線114bと同じ膜厚の層間絶縁膜の積層構造とすることもできる
。
114aおよび配線114bの上に形成された層間絶縁膜122と、層間絶縁膜122上
に形成された層間絶縁膜124と、層間絶縁膜122および層間絶縁膜124に埋め込ま
れるように形成された接続電極126、配線128aおよび電極128bと、を有する。
配線128aおよび電極128bは、層間絶縁膜124から上面が露出するように設けら
れており、同じ層の導電膜を用いて形成されている。なお、本明細書等において、「同じ
層」の用語は、同一の材料および同一の工程を用いて形成された層を意味するものとし、
必ずしも当該層の膜厚または当該層の断面図における高さが一致することを意味するもの
ではない。
面を形成することが好ましい。
28aは接続電極126の上面と接するように設けられている。つまり、配線128aは
接続電極126を介してトランジスタ150と電気的に接続されている。ただし、開示す
る発明は図1に示す構成に限られるものではなく、接続電極126および配線128aは
、半導体装置の回路構成に合わせてトランジスタ150のゲート電極、ソース電極または
ドレイン電極と適宜接続することができる。
ているが、必ずしもこのような積層構造とする必要はなく、単層構造としても良いし、3
層以上の積層構造としても良い。例えば、層間絶縁膜122上に、接続電極126と同じ
膜厚の層間絶縁膜と、配線128aおよび電極128bと同じ膜厚の層間絶縁膜を積層す
る構造とすることもできる。
128aおよび電極128bの上に形成された下地絶縁膜132aと、下地絶縁膜132
a上に形成された下地絶縁膜132bと、下地絶縁膜132b上に形成されたトランジス
タ152と、下地絶縁膜132bおよびトランジスタ152上に形成された保護絶縁膜1
44と、保護絶縁膜144上に形成された層間絶縁膜146と、下地絶縁膜132a、下
地絶縁膜132b、保護絶縁膜144および層間絶縁膜146に埋め込まれるように形成
された接続電極148a、接続電極148b、配線149aおよび配線149bを有する
。配線149aおよび配線149bは、層間絶縁膜146から上面が露出するように設け
られており、同じ層の導電膜を用いて形成されている。
149aは接続電極148aの上面と接するように設けられている。つまり、配線149
aは接続電極148aを介してトランジスタ150と電気的に接続されている。
に設けられた酸化物半導体膜134と、酸化物半導体膜134上に形成されたゲート絶縁
膜136aと、ゲート絶縁膜136aを介して酸化物半導体膜134と重畳して形成され
たゲート電極138aと、少なくともゲート電極138aの側面に接するように形成され
たサイドウォール絶縁膜140aと、酸化物半導体膜134の上面の少なくとも一部に接
して形成されたソース電極(またはドレイン電極)142a、およびドレイン電極(また
はソース電極)142bと、を有する。また、接続電極148bは、ソース電極142a
の上面と接するように設けられており、配線149bは接続電極148bの上面と接する
ように設けられている。また、保護絶縁膜144はトランジスタ152を覆うように設け
られている。なお、トランジスタ152は、必ずしもサイドウォール絶縁膜140aを設
けなくてもよい。
形成領域134cと、チャネル形成領域134cを挟んで形成され、チャネル形成領域1
34cよりも抵抗率の低い、不純物領域134aおよび不純物領域134bを含む。ソー
ス電極142aは、不純物領域134aにおいて酸化物半導体膜134と接し、ドレイン
電極142bは、不純物領域134bにおいて酸化物半導体膜134と接する。ここで、
不純物領域134aおよび不純物領域134bは、トランジスタ152のソース領域およ
びドレイン領域としても機能しうる。不純物領域134aおよび不純物領域134bは、
ゲート電極138aの形成後に、当該ゲート電極138aをマスクとして不純物元素の導
入などを行うことによって、自己整合的に形成することができる。
、亜鉛(Zn)またはスズ(Sn)のいずれかを含む。特にInと亜鉛(Zn)を含むこ
とが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすため
のスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。ま
た、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザー
としてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてジルコ
ニウム(Zr)を有することが好ましい。
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
化物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属
の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Sn−Zn
系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系
酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸
化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化
物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物
、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、
四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系
酸化物、In−Sn−Hf−Zn系酸化物を用いることができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素が入っていてもよい。
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素または複数の金属元素を示す。
用いる場合、安定した特性を備えた酸化物半導体膜とすることができる。これは、Gaは
Inと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦G
aの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備えて
いるためである。このような酸化物としては、例えば、In:Ga:Zn=1:1:1、
またはIn:Ga:Zn=1:3:2の原子数比のIn−Ga−Zn系酸化物やその組成
の近傍の酸化物を用いるとよい。
化物を用いる場合、高い移動度を備えた酸化物半導体膜とすることができる。これは、酸
化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を
多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの組
成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備えているため
である。このような酸化物としては、例えば、In:Ga:Zn=3:1:2、またはI
n:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の
酸化物を用いるとよい。
えば、上記InとGaの含有率がIn≦Gaの組成となる酸化物を用いた酸化物半導体膜
の上に、上記InとGaの含有率がIn>Gaの組成となる酸化物を用いた酸化物半導体
膜が積層された構造としてもよい。このように、ゲート絶縁膜136aと接しないバック
チャネル側に安定した特性を備える酸化物半導体膜を用い、ゲート絶縁膜136aと接す
る側に高い移動度を備える酸化物半導体膜を用いることにより、トランジスタ152を、
高い移動度および高い信頼性を両立させたトランジスタとすることができる。
値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特
性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原
子間結合距離、密度等を適切なものとすることが好ましい。
酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具
体的には、酸化物半導体膜134の水素濃度は5×1019atoms/cm3以下、望
ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms
/cm3以下とする。なお、上述の酸化物半導体膜134中の水素濃度は、二次イオン質
量分析法(SIMS:Secondary Ion Mass Spectroscop
y)で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、
十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減され
た酸化物半導体膜134をトランジスタ152に用いることにより、例えば、室温(25
℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1
zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。こ
のように、i型化(真性化)または実質的にi型化された酸化物半導体膜134を用いる
ことで、極めて優れたオフ電流特性のトランジスタ152を得ることができる。
とが好ましい。ここで、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物
半導体膜134を包みこむように過剰酸素を含む絶縁膜を接して設けることが好ましい。
さらに、水素などの不純物が酸化物半導体膜134に侵入するのを防ぐために当該過剰酸
素を含む絶縁膜を包むようにバリア膜として機能する絶縁膜を設けることが好ましい。そ
こで本実施の形態では、バリア膜として機能する下地絶縁膜132aと、過剰酸素を含む
下地絶縁膜132bと、過剰酸素を含むゲート絶縁膜136aと、バリア膜として機能す
る保護絶縁膜144と、を用いる。
非晶質などの状態をとる。
C−OS(C Axis Aligned Crystalline Oxide Se
miconductor)膜であるのが好ましい。
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡(TEM:Transmission Electron Micr
oscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダ
リーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子
移動度の低下が抑制される。
トルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
5°以上5°以下の範囲も含まれることとする。
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
トルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形
成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、酸化物半導体膜134を形成する下地絶縁膜1
32bの表面の平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下となるようにするとよい。
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0
は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
結晶性の異なる酸化物半導体膜が積層された構造としてもよい。すなわち、単結晶酸化物
半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはCAAC−OS膜を適
宜組み合わせて積層した構造としてもよい。例えば、酸化物半導体膜134を2層の酸化
物半導体膜の積層構造とする場合、少なくともどちらか一方に非晶質酸化物半導体膜を適
用すると、酸化物半導体膜134の内部応力や外部からの応力を緩和し、トランジスタの
特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる
。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、
酸素欠損が生じやすいためn型化されやすい。このため、チャネル側に設ける酸化物半導
体膜としては、CAAC−OS膜などの結晶性を有する酸化物半導体膜を適用することが
好ましい。
物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化
物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
結晶性を有する酸化物半導体層として、c軸配向を有した結晶性酸化物半導体(C Ax
is Aligned Crystalline Oxide Semiconduct
or:CAACとも呼ぶ)を用いることにより、トランジスタの信頼性を向上させること
ができるので、好ましい。
、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、CAACは、c軸
方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を
、含む。
される。容量素子154は、電極128b、下地絶縁膜132a、ゲート絶縁膜136a
と同じ層の絶縁膜で形成された絶縁膜136bと、ゲート電極138aと同じ層の導電膜
で形成された電極138bと、で構成される。すなわち、電極128bは容量素子154
の一方の電極として機能し、電極138bは容量素子154の他方の電極として機能し、
絶縁膜136bおよび下地絶縁膜132aは容量素子154の誘電体として機能すること
になる。ここで、下地絶縁膜132bの電極128bと重畳する領域に開口が形成されて
おり、絶縁膜136bおよび電極138bは当該開口において、電極128bおよび下地
絶縁膜132aと重畳するように形成される。また、ゲート電極138aと同様に電極1
38bも少なくとも側面に接してサイドウォール絶縁膜140bが設けられる。
上面と接するようにしてもよい。ただし、開示する発明は図1に示す構成に限られるもの
ではなく、第1の半導体素子層110、配線層120および第2の半導体素子層130に
含まれる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続す
ることができる。
bは、それぞれ、配線128a、ゲート絶縁膜136aおよびゲート電極138aと同じ
層で形成され、同一の材料および同一の工程で形成される。これにより、配線層120お
よび第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増や
すことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成
することができる。
に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを
用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用い
た新しい構造の半導体装置を提供することができる。
フ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を集積回路中のトランジ
スタの役割に合わせて適宜用いることができる。これにより、例えば、従来の単結晶シリ
コンを用いた集積回路において、リーク電流の大きかった箇所のトランジスタを酸化物半
導体を用いたトランジスタとすることにより消費電力の低減を図ることができる。この際
、単結晶シリコンを用いたトランジスタも併用されるので、トランジスタの高速動作も維
持することができる。
物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いた
トランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の
半導体素子の高集積化を図ることができる。
の半導体素子層130の容量素子156の構成が、図1に示す半導体装置の第2の半導体
素子層130の容量素子154の構成とは異なる。具体的には、容量素子156は、下地
絶縁膜132aにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶
縁膜136bだけになっている。また、トランジスタ152のドレイン電極142bが電
極138bではなく、電極128bと接続されている。このように、容量素子の誘電体と
して機能する絶縁膜を絶縁膜136bだけにすることにより、図1に示す容量素子154
より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電
気容量を大きくすることができる。なお、その他の部分の構成は、図1に示す半導体装置
と同様なので、詳細については上述の記載を参酌することができる。
の半導体素子層130の容量素子158の構成が、図1に示す半導体装置の第2の半導体
素子層130の容量素子154の構成とは異なる。具体的には、容量素子158は、下地
絶縁膜132aにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶
縁膜136bだけになっている。また、トランジスタ152のドレイン電極142bと容
量素子158の電極138bが、層間絶縁膜146に設けられた接続電極148c、接続
電極149cおよび接続電極148dを介して接続されている。このように、容量素子の
誘電体として機能する絶縁膜を絶縁膜136bだけにすることにより、図1に示す容量素
子154より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量
素子の電気容量を大きくすることができる。なお、その他の部分の構成は、図1に示す半
導体装置と同様なので、詳細については上述の記載を参酌することができる。
の半導体素子層130の容量素子160の構成が、図1に示す半導体装置の第2の半導体
素子層130の容量素子154の構成とは異なる。具体的には、容量素子160は、ドレ
イン電極142b、下地絶縁膜132aおよび電極128bで構成されており、ゲート電
極138aと同じ層の導電膜、およびゲート絶縁膜136aと同じ層の絶縁膜は用いられ
ていない。このように、容量素子の誘電体として機能する絶縁膜を下地絶縁膜132aだ
けにすることにより、図1に示す容量素子154より誘電体として機能する絶縁膜の膜厚
を薄くすることができるので、より容量素子の電気容量を大きくすることができる。なお
、その他の部分の構成は、図1に示す半導体装置と同様なので、詳細については上述の記
載を参酌することができる。
の半導体素子層130の容量素子162の構成が、図1に示す半導体装置の第2の半導体
素子層130の容量素子154の構成とは異なる。具体的には、容量素子162は、電極
138b、ドレイン電極142b、保護絶縁膜144および電極147で構成されており
、配線128aと同じ層の導電膜は用いられていない。また、電極147は、層間絶縁膜
146に埋め込まれた接続電極148eを介して配線149dと接続されている。このよ
うに、容量素子の誘電体として機能する絶縁膜を保護絶縁膜144だけにすることにより
、図1に示す容量素子154より誘電体として機能する絶縁膜の膜厚を薄くすることがで
きるので、より容量素子の電気容量を大きくすることができる。なお、その他の部分の構
成は、図1に示す半導体装置と同様なので、詳細については上述の記載を参酌することが
できる。
なく、第1の半導体素子層110、配線層120および第2の半導体素子層130に含ま
れる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続するこ
とができる。また、さらに電極や配線、半導体層、絶縁層などを形成して半導体素子層ま
たは配線層が追加されていても良い。例えば、配線の構造として、絶縁層および導電層の
積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも
可能である。
以下に図1に示す半導体装置の作製方法について図6乃至図9を参照して説明する。
まず、第1の半導体素子層110の作製方法について、図6を参照して説明する。
コンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半
導体基板、SOI基板などを適用することができる。ここでは、半導体基板100として
、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SO
I基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書
等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基
板も含む概念として用いる。つまり、「SOI基板」が有する半導体層は、シリコン半導
体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介
して半導体層が設けられた構成のものが含まれるものとする。
トランジスタ150の動作を高速化することができるため好適である。
成する。保護層としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを
材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタ
のしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を
付与する不純物元素を半導体基板100に添加してもよい。半導体がシリコンの場合、n
型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。
また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウム
などを用いることができる。
露出している領域)の、半導体基板100の一部を除去する。これにより他の半導体領域
と分離された半導体領域105が形成される。当該エッチングには、ドライエッチングを
用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチ
ング液については被エッチング材料に応じて適宜選択することができる。
域の絶縁層を選択的に除去することで、素子分離絶縁層101を形成する。当該絶縁層は
、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去
方法としては、化学的機械的研磨(Chemical Mechanical Poli
shing:CMP)処理などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、半導体領域105の形成後、または、素子分離絶縁層101の形成
後には、上記保護層を除去する。
ート絶縁膜108となるものであり、例えば、半導体領域105表面の熱処理(熱酸化処
理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度プラズマ
処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの
希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことがで
きる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該
絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x
>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、
y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>
0))等を含む単層構造または積層構造とすることが望ましい。また、絶縁膜108aの
厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とす
ることができる。
エッチングして、ゲート電極111を形成する(図6(A)参照)。
料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導
電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパ
ッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施
の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すも
のとする。
グを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて
適宜選択することができる。
不純物領域104aを形成する(図6(A)参照)。このとき、不純物領域104aの形
成により、半導体領域105のゲート電極111の下部は、チャネル形成領域102とな
る。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p
型トランジスタを形成する場合には、硼素(B)やアルミニウム(Al)などの不純物元
素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半
導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
縁膜に異方性の高いエッチング処理を行って、自己整合的にサイドウォール絶縁膜107
を形成する。また、同時に絶縁膜108aをエッチングし、ゲート絶縁膜108も形成す
る。サイドウォール絶縁膜107に用いる絶縁膜は絶縁膜108aと同様の絶縁膜を用い
ればよい。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェット
エッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料
に応じて適宜選択することができる。
)やヒ素(As)などを添加して、不純物領域104aより不純物濃度の高い不純物領域
104bを形成する(図6(B)参照)。当該処理は、上記不純物領域104aと同様の
方法を用いて行うことができる。また、不純物領域104bを形成する前に、保護膜とし
て機能する絶縁膜を不純物領域104a上に設けても良い。
純物領域104b等を覆うように金属層109を形成する。当該金属層109は、真空蒸
着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することがで
きる。金属層109は、半導体領域105を構成する半導体材料と反応することによって
低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材
料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等が
ある。
不純物領域104aおよび不純物領域104bに接する金属化合物領域106が形成され
る(図6(C)参照)。なお、ゲート電極111として多結晶シリコンなどを用いる場合
には、ゲート電極111の金属層109と接触する部分にも、金属化合物領域が形成され
ることになる。
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合
物領域106を形成した後には、金属層109は除去する。
層間絶縁膜103に埋め込まれるように、金属化合物領域106の一方の上に接して接続
電極112aを、金属化合物領域106の他方の上に接して接続電極112bを設ける。
さらに、層間絶縁膜103に埋め込まれるように、接続電極112aの上に接して配線1
14aを、接続電極112bの上に接して配線114bを設ける。ここで、配線114a
および配線114bの上面は層間絶縁膜103から露出するようにする。
配線114bの詳細については、後述する配線層120の層間絶縁膜124、接続電極1
26および配線128aと同様なのでそちらを参照されたい。
参照)。このようなトランジスタ150は、高速動作が可能であるという特徴を有する。
これにより、トランジスタ150を有する第1の半導体素子層110を形成することがで
きる。
次に、配線層120の作製方法について、図7を参照して説明する。
さらに層間絶縁膜122上に層間絶縁膜124aを形成する。
防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板100とし
て単結晶シリコン基板、SOI基板、またはシリコンなどの半導体素子が設けられた基板
などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に
混入するのを防ぐことができる。このような層間絶縁膜122としては、例えば、プラズ
マCVD法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリ
コン膜、または酸化アルミニウム膜などを用いることができる。本実施の形態では、下地
絶縁膜132aとして、プラズマCVD法を用いて成膜した窒化シリコン膜を用いる。な
お、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多いものを指すものとする。
バリア性の高い無機絶縁膜を用いることにより、銅の拡散を防止することができるので、
好適である。
リコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の
含有量が多いものを指すものとする。特に、層間絶縁膜124aに誘電率の低い(low
−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減するこ
とが可能になるため好ましい。なお、層間絶縁膜124aには、これらの材料を用いた多
孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電
率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また
、層間絶縁膜124aは、ポリイミド、アクリル等の有機絶縁材料を用いて形成すること
も可能である。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピ
ンコート法などの各種成膜方法を用いることができ、成膜速度の速いCVD法等を用いる
ことで半導体装置作製の効率化を図ることができる。本実施の形態では、層間絶縁膜12
4aとしてCVD法で形成した酸化シリコンを用いる場合について説明する。
口を形成する(図7(A)参照)。当該開口はマスクを用いたエッチングなどの方法で形
成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成
することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのい
ずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適で
ある。
、導電層125を成膜する(図7(B)参照)。導電層125は、ゲート電極111に用
いた導電材料を含む層と同様の材料および方法を用いて形成することができる。
法により窒化チタンを薄く形成した後に、開口に埋め込むようにタングステンを形成する
方法を適用することができる。ここで、PVD法により形成されるチタンは、界面の酸化
膜を還元し、金属化合物領域106との接触抵抗を低減させる機能を有する。また、その
後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。
124aを露出させて、接続電極126を形成する(図7(C)参照)。ここで、CMP
処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用
により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工
物と研磨布との間にスラリー(研磨剤)を供給しながら研磨ステージと被加工物とを各々
回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との間での化学反応
と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法であ
る。
まで達する開口と、後に容量素子154を形成する位置に電極128bを埋め込むための
開口を形成し、層間絶縁膜124を形成する。(図7(D)参照)。当該開口は上記と同
様の方法で形成することができる。なお、本実施の形態では、当該絶縁膜として層間絶縁
膜124aと同じ材料の絶縁膜を用いるが、これに限られることなく層間絶縁膜を2種類
以上の絶縁膜が積層された構造としても良い。
理やエッチング処理を施して導電層の一部を除去し、層間絶縁膜124を露出させて、配
線128aおよび電極128bを形成する(図7(E)参照)。このとき、層間絶縁膜1
24、配線128aおよび電極128bの上面が概略同一平面を形成することが好ましい
。このように、層間絶縁膜124、配線128aおよび電極128bの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。
いて形成することができる。特に配線抵抗の低下を図る場合、銅(Cu)または銅を含む
導電材料を用いることができる。その場合、W、Ta、Mo、Ti、CrなどのCuより
も融点が高い元素を含む導電材料を用いて、当該導電層を挟むように形成することで、配
線128aなどのマイグレーションを抑制し、半導体装置の信頼性を向上させることがで
きる。
MP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、層間絶縁膜124、配線128aおよび電極128bの表面の平坦性をさらに向上さ
せることができる。
形成され、同一の材料および同一の工程で形成される。これにより、配線層120および
第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増やすこ
となく容量素子154を形成することができ、半導体素子と容量素子を効率的に形成する
ことができる。
aおよび配線114bについては、層間絶縁膜124、接続電極126および配線128
aと同様の材料および方法を用いて形成することができる。
れるものではない。例えば、層間絶縁膜124に接続電極126、配線128aおよび電
極128bに対応する開口を先に形成した後で、当該開口に導電材料を埋め込んで接続電
極126、配線128aおよび電極128bを形成することもできる。この場合、接続電
極126、配線128aおよび電極128bは同一の材料で形成されることになる。
次に、第2の半導体素子層130の作製方法について、図8および図9を参照して説明
する。
成膜し、下地絶縁膜132a上に下地絶縁膜132bを成膜する。
、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板100として単
結晶シリコン基板、SOI基板、またはシリコンなどの半導体素子が設けられた基板など
を用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入
するのを防ぐことができる。このような下地絶縁膜132aとしては、例えば、プラズマ
CVD法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコ
ン膜、または酸化アルミニウム膜などを用いることができる。
化シリコン膜を用いる。
縁膜)であれば、下地絶縁膜132bに含まれる過剰な酸素によって、後に形成される酸
化物半導体膜の酸素欠損を補填することが可能であるため好ましい。下地絶縁膜132b
に過剰酸素を含ませるには、例えば、酸素雰囲気下にて下地絶縁膜132bを成膜すれば
よい。または、成膜後の下地絶縁膜132bに、酸素(少なくとも、酸素ラジカル、酸素
原子、酸素イオンのいずれかを含む)を注入して、酸素過剰領域を形成しても良い。酸素
の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法、プラズマ処理などを用いることができる。
ング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることが
できる。これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装
置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給する
ことができる。なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒
素よりも酸素の含有量が多いものを指すものとする。
素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用い
る。
グ処理、プラズマ処理などを行うことにより、下地絶縁膜132bの表面の平坦性を向上
させることが好ましい。このように下地絶縁膜132bの表面の平坦性を向上させること
により、下地絶縁膜132b上に設けられる酸化物半導体膜134の結晶性を向上させる
ことができる。
ッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にR
F電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である
。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタ
リングを行うと、酸化物半導体膜134の成膜表面に付着している粉状物質(パーティク
ル、ごみともいう)を除去することができる。
理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う
場合、工程順も特に限定されず、酸化物半導体膜134の成膜表面の凹凸状態に合わせて
適宜設定すればよい。
ては、特に表面の平坦性を向上させることが好ましい。具体的には、下地絶縁膜132b
の当該領域の表面の平坦性を、平均面粗さ(Ra)が0.15nm以下、好ましくは0.
1nm以下にするとよい。
上述のように、単層構造であってもよいし、積層構造であってもよい。また、非晶質酸化
物半導体であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体膜が非晶質
構造の場合に、後の作製工程で当該非晶質構造の酸化物半導体に熱処理を行うことによっ
て、結晶性酸化物半導体としてもよい。非晶質酸化物半導体を結晶化させる熱処理の温度
は、250℃以上700℃以下、好ましくは、400℃以上、より好ましくは500℃以
上、さらに好ましくは550℃以上とする。なお、当該熱処理は、作製工程における他の
熱処理を兼ねることも可能である。また、酸化物半導体膜の膜厚は、例えば、1nm以上
30nm以下とすることが好ましく、5nm以上10nm以下とするとより好ましい。
am Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic L
ayer Deposition)法等を適宜用いることができる。また、酸化物半導体
膜113は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセット
された状態で成膜を行うスパッタリング装置、所謂CPスパッタリング装置(Colum
ner Plasma Sputtering system)を用いて成膜してもよい
。
せることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成
膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、
水、水酸基または水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴ
ン)、酸素、および希ガスと酸素との混合ガスを適宜用いる。
入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができ
る。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポ
ンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、タ
ーボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用い
て排気した成膜室は、例えば、水素分子、水(H2O)など水素原子を含む化合物(より
好ましくは炭素原子を含む化合物も)等の排気能力が高いため、当該成膜室で成膜した酸
化物半導体膜113に含まれる不純物の濃度を低減できる。
ーゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99.
9%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸
化物半導体層を緻密な膜とすることができる。
化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。半導体基板100を
加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が
200℃以上350℃以下とすればよい。また、成膜時に基板を高温で加熱することで、
結晶性酸化物半導体層を形成することができる。
34の材料およびその組成に合わせて適宜設定すればよい。例えば、In:Ga:Zn=
1:1:1、In:Ga:Zn=1:3:2、In:Ga:Zn=3:1:2、あるいは
In:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍
の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組
成に限定されるものではない。
0%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む
(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が
過剰な領域が含まれている)膜とすることが好ましい。
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
法としては、三つ挙げられる。一つ目は、成膜温度を200℃以上450℃以下として酸
化物半導体層の成膜を行い、表面に概略垂直にc軸配向させる方法である。二つ目は、酸
化物半導体層を薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、表面
に概略垂直にc軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、2
00℃以上700℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc軸配
向させる方法である。
む)を除去(脱水化または脱水素化)するために、電気炉などで熱処理を行うのが好まし
い。熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。熱処
理は減圧下または窒素雰囲気下などで行うことができる。
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas
Rapid Thermal Annealing)装置、LRTA(Lamp Rap
id Thermal Annealing)装置等のRTA(Rapid Therm
al Annealing)装置を用いることができる。LRTA装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理
物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置であ
る。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被
処理物と反応しない不活性気体が用いられる。
不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出す処理を行っ
てもよい。
などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム
、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N
(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm
以下)とすることが好ましい。
去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜に含まれる水
素濃度を、5×1019/cm3以下、好ましくは5×1018/cm3以下とすること
ができる。
ンジスタ152の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁膜
136aまたは保護絶縁膜144として酸化アルミニウム膜を用いる場合には、当該酸化
アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱
処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
ら徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア(
CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合
の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ま
しくは10ppb以下の空気)を導入してもよい。酸素ガスまたは二窒化酸素ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは
二窒化酸素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは二窒化酸
素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とする。酸素ガス
または二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程
によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給す
ることによって、酸化物半導体膜113を高純度化および電気的にi型(真性)化するこ
とができる。このように高純度化された酸化物半導体を用いることで、極めて優れたオフ
特性のトランジスタを得ることができる。
ジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給しても
よい。
ゲート絶縁膜136aなどの他の膜を通過して酸素を酸化物半導体膜へ導入してもよい。
酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半
導体膜へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いること
ができる。
特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体膜への酸
素の導入は複数回行ってもよい。また、酸化物半導体膜を複数層の積層構造とする場合、
各酸化物半導体層の形成後に酸素を導入してもよい。
形成することができる(図8(A)参照)。
成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しな
いため、製造コストを低減できる。
グでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用い
るエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。ま
た、ITO−07N(関東化学社製)を用いてもよい。また、ICP(Inductiv
ely Coupled Plasma:誘導結合型プラズマ)エッチング法によるドラ
イエッチングによってエッチング加工してもよい。
は、層間絶縁膜124に開口を形成した方法と同様の方法を用いて形成することができる
。また、図2および図3に示す半導体装置を形成する場合には、下地絶縁膜132bに加
え下地絶縁膜132aもエッチングし、電極128bの上面が露出する開口を形成すれば
よい。
136bを形成する絶縁膜136を成膜する(図8(B)参照)。ここで、絶縁膜136
の膜厚は、例えば1nm以上20nm以下とすることが好ましい。
であれば、絶縁膜136に含まれる過剰な酸素によって、酸化物半導体膜134の酸素欠
損を補填することが可能であるため好ましい。絶縁膜136に過剰酸素を含ませるには、
例えば、酸素雰囲気下にて絶縁膜136を成膜すればよい。または、成膜後の絶縁膜13
6に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を注
入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオ
ンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理な
どを用いることができる。
等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることができる
。これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装置や、
レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給することが
できる。本実施の形態では、絶縁膜136として、プラズマCVD法を用いて成膜し、酸
素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用い
る。
地絶縁膜132aに用いるようなバリア膜として機能する絶縁膜を設けても良い。バリア
膜として機能する絶縁膜に酸化アルミニウム膜を用いる場合、プラズマCVD法またはス
パッタリング法等を用いてアルミニウム膜を成膜した後、酸素を含む雰囲気でプラズマ処
理を行うことで酸化アルミニウム膜を形成することもできる。
過させない遮断効果(ブロック効果)が高い。従って、酸化アルミニウム膜は、作製工程
中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜134
への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜134か
らの放出を防止するバリア膜として機能する。
組成比を超える量の酸素を酸化物半導体膜134に供給することができる。当該熱処理の
温度は、250℃以上700℃以下、または400℃以上700℃以下、または基板の歪
み点未満とすることが好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し
、窒素雰囲気下250℃において1時間の熱処理を行う。
うことにより、酸素の供給を行う過剰酸素を含む絶縁膜からの酸素の上方への拡散を防ぎ
、酸化物半導体膜134に酸素を供給することができる。
み込んで熱処理を行うことで、酸化物半導体膜134において化学量論比組成とほぼ一致
するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる
。
ように高純度化し、酸素を供給して酸素欠損を補填することによりi型(真性)の酸化物
半導体、又はi型(真性)に限りなく近い酸化物半導体とすることができる。そうするこ
とにより、酸化物半導体のフェルミ準位(Ef)を真性フェルミ準位(Ei)と同じレベ
ルにまですることができる。よって、該酸化物半導体膜をトランジスタに用いることで、
酸素欠損に起因するトランジスタのしきい値電圧Vthのばらつき、しきい値電圧のシフ
トΔVthを低減することができる。
形成し、下地絶縁膜132bに設けられた開口に電極128bと重畳して電極138bを
形成する。ゲート電極138aおよび電極138bは、プラズマCVD法またはスパッタ
リング法等により形成することができる。また、ゲート電極138aおよび電極138b
の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、
ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とす
る金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いるこ
とができる。また、ゲート電極138aおよび電極138bとしてリン等の不純物元素を
ドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリ
サイド膜を用いてもよい。ゲート電極138aおよび電極138bは、単層構造としても
よいし、積層構造としてもよい。
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することも
できる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、
窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜
や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる
。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事
関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧を
プラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
マスクを用いて加工することによって形成することができる。ここで、加工に用いるマス
クは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って
、より微細なパターンを有するマスクとすることもできる。
アッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ
法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッ
シング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによ
ってトランジスタのチャネル長(L)が決定されることになるため、当該スリミング処理
としては制御性の良好な処理を適用することができる。スリミング処理の結果、フォトリ
ソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1
/2以下、より好ましくは1/3以下の線幅まで微細化することが可能である。これによ
り、トランジスタのさらなる微細化を達成することができる。
じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層120
および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程を増
やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的に形
成することができる。
導入し、自己整合的に不純物領域134a、不純物領域134bおよびチャネル形成領域
134cを形成する(図8(C)参照)。これにより、チャネル形成領域134cは不純
物領域134aと不純物領域134bに挟まれるように形成される。なお、図8(C)に
示すように、不純物元素135を導入する必要がない領域に不純物が導入されないように
、当該領域上にレジストマスク137などを設けてもよい。
が好ましい。不純物元素135としては、15族元素(代表的にはリン(P)、砒素(A
s)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)
、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素
(F)、塩素(Cl)、チタン(Ti)、および亜鉛(Zn)のいずれかから選択される
一以上を用いることができる。
ることができる。その際には、不純物元素135の単体のイオンあるいはフッ化物、塩化
物のイオンを用いることもできる。
体膜を用いている場合、アルゴンなどの原子量の大きい元素をイオン注入法やイオンドー
ピング法で導入することにより、酸化物半導体膜134の一部が非晶質化してn型化する
ので、チャネル形成領域134cより抵抗率の低い不純物領域134aおよび不純物領域
134bを形成することができる。
膜の膜厚を適宜設定して制御すればよい。
い。また、不純物元素135の導入処理後、加熱処理を行ってもよい。
く、不純物元素の種類も複数種用いてもよい。
該絶縁膜にエッチング処理を行い、ゲート電極138aおよび電極138bの少なくとも
側面に接するサイドウォール絶縁膜140aおよびサイドウォール絶縁膜140bを形成
する。このとき、同時に絶縁膜136にもエッチング処理を行い、ゲート電極138aお
よびサイドウォール絶縁膜140aと重畳するゲート絶縁膜136a、および電極138
bおよびサイドウォール絶縁膜140bと重畳する絶縁膜136bも形成する(図8(D
)参照)。ここで、サイドウォール絶縁膜140aおよびサイドウォール絶縁膜140b
に用いる絶縁膜には、絶縁膜136に用いた材料と同様の材料を用いることができる。
のを用いることが好ましい。例えば、上記のように、絶縁膜136bに酸化シリコン膜ま
たは酸化窒化シリコン膜を用い、下地絶縁膜132bに窒化シリコン膜を用いればよい。
対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例
えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチング
ガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフル
オロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水
素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオ
ンエッチング法(RIE法)を用いると好ましい。
138aおよび電極138bの側面と接するように設けられるが、さらに上面まで覆うよ
うな絶縁膜をフォトリソグラフィで形成しても良い。また、サイドウォール絶縁膜140
aおよびサイドウォール絶縁膜140bとは別に、ゲート電極138aおよび電極138
bの上面と重畳するように絶縁膜を設けても良い。
と同じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層1
20および第2の半導体素子層130のトランジスタ150を形成する工程で余計な工程
を増やすことなく容量素子154を形成することができ、半導体素子と容量素子を効率的
に形成することができる。
b、サイドウォール絶縁膜140aおよびサイドウォール絶縁膜140b上に導電膜を成
膜し、当該導電膜を加工してソース電極142aおよびドレイン電極142bを形成する
(図9(A)参照)。
、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜
、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒
化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は
上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜
(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良
い。また、当該導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物と
しては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸
化インジウム酸化スズ(In2O3−SnO2、ITOと略記する)、酸化インジウム酸
化亜鉛(In2O3−ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませた
ものを用いることができる。
用いて上記導電膜上にレジストマスクを形成し、選択的にエッチングを行って、少なくと
もゲート電極138a上の導電膜を除去すればよい。これにより、当該導電膜はゲート電
極138aを挟んで分断されるので、ソース電極142aおよびドレイン電極142bと
して機能しうる。
rFレーザ光を用いることが好ましい。これにより、トランジスタ152のチャネル長を
微細化(具体的には100nm以下、好ましくは60nm以下、更に好ましくは30nm
以下)することが可能であるため、トランジスタ152の動作速度を高速化できる。チャ
ネル長が25nm未満の露光を行う場合には、例えば、数nm〜数10nmと極めて波長
が短い超紫外線(Extreme Ultraviolet)を用いてフォトリソグラフ
ィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が
高く焦点深度も大きい。
、上記導電膜の上にさらに平坦化膜を設けて、CMP処理により当該平坦化膜および当該
導電膜を研磨してソース電極142aおよびドレイン電極142bを形成する方法もある
。このとき、上述のようにゲート電極138aおよび電極138b上に絶縁膜を設けてお
くことで、これらの電極が研磨されるのを防ぐことができる。
接するようにドレイン電極142bを形成した。図2に示す半導体装置を形成する場合に
は、上述した開口を介して電極128bと接し、かつ電極138bと接しないようにドレ
イン電極142bを設ければよい。また、図3に示す半導体装置を形成する場合には、下
地絶縁膜132bの開口に重ならないようにドレイン電極142bを設ければよい。
電極142b上に保護絶縁膜144を形成する(図9(B)参照)。
膜することができる。保護絶縁膜144は、代表的には酸化シリコン膜、酸化窒化シリコ
ン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いるこ
とができる。
シウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜
(例えば、窒化アルミニウム膜)も用いることができる。特に、酸化アルミニウム膜は、
水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果(ブロッ
ク効果)が高く、作製工程中および作製後において、変動要因となる水素、水分などの不
純物の酸化物半導体膜134への混入、および酸化物半導体を構成する主成分材料である
酸素の酸化物半導体膜134からの放出を防止する保護膜として機能するため好ましく適
用することができる。
を混入させない方法を適宜用いて形成することが好ましい。酸化物半導体膜134の成膜
時と同様に、保護絶縁膜144の成膜室内の残留水分を除去するためには、吸着型の真空
ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気し
た成膜室で成膜した保護絶縁膜144に含まれる不純物の濃度を低減できる。また、保護
絶縁膜144の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポン
プにコールドトラップを加えたものであってもよい。
層間絶縁膜146、保護絶縁膜144、下地絶縁膜132aおよび下地絶縁膜132bに
配線128aが露出する開口と、ソース電極142aが露出する開口を形成し、当該開口
を埋め込むように接続電極148aおよび配線149aと、接続電極148bおよび配線
149bと、を形成する。
配線149bの詳細については、配線層120の層間絶縁膜124、接続電極126およ
び配線128aと同様なのでそちらを参照されたい。
が形成される(図9(C)参照)。このようなトランジスタ152は、オフ電流が極めて
低いという特徴を有する。
素子層130を形成することができる。このようにして、第1の半導体素子層110、配
線層120および第2の半導体素子層130を有する半導体装置を形成することができる
。
工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造で
なる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である
。
に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを
用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用い
た新しい構造の半導体装置を提供することができる。
フ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維
持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いた
トランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の
半導体素子の高集積化を図ることができる。
る工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量
素子を効率的に形成することができる。
適宜組み合わせて用いることができる。
本実施の形態では、実施の形態1に示す半導体装置とは異なる態様の半導体装置および
半導体装置の作製方法について、図10乃至図12を参照して説明する。
図10は、半導体装置の構成の一例を示す断面図である。図10に示す半導体装置は、
第1の半導体材料にチャネル形成領域が設けられるトランジスタ150と、トランジスタ
150の上に形成された配線128aと、トランジスタ150の上に形成されたトランジ
スタ166と、トランジスタ150の上に形成された容量素子168と、を含んで形成さ
れる。図10では、下部に第1の半導体材料を用いたトランジスタ150を含む第1の半
導体素子層110を有し、上部に第2の半導体材料を用いたトランジスタ166の一部、
および容量素子168の一部を含む第2の半導体素子層170を有する構成としている。
また、第1の半導体素子層110と第2の半導体素子層170は間に形成された配線層1
20を介して電気的に接続されている。また、図10に示す半導体装置は、トランジスタ
150とトランジスタ166と容量素子168とを、一つずつ有する構成として示してい
るが、それぞれ複数有する構成としてもよい。
0の構成において、先の実施の形態に示す半導体装置と異なる。なお、第1の半導体素子
層110の構成については、図1に示す半導体装置と同様なので、詳細については実施の
形態1の記載を参酌することができる。
114aおよび配線114bの上に形成された層間絶縁膜122と、層間絶縁膜122上
に形成された層間絶縁膜124と、層間絶縁膜122および層間絶縁膜124に埋め込ま
れるように形成された接続電極126、配線128a、電極128bおよびゲート電極1
28cと、を有する。配線128a、電極128bおよびゲート電極128cは、層間絶
縁膜124から上面が露出するように設けられており、同じ層の導電膜を用いて形成され
ている。ここで、層間絶縁膜122、配線128aおよび電極128bおよびゲート電極
128cの上面は、概略同一の平面を形成することが好ましい。ここで、層間絶縁膜12
2、層間絶縁膜124、接続電極126、配線128aおよび電極128bの構成につい
ては、図1に示す半導体装置と同様なので、詳細については実施の形態1の記載を参酌す
ることができる。
128a、電極128bおよびゲート電極128cの上に形成されたゲート絶縁膜172
と、ゲート絶縁膜172を含んで形成されたトランジスタ166と、ゲート絶縁膜172
およびトランジスタ166上に形成された保護絶縁膜144と、保護絶縁膜144上に形
成された層間絶縁膜146と、ゲート絶縁膜172、保護絶縁膜144および層間絶縁膜
146に埋め込まれるように形成された接続電極148a、接続電極148b、配線14
9aおよび配線149bを有する。ここで、保護絶縁膜144、層間絶縁膜146、接続
電極148a、接続電極148b、配線149aおよび配線149bの構成については、
図1に示す半導体装置と同様なので、詳細については実施の形態1の記載を参酌すること
ができる。
128c上に設けられたゲート絶縁膜172と、ゲート絶縁膜172上にゲート電極12
8cと重畳して設けられた酸化物半導体膜174と、酸化物半導体膜174上に形成され
たチャネル保護膜176と、チャネル保護膜176に形成された開口を介して酸化物半導
体膜174の上面の少なくとも一部に接して形成されたソース電極(またはドレイン電極
)182a、およびドレイン電極(またはソース電極)182bと、を有する。なお、酸
化物半導体膜174は、実施の形態1で示した酸化物半導体膜134と同様のものを用い
ることができる。
。
される。容量素子168は、電極128b、ゲート絶縁膜172、ドレイン電極182b
と、で構成される。すなわち、電極128bは容量素子168の一方の電極として機能し
、ドレイン電極182bは容量素子168の他方の電極として機能し、ゲート絶縁膜17
2は容量素子168の誘電体として機能することになる。することになる。ここで、チャ
ネル保護膜176の電極128bと重畳する領域に開口が形成されており、ドレイン電極
182bは当該開口において、電極128bと重畳し、ゲート絶縁膜172と接するよう
に形成される。なお、チャネル保護膜176は電極128bと重なる領域に必ずしも開口
を設ける必要はない。その場合、チャネル保護膜176も容量素子168の誘電体として
機能することになる。
同一の材料および同一の工程で形成される。また、容量素子168を構成するゲート絶縁
膜172およびドレイン電極182bはトランジスタ166を構成している。これにより
、配線層120および第2の半導体素子層170のトランジスタ166を形成する工程で
余計な工程を増やすことなく容量素子168を形成することができ、半導体素子と容量素
子を効率的に形成することができる。
トップ型のトランジスタとしたが、本実施の形態に示す半導体装置はこれに限られるもの
ではない。例えば、トランジスタ166をチャネルエッチ型のトランジスタとすることも
できる。
以下に図10に示す半導体装置の作製方法について図11および図12を参照して説明
する。
態1と同様なので、実施の形態1の記載を参照されたい。また、配線層120のゲート電
極128cは、電極128bと同時に形成することができる。
第2の半導体素子層170の作製方法について、図11および図12を参照して説明す
る。
ゲート絶縁膜172を成膜する。
ぐ、バリア膜として機能する絶縁膜とすることが好ましく、実施の形態1に記載の下地絶
縁膜132aと同様の絶縁膜を用いることが好ましい。また、当該バリア膜として機能す
る絶縁膜上に過剰酸素を含む絶縁膜を積層して設ける構成としても良く、その場合、実施
の形態1に記載の下地絶縁膜132bと同様の絶縁膜を積層して設ける構成とすればよい
。
グ処理、プラズマ処理などを行うことにより、ゲート絶縁膜172の表面の平坦性を向上
させることが好ましい。当該工程の詳細については実施の形態1の記載を参酌することが
できる。
るように、フォトリソグラフィ工程を用いて島状の酸化物半導体膜174を形成する(図
11(A)参照)。当該工程の詳細については実施の形態1の酸化物半導体膜134に関
する記載を参酌することができる。
膜する(図11(B)参照)。チャネル保護膜176としては、過剰酸素を含む絶縁膜(
化学量論的組成比を超える酸素を含む絶縁膜)であれば、チャネル保護膜176に含まれ
る過剰な酸素によって、酸化物半導体膜174の酸素欠損を補填することが可能であるた
め好ましい。よって、実施の形態1に記載の絶縁膜136と同様の絶縁膜を用いることが
好ましい。
される化学量論的組成比を超える量の酸素を酸化物半導体膜174に供給することができ
る。当該熱処理の温度は、250℃以上700℃以下、または400℃以上700℃以下
、または基板の歪み点未満とすることが好ましい。例えば、熱処理装置の一つである電気
炉に基板を導入し、窒素雰囲気下250℃において1時間の熱処理を行う。
成し、酸化物半導体膜174上の開口と、電極128bと重畳する開口と、を形成する(
図11(C))。ここでのチャネル保護膜176のエッチングは、ドライエッチングでも
ウェットエッチングでもよく、両方を用いてもよい。
り、ソース電極182aおよびドレイン電極182bのエッチングによる酸化物半導体膜
174のバックチャネル側へのダメージ(例えば、エッチング時のプラズマまたはエッチ
ング剤によるダメージ)を防ぐことができる。これにより、安定した電気特性を有する、
酸化物半導体を用いた半導体装置を提供することができる。
ン電極に用いる導電膜を成膜し、フォトリソグラフィ工程により当該導電膜を選択的にエ
ッチングしてソース電極182aおよびドレイン電極182bを形成する(図11(D)
参照)。ここで上記工程においてチャネル保護膜176に形成した開口を介してソース電
極182aおよびドレイン電極182bは酸化物半導体膜174の上面と接するようにす
る。また、ドレイン電極182bはチャネル保護膜176に形成した開口においてゲート
絶縁膜172と接し、電極128bと重畳するようにする。
で、ソース電極182aおよびドレイン電極182bの詳細については、図9(A)に関
する記載を参酌することができる。
護絶縁膜144を形成する(図12(A)参照)。ここで、保護絶縁膜144については
、実施の形態1の記載を参酌することができる。
層間絶縁膜146、保護絶縁膜144、チャネル保護膜176およびゲート絶縁膜172
に配線128aが露出する開口と、ソース電極182aが露出する開口を形成し、当該開
口を埋め込むように接続電極148aおよび配線149aと、接続電極148bおよび配
線149bと、を形成する。なお、層間絶縁膜146、接続電極148a、接続電極14
8b、配線149aおよび配線149bの詳細については、実施の形態1の記載を参酌す
ることができる。
が形成される(図12(B)参照)。このようなトランジスタ166は、オフ電流が極め
て低いという特徴を有する。
素子層170を形成することができる。このようにして、第1の半導体素子層110、配
線層120および第2の半導体素子層170を有する半導体装置を形成することができる
。
に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを
用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用い
た新しい構造の半導体装置を提供することができる。
フ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維
持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いた
トランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の
半導体素子の高集積化を図ることができる。
る工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量
素子を効率的に形成することができる。
適宜組み合わせて用いることができる。
本実施の形態においては、先の実施の形態に示す半導体装置を使用し、電力が供給され
ない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置に
ついて、図13を用いて説明を行う。
例を示す概念図である。まず、図13(A)に示す半導体装置について説明を行い、続け
て図13(B)に示す半導体装置について、以下説明を行う。
電極又はドレイン電極とが電気的に接続され、ワード線WLとトランジスタ252のゲー
ト電極とが電気的に接続され、トランジスタ252のソース電極又はドレイン電極と容量
素子254の第1の端子とは電気的に接続されている。ここで、トランジスタ252は酸
化物半導体材料を用いて形成されている。
保持を行う場合について説明する。
ンジスタ252をオン状態とする。これにより、ビット線BLの電位が、容量素子254
の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ
252がオフ状態となる電位として、トランジスタ252をオフ状態とすることにより、
容量素子254の第1の端子の電位が保持される(保持)。
している。このため、トランジスタ252をオフ状態とすることで、容量素子254の第
1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたっ
て保持することが可能である。
遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254
の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの
電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積さ
れた電荷)によって、異なる値をとる。
線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前
のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は
、(CB*VB0+C*V)/(CB+C)となる。従って、メモリセル250の状態と
して、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとると
すると、電位V1を保持している場合のビット線BLの電位(=CB*VB0+C*V1
)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB*V
B0+C*V0)/(CB+C))よりも高くなることがわかる。
きる。
て小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持する
ことができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能
である。
セル250を複数有する、メモリセルアレイ251a乃至メモリセル251n(nは2以
上の整数)を有し、下部に、メモリセルアレイ251(メモリセルアレイ251a乃至メ
モリセル251n)を動作させるために必要な周辺回路253を有する。なお、周辺回路
253は、メモリセルアレイ251と電気的に接続されている。
1(メモリセルアレイ251a乃至メモリセル251n)の直下に設けることができるた
め半導体装置の小型化を図ることができる。
料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高
速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能で
ある。
することができる。すなわち、図13(B)に示す周辺回路153として図1に示す第1
の半導体素子層110を用い、図13(B)に示すメモリセルアレイ251a乃至メモリ
セル251nとして図1に示す第2の半導体素子層130を用いることができる。ここで
、第2の半導体素子層130および配線層120は、メモリセルアレイの層の個数に合わ
せて適宜積層して設けることができる。
54には、図1に示すトランジスタ152および容量素子154を用いることができる。
よって、図13(A)に示すトランジスタ252のゲート電極、ソース電極およびドレイ
ン電極として、図1に示すゲート電極138a、ソース電極142aおよびドレイン電極
142bを用いることができる。また、図13(A)に示すビット線BLとして配線14
9bを、図13(A)に示すワード線WLとしてゲート電極138aに接続される配線を
用いることができる。
に示す半導体装置を挙げて説明したが、実施の形態1または実施の形態2に示す他の半導
体装置の構成を適宜設定して用いることもできる。
動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(
より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備え
ることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺
回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作
を維持しつつ、消費電力の低減を図った、半導体装置を提供することができる。
いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成すること
ができ、半導体素子と容量素子を効率的に形成することができる。
能である。
本実施の形態では、先の実施の形態に示す半導体装置を使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、実施の形態3とは
異なる半導体装置の一例を、図14および図15を用いて説明する。
とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ350のドレ
イン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とトラ
ンジスタ352のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の
配線(4th Line)と、トランジスタ352のゲート電極とは、電気的に接続され
ている。そして、トランジスタ350のゲート電極と、トランジスタ352のソース電極
またはドレイン電極の他方は、容量素子356の電極の一方と電気的に接続されてノード
FGを形成し、第5の配線(5th Line)と、容量素子356の電極の他方は電気
的に接続されている。ここで、トランジスタ350は単結晶シリコンなどの酸化物半導体
以外の半導体材料を用いて形成されており、トランジスタ352は酸化物半導体材料を用
いて形成されている。
う特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
タ352がオン状態となる電位にして、トランジスタ352をオン状態とする。これによ
り、第3の配線の電位が、トランジスタ350のゲート電極、および容量素子356に与
えられる。すなわち、トランジスタ350のゲート電極には、所定の電荷が与えられる(
書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、
Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の
電位を、トランジスタ352がオフ状態となる電位にして、トランジスタ352をオフ状
態とすることにより、トランジスタ350のゲート電極に与えられた電荷が保持される(
保持)。
タ350のゲート電極(ノードFG)の電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ350のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ350をnチャネル型とすると、トランジスタ350のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ350のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ350を「オン状態
」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電
位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ350の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル
電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、ト
ランジスタ350は「オン状態」となる。Lowレベル電荷が与えられていた場合には、
第5の配線の電位がV0(<Vth_L)となっても、トランジスタ350は「オフ状態
」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み
出すことができる。
350は、十分な高速動作が可能であるため、情報の読み出しの高速化を図ることができ
る。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ350が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ350が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
る。図15に示す半導体装置は、下部に単結晶シリコンなどの酸化物半導体以外の半導体
材料を用いたトランジスタ350を含む第1の半導体素子層310を有し、上部に酸化物
半導体材料を用いたトランジスタ352、および容量素子356の一部を含む第2の半導
体素子層330を有する。また、第1の半導体素子層310と第2の半導体素子層330
は、間に形成された配線層320を介して電気的に接続されている。ここで、トランジス
タ350、トランジスタ352および容量素子356の構成は、図2に示す半導体装置の
トランジスタ150、トランジスタ152および容量素子156の構成と同様である。
が設けられ、これらの電極によってトランジスタ350のゲート電極111、容量素子3
56の電極128bおよびトランジスタ352のドレイン電極142bが接続されている
点において、図2に示す半導体装置と異なる。ここで、接続電極112cは接続電極11
2aおよび接続電極112bと、配線114cは配線114aおよび配線114bと、接
続電極126aは接続電極126と、同じ層で形成されており、同様の構成をとる。なお
、図15に示す半導体装置のその他の構成については、図2に示す半導体装置と同様なの
で、図2に示す符号と同じ符号を用いて示し、詳細については先の実施の形態を参酌する
ことができる。
Line)として配線149aを、第3の配線(3rd Line)として配線149
bを、第4の配線(4th Line)としてゲート電極138aに接続される配線を、
第5の配線(5th Line)として電極138bに接続される配線を用いることがで
きる。また、ノードFGに、ゲート電極111、接続電極112c、配線114c、接続
電極126a、電極128bおよびドレイン電極142bが対応する。
す半導体装置を挙げて説明したが、実施の形態1または実施の形態2に示す半導体装置の
構成を適宜設定して用いることもできる。
に酸化物半導体を用いた第2の半導体素子層を設けることにより、単結晶シリコンなどを
用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用い
た新しい構造の半導体装置を提供することができる。
フ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維
持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いた
トランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の
半導体素子の高集積化を図ることができる。
いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成すること
ができ、半導体素子と容量素子を効率的に形成することができる。
適宜組み合わせて用いることができる。
上記実施の形態に示す半導体装置を少なくとも一部に用いてCPU(Central
Processing Unit)を構成することができる。
CPUは、基板1190上に、演算回路(ALU:Arithmetic logic
unit)1191、ALUコントローラ1192、インストラクションデコーダ119
3、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1
196、レジスタコントローラ1197、バスインターフェース(Bus I/F)11
98、書き換え可能なROM1199、およびROMインターフェース(ROM I/F
)1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを
用いる。ROM1199およびROMインターフェース1189は、別チップに設けても
よい。もちろん、図16(A)に示すCPUは、その構成を簡略化して示した一例にすぎ
ず、実際のCPUはその用途によって多種多様な構成を有している。
ンデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、イン
タラプトコントローラ1194、レジスタコントローラ1197、タイミングコントロー
ラ1195に入力される。
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行う。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行う。
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およ
びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば
、タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック
信号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を
上記各種回路に供給する。
レジスタ1196のメモリセルには、上記実施の形態に記載されている半導体装置を含む
メモリセルを用いることができる。
1からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジ
スタ1196が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が
選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる
。
、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図16(B)および図16(C)の回路の
説明を行う。
ッチング素子として、上記実施の形態に開示した、第2の半導体素子層の酸化物半導体材
料を用いたトランジスタを有する記憶回路の構成の一例を示す。
複数有するメモリセル群1143とを有している。具体的に、各メモリセル1142には
、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群11
43が有する各メモリセル1142には、スイッチング素子1141を介して、ハイレベ
ルの電源電位VDDが供給されている。さらに、メモリセル群1143が有する各メモリ
セル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられて
いる。
2の半導体素子層の酸化物半導体材料を用いたトランジスタを用いており、該トランジス
タは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子1141が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
有する各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されている
が、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されて
いてもよい。
イッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶
装置の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各
メモリセル1142への、ローレベルの電源電位VSSの供給を制御することができる。
スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより
消費電力を低減することができる。
物半導体以外を用いた第1の半導体素子層の上に酸化物半導体を用いた第2の半導体素子
層を設けた半導体装置で構成される。これにより、高速動作が容易である、単結晶シリコ
ンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトラン
ジスタと、をCPUを構成するトランジスタの役割に合わせて適宜用いることができる。
よって、高速動作を維持しつつ、消費電力の低減を図った、CPUを提供することができ
る。
物半導体を用いた第2の半導体素子層を積層することにより、酸化物半導体材料を用いた
トランジスタを設けることによる占有面積の増大を防ぐことができるので、CPUの高集
積化を図ることができる。
る工程で余計な工程を増やすことなく容量素子を形成することができ、CPUを構成する
半導体素子と容量素子を効率的に形成することができる。
Processor)、カスタムLSI、FPGA(Field Programmab
le Gate Array)等のLSIにも応用可能である。
子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの
向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する
素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全
く異なっている。表1はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。
という欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバ
イスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子
は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうとい
った問題がある。
。また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御す
る必要がある。
ロセスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストか
ら見ても高価であると考えられる。
ンジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や
動作原理がシリコンMOSFETと同様である。また、酸化物半導体を用いたトランジス
タは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことか
らシリコン集積回路と非常に整合性が良いといえる。
を用いたトランジスタを組み合わせるメモリは、表1に示したように、スピントロニクス
デバイスに比べて、耐熱性、3D化(3層以上の積層構造化)、磁界耐性など多くの点で
有利である。なお、表1にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロ
ックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよび
システム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下さ
せる、所謂オーバーヘッドに消費される電力のことである。
メモリを利用することで、CPUの省電力化が実現可能となる。
適宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図17乃至図20を用いて説明する。
憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用され
る理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである
。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴が
ある。
1乃至トランジスタ1706の6個のトランジスタで構成されており、それをXデコーダ
ー1707、Yデコーダー1708にて駆動している。トランジスタ1703とトランジ
スタ1705、トランジスタ1704とトランジスタ1706はインバータを構成し、高
速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているた
め、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにS
RAMのメモリセル面積は通常、100〜150F2である。このためSRAMはビット
あたりの単価が各種メモリの中で最も高い。
1、保持容量1712によって構成され、それをXデコーダー1713、Yデコーダー1
714にて駆動している。1つのセルが1つのトランジスタと1つの容量の構成になって
おり、面積が小さい。DRAMのメモリセル面積は通常、10F2以下である。ただし、
DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費
する。
り、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且
つ消費電力が低減することができる。
ナログベースバンド回路1802、デジタルベースバンド回路1803、バッテリー18
04、電源回路1805、アプリケーションプロセッサ1806、フラッシュメモリ18
10、ディスプレイコントローラ1811、メモリ回路1812、ディスプレイ1813
、タッチセンサ1819、音声回路1817、キーボード1818などより構成されてい
る。ディスプレイ1813は表示部1814、ソースドライバ1815、ゲートドライバ
1816によって構成されている。アプリケーションプロセッサ1806はCPU180
7、DSP1808、インターフェイス1809(IFとも記載する。)を有している。
一般にメモリ回路1812はSRAMまたはDRAMで構成されており、この部分に先の
実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出
しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
を使用した例を示す。図19に示すメモリ回路1950は、メモリ1952、メモリ19
53、スイッチ1954、スイッチ1955およびメモリコントローラ1951により構
成されている。また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモ
リ1952、及びメモリ1953に記憶されたデータ(記憶画像データ)を読み出し、及
び制御を行うディスプレイコントローラ1956と、ディスプレイコントローラ1956
からの信号により表示するディスプレイ1957が接続されている。
れる(入力画像データA)。入力画像データAは、スイッチ1954を介してメモリ19
52に記憶される。そしてメモリ1952に記憶された画像データ(記憶画像データA)
は、スイッチ1955、及びディスプレイコントローラ1956を介してディスプレイ1
957に送られ、表示される。
周期でメモリ1952からスイッチ1955を介して、ディスプレイコントローラ195
6から読み出される。
Aに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像デー
タB)を形成する。入力画像データBはスイッチ1954を介してメモリ1953に記憶
される。この間も定期的にメモリ1952からスイッチ1955を介して記憶画像データ
Aは読み出されている。メモリ1953に新たな画像データ(記憶画像データB)が記憶
し終わると、ディスプレイ1957の次のフレームより、記憶画像データBは読み出され
、スイッチ1955、及びディスプレイコントローラ1956を介して、ディスプレイ1
957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新
たな画像データがメモリ1952に記憶されるまで継続される。
データの読み出しを行うことによって、ディスプレイ1957の表示をおこなう。なお、
メモリ1952及びメモリ1953はそれぞれ別のメモリには限定されず、1つのメモリ
を分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ1952及び
メモリ1953に採用することによって、情報の書き込みおよび読み出しが高速で、長期
間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
2、マイクロプロセッサ2003、フラッシュメモリ2004、音声回路2005、キー
ボード2006、メモリ回路2007、タッチパネル2008、ディスプレイ2009、
ディスプレイコントローラ2010によって構成される。
することができる。メモリ回路2007の役割は書籍の内容を一時的に保持する機能を持
つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザー
が電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマー
キング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を
太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザー
が指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合に
はフラッシュメモリ2004にコピーしても良い。このような場合においても、先の実施
の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが
高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電
力を低減した携帯機器が実現される。
適宜組み合わせて用いることができる。
とができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ
型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digita
l Versatile Disc)などの記録媒体に記憶された静止画または動画を再
生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンス
テレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車
電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入
力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加
熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、
食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍
冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが
挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産
業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジ
ンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器
の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機
関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHE
V)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動
機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、
ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げら
れる。これらの電子機器の具体例を図21に示す。
ョナーは、実施の形態5に記載のCPUを用いた電気機器の一例である。具体的に、室内
機3300は、筐体3301、送風口3302、CPU3303等を有する。図21(A
)において、CPU3303が、室内機3300に設けられている場合を例示しているが
、CPU3303は室外機3304に設けられていてもよい。或いは、室内機3300と
室外機3304の両方に、CPU3303が設けられていてもよい。当該CPUは実施の
形態5に記載したように、酸化物半導体を用いたトランジスタを備えており、消費電力を
少なくすることができるため、エアコンディショナーの消費電力を低減することができる
。
える電気機器の一例である。具体的に、電気冷凍冷蔵庫3310は、筐体3311、冷蔵
室用扉3312、冷凍室用扉3313、野菜室用扉3314、CPU3315等を有する
。図21(A)では、CPU3315が、筐体3311の内部に設けられている。実施の
形態5に示したCPUを電気冷凍冷蔵庫3310のCPU3315に用いることによって
電気冷凍冷蔵庫3310の消費電力を低減することができる。
る電気機器の一例である。具体的に、映像表示装置3320は、筐体3321、表示部3
322、CPU3323等を有する。図21(A)では、CPU3323が、筐体332
1の内部に設けられている。実施の形態5に示したCPUを映像表示装置3320のCP
U3323に用いることによって、映像表示装置3320の消費電力を低減することがで
きる。
30には、二次電池3331が搭載されている。二次電池3331の電力は、制御回路3
332により出力が調整されて、駆動装置3333に供給される。制御回路3332は、
図示しないROM、RAM、CPU等を有する処理装置3334によって制御される。実
施の形態5に示したCPUを電気自動車3330のCPUに用いることによって、電気自
動車の消費電力を低減することができる。
機関と、を組み合わせて構成される。処理装置3334は、電気自動車3330の運転者
の操作情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪
にかかる負荷情報など)の入力情報に基づき、制御回路3332に制御信号を出力する。
制御回路3332は、処理装置3334の制御信号により、二次電池3331から供給さ
れる電気エネルギーを調整して駆動装置3333の出力を制御する。交流電動機を搭載し
ている場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
101 素子分離絶縁層
102 チャネル形成領域
103 層間絶縁膜
104a 不純物領域
104b 不純物領域
105 半導体領域
106 金属化合物領域
107 サイドウォール絶縁膜
108 ゲート絶縁膜
108a 絶縁膜
109 金属層
110 半導体素子層
111 ゲート電極
112a 接続電極
112b 接続電極
112c 接続電極
113 酸化物半導体膜
114a 配線
114b 配線
114c 配線
120 配線層
122 層間絶縁膜
124 層間絶縁膜
124a 層間絶縁膜
125 導電層
126 接続電極
126a 接続電極
128a 配線
128b 電極
128c ゲート電極
130 半導体素子層
132a 下地絶縁膜
132b 下地絶縁膜
134 酸化物半導体膜
134a 不純物領域
134b 不純物領域
134c チャネル形成領域
135 不純物元素
136 絶縁膜
136a ゲート絶縁膜
136b 絶縁膜
137 レジストマスク
138a ゲート電極
138b 電極
140a サイドウォール絶縁膜
140b サイドウォール絶縁膜
142a ソース電極
142b ドレイン電極
144 保護絶縁膜
146 層間絶縁膜
147 電極
148a 接続電極
148b 接続電極
148c 接続電極
148d 接続電極
148e 接続電極
149a 配線
149b 配線
149c 接続電極
149d 配線
150 トランジスタ
152 トランジスタ
154 容量素子
156 容量素子
158 容量素子
160 容量素子
162 容量素子
166 トランジスタ
168 容量素子
170 半導体素子層
172 ゲート絶縁膜
174 酸化物半導体膜
176 チャネル保護膜
182a ソース電極
182b ドレイン電極
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251n メモリセル
252 トランジスタ
253 周辺回路
254 容量素子
310 半導体素子層
320 配線層
330 半導体素子層
350 トランジスタ
352 トランジスタ
356 容量素子
1141 スイッチング素子
1142 メモリセル
1143 メモリセル群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1701 トランジスタ
1703 トランジスタ
1704 トランジスタ
1705 トランジスタ
1706 トランジスタ
1707 Xデコーダー
1708 Yデコーダー
1711 トランジスタ
1712 保持容量
1713 Xデコーダー
1714 Yデコーダー
1801 RF回路
1802 アナログベースバンド回路
1803 デジタルベースバンド回路
1804 バッテリー
1805 電源回路
1806 アプリケーションプロセッサ
1807 CPU
1808 DSP
1809 インターフェイス
1810 フラッシュメモリ
1811 ディスプレイコントローラ
1812 メモリ回路
1813 ディスプレイ
1814 表示部
1815 ソースドライバ
1816 ゲートドライバ
1817 音声回路
1818 キーボード
1819 タッチセンサ
1950 メモリ回路
1951 メモリコントローラ
1952 メモリ
1953 メモリ
1954 スイッチ
1955 スイッチ
1956 ディスプレイコントローラ
1957 ディスプレイ
2001 バッテリー
2002 電源回路
2003 マイクロプロセッサ
2004 フラッシュメモリ
2005 音声回路
2006 キーボード
2007 メモリ回路
2008 タッチパネル
2009 ディスプレイ
2010 ディスプレイコントローラ
3300 室内機
3301 筐体
3302 送風口
3303 CPU
3304 室外機
3310 電気冷凍冷蔵庫
3311 筐体
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3321 筐体
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3330 電気自動車
3331 二次電池
3332 制御回路
3333 駆動装置
3334 処理装置
Claims (2)
- 容量素子の第1の電極と、
前記第1の電極上方の、第1の絶縁膜及び第2の絶縁膜と、
前記第1の絶縁膜上方のトランジスタと、
前記第2の絶縁膜上方の、前記容量素子の第2の電極と、を有し、
前記トランジスタは、チャネルが形成される金属酸化物層と、ソース電極又はドレイン電極として機能する導電膜と、を有し、
前記金属酸化物層は、前記導電膜を介して前記第2の電極と電気的に接続され、
前記導電膜は、前記第2の絶縁膜の側面を覆っていることを特徴とする半導体装置。 - 容量素子の第1の電極と、
前記第1の電極上方の、第1の絶縁膜及び第2の絶縁膜と、
前記第1の絶縁膜上方のトランジスタと、
前記第2の絶縁膜上方の、前記容量素子の第2の電極と、を有し、
前記トランジスタは、チャネルが形成される金属酸化物層と、ソース電極又はドレイン電極として機能する導電膜と、を有し、
前記金属酸化物層は、前記導電膜を介して前記第2の電極と電気的に接続され、
前記導電膜は、前記第2の絶縁膜の側面を覆っており、
前記第2の絶縁膜及び前記第2の電極は、前記第1の絶縁膜の開口内に設けられた部分を有することを特徴とする半導体装置。
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