JP6499246B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6499246B2
JP6499246B2 JP2017168280A JP2017168280A JP6499246B2 JP 6499246 B2 JP6499246 B2 JP 6499246B2 JP 2017168280 A JP2017168280 A JP 2017168280A JP 2017168280 A JP2017168280 A JP 2017168280A JP 6499246 B2 JP6499246 B2 JP 6499246B2
Authority
JP
Japan
Prior art keywords
layer
transistor
oxide semiconductor
insulating layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017168280A
Other languages
English (en)
Other versions
JP2017208578A (ja
Inventor
磯部　敦生
敦生 磯部
祐朗 手塚
祐朗 手塚
普司 大野
普司 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017208578A publication Critical patent/JP2017208578A/ja
Application granted granted Critical
Publication of JP6499246B2 publication Critical patent/JP6499246B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Description

開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも
表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能
な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸
化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
近年、ＶＬＳＩ等の集積回路はますます微細化の一途を辿る傾向にあり、半導体装置の高
速応答、高速駆動の実現には、微細化されたトランジスタのオン特性（例えば、オン電流
や電界効果移動度）の向上が望まれる。また、トランジスタの微細化には、チャネル長Ｌ
を短くする必要がある。しかしながら、チャネル長Ｌを短くすると、ソースとチャネル間
の抵抗、ドレインとチャネル間の抵抗、及びコンタクト抵抗を合計した寄生抵抗がオン電
流特性に与える影響が増大する。従って、オン電流の低下の抑制のためには寄生抵抗値の
低減が要求される。
上記を鑑み、本発明の一態様では、寄生抵抗値を低減し、オン電流の低下を抑制した半導
体装置を提供することを課題の一とする。
本明細書等で開示する発明では、酸化物半導体層のチャネル形成領域に接して、酸素欠損
を生成する不純物を含有する一対の不純物領域を設ける。また、不純物元素は、酸化物半
導体層上のゲート電極層を覆う絶縁層上から酸化物半導体層へと導入する。ゲート電極層
を覆う絶縁層は、該ゲート電極層側面と接する領域においては、その他の領域と比較して
膜厚が大きくなるため、当該領域と重畳する酸化物半導体層へは不純物元素が導入されに
くくなる。従って、上述の不純物導入処理を行うことで、酸化物半導体層において含有さ
れる不純物濃度は、領域毎に濃度差が形成される。より具体的には、例えば以下の作製方
法によって半導体装置を作製する。
本発明の一態様は、酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し
、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を形成し、ゲート絶縁層
及びゲート電極層を覆うように第１の絶縁層を形成し、第１の絶縁層上から不純物元素を
導入して、酸化物半導体層に一対の不純物領域を形成し、第１の絶縁層上に第２の絶縁層
を形成し、第１の絶縁層及び第２の絶縁層を異方性エッチングして、ゲート電極層の側面
に接する側壁絶縁層を形成し、一対の不純物領域と接するソース電極層及びドレイン電極
層を形成する、半導体装置の作製方法である。
また、本発明の一態様は、酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を
形成し、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を形成し、ゲート
絶縁層及びゲート電極層を覆う第１の絶縁層を形成し、第１の絶縁層上から不純物元素を
導入して、酸化物半導体層に一対の不純物領域を形成し、第１の絶縁層上に第２の絶縁層
を形成し、第１の絶縁層及び第２の絶縁層を異方性エッチングして、ゲート電極層の側面
に接する側壁絶縁層を形成し、酸化物半導体層、側壁絶縁層及びゲート電極層を覆う導電
層を形成し、ゲート電極層と重畳する領域の導電層を除去して、ソース電極層及びドレイ
ン電極層を形成する、半導体装置の作製方法である。
また、上記の半導体装置の作製方法において、導電層の除去方法として、化学的機械研磨
処理を用いることができる。
また、上記の半導体装置の作製方法において、第２の絶縁層の膜厚は、第１の絶縁層の膜
厚よりも大きいことが好ましい。
また、本発明の他の一態様は、不純物元素を含有する一対の不純物領域と、一対の不純物
領域の間のチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート電
極層と、ゲート電極層の側面に接し、且つ不純物元素を含有する側壁絶縁層と、一対の不
純物領域の一方において、酸化物半導体層と接するソース電極層と、一対の不純物領域の
他方において、酸化物半導体層と接するドレイン電極層と、を有し、酸化物半導体層にお
いて、ソース電極層又はドレイン電極層と接する領域に含まれる不純物濃度は、側壁絶縁
層と重畳する領域に含まれる不純物濃度よりも高い半導体装置である。
また、上記の半導体装置において、酸化物半導体層は、化学量論的組成よりも過剰に酸素
を含有する領域を有する下地絶縁層上に設けられることが好ましい。
酸化物半導体において酸素欠損はキャリア生成の要因となる。よって、該不純物領域は、
チャネル形成領域と比較して低抵抗な領域となり、トランジスタのソース領域又はドレイ
ン領域として機能する。不純物領域を設けることで、トランジスタのソースとドレイン間
の抵抗を低減することができ、且つ、該不純物領域においてソース電極層又はドレイン電
極層と接することで、コンタクト抵抗を低減することができる。
また、酸化物半導体における酸素欠損はキャリア生成の要因となるため、トランジスタの
チャネル形成領域に酸素欠損が多く存在すると、チャネル形成領域中にキャリアである電
子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因と
なる。よって、トランジスタの信頼性向上のためには、不純物領域を設けるにあたって、
チャネル形成領域での酸素欠損の発生を可能な限り低減させることが重要である。
本発明の一態様に係るトランジスタでは、チャネル形成領域近傍（より具体的には、側壁
絶縁層と重畳する領域）においては、不純物元素を含有しない、又は、ソース電極層及び
ドレイン電極層と接する領域の酸化物半導体層と比較して低濃度の不純物元素を含有する
。これによって、チャネル形成領域への不純物の導入を効果的に抑制することが可能とな
る。
本発明の一態様により、オン電流の低減を抑制した半導体装置を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する平面図、断面図及び回路図。 半導体装置の一態様を説明する斜視図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 実施例で作製したトランジスタの電気特性評価結果。 実施例で作製したトランジスタの電気特性評価結果。 実施例の注入条件における深さ方向の不純物元素の注入量の計算結果。 寄生抵抗に対するオン電流の低下率を算出したグラフ。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変
更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本
発明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を
指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を、図１乃至図３を用
いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトラ
ンジスタを示す。
図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図
であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、
図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では、煩雑になること
を避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７等）を省略
して図示している。
図１に示すトランジスタ４２０は、基板４００上に設けられ、一対の不純物領域４０３ａ
、４０３ｂ及びチャネル形成領域４０３ｃを含む酸化物半導体層４０３と、酸化物半導体
層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０
３ｃと重畳するゲート電極層４０１と、ゲート電極層４０１の側面に接する側壁絶縁層４
１２と、ソース電極層４０５ａと、ドレイン電極層４０５ｂと、を有する。酸化物半導体
層４０３において、チャネル形成領域４０３ｃは、不純物領域４０３ａと不純物領域４０
３ｂの間に設けられている。また、ソース電極層４０５ａは、不純物領域４０３ａにおい
て、酸化物半導体層４０３と電気的に接し、ドレイン電極層４０５ｂは、不純物領域４０
３ｂにおいて、酸化物半導体層４０３と電気的に接する。
酸化物半導体層４０３において、不純物領域４０３ａ及び不純物領域４０３ｂは、酸化物
半導体層４０３に酸素欠損を生成する不純物元素を導入された領域である。酸化物半導体
にとって酸素欠損はキャリア生成の要因となる。よって、意図的に酸素欠損を生成された
不純物領域４０３ａ及び不純物領域４０３ｂは、チャネル形成領域４０３ｃと比較して低
抵抗な領域であり、ソース領域又はドレイン領域として機能する。不純物領域４０３ａ及
び不純物領域４０３ｂを有することで、ソースとドレイン間の抵抗を低減させることがで
きるため、トランジスタ４２０の電気的特性（例えば、オン電流特性）を向上させること
ができる。
酸化物半導体層４０３において、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接
する領域には、側壁絶縁層４１２と重畳する領域（即ち、チャネル形成領域４０３ｃと隣
接する領域）よりも高い濃度で不純物元素を含有する。また、側壁絶縁層４１２は、不純
物領域４０３ａ、４０３ｂに含まれる不純物元素と同じ不純物元素を含有する領域を有す
る。
また、基板４００上に設けられた下地絶縁層４３６、及び／又は絶縁層４０７を、トラン
ジスタ４２０の構成要素としてもよい。
下地絶縁層４３６において、酸化物半導体層４０３のチャネル形成領域４０３ｃと接する
領域は、化学量論的組成よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する
）を含むことが好ましい。チャネル形成領域４０３ｃと接する下地絶縁層４３６が酸素過
剰領域を含むことで、チャネル形成領域４０３ｃへ酸素を供給することが可能となる。よ
って、チャネル形成領域４０３ｃからの酸素の脱離を防止するとともに当該領域の酸素欠
損を補填することが可能となる。
また、下地絶縁層４３６において不純物領域４０３ａ及び不純物領域４０３ｂと接する領
域は、不純物領域４０３ａ及び不純物領域４０３ｂへの不純物の導入処理において、同時
に不純物が導入されうる。
酸化物半導体層４０３は、例えば非単結晶を有していてもよい。非単結晶は、例えば、Ｃ
ＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部
を含む。
非晶質部は、微結晶及びＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣ
よりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（
Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）と呼ぶ。酸化物半導体層は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡ
ＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体層４０３は、例えば微結晶を有していてもよい。なお、微結晶を有する酸化
物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上
１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体層４０３は、例えば、非晶質部を有していてもよい。なお、非晶質部を有す
る酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子
配列が無秩序であり、結晶成分を有さない。又は、非晶質酸化物半導体膜は、例えば、完
全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半
導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶
酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、
非晶質酸化物半導体の領域と、微結晶酸化物半導体膜の領域と、ＣＡＡＣ−ＯＳの領域と
の積層構造を有していてもよい。
なお、酸化物半導体層４０３は、例えば、単結晶を有していてもよい。
酸化物半導体層４０３のチャネル形成領域４０３ｃは、複数の結晶部を有し、当該結晶部
のｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っていること
が好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよ
い。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ膜がある。すなわち、酸
化物半導体層４０３のチャネル形成領域４０３ｃは、ＣＡＡＣ−ＯＳ膜であることが好ま
しい。
ＣＡＡＣ−ＯＳ膜は、結晶部を有している。なお、当該結晶部は、一辺が１００ｎｍ未満
の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａ
ｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、Ｃ
ＡＡＣ−ＯＳ膜に含まれる、結晶部と結晶部との境界は明確でない。また、ＴＥＭによっ
てＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない
。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、且つ、ａｂ面に垂直な方向か
ら見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子
が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、そ
れぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載
する場合、８０°以上１００°以下、好ましくは、８５°以上９５°以下の範囲も含まれ
ることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−
５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。ま
た、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに
形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の
法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
トランジスタ４２０の作製方法の一例を、図２及び図３を用いて以下に説明する。
絶縁表面を有する基板４００上に下地絶縁層４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石
英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板
、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたもの
を、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジス
タ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジ
スタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可
撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０
との間に剥離層を設けるとよい。
下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により形成するこ
とができ、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハ
フニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすること
ができる。但し、下地絶縁層４３６は、酸化物絶縁層を含む単層又は積層構造として、該
酸化物絶縁層が後に形成される酸化物半導体層４０３と接する構造とすることが好ましい
。なお、下地絶縁層４３６は、必ずしも設けなくともよい。
下地絶縁層４３６は酸素過剰領域を有すると、下地絶縁層４３６に含まれる過剰な酸素に
よって、後に形成される酸化物半導体層４０３のチャネル形成領域４０３ｃの酸素欠損を
補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なく
とも酸化物半導体層４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域
を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素
雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、
酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して
、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドー
ピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用
いることができる。
また、下地絶縁層４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、
窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁層４３６
が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物
半導体層４０３への不純物の拡散を防止することができる。
下地絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理
を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的
機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみと
もいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
また、下地絶縁層４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素
過剰な状態とするために、下地絶縁層４３６に水素（水や水酸基を含む）を除去（脱水化
または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドー
プ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行っても
よく、両方を繰り返し行ってもよい。
次に、下地絶縁層４３６上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層４
０３を形成する（図２（Ａ）参照）。酸化物半導体層４０３の膜厚は、例えば、１ｎｍ乃
至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。
酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質
構造であってもよいし、結晶性であってもよい。酸化物半導体層を非晶質構造とする場合
には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化
物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０
℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに
好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼
ねることも可能である。
酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａ
ｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させ
ることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜
を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水
、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）
、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば
、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸
化物半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ター
ゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層を緻密な膜とすることができる。
また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導
体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体層を形成することができる。
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得
る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の
成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体層を薄
い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸
配向させてもよい。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃
以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法もある
。
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それら
に加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（
Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか
一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
本実施の形態において、酸化物半導体層４０３は単層構造を有する。但し、酸化物半導体
層４０３は、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導
体層４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化
物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば
、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金
属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体
層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの
組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また
、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性
を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物
半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用
すると、酸化物半導体層４０３の内部応力や外部からの応力を緩和し、トランジスタの特
性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などの不純物を吸収しやすく、また、酸素欠損が生じ
やすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−Ｏ
Ｓなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や
水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。
熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減
圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去
することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれ
る水素濃度を、５×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下とする
ことができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素
化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、下地絶縁層４３６として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のた
めの熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層４３６に含まれ
る酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化す
ることができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
酸化物半導体層に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、後
に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層
４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオ
ンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよ
い。露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えて
プラズマ処理なども用いることができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
例えば、イオン注入法で酸化物半導体層４０３へ酸素イオンの注入を行う場合、ドーズ量
を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体層４０３と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層
と酸化物半導体層４０３とが接した状態で熱処理を行うことにより、絶縁層に過剰に含ま
れる酸素を酸化物半導体層４０３へ拡散させ、酸化物半導体層４０３へ酸素を供給しても
よい。該熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねることもで
きる。
酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特
に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、酸
化物半導体層を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及
び／又は酸素の供給は、各酸化物半導体層に対して別々に行ってもよいし、積層構造を形
成した後の酸化物半導体層４０３に対して行ってもよい。
下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続的に形成することが
好ましい。下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成
すると、下地絶縁層４３６表面に水素や水分などの不純物が吸着することを防止すること
ができる。
酸化物半導体層４０３は、膜状の酸化物半導体層をフォトリソグラフィ工程により島状の
酸化物半導体層に加工して形成することができる。島状の酸化物半導体層４０３を形成す
るためのレジストマスクはインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減することがで
きる。
次いで、酸化物半導体層４０３上にゲート絶縁層４０２を形成する。ゲート絶縁層４０２
は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルス
レーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。
なお、ゲート絶縁層４０２の被覆性を向上させるために、酸化物半導体層４０３表面にも
上記平坦化処理を行ってもよい。特にゲート絶縁層４０２として膜厚の薄い絶縁層を用い
る場合、酸化物半導体層４０３表面の平坦性が良好であることが好ましい。
ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁層４０２は、酸化物半導体層４０
３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中
（バルク中）に少なくとも化学量的組成を超える量の酸素が存在することが好ましく、例
えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（た
だし、α＞０）とする。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズ
やゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンな
どの材料を用いてもよい。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積
層構造としても良い。
ゲート絶縁層４０２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰
な状態とするために、ゲート絶縁層４０２に水素（水や水酸基を含む）を除去（脱水化ま
たは脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ
処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよ
く、両方を繰り返し行ってもよい。
次にゲート絶縁層４０２上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層
４０１を形成する。その後、ゲート電極層４０１を覆うように、ゲート絶縁層４０２上に
絶縁層４１２ａを形成する（図２（Ｂ）参照）。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層
構造としてもよい。
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以
上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプ
ラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
絶縁層４１２ａとしては、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン
膜、窒化酸化シリコン膜、酸化アルミニウム膜等を用いることができる。絶縁層４１２ａ
は単層構造又は積層構造とすることができ、膜厚を２０ｎｍ以上５０ｎｍ以下とすること
が好ましい。また、絶縁層４１２ａは、ＬＰＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法を
用いて形成することが好ましい。本実施の形態では、絶縁層４１２ａとしてプラズマＣＶ
Ｄ法を用いて酸化シリコン膜を成膜する。プラズマＣＶＤ法は、成膜時に膜へゴミなどが
付着、混入しにくい上、比較的早い成膜速度で成膜することができるので、絶縁層４１２
ａの厚膜化が可能であり、生産性に有利である。
ここで、絶縁層４１２ａは、酸化物半導体層４０３及びゲート絶縁層４０２と比較して膜
厚の大きいゲート電極層４０１を覆うため、絶縁層４１２ａにおいてゲート電極層４０１
の側面と隣接する領域１００では、その他の領域と比較して膜厚が大きくなる。より具体
的には、図２（Ｂ）において、絶縁層４１２ａの膜厚をｄとした場合、ゲート電極層４０
１側面からの距離がｄ以下の領域１００においては、絶縁層４１２ａの膜厚が最大でゲー
ト電極層４０１の膜厚分大きくなる。
次いで、絶縁層４１２ａ上から、ゲート電極層４０１をマスクとして酸化物半導体層４０
３へ不純物元素４３１を導入する。これによって、不純物領域４０３ａ及び不純物領域４
０３ｂが自己整合的に形成される（図２（Ｃ）参照）。また、不純物領域４０３ａと不純
物領域４０３ｂとの間にチャネル形成領域４０３ｃが形成される。
不純物元素４３１は、酸化物半導体層４０３へ酸素欠損を生成するために導入される。具
体的には、希ガス等の、導入処理時に酸化物半導体層４０３へ物理的にダメージを与える
ことで酸素欠損を生成する元素や、導入処理後に酸化物半導体層４０３中の酸素と結合す
ることによって酸素欠損を生成する元素（例えば、リン（Ｐ）、砒素（Ａｓ）、アンチモ
ン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（
Ｍｏ）、窒素（Ｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、及び
亜鉛（Ｚｎ）のいずれかから選択される一以上）を用いることができる。
酸化物半導体において酸素欠損はキャリア生成の要因となる。よって、酸化物半導体の酸
素欠損を生成するための不純物元素を導入された不純物領域４０３ａ、４０３ｂは、チャ
ネル形成領域４０３ｃと比較して低抵抗な領域となり、トランジスタのソース領域又はド
レイン領域として機能する。不純物領域４０３ａ、４０３ｂを設けることで、トランジス
タ４２０のソースとドレイン間の抵抗を低減することができる。
また、絶縁層４１２ａは、ゲート電極層４０１の側面と隣接する領域１００は、その他の
領域よりも大きな膜厚を有するため、酸化物半導体層４０３において領域１００と重畳す
る領域１０２では、不純物元素４３１が導入されにくい。一方、絶縁層４１２ａの領域１
００には不純物元素４３１が含まれる。従って、領域１０２は、不純物領域４０３ａ、４
０３ｂの一部であって、且つ、ゲート電極層４０１及び領域１００のいずれとも重畳しな
い領域（領域１０４）よりも低濃度に不純物元素を含有する領域となる。又は、不純物元
素の導入条件によっては領域１０２には不純物元素が導入されずに、所謂オフセット領域
となる場合もある。
いずれにせよ、不純物元素の導入処理によって、酸化物半導体層４０３において、絶縁層
４１２ａの領域１００と重畳する領域１０２は、ゲート電極層４０１及び領域１００のい
ずれとも重畳しない領域（領域１０４）よりも含有する不純物元素の濃度が低い。チャネ
ル形成領域４０３ｃに隣接して、不純物濃度が低い、又は不純物元素を含有しない領域を
設けることで、ソースとドレイン間の電界集中を低減させ、ホットキャリア劣化を抑制す
ることができる。よって、トランジスタ４２０の信頼性を向上させることができる。
また、膜厚差を有する絶縁層４１２ａ上から不純物元素４３１を導入することで、チャネ
ル形成領域４０３ｃへの意図しない不純物元素４３１の混入を抑制することができる。よ
って、チャネル形成領域４０３ｃでの酸素欠損の生成を防止し、トランジスタ４２０の信
頼性を向上させることが可能となる。膜厚差を有する絶縁層４１２ａ上から不純物元素４
３１を導入する処理は、トランジスタが微細化され、チャネル長が短い場合に特に効果的
である。
なお、不純物元素４３１の導入条件によっては、酸化物半導体層４０３の領域１０４と重
畳する下地絶縁層４３６及び／又はゲート絶縁層４０２にも不純物元素が含有される場合
がある。同様に、酸化物半導体層４０３の領域１０２と重畳するゲート絶縁層４０２にも
不純物元素が含有される場合がある。従って、トランジスタ４２０に含まれる下地絶縁層
４３６及び／又はゲート絶縁層４０２も不純物元素４３１を含有し、且つ濃度差を有する
ことがある。例えば、酸化物半導体層４０３の領域１０４に濃度プロファイルのピークを
有するように不純物元素４３１を導入する場合、領域１０４と重畳する領域の下地絶縁層
４３６及びゲート絶縁層４０２にも不純物元素４３１が導入され、当該領域の下地絶縁層
４３６及びゲート絶縁層４０２は、領域１０２と重畳する領域の下地絶縁層４３６及びゲ
ート絶縁層４０２よりも含有する不純物元素の濃度が高いことがある。
また、領域１０４と領域１０２との境界付近では、含有される不純物元素の深さ方向（膜
厚方向）の濃度プロファイルが、領域１０２に近づく程浅い位置にピークを有する場合が
ある。なお、不純物元素４３１を導入後の酸化物半導体層４０３の各領域に含まれる深さ
方向の不純物濃度プロファイルは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて分析することができる。
次いで、絶縁層４１２ａ上に絶縁層４１２ｂを形成する（図３（Ａ）参照）。絶縁層４１
２ｂの膜厚は、少なくとも絶縁層４１２ａの膜厚よりも大きいものとし、２００ｎｍ以上
５００ｎｍ以下の膜厚とするのが好ましい。絶縁層４１２ｂは、絶縁層４１２ａと同様の
材料及び同様の作製方法を適宜選択して形成することができ、絶縁層４１２ａと同じ材料
を用いて形成することが好ましい。
本実施の形態では、絶縁層４１２ｂとして、絶縁層４１２ａと同様にプラズマＣＶＤ法を
用いて酸化シリコン膜を成膜する。なお、絶縁層４１２ａと絶縁層４１２ｂを同じ材料を
用いて形成した場合、絶縁層４１２ａと絶縁層４１２ｂとの界面が不明確（不明瞭）とな
る場合がある。図３（Ａ）では、当該界面が不明確（不明瞭）であることを模式的に点線
で図示している。但し、以降の工程図及びトランジスタの断面図においては、当該界面を
省略して図示するものとする。なお、界面が不明確（不明瞭）とは、高分解能透過型電子
顕微鏡を用いた断面観察（ＴＥＭ像）において、連続的な境界が確認できない場合を指す
。
絶縁層４１２ａ及び絶縁層４１２ｂは、積層され異方性エッチングを施されることによっ
て、側壁絶縁層を形成する絶縁層である。不純物の導入処理後に膜厚の大きい絶縁層４１
２ｂを積層させることで、絶縁層４１２ａ及び絶縁層４１２ｂの積層構造を加工した側壁
絶縁層が、側壁絶縁層として機能できる程度に膜厚や形状を調節することが可能となる。
次いで、絶縁層４１２ａ及び絶縁層４１２ｂを異方性エッチングして、ゲート電極層４０
１の側面に側壁絶縁層４１２を形成する（図３（Ｂ）参照）。側壁絶縁層４１２は、絶縁
層４１２ａの領域１００を含むため、該側壁絶縁層４１２には不純物元素４３１が含有さ
れている。
次いで、ゲート絶縁層４０２、側壁絶縁層４１２及びゲート電極層４０１上に絶縁層４０
７を形成し、該絶縁層４０７に開口部を設けた後、開口部を介して酸化物半導体層４０３
と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図３
（Ｃ）参照）。
絶縁層４０７としては、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜
した、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウ
ム膜、酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、
酸化ランタン膜、酸化バリウム膜等の無機絶縁膜を単層で又は積層構造で用いることがで
きる。または、絶縁層４０７として、トランジスタ起因の表面凹凸を低減するために平坦
化絶縁膜を形成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁
膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材
料と用いることができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
等を用いることができる。
ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した
元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または
双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、
窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース
電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜としては、導電性の金属酸化
物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化
スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ
２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に
酸化シリコンを含ませたものを用いることができる。
例えば、ソース電極層４０５ａ及びドレイン電極層４０５ｂとして、モリブデン膜の単層
、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを
用いることができる。
ソース電極層４０５ａ及びドレイン電極層４０５ｂは、それぞれ酸化物半導体層４０３の
不純物領域４０３ａ及び不純物領域４０３ｂと接する。ソース電極層４０５ａ及びドレイ
ン電極層４０５ｂが低抵抗領域である不純物領域４０３ａ及び不純物領域４０３ｂと接す
る構成とすることで、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、のコンタク
ト抵抗を低減することができる。
以上の工程で、本実施の形態のトランジスタ４２０を有する半導体装置を作製することが
できる。
本実施の形態で示す半導体装置の作製方法は、酸化物半導体層のチャネル形成領域に接し
て、酸素欠損を生成する不純物元素を含有する一対の不純物領域を設ける際に、酸化物半
導体層４０３上のゲート電極層４０１を覆う絶縁層４１２ａ上から酸化物半導体層４０３
へと導入する。ゲート電極層４０１を覆う絶縁層４１２ａは、該ゲート電極層４０１側面
と接する領域においては、その他の領域と比較して膜厚が大きくなるため、当該領域と重
畳する酸化物半導体層４０３へは不純物元素が導入されにくくなる。
本実施の形態で示す作製方法を適用することで、チャネル形成領域への不純物元素の混入
を効果的に抑制しつつ、チャネル形成領域を挟む一対の低抵抗領域を形成してソースとド
レイン間の抵抗を低減することができる。また、当該不純物元素を含む領域（不純物領域
）において、ソース電極層及びドレイン電極層と接することで、コンタクト抵抗を低減す
ることができる。よって、トランジスタ４２０において寄生抵抗を低減することができる
ため、オン特性（例えばオン電流）の良好なトランジスタを提供することが可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構成の半導体装置及びその作製方法について図
４及び図５を用いて説明する。なお、上記実施の形態と同一部分又は同様の機能を有する
部分及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。
また、同じ箇所の詳細な説明は省略する。
図４にトランジスタ４２２の構成例を示す。図４（Ａ）は、トランジスタ４２２の平面図
であり、図４（Ｂ）は図４（Ａ）のＸ２−Ｙ２における断面図であり、図４（Ｃ）は、図
４（Ａ）のＶ２−Ｗ２における断面図である。なお、図４（Ａ）では、煩雑になることを
避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４１４等）を省略し
て図示している。
図４に示すトランジスタ４２２は、基板４００上に設けられ、一対の不純物領域４０３ａ
、４０３ｂと、不純物領域４０３ａと不純物領域４０３ｂの間のチャネル形成領域４０３
ｃと、を含む酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁
層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０３ｃと重畳するゲート電
極層４０１と、ゲート電極層４０１の側面に接する側壁絶縁層４１２と、酸化物半導体層
４０３の上面の一部、ゲート絶縁層４０２の側面及び側壁絶縁層４１２に接するソース電
極層４０５ａ又はドレイン電極層４０５ｂと、を有する。
また、トランジスタ４２２において、下地絶縁層４３６、絶縁層４０７、絶縁層４１４、
ソース配線層４１５ａ、及びドレイン配線層４１５ｂを構成要素に含めてもよい。ソース
配線層４１５ａは、絶縁層４１４及び絶縁層４０７に設けられた開口を介してソース電極
層４０５ａと電気的に接続する。また、ドレイン配線層４１５ｂは、絶縁層４１４及び絶
縁層４０７に設けられた開口を介してドレイン電極層４０５ｂと電気的に接続する。
トランジスタ４２２の作製方法の一例を、図５を用いて以下に説明する。
図２（Ａ）乃至図３（Ｂ）と同様の工程によって、基板４００上に、ゲート電極層４０１
の側面に側壁絶縁層４１２を形成した後、側壁絶縁層４１２をマスクとしてゲート絶縁層
４０２をエッチングすることで、酸化物半導体層４０３の一部（不純物領域４０３ａ及び
不純物領域４０３ｂ）を露出させる（図５（Ａ）参照）。
次いで、露出した酸化物半導体層４０３、側壁絶縁層４１２及びゲート電極層４０１を覆
うように、導電膜を形成し、該導電膜をフォトリソグラフィ工程を用いたレジストマスク
によって選択的にエッチングして、導電膜４０５とする。ここで、導電膜４０５は、ゲー
ト電極層４０１と重畳する領域を有する。その後、導電膜４０５上に絶縁層４０７を形成
する（図５（Ｂ）参照）。
導電膜４０５は、実施の形態１で示したソース電極層４０５ａ及びドレイン電極層４０５
ｂの材料と同様の材料を用いることができる。
なお、酸化物半導体層４０３への不純物元素の導入は、少なくともゲート電極層４０１を
覆う絶縁層４１２ａ上から一度行えばよく、ゲート電極層４０１の形成後であればトラン
ジスタの作製工程において、複数回行ってもよい。例えば、導電膜４０５を形成後にさら
に不純物元素４３１を導入してもよい。導電膜４０５を形成後にさらに不純物元素を導入
することで、酸化物半導体層４０３における不純物元素の濃度差がより大きくなる。
次いで、絶縁層４０７及び導電膜４０５に研磨（切削、研削）処理を行い、ゲート電極層
４０１と重畳する領域の導電膜４０５を除去することによって、ソース電極層４０５ａ及
びドレイン電極層４０５ｂを形成する。研磨処理によってゲート電極層４０１と重畳する
領域の導電膜４０５を除去することで、導電膜４０５のチャネル長方向の分断を、レジス
トマスクを用いることなく行うことができるため、トランジスタ４２２が微細なチャネル
長を有する場合であっても精度よくソース電極層４０５ａ及びドレイン電極層４０５ｂを
形成することができる（図５（Ｃ）参照）。
研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態で
は、ＣＭＰ処理によってゲート電極層４０１と重畳する領域の導電膜４０５を除去する。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによ
って、生産性及び表面の平坦性をより向上させることができる。
なお、本実施の形態では、ゲート電極層４０１と重畳する領域の導電膜４０５の除去にＣ
ＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等
の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ
処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズ
マ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処
理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定さ
れず、導電膜４０５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上
端部は、ゲート電極層４０１の上端部と概略一致している。但し、ソース電極層４０５ａ
及びドレイン電極層４０５ｂの形状は導電膜４０５の一部を除去するための研磨処理の条
件によって異なる。例えば、ソース電極層４０５ａ又はドレイン電極層４０５ｂは、ゲー
ト電極層４０１の表面より膜厚方向に後退した形状となる場合がある。
その後、絶縁層４０７上に絶縁層４１４を形成し、絶縁層４１４及び絶縁層４０７にソー
ス電極層４０５ａ又はドレイン電極層４０５ｂに達する開口を形成する。該開口にソース
電極層４０５ａと電気的に接続するソース配線層４１５ａ、及びドレイン電極層４０５ｂ
と電気的に接続するドレイン配線層４１５ｂを形成する（図５（Ｄ）参照）。
以上の工程で、本実施の形態で示すトランジスタ４２２を有する半導体装置を作製するこ
とができる。
本実施の形態で示すトランジスタは、ソース電極層４０５ａと酸化物半導体層４０３が接
する領域（ソース側コンタクト領域）と、ゲート電極層４０１との距離、及び、ドレイン
電極層４０５ｂと酸化物半導体層４０３が接する領域（ドレイン側コンタクト領域）とゲ
ート電極層４０１との距離を縮小することができる。よって、ソース側コンタクト領域又
はドレイン側コンタクト領域と、ゲート電極層４０１との間の抵抗を減少させることがで
き、オン特性をより向上させることができる。
また、本実施の形態で示すトランジスタにおいて、側壁絶縁層４１２は、ソース電極層４
０５ａ又はドレイン電極層４０５ｂと、ゲート電極層４０１との間に寄生チャネルが形成
されることを抑制する機能を有する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の
一例を、図面を用いて説明する。
図６は、半導体装置の構成の一例である。図６（Ａ）に、半導体装置の断面図を、図６（
Ｂ）に半導体装置の平面図を、図６（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図６（Ａ）及び図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態２で示すトランジスタ４２２の構造を適用す
る例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１又は２に示すようなトランジスタを
用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的
な構成をここで示すものに限定する必要はない。
図６（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と
、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上
に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電
極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトラン
ジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、
ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある
。
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を囲むように絶縁層１２８、１３０が設けられている。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ１６２および容量素子１６４の形成前の処理として、
トランジスタ１６０を覆う絶縁層にＣＭＰ処理を施して、絶縁層１２８、１３０を平坦化
すると同時にトランジスタ１６０のゲート電極層の上面を露出させる。
図６（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトッ
プゲート型トランジスタである。ここで、トランジスタ１６２は、チャネル形成領域への
不純物元素の混入を抑制し、酸化物半導体層１４４を高純度化、及びｉ型（真性）化した
酸化物半導体を有する。よって、トランジスタ１６２は、極めて優れたオフ特性を有する
。また、本実施の形態で示すトランジスタ１６２において、側壁絶縁層１４６は、電極層
１４２ａ又は電極層１４２ｂと、ゲート電極層１４５との間に寄生チャネルが形成される
ことを抑制することができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
トランジスタ１６２上には、絶縁層１５０が単層又は積層で設けられている。また、絶縁
層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１
４８が設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８とによって、
容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量
素子１６４の一方の電極として機能し、導電層１４８は、容量素子１６４の他方の電極と
して機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすること
もできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そし
て、絶縁層１５２上には配線１５６が設けられている。配線１５６はトランジスタ１６２
と、他のトランジスタを接続するための配線である。図６（Ａ）には図示しないが、配線
１５６は、絶縁層１５２及び絶縁層１５０などに形成された開口に形成された電極層を介
して電極層１４２ｂと電気的に接続される。
図６（Ａ）及び図６（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域又は
ドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好まし
い。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも
一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４８は、トラ
ンジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。この
ような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることが
できるため、高集積化を図ることができる。
次に、図６（Ａ）及び図６（Ｂ）に対応する回路構成の一例を図６（Ｃ）に示す。
図６（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され
、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的
に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２
のソース電極層又はドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接
続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接
続されている。
図６（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与
えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ
状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持され
る（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる記憶装置の構造の一形態について説明する。
図７は、記憶装置の斜視図である。図７に示す記憶装置は上部に記憶回路としてメモリセ
ルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレ
イ３４００（ｎ） ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００
（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４
を有する。
図８では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３
４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３
４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル
３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例
えば、上記実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、図８に、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。
また、メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジ
スタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有
する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、
実施の形態１又は２において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極層又はドレイン電極層と同じ層に形成された電極層
３５０１ａは、電極層３５０２ａによって、電極層３００３ａと電気的に接続されている
。トランジスタ３１７１ｂのソース電極層又はドレイン電極層と同じ層に形成された電極
層３５０１ｃは、電極層３５０２ｃによって、電極層３００３ｃと電気的に接続されてい
る。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シ
リコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１
０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された
多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成さ
れるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成
を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間
には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジ
スタ３００１が形成された層との間には、絶縁層３１４０ａが設けられ、配線３１００ａ
と配線３１００ｂとの間には、絶縁層３１４１ａが設けられ、配線３１００ｂとトランジ
スタ３１７１ａが形成された層との間には、絶縁層３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成され
た層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃ
とトランジスタ３１７１ａが形成された層との間には、絶縁層３１４０ｂが設けられ、配
線３１００ｃと配線３１００ｄとの間には、絶縁層３１４１ｂが設けられ、配線３１００
ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁層３１４２ｂが設けられて
いる。
絶縁層３１４０ａ、絶縁層３１４１ａ、絶縁層３１４２ａ、絶縁層３１４０ｂ、絶縁層３
１４１ｂ、絶縁層３１４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成
とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセ
ル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができ
る。
論理回路３００４に含まれる電極層３３０３は、上部に設けられた回路と電気的に接続す
ることができる。
例えば、図８に示すように、電極層３５０５によって電極層３３０３は配線３１００ａと
電気的に接続することができる。配線３１００ａは、電極層３５０３ａによって、トラン
ジスタ３１７１ａの電極層３５０１ｂと電気的に接続することができる。こうして、配線
３１００ａ及び電極層３３０３を、トランジスタ３１７１ａのソースまたはドレインと電
気的に接続することができる。また、トランジスタ３１７１ａのソースまたはドレインで
ある電極層３５０１ｂは、電極層３５０２ｂによって電極層３００３ｂと電気的に接続す
ることができる。電極層３００３ｂは、電極層３５０３ｂによって配線３１００ｃと電気
的に接続することができる。
図８では、電極層３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａ
を介して行われる例を示したがこれに限定されない。電極層３３０３とトランジスタ３１
７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと
配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００
ｂも介さず、他の電極層を用いて行われてもよい。
また、図８では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形
成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成さ
れた配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トラン
ジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１
つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図８では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが
形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成
された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トラ
ンジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に
、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、上記実施の形態１又は２に開示したトラン
ジスタを少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ）について説明する。
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵ
は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ
／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ
Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、
実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジ
スタ１１９６のメモリセルには、上記実施の形態３又は４に開示したメモリセルを用いる
ことができる。
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの
保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転さ
せる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセ
ルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場
合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源
電圧の供給を停止することができる。
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源
電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。
図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング
素子に、上記実施の形態１又は２に開示したトランジスタを含む記憶回路の構成の一例を
示す。
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数
有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実
施の形態３又は４に記載されているメモリセルを用いることができる。メモリセル群１１
４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベ
ルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリ
セル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。
図９（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１又は２に開示した
トランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号Ｓｉ
ｇＡによりスイッチングが制御される。
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。
また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有す
る各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、
スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていて
もよい。
また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッ
チング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置
の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモ
リセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型
ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモ
リは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原
理、材料などが大きく異なっている。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせ
るメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化
（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオー
バーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバー
ヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメ
モリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図１０に示す。
図１０（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１又は２に示すトランジスタは、表示部９００３に用いることが可能であり、
電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１０（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装
着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３
０２５等が設けられている。実施の形態１又は２のトランジスタ、または実施の形態３又
は４に示したメモリを本体３０２１に内蔵されているメモリやＣＰＵなどに適用すること
により、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図１０（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持た
せ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリー
での会話も可能である。
図１０（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表
示部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば
、省電力化されたコンピュータとすることが可能となる。
図１１（Ａ）及び図１１（Ｂ）は２つ折り可能なタブレット型端末である。図１１（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１１（Ａ）及び図１１（Ｂ）に示すような携帯機器においては、画像データの一時記憶
などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態３又
は４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明
した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部
９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂ
を表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１１（Ａ）及び図１１（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う
構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用い
ると、小型化を図れる等の利点がある。
また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１１（Ｃ
）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
図１２（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。実施の形態１又は２に示すトランジスタを用いて表示部８０
０２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態３乃至５のいずれかに示すメモリや
ＣＰＵを用いることが可能である。
図１２（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１２（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは
、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコン
ディショナーを実現できる。
図１２（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１２（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１２（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている（図１２（Ｃ））。二次電池９７０１の電力
は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回
路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって
制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることに
よって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
本実施例では、実施の形態２に示すトランジスタを作製し、電気特性の評価を行った。
以下に、本実施例に用いたトランジスタの作製方法を示す。本実施例においては、実施の
形態２で示したトランジスタ４２２と同様の構成を有するトランジスタを作製した。
はじめにシリコン基板をスパッタリング装置内に搬入し、アルゴン雰囲気下（アルゴンガ
ス流量５０ｓｃｃｍ）で、圧力０．６Ｐａ、電源電力（電源出力）２００Ｗとし３分間逆
スパッタリングを行い、表面を平坦化させた。その後、大気開放せずに連続的に、下地絶
縁層として膜厚１０００ｎｍの酸化シリコン膜を、スパッタリング法によって成膜した。
酸化シリコン膜の成膜条件は、酸素雰囲気下（流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、
電源電力（電源出力）１．５ｋＷとし、シリコン基板とターゲットとの間の距離を６０ｍ
ｍ、基板温度１００℃とした。
次に、下地絶縁層をＣＭＰ処理することで表面を平坦化させた。ＣＭＰ処理の条件は、Ｃ
ＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＮＰ８０２０（ニ
ッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、スラリー温
度を室温とし、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数は６０
ｒｐｍ、研磨布が固定されているテーブル回転数は５６ｒｐｍとして、２分間処理した。
次いで、下地絶縁層上に酸化物半導体層としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比
］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形
成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ
）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
次いで、酸化物半導体層へイオン注入法を用いて酸素イオンを注入した。酸素イオンの注
入条件は、加速電圧を５０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト
角を７°、ツイスト角を７２°とした。
次いで、酸化物半導体層をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓ
ｍａ：誘導結合型プラズマ）エッチング法により、エッチングし、島状に加工した。エッ
チング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガスを用い（ＢＣｌ３：
Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧
力１．９Ｐａとした。
次いで、島状の酸化物半導体層上に、ゲート絶縁層としてＣＶＤ法によって酸化窒化シリ
コン膜を膜厚２０ｎｍで成膜した。
ゲート絶縁層上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚７０ｎ
ｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層を形成
した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１
０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷとした。また、タングステン膜
の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力４
ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として
、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ
２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電
力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした
。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００
ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗとして窒化タンタル膜をエッチ
ングした。
次いで、ゲート電極層を覆うようにゲート絶縁層上に、第１の絶縁層としてＣＶＤ法によ
って酸化窒化シリコン膜を膜厚５０ｎｍで成膜した。
次いで、ゲート電極層をマスクとして、第１の絶縁層上からイオン注入法により酸化物半
導体層に、リン（Ｐ）イオンを注入して、不純物領域及びチャネル形成領域を自己整合的
に形成した。リン（Ｐ）イオンの注入条件は加速電圧７０ｋＶ、ドーズ量を３．０×１０
１５ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次いで、第２の絶縁層としてＣＶＤ法によって酸化窒化シリコン膜を膜厚４１０ｎｍで成
膜した。
ゲート電極層上の酸化窒化シリコン膜を１００ｎｍＣＭＰ処理によって除去した後、酸化
窒化シリコン膜をエッチングしてゲート電極層の側面に側壁絶縁層を形成した。ＣＭＰ処
理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＮ
Ｐ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用
い、スラリー温度を室温とし、研磨圧０．０８ＭＰａ、基板を固定している側のスピンド
ル回転数は５１ｒｐｍ、研磨布が固定されているテーブル回転数は５０ｒｐｍとして、０
．８分間処理した。
また、酸化窒化シリコン膜のエッチングにはＩＣＰエッチング法を用いた。エッチング条
件は、エッチングガスとして三フッ化メタンとヘリウムとメタンの混合ガスを用い（ＣＨ
Ｆ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）、電源電力
４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａとした。
次いで、ソース電極層及びドレイン電極層となる導電膜としてタングステン膜を膜厚３０
ｎｍで形成した。タングステン膜の成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）
、圧力０．８Ｐａ、電源電力１ｋＷとし、基板を加熱するために、加熱したアルゴンガス
を流量１０ｓｃｃｍで流した。
その後、タングステン膜のゲート電極層と重畳する領域以外を選択的にエッチングした。
タングステン膜のエッチング条件は、エッチングガスとして塩素、四フッ化メタン及び酸
素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５０ｓｃｃｍ）を
用い、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃
とした。
導電膜上に絶縁層として膜厚７０ｎｍの酸化アルミニウム膜と、膜厚４６０ｎｍの酸化窒
化シリコン膜を積層させた。酸化アルミニウム膜はスパッタリング法で成膜し、成膜条件
は、アルゴン及び酸素（Ａｒ：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ）で、圧力０．４Ｐａ
、電源電力（電源出力）２．５ｋＷとし、基板とターゲットとの間の距離を６０ｍｍ、基
板温度２５０℃とした。また、酸化窒化シリコン膜はＣＶＤ法によって成膜した。
ＣＭＰ処理によって、ゲート電極層と重畳する領域のタングステン膜を除去し、ソース電
極層及びドレイン電極層を形成した。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリ
ウレタン系研磨布を用い、スラリーとしてはＮＰ８０２０（ニッタ・ハース株式会社製）
の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、スラリー温度を室温とし、研磨圧０．
０８ＭＰａ、基板を固定している側のスピンドル回転数は５１ｒｐｍ、研磨布が固定され
ているテーブル回転数は５０ｒｐｍとして、２分間処理した。
ソース電極層及びドレイン電極層上に、ＣＶＤ法によって膜厚４００ｎｍの酸化窒化シリ
コン膜を形成した。
酸素雰囲気下、４００℃で１時間熱処理を行った後、酸化物半導体層の不純物領域に達す
る開口を形成し、該開口にスパッタリング法により膜厚５０ｎｍのチタン膜、膜厚３００
ｎｍのアルミニウム膜、及び膜厚５０ｎｍのチタン膜を形成し、エッチングにより加工し
て、配線層を形成した。チタン膜の成膜条件は、アルゴン雰囲気下（Ａｒ＝２０ｓｃｃｍ
）で、圧力０．１Ｐａ、電源電力１ｋＷとした。また、アルミニウム膜の成膜条件は、ア
ルゴン雰囲気下（Ａｒ＝５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力１ｋＷとした。ま
た、エッチング条件は、エッチングガスとして三塩化ホウ素及び塩素の混合ガスを用い（
ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１
００Ｗ、圧力１．９Ｐａとした。
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３０
０℃で１時間の熱処理を行った。
以上によって、本実施例のトランジスタＡ（トランジスタＡ１、Ａ２、Ａ３）を作製した
。本実施例ではトランジスタＡ１として、チャネル長（Ｌ）が０．１μｍ、チャネル幅（
Ｗ）が１０μｍのトランジスタを作製し、トランジスタＡ２としてチャネル長（Ｌ）が０
．３５μｍ、チャネル幅（Ｗ）が１０μｍのトランジスタを作製し、トランジスタＡ３と
して、チャネル長（Ｌ）が９．８μｍ、チャネル幅（Ｗ）が１０μｍのトランジスタを作
製した。
また、比較例として、不純物の導入工程を行わず、酸化物半導体層に不純物領域を含まな
い比較例トランジスタＢ（トランジスタＢ１、Ｂ２、Ｂ３）を作製した。比較例トランジ
スタＢにおいては、ゲート絶縁層を形成後、膜厚４６０ｎｍの酸化窒化シリコン膜をＣＶ
Ｄ法によって成膜し、該酸化窒化シリコン膜を用いて側壁絶縁層を形成した。その他の作
製方法は、トランジスタＡと同様の工程を行った。本実施例では比較例トランジスタＢ１
として、チャネル長（Ｌ）が０．１μｍ、チャネル幅（Ｗ）が１０μｍのトランジスタを
作製し、比較例トランジスタＢ２としてチャネル長（Ｌ）が０．３５μｍ、チャネル幅（
Ｗ）が１０μｍのトランジスタを作製し、比較例トランジスタＢ３として、チャネル長（
Ｌ）が９．８μｍ、チャネル幅（Ｗ）が１０μｍのトランジスタを作製した。
図１５に、本実施例の注入条件において不純物元素（ここではＰ）を注入した場合の深さ
方向における不純物元素の注入量の計算結果を示す。なお、計算には、ＴＲＩＭ（Ｔｒａ
ｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ Ｍａｔｔｅｒ）と呼ばれるソフトを用いた。ＴＲＩ
Ｍはモンテカルロ法によってイオン注入過程の計算を行うためのソフトである。
なお、計算において、酸化窒化シリコン膜の膜密度は２．２ｇ／ｃｍ３とした。
図１５（Ａ）は、ゲート絶縁層上に設けられた第１の絶縁層の膜厚が５０ｎｍの領域にお
ける不純物元素の濃度プロファイルである。また、図１５（Ｂ）は、ゲート電極層の側面
近傍であって、ゲート絶縁層上に設けられた第１の絶縁層の膜厚が１３０ｎｍの領域にお
ける不純物元素の濃度プロファイルである。また、図１５（Ｃ）は、図１５（Ｂ）よりも
ゲート電極層の側面に近く、ゲート絶縁層上に設けられた第１の絶縁層の膜厚が１５０ｎ
ｍの領域（ゲート電極層の膜厚分大きくなった領域）における不純物元素の濃度プロファ
イルである。
図１５より、膜厚差を有する第１の絶縁層上から不純物元素を導入することで、酸化物半
導体層に含有される不純物濃度に濃度差が形成されることが確認される。本実施例におい
て酸化物半導体層に形成される不純物領域は、チャネル形成領域へ近づく程低濃度の不純
物元素を含有し、その深さ方向の濃度プロファイルは、チャネル形成領域へ近づく程浅い
位置にピークを有している。また、ゲート電極層の側面近傍の第１の絶縁層には不純物元
素が導入されることが確認される。本実施例において、第１の絶縁層に含有される不純物
濃度の最大濃度は、酸化物半導体層に含有される不純物濃度の最大濃度と同等の値であっ
た。
また、トランジスタＡのソースとドレイン間の抵抗を測定したところ、４．４×１０３Ω
／μｍであり、ソース電極層又はドレイン電極層と、酸化物半導体層とのコンタクト抵抗
は、チャネル幅１μｍあたり６．３×１０３Ωであった。一方、比較例トランジスタＢの
ソースとドレイン間の抵抗を測定したところ、１．２×１０１４Ω／μｍであり、ソース
電極層又はドレイン電極層と、酸化物半導体層とのコンタクト抵抗は、チャネル幅１μｍ
あたり１．６×１０６Ωであった。従って、トランジスタＡでは、不純物領域を有さない
比較例トランジスタＢよりも大幅に寄生抵抗値が低減されたトランジスタであることが確
認された。
図１６に、チャネル幅（Ｗ）を１μｍ、半導体層の膜厚を２０ｎｍ、チャネル長（Ｌ）を
０．１μｍ、０．３５μｍ又は、１μｍ、ゲート電圧（Ｖｇ）を２．７Ｖ、ドレイン電圧
（Ｖｄ）を１Ｖ、移動度を２０ｃｍ２／Ｖｓと仮定して、寄生抵抗に対するオン電流の低
下率を算出したグラフを図示する。図１６において、寄生抵抗値（ＲＥＸＴ）は、ソース
とドレイン間の抵抗（ＲＳ／Ｄ）と、電極と半導体層とのコンタクト抵抗（ＲＣ）の合計
を２倍して得られた値である。また、オン電流（Ｉｏｎ）の低下率は、下記数式（１）に
よって得られる。
一般に、実デバイスの寄生抵抗値は２０ｋΩ〜６００ｋΩ／μｍと予想されるため、要求
される寄生抵抗値は、チャネル長（Ｌ）が０．１μｍの場合、２．０ｋΩ／μｍ以下、チ
ャネル長（Ｌ）が０．３５μｍの場合、７．０ｋΩ／μｍ以下、チャネル長（Ｌ）が１μ
ｍの場合、２１ｋΩ／μｍ以下となる。
本実施例で示すトランジスタＡ１、Ａ２及びＡ３は、上記の寄生抵抗値の要求値を十分に
満たすため、本実施例のトランジスタは寄生抵抗値の低減されたトランジスタであること
が示された。
また、作製したトランジスタの電気特性の評価結果を図１３及び図１４に示す。
図１３（Ａ）は、比較例トランジスタＢ１の電気特性の評価結果であり、図１３（Ｂ）は
、比較例トランジスタＢ２の電気特性の評価結果であり、図１３（Ｃ）は、比較例トラン
ジスタＢ３の電気特性の評価結果である。図１３ではそれぞれドレイン電圧（Ｖｄ）が１
Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）、及びドレイン
電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
また、図１４（Ａ）は、トランジスタＡ１の電気特性の評価結果であり、図１４（Ｂ）は
、トランジスタＡ２の電気特性の評価結果であり、図１４（Ｃ）は、トランジスタＡ３の
電気特性の評価結果である。図１４ではそれぞれドレイン電圧（Ｖｄ）が１Ｖ、または０
．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）、及びドレイン電圧（Ｖｄ）
が０．１Ｖにおける電界効果移動度を示す。
比較例トランジスタＢにおいて、ドレイン電圧を１Ｖ、ゲート電圧を３Ｖとした場合のオ
ン電流の中央値（ｎ数＝１３）は、トランジスタＢ１において、６３μＡであり、トラン
ジスタＢ２において、４２μＡであり、トランジスタＢ３において、４．７μＡであった
。一方、トランジスタＡにおいて、ドレイン電圧を１Ｖ、ゲート電圧を３Ｖとした場合の
オン電流の中央値（ｎ数＝１３）は、トランジスタＡ１において、４２０μＡであり、ト
ランジスタＡ２において、１２０μＡであり、トランジスタＡ３において、５．６μＡと
高い値が得られた。
また、ドレイン電圧が０．１Ｖにおいて、比較例トランジスタＢの電界効果移動度の中央
値（ｎ数＝１３）は、トランジスタＢ１において、２．６ｃｍ２／Ｖｓであり、トランジ
スタＢ２において、３．５ｃｍ２／Ｖｓであり、トランジスタＢ３において、２０ｃｍ２
／Ｖｓであった。一方、ドレイン電圧が０．１Ｖにおいて、トランジスタＡの電界効果移
動度の中央値（ｎ数＝１３）は、トランジスタＡ１において、１１ｃｍ２／Ｖｓであり、
トランジスタＡ２において、１１ｃｍ２／Ｖｓであり、トランジスタＡ３において、２６
ｃｍ２／Ｖｓと高い値が得られた。
以上より、本実施例のトランジスタは高い電気的特性を付与されたトランジスタであるこ
とが示された。
１００ 領域
１０２ 領域
１０４ 領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ ゲート電極層
１４６ 側壁絶縁層
１４８ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０３ａ 不純物領域
４０３ｂ 不純物領域
４０３ｃ チャネル形成領域
４０５ 導電膜
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４１２ 側壁絶縁層
４１２ａ 絶縁層
４１２ｂ 絶縁層
４１４ 絶縁層
４１５ａ ソース配線層
４１５ｂ ドレイン配線層
４２０ トランジスタ
４２２ トランジスタ
４３１ 不純物元素
４３６ 下地絶縁層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ トランジスタ
３００３ａ 電極層
３００３ｂ 電極層
３００３ｃ 電極層
３００４ 論理回路
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁層
３１４０ｂ 絶縁層
３１４１ａ 絶縁層
３１４１ｂ 絶縁層
３１４２ａ 絶縁層
３１４２ｂ 絶縁層
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３３０３ 電極層
３４００ メモリセルアレイ
３５０１ａ 電極層
３５０１ｂ 電極層
３５０１ｃ 電極層
３５０２ａ 電極層
３５０２ｂ 電極層
３５０２ｃ 電極層
３５０３ａ 電極層
３５０３ｂ 電極層
３５０５ 電極層
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (1)

  1. 酸化物半導体層と、
    前記酸化物半導体層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、ゲート電極層と、
    前記ゲート電極層の側面に接する側壁絶縁層と、
    前記酸化物半導体層と電気的に接続された、ソース電極層と、
    前記酸化物半導体層と電気的に接続された、ドレイン電極層と、を有し、
    前記酸化物半導体層は、
    第１の領域と、
    チャネル形成領域と、
    第２の領域と、
    前記第１の領域と前記チャネル形成領域との間に第３の領域と、
    前記第２の領域と前記チャネル形成領域との間に第４の領域と、を有し、
    前記ソース電極層及び前記ドレイン電極層は、前記側壁絶縁層、前記ゲート絶縁層の側面、及び前記酸化物半導体層の上面の一部に接し、
    前記側壁絶縁層、前記第１の領域、前記第２の領域、前記第３の領域、及び前記第４の領域は、元素を有し、
    前記元素は、希ガス、リン、砒素、アンチモン、ホウ素、アルミニウム、タングステン、モリブデン、窒素、フッ素、塩素、チタン、炭素、又は亜鉛であり、
    前記第１の領域の前記元素の濃度は、前記第３の領域の前記元素の濃度よりも高く、
    前記第２の領域の前記元素の濃度は、前記第４の領域の前記元素の濃度よりも高い半導体装置。
JP2017168280A 2012-02-29 2017-09-01 半導体装置 Expired - Fee Related JP6499246B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012044266 2012-02-29
JP2012044266 2012-02-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013035484A Division JP6220526B2 (ja) 2012-02-29 2013-02-26 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2017208578A JP2017208578A (ja) 2017-11-24
JP6499246B2 true JP6499246B2 (ja) 2019-04-10

Family

ID=49001863

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013035484A Expired - Fee Related JP6220526B2 (ja) 2012-02-29 2013-02-26 半導体装置の作製方法
JP2017168280A Expired - Fee Related JP6499246B2 (ja) 2012-02-29 2017-09-01 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013035484A Expired - Fee Related JP6220526B2 (ja) 2012-02-29 2013-02-26 半導体装置の作製方法

Country Status (2)

Country Link
US (2) US9553200B2 (ja)
JP (2) JP6220526B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569241B2 (en) 2020-08-26 2023-01-31 Kioxia Corporation Semiconductor device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20220046701A (ko) 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN204391121U (zh) * 2014-12-22 2015-06-10 京东方科技集团股份有限公司 一种显示装置、阵列基板及薄膜晶体管
KR20160114511A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9911861B2 (en) 2015-08-03 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, and electronic device
TWI649875B (zh) * 2015-08-28 2019-02-01 聯華電子股份有限公司 半導體元件及其製造方法
JP6850096B2 (ja) 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
KR102493128B1 (ko) * 2016-04-12 2023-01-31 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법
US10930535B2 (en) * 2016-12-02 2021-02-23 Applied Materials, Inc. RFID part authentication and tracking of processing components
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN106935546B (zh) 2017-04-12 2019-09-06 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板、显示面板和显示装置
JP2019091794A (ja) * 2017-11-14 2019-06-13 シャープ株式会社 半導体装置
JP7194122B2 (ja) * 2018-01-05 2022-12-21 株式会社半導体エネルギー研究所 半導体装置
JP7155172B2 (ja) 2018-02-09 2022-10-18 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2023175422A1 (ja) * 2022-03-18 2023-09-21 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3484726B2 (ja) * 1992-07-16 2004-01-06 富士通株式会社 半導体装置およびその製造方法
JP3256084B2 (ja) 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP2953404B2 (ja) 1995-12-08 1999-09-27 ソニー株式会社 半導体装置及びその製造方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10261793A (ja) 1997-03-18 1998-09-29 Oki Electric Ind Co Ltd Ｍｏｓ型トランジスタの配線の製造方法
JPH11168218A (ja) 1997-12-05 1999-06-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2003050405A (ja) 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4097521B2 (ja) * 2002-12-27 2008-06-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4342826B2 (ja) * 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JPWO2007148601A1 (ja) 2006-06-19 2009-11-19 パナソニック株式会社 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US20080164582A1 (en) * 2007-01-05 2008-07-10 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
WO2009034953A1 (ja) 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101722913B1 (ko) 2008-09-12 2017-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101657957B1 (ko) 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102150275B1 (ko) 2008-09-19 2020-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR20220110330A (ko) 2008-09-19 2022-08-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101579050B1 (ko) 2008-10-03 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101980167B1 (ko) 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8153335B2 (en) * 2009-05-26 2012-04-10 Infineon Technologies Ag Lithography masks, systems, and manufacturing methods
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101155907B1 (ko) * 2009-06-04 2012-06-20 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102246529B1 (ko) 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105679834A (zh) 2009-09-16 2016-06-15 株式会社半导体能源研究所 晶体管及显示设备
KR101991006B1 (ko) 2009-10-08 2019-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
JP5706670B2 (ja) * 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101152575B1 (ko) * 2010-05-10 2012-06-01 삼성모바일디스플레이주식회사 평판 표시 장치의 화소 회로 및 그의 구동 방법
US9496405B2 (en) * 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101938726B1 (ko) 2010-06-11 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5784479B2 (ja) 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
TWI657580B (zh) * 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8809928B2 (en) 2011-05-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and method for manufacturing the semiconductor device
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569241B2 (en) 2020-08-26 2023-01-31 Kioxia Corporation Semiconductor device

Also Published As

Publication number Publication date
US20130221347A1 (en) 2013-08-29
US9553200B2 (en) 2017-01-24
JP6220526B2 (ja) 2017-10-25
US20170110586A1 (en) 2017-04-20
JP2017208578A (ja) 2017-11-24
JP2013211538A (ja) 2013-10-10

Similar Documents

Publication Publication Date Title
JP6499246B2 (ja) 半導体装置
JP7113879B2 (ja) 半導体装置
JP6366800B2 (ja) 半導体装置及び半導体装置の製造方法
JP7393110B2 (ja) 半導体装置
JP6419911B2 (ja) 半導体装置
JP6100071B2 (ja) 半導体装置の作製方法
JP6134537B2 (ja) 半導体装置
JP6186166B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190314

R150 Certificate of patent or registration of utility model

Ref document number: 6499246

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees