JP4097521B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその作製方法に係わり、特に、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小し、かつ隣接する画素電極の短絡を防ぐ技術に関する。
【0002】
【従来の技術】
従来のアクティブマトリクス型液晶表示装置は複数のTFT(thin film transistor)を有している。TFTのドレイン領域上にはドレイン電極が接続されており、ドレイン電極上には画素電極が接続されている。画素電極上に液晶材料が配置されている。
【0003】
【特許文献1】
特開平5−158068号公報(2〜3頁、図1)
【0004】
【発明が解決しようとする課題】
上記従来のアクティブマトリクス型液晶表示装置は、画素電極による電界印加により画素毎に液晶材料を駆動しており、隣接する画素電極は互いに絶縁される必要がある。このため、隣接する画素電極の相互間には絶縁できる程度の間隔が必要となる。しかし、隣接する画素電極の間の部分では液晶材料を駆動していないため、液晶材料の駆動という点では無駄な部分である。従って、隣接する画素電極の間隔はできる限り狭いことが望ましい。この間隔を縮小できれば、遮光膜の面積も縮小できるので、開口率の向上につながるからである。
【0005】
上記アクティブマトリクス型液晶表示装置において、隣接する画素電極の間隔を決定している要因は主に加工マージンであり、具体的には以下のものが挙げられる。
1)画素電極を形成する際のパターニング工程におけるレジスト寸法を制御する精度。
2)画素電極を形成する際のパターニング工程におけるアライメント精度。
3)レジスト寸法と仕上がり寸法の差を制御する精度。
4)パターニングの際のエッチング工程の精度(狭い間隔を確実にエッチングできるか否か)。
【0006】
本発明は上記のような事情を考慮してなされたものであり、その目的は、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小し、かつ隣接する画素電極の短絡を防ぐ技術を提供することにある。
【0007】
【課題を解決するための手段】
上記課題を解決するため、本明は次の2つの特徴的なプロセスを採用するものである。
1)画素電極の下地の絶縁膜を加工することにより、該絶縁膜の表面に凸部を形成する。この凸部は、隣接する画素電極の間に位置するものである。代表的な凸部の表面は、曲率を有する面又は傾斜面を備えている。
2)前記凸部を有する絶縁膜の全面上に導電膜を形成し、前記凸部の上部付近又は頂点付近の導電膜を除去することにより、前記導電膜からなる画素電極が絶縁膜上に形成され、隣接する画素電極は前記凸部によって絶縁分離される。
なお、前記凸部の頂点付近の導電膜を除去する具体的方法としては、例えばCMP(chemical mechanical polishing)による研磨除去が挙げられる。
【0008】
本発明に係る半導体装置の作製方法は、画素電極の下地絶縁膜を加工することにより、隣接する画素電極形成領域の間に位置する凸部を前記下地絶縁膜に形成する工程と、前記下地絶縁膜上に導電膜を形成する工程と、前記凸部の上部付近の導電膜を除去することにより、前記導電膜からなる画素電極を前記下地絶縁膜上に形成するとともに隣接する画素電極を前記凸部によって絶縁分離する工程と、を具備することを特徴とする。
【0009】
上記半導体装置の作製方法によれば、画素電極の下地絶縁膜を加工することにより、隣接する画素電極形成領域の間に位置する凸部を前記下地絶縁膜に形成し、この凸部を隣接する画素電極の間の絶縁分離用の絶縁物とする。従って、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小することが可能となり、さらに、隣接する画素電極の短絡を防ぐことができる。
【0010】
また、本発明に係る半導体装置の作製方法において、前記凸部を前記下地絶縁膜に形成する工程は、前記画素電極の下地絶縁膜をウエットエッチング又はドライエッチングで加工することにより行うことも可能である。
【0011】
また、本発明に係る半導体装置の作製方法においては、前記凸部を前記下地絶縁膜に形成する工程の前に、基板上に薄膜トランジスタを形成し、前記薄膜トランジスタの上方に下地絶縁膜を形成する工程をさらに具備することも可能である。
【0012】
また、本発明に係る半導体装置の作製方法において、前記凸部によって絶縁分離する工程は、前記凸部の上部付近の導電膜をCMP研磨除去又はエッチバック除去によって行うことも可能である。
【0013】
また、本発明に係る半導体装置の作製方法において、前記凸部の表面は曲率を有する面又は傾斜面を備えていることが好ましい。
【0014】
本発明に係る半導体装置の作製方法は、基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタの上方に絶縁膜を形成する工程と、前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、前記レジストマスクをマスクとして前記絶縁膜をウエットエッチングすることにより、隣接する画素電極形成領域の間に位置し且つ曲率を有する面又は傾斜面を備えた凸部を前記絶縁膜に形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記凸部の上部付近の導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜上に形成するとともに隣接する画素電極を前記凸部によって絶縁分離する工程と、を具備することを特徴とする。
【0015】
上記半導体装置の作製方法によれば、レジストマスクをマスクとして絶縁膜をウエットエッチングすることにより、隣接する画素電極形成領域の間に位置し且つ曲率を有する面又は傾斜面を備えた凸部を前記絶縁膜に形成する。ウエットエッチングは等方性エッチングであるため、レジストマスクの下方内側まで絶縁膜がエッチングされ、凸部の幅をレジストマスクの幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。
【0016】
本発明に係る半導体装置の作製方法は、基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタの上方に絶縁膜を形成する工程と、前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、前記レジストマスクをマスクとして前記絶縁膜を第1の条件でドライエッチングすることにより、隣接する画素電極形成領域の間に位置し且つほぼ垂直な側面を有する凸部を前記絶縁膜に形成する工程と、前記レジストマスクをマスクとして前記絶縁膜を第2の条件でドライエッチングすることにより、前記ほぼ垂直な側面を有する凸部に曲率を有する面又は傾斜面を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記凸部の上部付近の導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜上に形成するとともに隣接する画素電極を前記凸部によって絶縁分離する工程と、を具備することを特徴とする。
【0017】
上記半導体装置の作製方法によれば、レジストマスクをマスクとして絶縁膜を第1の条件でドライエッチングして該絶縁膜をほぼ垂直に加工した後、レジストマスクをマスクとして絶縁膜を第2の条件でドライエッチングする。これにより、レジストマスクを後退させながら絶縁膜がドライエッチングされ、凸部の幅をエッチング前のレジストマスクの幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。
【0018】
また、本発明に係る半導体装置の作製方法において、前記凸部の表面は傾斜面を備えており、該傾斜面の傾斜角度が30〜60°であり、前記凸部の高さが0.2μm以上セルギャップの50%以下であることが好ましい。
【0019】
また、本発明に係る半導体装置の作製方法においては、前記凸部の幅は0.1μm以上1.0μm以下であることが好ましい。
【0020】
本発明に係る半導体装置は、前記半導体装置の作製方法により作製されたものであることも可能である。
【0021】
本発明に係る半導体装置は、隣接する画素電極と、前記画素電極の下地絶縁膜であって、前記隣接する画素電極の間に位置し且つ前記隣接する画素電極を絶縁分離する凸部を有する下地絶縁膜と、を具備することを特徴とする。
【0022】
また、本発明に係る半導体装置においては、前記下地絶縁膜の下方に形成された薄膜トランジスタをさらに具備し、前記薄膜トランジスタが基板上に形成されていることも可能である。
【0023】
また、本発明に係る半導体装置において、前記凸部の表面は曲率を有する面又は傾斜面を備えていることが好ましい。
【0024】
また、本発明に係る半導体装置において、前記凸部の表面は傾斜面を備えており、該傾斜面の傾斜角度が30〜60°であり、前記凸部の高さが0.2μm以上セルギャップの50%以下であることが好ましい。
【0025】
また、本発明に係る半導体装置において、前記凸部の幅は0.1μm以上1.0μm以下であることが好ましい。
【0026】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
(実施の形態1)
図1(A)乃至(D)は、本発明に係る実施の形態1による半導体装置の一例であるアクティブマトリクス型液晶表示装置の作製方法を示す断面図である。
【0027】
まず、図1(A)に示すように、ガラス又は石英からなる基板10の上に公知の方法、例えば特許3300153号公報、特許2873669号公報などに開示された方法により第1及び第2のTFT11,12を形成する。
【0028】
次いで、第1及び第2のTFT11,12の上に無機絶縁膜からなる層間絶縁膜13をCVD(chemical vapor deposition)法により形成する。この後、この層間絶縁膜13上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、層間絶縁膜13上にはレジストマスク14が形成される。このレジストマスク14は、画素電極と画素電極との間となるべきところが覆われたマスクであり、言い換えると、画素電極が形成される領域が開口されたマスクである。また、レジストマスク14と第1及び第2のTFT11,12との間に遮光膜17を配置する。
【0029】
次に、図1(B)に示すように、レジストマスク14をマスクとして層間絶縁膜13をウエットエッチングする。これにより、層間絶縁膜13における画素電極が形成される領域に凹部13aが形成され、画素電極と画素電極との間となるべきところに凸部13bが形成される。なお、ウエットエッチングは等方性エッチングであるため、レジストマスク14の下の層間絶縁膜(即ちレジストマスク14で覆われている層間絶縁膜)も一部エッチングされる。このため、凸部13bの幅はレジストマスク14の幅より狭く形成され、凸部13bの側面には曲率を有する面又は傾斜面が形成される。
【0030】
この後、図1(C)に示すように、前記レジストマスク14を除去する。次いで、層間絶縁膜13に第1及び第2のTFT11,12それぞれのドレイン電極上に位置するコンタクトホール13c,13dを形成する。次いで、コンタクトホール13c,13d内及び層間絶縁膜13上に導電膜15を形成する。
【0031】
次に、図1(D)に示すように、層間絶縁膜の凸部13b上の導電膜をCMPにより研磨除去する。この際、層間絶縁膜13の一部が研磨除去されても良い。このようにして層間絶縁膜13上に第1及び第2の画素電極15a,15bが形成され、第1の画素電極15aと第2の画素電極15bとの間には凸部13bが配置され、この凸部によって隣接する第1及び第2の画素電極が絶縁分離される。第1の画素電極15aは第1のTFT11のドレイン電極に電気的に接続され、第2の画素電極15bは第2のTFT12のドレイン電極に電気的に接続される。
【0032】
図1(D)に示す層間絶縁膜の凸部13bの寸法形状は次の通りとする。
電極間隔xは、0.1μm以上1.0μm以下であることが好ましい。xの下限を0.1μmとしたのは、隣接する画素電極間が短絡しない間隔とするためであり、xの上限を1.0μmとしたのは、開口率を高められる間隔とするためである。
【0033】
また、通常のラビングのみで液晶の配向を制御する場合は、段差(凸部の高さ)が少ないほうが好ましい。このため、凸部の高さyは0.2μm以下であることが好ましい。
【0034】
また、凸部に形成されるテーパー形状を精密に制御することにより、ラビングしないで液晶の配向を制御することも可能である。この場合、テーパー角度θが30〜60°のとき、凸部の高さyは、0.2μm以上セルギャップの50%以下であることが好ましく、さらに好ましくは0.2μm以上1.5μm以下である。但し、セルギャップとは、画素電極と対向基板との間隔をいう。
【0035】
上記実施の形態1によれば、レジストマスク14をマスクとして層間絶縁膜13をウエットエッチングすることにより、該層間絶縁膜13に凸部13bを形成し、この凸部を隣接する画素電極の間の絶縁分離用の絶縁物とする。従って、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小することが可能となり、さらに、隣接する画素電極の短絡を防ぐことができる。
【0036】
また、ウエットエッチングは等方性エッチングであるため、レジストマスクの下方内側まで層間絶縁膜13がエッチングされ、凸部の幅(電極間隔x)をレジストマスク14の幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。具体的には、電極間隔xを0.1μm以上1.0μm以下にすることが可能である。これにより、より広い領域で液晶材料を駆動することができ、開口率の向上を図ることができる。
【0037】
また、隣接する画素電極の間が層間絶縁膜の凸部13bであるため、導電膜15をCMPにより研磨除去することが容易である。
【0038】
また、従来のアクティブマトリクス型液晶表示装置において各画素電極の極性が逆の場合、横電界が原因のディスクリネーションによりコントラストの低下が起こりやすい。これに対し、本実施の形態では、隣接する画素電極の間の層間絶縁膜を凸に形成しているため、横電界よりも縦電界の方が強くなり、ディスクリネーションにより光漏れを抑制することができる。
【0039】
(実施の形態2)
図2(A)乃至(D)は、本発明に係る実施の形態2による半導体装置の一例であるアクティブマトリクス型液晶表示装置の作製方法を示す断面図であり、図1と同一部分には同一符号を付す。
【0040】
図2(A)に示すように、実施の形態1と同様の方法により、基板10の上に第1及び第2のTFT11,12を形成し、第1及び第2のTFT11,12の上に層間絶縁膜13を形成する。
【0041】
この後、層間絶縁膜13上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、該層間絶縁膜13上にはレジストマスク16が形成される。レジストマスク16は、画素電極と画素電極との間となるべきところが覆われたマスクであり、言い換えると、画素電極が形成される領域が開口されたマスクである。
【0042】
次いで、レジストマスク16をマスクとして層間絶縁膜13を第1の条件でドライエッチングする。これにより、層間絶縁膜13における画素電極が形成される領域に凹部23aが形成され、画素電極と画素電極との間となるべきところに凸部23bが形成される。なお、第1の条件は、層間絶縁膜13がほぼ垂直にエッチングされるような条件である。
【0043】
次に、図2(B)に示すように、レジストマスク16をマスクとして層間絶縁膜13を第2の条件でドライエッチングする。第2の条件は、レジストマスク16を後退させながら層間絶縁膜13をドライエッチングして凸部23bの側面に曲率を有する面又は傾斜面を形成するような条件である。これにより、凸部23bの幅はドライエッチングする前のレジストマスク16の幅より狭く形成され、凸部23bの側面には曲率を有する面又は傾斜面が形成される。
【0044】
この後、図2(C)に示すように、前記レジストマスク16を除去する。次いで、層間絶縁膜13に第1及び第2のTFT11,12それぞれのドレイン電極上に位置するコンタクトホール13c,13dを形成する。次いで、コンタクトホール13c,13d内及び層間絶縁膜13上に導電膜15を形成する。
【0045】
次に、図2(D)に示すように、実施の形態1の場合と同様に、層間絶縁膜の凸部23b上の導電膜をCMPにより研磨除去する。この際、層間絶縁膜13の一部が研磨除去されても良い。このようにして層間絶縁膜13上に第1及び第2の画素電極15a,15bが形成され、第1の画素電極15aと第2の画素電極15bとの間には凸部23bが配置され、この凸部によって隣接する第1及び第2の画素電極が絶縁分離される。なお、図2(D)に示す層間絶縁膜の凸部23bの寸法形状、即ち電極間隔xと凸部の高さyは実施の形態1と同様とする。
【0046】
上記実施の形態2においても実施の形態1と同様の効果を得ることができる。すなわち、実施の形態2では、レジストマスク16をマスクとして層間絶縁膜13を第1の条件でドライエッチングして該層間絶縁膜13をほぼ垂直に加工した後、レジストマスク16をマスクとして層間絶縁膜13を第2の条件でドライエッチングする。これにより、レジストマスク16を後退させながら層間絶縁膜がドライエッチングされ、凸部23bの幅(電極間隔x)をエッチング前のレジストマスク16の幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。これにより、より広い領域で液晶材料を駆動することができ、開口率の向上を図ることができる。
また、凸部23bの他の作製方法として、次の2つの作製方法を用いることも可能である。一つは、第1のエッチング条件でレジストの断面形状をテーパー状にした後、第2のエッチング条件でレジストを後退させながら層間絶縁膜をエッチングする方法である。
他の一つは、最初からテーパー形状のレジストマスクを形成して、レジストマスクを後退させながら層間絶縁膜をエッチングする方法である。
【0047】
また、隣接する画素電極の間が層間絶縁膜の凸部23bであるため、導電膜15をCMPにより研磨除去することが容易である。
【0048】
また、従来のアクティブマトリクス型液晶表示装置において各画素電極の極性が逆の場合、横電界が原因のディスクリネーションによりコントラストの低下が起こりやすい。これに対し、本実施の形態では、隣接する画素電極の間の層間絶縁膜を凸に形成しているため、横電界よりも縦電界の方が強くなり、ディスクリネーションにより光漏れを抑制することができる。
【0049】
尚、本発明は前記実施の形態に限定されず、種々変更して実施することが可能である。
また、前記実施の形態1及び実施の形態2では、層間絶縁膜の凸部上の導電膜をCMPにより研磨除去しているが、CMP以外の方法で導電膜を除去することも可能であり、例えば層間絶縁膜の凸部上に導電膜を形成した後、塗布膜(レジスト膜等)を形成し、塗布膜と導電膜とをエッチングして層間絶縁膜の凸部上の導電膜を除去するエッチバック法を用いても良い。なお、エッチバック法を用いた場合、層間絶縁膜の凸部上の導電膜を除去した後、塗布膜を除去する。
【0050】
また、前記実施の形態1及び実施の形態2では、アクティブマトリクス型液晶表示装置を用いて本発明を説明しているが、本発明を他の表示装置、例えば有機EL、無機ELなどに適用することも可能である。
【0051】
【実施例】
(実施例1)
図3(A)乃至(C)及び図4(A)乃至(C)は、本発明の実施例1によるアクティブマトリクス基板の作製方法を示す断面図である。
【0052】
まず、図3(A)に示すように、ガラス基板又は石英基板などの基板100を用意し、この基板100上に公知の手法により無機絶縁膜からなる下地絶縁膜101を10〜200nmの厚さで形成する。この下地絶縁膜101は、基板上にSiH4、NH3、N2Oから形成される酸化窒化シリコン膜101aを50nmの膜厚で成膜し、この酸化窒化シリコン膜101aの上にSiH4、N2Oから形成される酸化窒化シリコン膜101bを100nmの膜厚で成膜したものを用いる。なお、下地絶縁膜101は、ガラス基板中に含まれるアルカリ金属が半導体層中に拡散しないようにバリア膜として形成するものであるため、石英基板を用いる場合には下地絶縁膜を形成する工程を省略することも可能である。
【0053】
次に、下地絶縁膜101の上に公知の手法により結晶性半導体膜を形成する。すなわち、下地絶縁膜101上に非晶質珪素膜をプラズマCVD法、減圧CVD法もしくはスパッタ法を用いて成膜した後、非晶質珪素膜の上に、金属元素を含む溶液、例えば重量換算で1〜10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーでスピンコート法により塗布して触媒元素含有層を形成する。なお、ここでは、ニッケルを含む溶液を用いているが、他の金属元素を含む溶液を用いることも可能である。他の金属元素としては、鉄、コバルト、ルテニウム、パラジウム、オスミウム、イリジウム、白金、銅、金などの群より選ばれた1種又は複数種を用いることも可能である。次いで、例えば500℃の温度、1時間の加熱時間で基板を加熱処理することにより、非晶質珪素膜が含有する水素を放出させる。次に、基板を500〜650℃の温度で1〜24時間の加熱時間(例えば500℃で4時間の加熱時間)で加熱することにより、下地絶縁膜101上に結晶性珪素膜を形成する。この際の加熱方法はレーザ照射によるものであっても良い。
【0054】
この後、結晶性珪素膜中から金属元素のゲッタリングを行い、結晶性珪素膜中の金属元素を除去又は濃度を低減する。ゲッタリングの手法としては、結晶性珪素膜の一部にリン又は希ガス(代表的にはアルゴン)などを添加してゲッタリングサイトを形成した後、熱処理を行って触媒元素を移動させる方法、若しくはリン又は希ガスなどを含有した非晶質半導体膜又は結晶質半導体を酸化膜を介して積層し、ゲッタリングサイトとして熱処理を行って触媒元素をゲッタリングサイトに移動させる方法を用いれば良い。ゲッタリング後の結晶性珪素膜の不純物金属元素の濃度を1×1017/cm3以下(SIMS(二次イオン質量分析法)の測定限界以下)とすることが好ましく、より好ましくはICP−MS(誘導結合高周波プラズマ分光質量分析法)により5×1016/cm3以下とすることである。
【0055】
次に、前記結晶性珪素膜を所望の形状にエッチングすることにより、下地絶縁膜101上には該結晶性珪素膜からなる活性層103〜106が形成される。次いで、活性層103〜106及び下地絶縁膜101の上にプラズマCVD法またはスパッタ法によりゲート絶縁膜107を形成する。この後、pチャネル型TFTとなる半導体膜(図3(A)に示す領域104)のチャネル形成領域以外の領域に、n型を付与する不純物を選択的に添加する。次いで、ゲート絶縁膜107の上に膜厚が30nm程度の窒化タンタル膜からなる第1の導電膜108を成膜する。次いで、第1の導電膜108の上に膜厚が370nm程度のタングステン膜からなる第2の導電膜109を成膜する。
【0056】
なお、ここでは第1の導電膜610に窒化タンタル膜を用い、第2の導電膜109にタングステン膜を用いているが、これに限定されるものではなく、第1及び第2の導電膜108,109それぞれに、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジム(Nd)からなる群から選ばれた元素からなる膜、前記群から選ばれた1又は複数の元素を少なくとも主成分とする合金材料若しくは化合物材料からなる膜、又は、銀−銅−パラジウム合金(AgPdCu合金)膜を用いることも可能である。
【0057】
この後、特開2000−243975号公報の実施例1に示されているような公知の手法を用いることによりアクティブマトリクス基板を作製する。
すなわち、図3(B)に示すように、第1及び第2の導電膜108,109をパターニングすることにより、ゲート絶縁膜107上には第1及び第2の導電膜121a,121bからなる第1のゲート電極、第1及び第2の導電膜122a,122bからなる第2のゲート電極、第1及び第2の導電膜123a,123bからなる第3のゲート電極、第1及び第2の導電膜124a,124bからなる第4のゲート電極が形成される。なお、ここでは第1及び第2の導電膜からなるゲート電極を形成しているが、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の1層の導電膜からなるゲート電極を形成することも可能である。
【0058】
次いで、N−TFT及びP−TFTそれぞれにV族及びIII族の不純物元素をドーピングする。これにより、N−TFTの活性層には低濃度不純物領域121〜123及びソース領域又はドレイン領域124〜126が形成され、P−TFTの活性層にはソース領域又はドレイン領域127が形成される。次いで、ゲート電極を含む全面上にプラズマCVD法による膜厚50nm程度の窒化シリコン膜等からなる無機絶縁膜である第1の層間絶縁膜130を形成する。なお、V族及びIII族の不純物元素をドーピングした後、必要に応じて加熱処理又はレーザーアニール等で不純物元素の活性化を行う。
【0059】
次に、図3(C)に示すように、第1の層間絶縁膜130の上にプラズマCVD法による膜厚530nm程度の酸化シリコン膜等からなる無機絶縁膜である第2の層間絶縁膜131を形成する。次いで、第1、第2の層間絶縁膜130,131及びゲート絶縁膜107にコンタクトホールを形成する。次いで、このコンタクトホール内及び第2の層間絶縁膜131上にチタン膜とアルミニウム膜を積層した導電膜を形成し、この導電膜を所望の形状にエッチングすることにより、第2の層間絶縁膜131上には配線142〜151が形成される。
【0060】
この後、図4(A)に示すように、配線142〜151を含む全面上にプラズマCVD法により膜厚が100nm程度の酸化シリコン膜などの無機絶縁膜からなる第3の層間絶縁膜161を成膜する。次いで、第3の層間絶縁膜161上に膜厚が100nm程度のAlからなる第4の導電膜を成膜し、第4の導電膜をパターニングすることにより、第3の層間絶縁膜161上には第4の導電膜からなるブラックマトリクス162,163が形成される。
【0061】
次いで、ブラックマトリクス162,163を含む全面上にプラズマCVD法により膜厚600〜1000nm程度の酸化シリコン膜などからなる第4の層間絶縁膜164を形成する。次いで、第4の層間絶縁膜164上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、第4の層間絶縁膜164上にはレジストマスク165,166が形成される。
【0062】
次に、図4(B)に示すように、レジストマスク165,166をマスクとして第4の層間絶縁膜164をウエットエッチングする。この際のエッチング条件は、18〜25℃の温度の1/100HFとフッ化アンモニウムの水溶液に基板を数分間浸して第4の層間絶縁膜をウエットエッチングするものである。このようにして第4の層間絶縁膜164における画素電極が形成される領域に凹部164aが形成され、画素電極と画素電極との間となるべきところに凸部164bが形成される。なお、ウエットエッチングは等方性エッチングであるため、レジストマスク165,166の下の第4の層間絶縁膜(即ちレジストマスク165,166で覆われている第4の層間絶縁膜)も一部エッチングされる。このため、凸部164bの幅はレジストマスク165,166の幅より狭く形成され、凸部164bの側面には曲率を有する面又は傾斜面が形成される。
【0063】
次いで、前記レジストマスク165,166を除去する。次いで、第3及び第4の層間絶縁膜161,164に配線148,151上に位置するコンタクトホールを形成する。次いで、コンタクトホール内及び第4の層間絶縁膜164上に膜厚100nm程度のITOからなる第5の導電膜172を形成する。
【0064】
なお、第5の導電膜172としては、反射型の液晶表示装置の場合、光反射率の高い金属膜、代表的にはアルミニウム又は銀を主成分とする材料膜、或いはそれらの積層膜等を用いることが好ましく、透過型の液晶表示装置の場合、透光性を有する導電膜、代表的にはITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3−ZnO)、酸化亜鉛(ZnO)等を用いることが好ましい。
【0065】
この後、図4(C)に示すように、第4の層間絶縁膜の凸部164b上の第5の導電膜172をCMPにより研磨除去する。この際、第4の層間絶縁膜164の一部が研磨除去されても良い。このようにして第4の層間絶縁膜164上に第1及び第2の画素電極181,182が形成され、第1の画素電極181と第2の画素電極182との間には凸部164bが配置され、この凸部によって隣接する第1及び第2の画素電極が絶縁分離される。第1の画素電極181は配線148に電気的に接続され、第2の画素電極182は配線151に電気的に接続される。以上の工程により、nチャネル型TFT191、pチャネル型TFT192を有する駆動回路195と画素TFT193,194を有する画素部196を同一基板上に有するアクティブマトリクス基板を作製することができる。
【0066】
図4(C)に示す第4の層間絶縁膜の凸部164bの寸法形状は実施の形態1の場合と同様とする。
【0067】
上記実施例1によれば、レジストマスク165,166をマスクとして第4の層間絶縁膜164をウエットエッチングすることにより、該層間絶縁膜164に凸部164bを形成し、この凸部を隣接する画素電極の間の絶縁分離用の絶縁物とする。従って、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小することが可能となり、さらに、隣接する画素電極の短絡を防ぐことができる。
【0068】
また、ウエットエッチングは等方性エッチングであるため、レジストマスクの下方内側まで第4の層間絶縁膜164がエッチングされ、凸部の幅(電極間隔)をレジストマスク165,166の幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。具体的には、電極間隔を0.1μm以上1.0μm以下にすることが可能である。これにより、より広い領域で液晶材料を駆動することができ、開口率の向上を図ることができる。
【0069】
また、隣接する画素電極の間が第4の層間絶縁膜の凸部164bであるため、第5の導電膜172をCMPにより研磨除去することが容易である。
【0070】
また、従来のアクティブマトリクス型液晶表示装置において各画素電極の極性が逆の場合、横電界が原因のディスクリネーションによりコントラストの低下が起こりやすい。これに対し、本実施例では、隣接する画素電極の間の第4の層間絶縁膜を凸に形成しているため、横電界よりも縦電界の方が強くなり、ディスクリネーションにより光漏れを抑制することができる。
【0071】
尚、上記実施例1では、コンタクトホール内及び第4の層間絶縁膜164上にITOからなる第5の導電膜172を形成し、第4の層間絶縁膜の凸部164b上の第5の導電膜172をCMPにより研磨除去しているが、コンタクトホール内及び第4の層間絶縁膜164上に第1のITOを成膜し、第1のITOを焼成した後、第1のITO上に第2のITOを成膜し、第4の層間絶縁膜の凸部164b上の第1及び第2のITOをCMPにより研磨除去することも可能である。この場合、第1及び第2のITOが第5の導電膜172に相当し、第1のITOは画素電極となる導電膜であり、第2のITOはCMPによる研磨時に第1のITOを保護するための導電膜である。なお、第2のITOは、CMPによる研磨により画素電極を形成した後、除去する。
【0072】
(実施例2)
図5(A)乃至(C)は、本発明の実施例2によるアクティブマトリクス基板の作製方法を示す断面図であり、図3及び図4と同一部分には同一符号を付す。
【0073】
まず、実施例1の図3(A)〜(C)に示す工程と同様の工程を行う。
次いで、図5(A)に示すように、配線142〜151を含む全面上にプラズマCVD法により膜厚が100nm程度の酸化シリコン膜などの無機絶縁膜からなる第3の層間絶縁膜161を成膜する。次いで、第3の層間絶縁膜161上に膜厚が100nm程度のAlからなる第4の導電膜を成膜し、第4の導電膜をパターニングすることにより、第3の層間絶縁膜161上には第4の導電膜からなるブラックマトリクス162,163が形成される。
【0074】
次いで、ブラックマトリクス162,163を含む全面上にプラズマCVD法により膜厚600〜1000nm程度の酸化シリコン膜などからなる第4の層間絶縁膜164を形成する。次いで、第4の層間絶縁膜164上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、第4の層間絶縁膜164上にはレジストマスク215,216が形成される。レジストマスク215,216は、画素電極と画素電極との間となるべきところが覆われたマスクであり、言い換えると、画素電極が形成される領域が開口されたマスクである。
【0075】
次いで、レジストマスク215,216をマスクとして第4の層間絶縁膜164を第1の条件でドライエッチングする。これにより、第4の層間絶縁膜164における画素電極が形成される領域に凹部164aが形成され、画素電極と画素電極との間となるべきところに凸部164bが形成される。なお、第1の条件は、第4の層間絶縁膜164がほぼ垂直にエッチングされるような条件である。
【0076】
次に、図5(B)に示すように、レジストマスク215,216をマスクとして第4の層間絶縁膜164を第2の条件でドライエッチングする。第2の条件は、エッチング用ガスに弗化炭素(CF4)と酸素(O2)を用い、それぞれのガス流量比を70/30(sccm)として、レジストマスク215,216を後退させながら第4の層間絶縁膜164をドライエッチングして凸部164bの側面に曲率を有する面又は傾斜面を形成するような条件である。これにより、凸部164bの幅はドライエッチングする前のレジストマスク215,216の幅より狭く形成され、凸部164bの側面には曲率を有する面又は傾斜面が形成される。
【0077】
次いで、前記レジストマスク215,216を除去する。次いで、第3及び第4の層間絶縁膜161,164に配線148,151上に位置するコンタクトホールを形成する。次いで、コンタクトホール内及び第4の層間絶縁膜164上に膜厚100nm程度のITOからなる第5の導電膜172を形成する。なお、第5の導電膜172の材料は、実施例1の場合と同様である。
【0078】
この後、図5(C)に示すように、第4の層間絶縁膜の凸部164b上の第5の導電膜172をCMPにより研磨除去する。この際、第4の層間絶縁膜164の一部が研磨除去されても良い。このようにして第4の層間絶縁膜164上に第1及び第2の画素電極181,182が形成され、第1の画素電極181と第2の画素電極182との間には凸部164bが配置され、この凸部によって隣接する第1及び第2の画素電極が絶縁分離される。以上の工程により、nチャネル型TFT191、pチャネル型TFT192を有する駆動回路195と画素TFT193,194を有する画素部196を同一基板上に有するアクティブマトリクス基板を作製することができる。
【0079】
図4(C)に示す第4の層間絶縁膜の凸部164bの寸法形状は実施の形態1の場合と同様とする。
【0080】
上記実施例2においても実施例1と同様の効果を得ることがえきる。すなわち、実施例2では、レジストマスク215,216をマスクとして第4の層間絶縁膜164を第1の条件でドライエッチングして該層間絶縁膜をほぼ垂直に加工した後、レジストマスクをマスクとして該層間絶縁膜を第2の条件でドライエッチングする。これにより、レジストマスクを後退させながら該層間絶縁膜がドライエッチングされ、凸部164bの幅(電極間隔)をエッチング前のレジストマスクの幅より細くすることができる。すなわち、従来のレジストの加工限界よりも更に細いエッチング加工が可能となるため、確実に画素電極間の短絡を防止しつつ、画素電極間を狭くすることができる。これにより、より広い領域で液晶材料を駆動することができ、開口率の向上を図ることができる。
【0081】
また、隣接する画素電極の間が層間絶縁膜の凸部164bであるため、導電膜172をCMPにより研磨除去することが容易である。
【0082】
また、従来のアクティブマトリクス型液晶表示装置において各画素電極の極性が逆の場合、横電界が原因のディスクリネーションによりコントラストの低下が起こりやすい。これに対し、本実施の形態では、隣接する画素電極の間の層間絶縁膜を凸に形成しているため、横電界よりも縦電界の方が強くなり、ディスクリネーションにより光漏れを抑制することができる。
【0083】
(実施例3)
図6は、本発明の実施例3によるアクティブマトリクス型液晶表示装置(液晶表示パネル)の作製方法を説明する断面図である。
本実施例では、実施例1又は実施例2で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を、図6を参照しつつ以下に説明する。
【0084】
まず、実施例1又は実施例2に従い、図4(C)又は図5(C)に示す状態のアクティブマトリクス基板を得た後、このアクティブマトリクス基板上に配向膜811を形成し、ラビング処理を行う。なお、配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布しても良い。
【0085】
次いで、対向基板801を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタ802が設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜807を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極808を画素部に形成し、対向基板の全面に配向膜812を形成し、ラビング処理を施した。
【0086】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材809で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料810を注入し、封止剤(図示せず)によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板803等を適宜設けた。そして、公知の技術を用いてFPC(図示せず)を貼りつけた。このようにしてアクティブ型液晶モジュールを形成する。
【0087】
次に、バックライト804、導光板805を設け、カバー806で覆うことにより、アクティブマトリクス型液晶表示装置が完成する。なお、カバー806と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板803は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【0088】
尚、本発明は前述した実施例に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、LCD基板以外の基板に本発明を適用することも可能であり、また液晶表示装置以外の電気光学装置、半導体装置に本発明を適用することも可能である。
【0089】
前記実施例に示した液晶表示装置は、様々な電子機器のディスプレイとして利用される。なお、電子機器とは、液晶表示装置を搭載した製品と定義する。その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションTV、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ(ノート型を含む)、携帯情報端末(モバイルコンピュータ、携帯電話等)などが挙げられる。
【0090】
【発明の効果】
以上説明したように本発明によれば、隣接する画素電極の間隔を従来の加工マージンで決定される限界よりも縮小し、かつ隣接する画素電極の短絡を防ぐことができる。
【図面の簡単な説明】
【図1】(A)乃至(D)は、本発明に係る実施の形態1による半導体装置の一例であるアクティブマトリクス型液晶表示装置の作製方法を示す断面図である。
【図2】(A)乃至(D)は、本発明に係る実施の形態2による半導体装置の一例であるアクティブマトリクス型液晶表示装置の作製方法を示す断面図である。
【図3】(A)乃至(C)は、本発明の実施例1によるアクティブマトリクス基板の作製方法を示す断面図である。
【図4】(A)乃至(C)は、本発明の実施例1によるアクティブマトリクス基板の作製方法を示すものであり、図3(C)の次の工程を示す断面図である。
【図5】(A)乃至(C)は、本発明の実施例2によるアクティブマトリクス基板の作製方法を示す断面図である。
【図6】本発明の実施例3によるアクティブマトリクス型液晶表示装置の作製方法を説明する断面図である。
【符号の説明】
10,100…基板 11…第1のTFT
12…第2のTFT 13…層間絶縁膜
13a,23a…凹部 13b,23b…凸部
13c,13d…コンタクトホール 14,16…レジストマスク
15…導電膜
15a,15b…第1及び第2の画素電極
17…遮光膜 101…下地絶縁膜
101a,101b…酸化窒化シリコン膜
103〜106…活性層 107…ゲート絶縁膜
108,121a,122a,123a,124a…第1の導電膜
109,121b,122b,123b,124b…第2の導電膜
121〜123…低濃度不純物領域
124〜127…ソース領域又はドレイン領域
130…第1の層間絶縁膜 131…第2の層間絶縁膜
142〜151…配線 161…第3の層間絶縁膜
162,163…ブラックマトリクス 164…第4の層間絶縁膜
164a…凹部 164b…凸部
165,166,215,216…レジストマスク
172…第5の導電膜 181…第1の画素電極
182…第2の画素電極 191…nチャネル型TFT
192…pチャネル型TFT 193,194…画素TFT
195…駆動回路 196…画素部
801…対向基板 802…カラーフィルタ
803…偏光板 804…バックライト
805…導光板 806…カバー
807…平坦化膜 808…対向電極
809…シール材 810…液晶材料
811,812…配向膜
Claims (7)
- 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜をウエットエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つ傾斜面を備えた凸部を前記絶縁膜に形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上セルギャップの50%以下であることを特徴とする半導体装置の作製方法。 - 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜をウエットエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つ傾斜面を備えた凸部を前記絶縁膜に形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上1.5μm以下であることを特徴とする半導体装置の作製方法。 - 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜を第1の条件でドライエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つほぼ垂直な側面を有する凸部を前記絶縁膜に形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜を第2の条件でドライエッチングすることにより、前記ほぼ垂直な側面を有する凸部に傾斜面を形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上セルギャップの50%以下であることを特徴とする半導体装置の作製方法。 - 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜を第1の条件でドライエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つほぼ垂直な側面を有する凸部を前記絶縁膜に形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜を第2の条件でドライエッチングすることにより、前記ほぼ垂直な側面を有する凸部に傾斜面を形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上1.5μm以下であることを特徴とする半導体装置の作製方法。 - 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うテーパー形状のレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜をドライエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つ傾斜面を備えた凸部を前記絶縁膜に形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上セルギャップの50%以下であることを特徴とする半導体装置の作製方法。 - 基板上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタの上方に絶縁膜を形成する工程と、
前記絶縁膜上に、隣接する画素電極形成領域の間を覆うテーパー形状のレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記絶縁膜をドライエッチングすることにより、隣接する画素電極形成領域の間に位置し、且つ傾斜面を備えた凸部を前記絶縁膜に形成する工程と、
前記絶縁膜に接して導電膜を形成する工程と、
前記凸部の上部付近の前記導電膜をCMPで研磨除去することにより、前記導電膜からなる画素電極を前記絶縁膜に接して形成するとともに、隣接する前記画素電極を前記凸部によって絶縁分離する工程と、を具備し、
前記凸部に設けられた前記傾斜面の傾斜角度は30〜60°であり、前記凸部の高さは0.2μm以上1.5μm以下であることを特徴とする半導体装置の作製方法。 - 請求項1乃至6のいずれか一項において、前記凸部の幅は0.1μm以上1.0μm以下であることを特徴とする半導体装置の作製方法。
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