JP3108861B2 - アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法 - Google Patents
アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に代
表される映像や画像の表示装置及び該表示装置に用いら
れるアクティブマトリクス基板、さらにはこれらの製造
方法に関する。
表される映像や画像の表示装置及び該表示装置に用いら
れるアクティブマトリクス基板、さらにはこれらの製造
方法に関する。
【０００２】
【従来の技術】図１１に従来の表示装置の例としてアク
ティブマトリクス型液晶表示装置に用いられるアクティ
ブマトリクス基板の製造工程を示す。図を参照しながら
製造工程について説明する。先ずｎ形シリコン半導体基
板１を部分熱酸化し、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜２を形成
し、該ＬＯＣＯＳ酸化膜２をマスクとして、不純物をイ
オン注入し、ＰＷＬ３を形成する。この基板１を再度熱
酸化し、ゲート絶縁膜４を形成する（図１１（ａ））。
ティブマトリクス型液晶表示装置に用いられるアクティ
ブマトリクス基板の製造工程を示す。図を参照しながら
製造工程について説明する。先ずｎ形シリコン半導体基
板１を部分熱酸化し、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜２を形成
し、該ＬＯＣＯＳ酸化膜２をマスクとして、不純物をイ
オン注入し、ＰＷＬ３を形成する。この基板１を再度熱
酸化し、ゲート絶縁膜４を形成する（図１１（ａ））。
【０００３】次に、不純物をドープしたｎ形ポリシリコ
ンからなるゲート電極５を形成した後、基板１全面に不
純物をイオン注入し、ｎ形不純物領域であるＮＬＤ６を
形成する。引き続きパターニングされたフォトレジスト
をマスクとして、不純物のイオン注入を行ない、ソー
ス，ドレイン領域７，７’を形成する（図１１
（ｂ））。
ンからなるゲート電極５を形成した後、基板１全面に不
純物をイオン注入し、ｎ形不純物領域であるＮＬＤ６を
形成する。引き続きパターニングされたフォトレジスト
をマスクとして、不純物のイオン注入を行ない、ソー
ス，ドレイン領域７，７’を形成する（図１１
（ｂ））。
【０００４】基板１全面に層間膜であるＰＳＧ（Ｐｈｏ
ｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ，リンガラ
ス）８を形成する。ソース，ドレイン領域７，７’の直
上のＰＳＧ８にコンタクトホールをパターニングし、ス
パッタリングによりＡｌを成膜した後、パターニング
し、Ａｌ電極９を形成する（図１１（ｃ））。
ｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ，リンガラ
ス）８を形成する。ソース，ドレイン領域７，７’の直
上のＰＳＧ８にコンタクトホールをパターニングし、ス
パッタリングによりＡｌを成膜した後、パターニング
し、Ａｌ電極９を形成する（図１１（ｃ））。
【０００５】基板１全面に層間膜であるＰＳＧ８を厚さ
約１００００Å程度形成し、スルーホール８０をパター
ニングする（図１１（ｄ））。
約１００００Å程度形成し、スルーホール８０をパター
ニングする（図１１（ｄ））。
【０００６】基板１表面にスパッタリング等でＡｌ、Ｔ
ｉ、Ｔａ、Ｗ等の金属材料或いはそれらの化合物を約５
０００Å程度成膜し、パターニングにより画素電極１３
を形成する（図１１（ｅ））。
ｉ、Ｔａ、Ｗ等の金属材料或いはそれらの化合物を約５
０００Å程度成膜し、パターニングにより画素電極１３
を形成する（図１１（ｅ））。
【０００７】このようなシリコン基板を用いたアクティ
ブマトリクス基板とは別に、絶縁性基板を用いたアクテ
ィブマトリクス基板の１例を図１２に示す。
ブマトリクス基板とは別に、絶縁性基板を用いたアクテ
ィブマトリクス基板の１例を図１２に示す。
【０００８】図１２は、米国特許第４，０２４，６２６
号明細書に記載されている液晶表示装置のアクティブマ
トリクス基板の断面図を示す。図中１２０は絶縁性基
板、１３１はゲート電極、１３２は電位固定電極、１３
３は画素容量電極、１３５は層間膜、１３６は画素電極
である。
号明細書に記載されている液晶表示装置のアクティブマ
トリクス基板の断面図を示す。図中１２０は絶縁性基
板、１３１はゲート電極、１３２は電位固定電極、１３
３は画素容量電極、１３５は層間膜、１３６は画素電極
である。
【０００９】
【発明が解決しようとする課題】図１１に示した表示装
置においては、（ｅ）に示したように画素電極１３の表
面は下地の層の段差の影響を受け、凹凸が生じている。
そして、図１１（ｅ）からわかるように、各画素電極間
を絶縁するため、該画素電極間は画素電極１３の膜厚と
同じ深さの溝を形成する必要がある。
置においては、（ｅ）に示したように画素電極１３の表
面は下地の層の段差の影響を受け、凹凸が生じている。
そして、図１１（ｅ）からわかるように、各画素電極間
を絶縁するため、該画素電極間は画素電極１３の膜厚と
同じ深さの溝を形成する必要がある。
【００１０】この画素電極１３に光が入射すると、表面
の凹凸によって入射光が四方八方に散乱され、光の反射
効率が非常に小さくなる。また、この表面凹凸は液晶実
装工程の配向膜ラビング工程において、配向不良の原因
となり、その結果、液晶の配向不良を引き起こし、コン
トラストの低下により表示画像の画質を悪化させる。
の凹凸によって入射光が四方八方に散乱され、光の反射
効率が非常に小さくなる。また、この表面凹凸は液晶実
装工程の配向膜ラビング工程において、配向不良の原因
となり、その結果、液晶の配向不良を引き起こし、コン
トラストの低下により表示画像の画質を悪化させる。
【００１１】また、各画素電極間の溝の部分はラビング
されないため、液晶配向不良の原因となると同時に、表
面凹凸と相俟って、画素電極間の横方向電界を発生し、
輝線の原因となる。この輝線の発生は、表示画像のコン
トラストを著しく悪化させ、画質が低下する。
されないため、液晶配向不良の原因となると同時に、表
面凹凸と相俟って、画素電極間の横方向電界を発生し、
輝線の原因となる。この輝線の発生は、表示画像のコン
トラストを著しく悪化させ、画質が低下する。
【００１２】図１２に示したアクティブマトリクス基板
についても、画素電極１３６間を絶縁するため、図１１
（ｅ）に示されるのと同様に溝が形成されており、上述
したのと同様の不都合が生ずることが懸念される。
についても、画素電極１３６間を絶縁するため、図１１
（ｅ）に示されるのと同様に溝が形成されており、上述
したのと同様の不都合が生ずることが懸念される。
【００１３】本発明の目的は、上述した解決すべき課題
を解決した表示装置及びその製造方法を提供することに
ある。
を解決した表示装置及びその製造方法を提供することに
ある。
【００１４】本発明の別の目的は、画素電極表面の凹凸
をなくし、該凹凸に起因する乱反射を防止し、液晶表示
装置の場合には、該凹凸に起因する配向不良をも防止
し、高画質な表示を行ない得る表示装置とその製造方法
を提供することにある。
をなくし、該凹凸に起因する乱反射を防止し、液晶表示
装置の場合には、該凹凸に起因する配向不良をも防止
し、高画質な表示を行ない得る表示装置とその製造方法
を提供することにある。
【００１５】本発明の更に別の目的は、画素電極表面が
平坦で、画素電極間に段差を実質的に存在しないように
することで光の反射率を高くした反射型の表示装置及び
その製造方法を提供することにある。
平坦で、画素電極間に段差を実質的に存在しないように
することで光の反射率を高くした反射型の表示装置及び
その製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上述した目的を達し得る
本発明のアクティブマトリクス基板、該基板を用いた表
示装置、及びこれらの製造方法は、下述する構成のもの
である。
本発明のアクティブマトリクス基板、該基板を用いた表
示装置、及びこれらの製造方法は、下述する構成のもの
である。
【００１７】 本発明のアクティブマトリクス基板は、
基板上に、シリコン層を用いた複数のスイッチング素子
と、該スイッチング素子に接続され、実質的に平坦な面
を有して複数の画素を構成する導電性部材と、を配して
構成されるアクティブマトリクス基板であって、前記導
電性部材の端部に、該導電性部材の実質的に平坦な面に
連続し、シリコン原子を含有して構成される絶縁性部材
を配したことを特徴とするものである。
基板上に、シリコン層を用いた複数のスイッチング素子
と、該スイッチング素子に接続され、実質的に平坦な面
を有して複数の画素を構成する導電性部材と、を配して
構成されるアクティブマトリクス基板であって、前記導
電性部材の端部に、該導電性部材の実質的に平坦な面に
連続し、シリコン原子を含有して構成される絶縁性部材
を配したことを特徴とするものである。
【００１８】 本発明のアクティブマトリクス基板の製
造方法は、基板上に、複数のスイッチング素子と、該ス
イッチング素子に接続され、実質的に平坦な面を有して
複数の画素を構成する導電性部材と、を配してなるアク
ティブマトリクス基板の製造方法であって、基板を用意
する工程、前記基板にスイッチング素子を形成する工
程、前記スイッチング素子上に絶縁層を形成する工程、
前記絶縁層を、前記画素間に該画素の分離領域が残るよ
うにパターニングして絶縁性部材を形成する工程、前記
絶縁性部材上に導電性材料層を形成する工程、及び前記
導電性材料層の表面をケミカルメカニカルポリシングに
よって研磨し、導電性部材を形成する工程、を有するこ
とを特徴とするものである。
造方法は、基板上に、複数のスイッチング素子と、該ス
イッチング素子に接続され、実質的に平坦な面を有して
複数の画素を構成する導電性部材と、を配してなるアク
ティブマトリクス基板の製造方法であって、基板を用意
する工程、前記基板にスイッチング素子を形成する工
程、前記スイッチング素子上に絶縁層を形成する工程、
前記絶縁層を、前記画素間に該画素の分離領域が残るよ
うにパターニングして絶縁性部材を形成する工程、前記
絶縁性部材上に導電性材料層を形成する工程、及び前記
導電性材料層の表面をケミカルメカニカルポリシングに
よって研磨し、導電性部材を形成する工程、を有するこ
とを特徴とするものである。
【００１９】 本発明の表示装置は、基板上に、複数の
スイッチング素子と、該スイッチング素子に接続され複
数の画素を構成する導電性部材と、を備えたアクティブ
マトリクス基板と、前記画素に対向する電極を備えた対
向基板と、の間に液晶材料を配して構成される表示装置
であって、前記アクティブマトリクス基板として、上記
本発明のアクティブマトリクス基板を用いたことを特徴
とするものである。
スイッチング素子と、該スイッチング素子に接続され複
数の画素を構成する導電性部材と、を備えたアクティブ
マトリクス基板と、前記画素に対向する電極を備えた対
向基板と、の間に液晶材料を配して構成される表示装置
であって、前記アクティブマトリクス基板として、上記
本発明のアクティブマトリクス基板を用いたことを特徴
とするものである。
【００２０】 本発明の表示装置の製造方法は、基板上
に、複数のスイッチング素子と、該スイッチング素子に
接続され複数の画素を構成する導電性部材と、を備えた
アクティブマトリクス基板と、前記画素に対向する電極
を備えた対向基板と、の間に液晶材料を配して構成され
る表示装置の製造方法であって、前記アクティブマトリ
クス基板を上記本発明のアクティブマトリクス基板の製
造方法によって製造することを特徴とするものである。
に、複数のスイッチング素子と、該スイッチング素子に
接続され複数の画素を構成する導電性部材と、を備えた
アクティブマトリクス基板と、前記画素に対向する電極
を備えた対向基板と、の間に液晶材料を配して構成され
る表示装置の製造方法であって、前記アクティブマトリ
クス基板を上記本発明のアクティブマトリクス基板の製
造方法によって製造することを特徴とするものである。
【００２１】こうした構成の本発明によれば、上述した
目的が達成される。
目的が達成される。
【００２２】本発明は、ケミカルメカニカルポリシング
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ，以下「ＣＭＰ」と記す）を利用することに
より、画素電極表面を研磨によって形成するため、該画
素電極表面が鏡面状に平滑に形成されると同時に、全画
素電極表面を同一平面に形成することができる。さら
に、絶縁層を形成した上に画素電極層を形成、或いは、
ホールを形成した画素電極層上に絶縁層を成膜し、上記
研磨工程を行なうことにより、画素電極間が絶縁層によ
り良好に埋められ、完全に凹凸がなくなる。よって、該
凹凸によって生じた乱反射や配向不良が防止され、高画
質な画像表示が可能となる。
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ，以下「ＣＭＰ」と記す）を利用することに
より、画素電極表面を研磨によって形成するため、該画
素電極表面が鏡面状に平滑に形成されると同時に、全画
素電極表面を同一平面に形成することができる。さら
に、絶縁層を形成した上に画素電極層を形成、或いは、
ホールを形成した画素電極層上に絶縁層を成膜し、上記
研磨工程を行なうことにより、画素電極間が絶縁層によ
り良好に埋められ、完全に凹凸がなくなる。よって、該
凹凸によって生じた乱反射や配向不良が防止され、高画
質な画像表示が可能となる。
【００２３】
【発明の実施の形態】本発明のアクティブマトリクス基
板、該基板を用いた表示装置、及びこれらの製造方法
は、前述した通りの構成のものである。
板、該基板を用いた表示装置、及びこれらの製造方法
は、前述した通りの構成のものである。
【００２４】本発明において最も特徴的なことは、ケミ
カルメカニカルポリシング（ＣＭＰ）を用いて、画素電
極を構成する導電性部材の表面を研磨することである。
これによると画素電極表面が鏡面状の平滑なものとな
り、全画素電極表面を同一平面とすることができる。
カルメカニカルポリシング（ＣＭＰ）を用いて、画素電
極を構成する導電性部材の表面を研磨することである。
これによると画素電極表面が鏡面状の平滑なものとな
り、全画素電極表面を同一平面とすることができる。
【００２５】ケミカルメカニカルポリシング（ＣＭＰ）
は、研磨材中に含まれる化学成分による化学的エッチン
グ作用と、研磨材が本来有する機械的研磨作用と、を利
用して研磨を行なうものである。ケミカルメカニカルポ
リシング（ＣＭＰ）の一例としては、研磨材に含まれる
化学成分と、被研磨試料表面との化学反応により生ずる
反応生成物を、研磨材と、研磨布とを用いて機械的に研
磨して除去するものが考えられる。ＣＭＰのプロセスと
しては、研磨すべき被研磨試料を回転可能な研磨ヘッド
に取り付けた後、被研磨試料表面を回転するプラテン
（研磨定盤）に押しつけることにより研磨を行なう。プ
ラテンの表面にはパッド（研磨布）が貼り付けられてお
り、このパッドに付着したスラリー（研磨材）によって
研磨が進む。
は、研磨材中に含まれる化学成分による化学的エッチン
グ作用と、研磨材が本来有する機械的研磨作用と、を利
用して研磨を行なうものである。ケミカルメカニカルポ
リシング（ＣＭＰ）の一例としては、研磨材に含まれる
化学成分と、被研磨試料表面との化学反応により生ずる
反応生成物を、研磨材と、研磨布とを用いて機械的に研
磨して除去するものが考えられる。ＣＭＰのプロセスと
しては、研磨すべき被研磨試料を回転可能な研磨ヘッド
に取り付けた後、被研磨試料表面を回転するプラテン
（研磨定盤）に押しつけることにより研磨を行なう。プ
ラテンの表面にはパッド（研磨布）が貼り付けられてお
り、このパッドに付着したスラリー（研磨材）によって
研磨が進む。
【００２６】ＣＭＰの装置として種々のものが販売され
ており、本発明においては、それらの装置を適宜用いる
ことができる。
ており、本発明においては、それらの装置を適宜用いる
ことができる。
【００２７】ＣＭＰ装置としては、ＡＶＡＮＴＩ４７２
（ＩＰＥＣ／ＰＬＡＮＡＲ社製），ＣＭＰ−ＩＩ（スピ
ードファム社製）、ＥＰＯ−１１３，ＥＰＯ−１１４
（荏原製作所製），ＭＩＲＲＡ（ＡＰＰＬＩＥＤ ＭＡ
ＴＥＲＩＡＬＳ社製），６ＤＳ−ＳＰ（ＳＴＲＡＳＢＡ
ＵＧＨ社製）等を挙げることができる。
（ＩＰＥＣ／ＰＬＡＮＡＲ社製），ＣＭＰ−ＩＩ（スピ
ードファム社製）、ＥＰＯ−１１３，ＥＰＯ−１１４
（荏原製作所製），ＭＩＲＲＡ（ＡＰＰＬＩＥＤ ＭＡ
ＴＥＲＩＡＬＳ社製），６ＤＳ−ＳＰ（ＳＴＲＡＳＢＡ
ＵＧＨ社製）等を挙げることができる。
【００２８】スラリーとしては、Ｒｏｄｅｌ社製のＭＳ
Ｗ−１０００，ＸＪＦＷ−８０４８Ｈ，ＸＪＦＷ−８０
９７Ｂ，ＸＪＦＷ−８０９９，Ｃａｂｏｔ社製のＳＥＭ
Ｉ−ＳＰＥＲＳＥ Ｗ−Ａ３５５，ＳＥＭＩ−ＳＰＥＲ
ＳＥ ＦＥ−１０，ＦＵＪＩＭＩ社製のＰＬＡＮＥＲＬ
ＩＴＥ−５１０１，ＰＬＡＮＥＲＬＩＴＥ−ＲＤ−９３
０３４，ＰＬＡＮＥＲＬＩＴＥ５１０２，ＰＬＡＮＥＲ
ＬＩＴＥ−ＲＤ−９３０３５，ＰＬＡＮＥＲＬＩＴＥ−
５１０３，ＰＬＡＮＥＲＬＩＴＥ−ＲＤ−９３０３６，
ＳＴＩ社製のＫＬＥＢＯＳＯＬ−２０Ｈ１２，ＫＬＥＢ
ＯＳＯＬ−３０Ｈ２５，ＫＬＥＢＯＳＯＬ−３０Ｈ５
０，ＫＬＥＢＯＳＯＬ−３０Ｎ１２，ＫＬＥＢＯＳＯＬ
−３０Ｎ２５，ＫＬＥＢＯＳＯＬ−３０Ｎ５０等を用い
ることができる。
Ｗ−１０００，ＸＪＦＷ−８０４８Ｈ，ＸＪＦＷ−８０
９７Ｂ，ＸＪＦＷ−８０９９，Ｃａｂｏｔ社製のＳＥＭ
Ｉ−ＳＰＥＲＳＥ Ｗ−Ａ３５５，ＳＥＭＩ−ＳＰＥＲ
ＳＥ ＦＥ−１０，ＦＵＪＩＭＩ社製のＰＬＡＮＥＲＬ
ＩＴＥ−５１０１，ＰＬＡＮＥＲＬＩＴＥ−ＲＤ−９３
０３４，ＰＬＡＮＥＲＬＩＴＥ５１０２，ＰＬＡＮＥＲ
ＬＩＴＥ−ＲＤ−９３０３５，ＰＬＡＮＥＲＬＩＴＥ−
５１０３，ＰＬＡＮＥＲＬＩＴＥ−ＲＤ−９３０３６，
ＳＴＩ社製のＫＬＥＢＯＳＯＬ−２０Ｈ１２，ＫＬＥＢ
ＯＳＯＬ−３０Ｈ２５，ＫＬＥＢＯＳＯＬ−３０Ｈ５
０，ＫＬＥＢＯＳＯＬ−３０Ｎ１２，ＫＬＥＢＯＳＯＬ
−３０Ｎ２５，ＫＬＥＢＯＳＯＬ−３０Ｎ５０等を用い
ることができる。
【００２９】研磨布としては、Ｒｏｄｅｌ社製のＩＣ−
１０００，ＩＣ−１４００，ＩＣ−６０，ＩＣ−５３，
ＩＣ−５０，ＩＣ−４５，ＩＣ−４０，Ｓｕｂａ ４０
０，Ｓｕｂａ ４００Ｈ，Ｓｕｂａ ５００，Ｓｕｂａ
６００，Ｓｕｂａ ８００，ＭＨ Ｓ１５Ａ，ＭＨ
Ｓ２４Ａ，ＭＨ Ｃ１４Ａ，ＭＨ Ｃ１４Ｂ，ＭＨＣ１
５Ａ，ＭＨ Ｃ２６Ａ，ＭＨ Ｎ１５Ａ，ＭＨ Ｎ２４
Ａ，ＳｕｐｒｅｍｅＲＮ−Ｈ，Ｓｕｐｒｅｍｅ ＲＮ−
Ｒ，Ｗｈｉｔｅｘ Ｗ−Ｈ，ＷｈｉｔｅｘＷ−Ｓ，ＵＲ
−１００，ＸＨＧＭ−１１５８，ＸＨＧＭ−１１６７，
ＦＵＪＩＭＩ社製のＳｕｒｆｉｎ ＸＸＸ−５，Ｓｕｒ
ｆｉｎ １００，Ｓｕｒｆｉｎ２６０Ｓ，Ｓｕｒｆｉｎ
０００，Ｓｕｒｆｉｎ １９４，Ｓｕｒｆｉｎ １９
１，Ｓｕｒｆｉｎ １９２，Ｓｕｒｆｉｎ ２−Ｘ，Ｓ
ｕｒｆｉｎ ０１８−３，Ｓｕｒｆｉｎ ０１８−０，
Ｓｕｒｆｉｎ ０１８，Ｓｕｒｆｉｎ ２００，Ｓｕｒ
ｆｉｎ ０２６，Ｓｕｒｆｉｎ ０２４，Ｐｏｌｉｔｅ
ｘ，Ｐｏｌｉｔｅｘ ＤＧ，Ｐｏｌｉｔｅｘ Ｓｕｐｒ
ｅｍ，Ｕｎｉｃｏｒｆａｍ，帝人社製のＳＢＬ１３５，
ＳＢＤ１０１４，６ＺＰ０９，ＲＰ３０１０Ｐ５，ＧＱ
８７８５，ＧＱ９８１０，ＧＱ９８０６，ＧＱ９８１
３，ＧＱ１０７０，ＧＱ１１１０，ＧＱ１３００，ＮＡ
ＰＣＯＮ社製の１０００，１０００Ｒ，１２００，１２
００Ｒ，１３００，１４００，２０００，２０１０，２
０２０，４１００，４３００，４４００，４５００，４
６００，４８００，４９００，５１００，５４００等を
用いることができる。
１０００，ＩＣ−１４００，ＩＣ−６０，ＩＣ−５３，
ＩＣ−５０，ＩＣ−４５，ＩＣ−４０，Ｓｕｂａ ４０
０，Ｓｕｂａ ４００Ｈ，Ｓｕｂａ ５００，Ｓｕｂａ
６００，Ｓｕｂａ ８００，ＭＨ Ｓ１５Ａ，ＭＨ
Ｓ２４Ａ，ＭＨ Ｃ１４Ａ，ＭＨ Ｃ１４Ｂ，ＭＨＣ１
５Ａ，ＭＨ Ｃ２６Ａ，ＭＨ Ｎ１５Ａ，ＭＨ Ｎ２４
Ａ，ＳｕｐｒｅｍｅＲＮ−Ｈ，Ｓｕｐｒｅｍｅ ＲＮ−
Ｒ，Ｗｈｉｔｅｘ Ｗ−Ｈ，ＷｈｉｔｅｘＷ−Ｓ，ＵＲ
−１００，ＸＨＧＭ−１１５８，ＸＨＧＭ−１１６７，
ＦＵＪＩＭＩ社製のＳｕｒｆｉｎ ＸＸＸ−５，Ｓｕｒ
ｆｉｎ １００，Ｓｕｒｆｉｎ２６０Ｓ，Ｓｕｒｆｉｎ
０００，Ｓｕｒｆｉｎ １９４，Ｓｕｒｆｉｎ １９
１，Ｓｕｒｆｉｎ １９２，Ｓｕｒｆｉｎ ２−Ｘ，Ｓ
ｕｒｆｉｎ ０１８−３，Ｓｕｒｆｉｎ ０１８−０，
Ｓｕｒｆｉｎ ０１８，Ｓｕｒｆｉｎ ２００，Ｓｕｒ
ｆｉｎ ０２６，Ｓｕｒｆｉｎ ０２４，Ｐｏｌｉｔｅ
ｘ，Ｐｏｌｉｔｅｘ ＤＧ，Ｐｏｌｉｔｅｘ Ｓｕｐｒ
ｅｍ，Ｕｎｉｃｏｒｆａｍ，帝人社製のＳＢＬ１３５，
ＳＢＤ１０１４，６ＺＰ０９，ＲＰ３０１０Ｐ５，ＧＱ
８７８５，ＧＱ９８１０，ＧＱ９８０６，ＧＱ９８１
３，ＧＱ１０７０，ＧＱ１１１０，ＧＱ１３００，ＮＡ
ＰＣＯＮ社製の１０００，１０００Ｒ，１２００，１２
００Ｒ，１３００，１４００，２０００，２０１０，２
０２０，４１００，４３００，４４００，４５００，４
６００，４８００，４９００，５１００，５４００等を
用いることができる。
【００３０】尚、本発明は、液晶表示装置の他、電圧印
加によりミラーの角度を変化させることにより画像を表
示する表示装置にも適用できる。
加によりミラーの角度を変化させることにより画像を表
示する表示装置にも適用できる。
【００３１】
【実施例】以下、具体的な実施例を挙げて本発明を説明
するが、本発明はこれら実施例に限定されるものではな
い。
するが、本発明はこれら実施例に限定されるものではな
い。
【００３２】［実施例１］本発明の表示装置の例とし
て、反射型のアクティブマトリクス液晶表示装置につい
て説明する。図２（ｈ）がこの液晶表示装置の模式図で
ある。図２（ｈ）においては、画素電極を構成する導電
性部材１３の端部に絶縁性部材として、ＰＳＧ（Ｐｈｏ
ｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）１１が設け
られており、導電性部材１３と、絶縁性部材１１の表面
は、ケミカルメカニカルポリシングにより研磨されてい
る。以下、図１、図２を参照しながらこの液晶表示装置
の製造工程について説明する。尚、説明の都合上、図
１、２は画素部を中心として模式的に示してあるが、画
素部形成工程と同時に、画素部のスイッチングトランジ
スタを駆動するためのシフトレジスタ等周辺駆動回路も
同一基板上に形成することができる。
て、反射型のアクティブマトリクス液晶表示装置につい
て説明する。図２（ｈ）がこの液晶表示装置の模式図で
ある。図２（ｈ）においては、画素電極を構成する導電
性部材１３の端部に絶縁性部材として、ＰＳＧ（Ｐｈｏ
ｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）１１が設け
られており、導電性部材１３と、絶縁性部材１１の表面
は、ケミカルメカニカルポリシングにより研磨されてい
る。以下、図１、図２を参照しながらこの液晶表示装置
の製造工程について説明する。尚、説明の都合上、図
１、２は画素部を中心として模式的に示してあるが、画
素部形成工程と同時に、画素部のスイッチングトランジ
スタを駆動するためのシフトレジスタ等周辺駆動回路も
同一基板上に形成することができる。
【００３３】先ず、不純物濃度が１０15ｃｍ-3以下であ
るｎ形シリコン半導体基板１を部分熱酸化し、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）酸化膜２を形成し、該ＬＯＣＯＳ酸化膜２をマ
スクとしてボロンをドーズ量１０12ｃｍ-2程度イオン注
入し、不純物濃度１０16ｃｍ-3程度のｐ形不純物領域で
あるＰＷＬ３を形成する。この基板１を再度熱酸化し、
酸化膜厚１０００Å以下のゲート酸化膜４を形成する
（図１（ａ））。
るｎ形シリコン半導体基板１を部分熱酸化し、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）酸化膜２を形成し、該ＬＯＣＯＳ酸化膜２をマ
スクとしてボロンをドーズ量１０12ｃｍ-2程度イオン注
入し、不純物濃度１０16ｃｍ-3程度のｐ形不純物領域で
あるＰＷＬ３を形成する。この基板１を再度熱酸化し、
酸化膜厚１０００Å以下のゲート酸化膜４を形成する
（図１（ａ））。
【００３４】リンを１０20ｃｍ-3程度ドープしたｎ形ポ
リシリコンからなるゲート電極５を形成した後、基板１
全面にリンをドーズ量１０12ｃｍ-2程度イオン注入し、
不純物濃度１０16ｃｍ-3程度のｎ形不純物領域であるＮ
ＬＤ６を形成し、引き続き、パターニングされたフォト
レジストをマスクとして、リンをドーズ量１０15ｃｍ-2
程度イオン注入し、不純物濃度１０19ｃｍ-3程度のソー
ス，ドレイン領域７，７’を形成する（図１（ｂ））。
リシリコンからなるゲート電極５を形成した後、基板１
全面にリンをドーズ量１０12ｃｍ-2程度イオン注入し、
不純物濃度１０16ｃｍ-3程度のｎ形不純物領域であるＮ
ＬＤ６を形成し、引き続き、パターニングされたフォト
レジストをマスクとして、リンをドーズ量１０15ｃｍ-2
程度イオン注入し、不純物濃度１０19ｃｍ-3程度のソー
ス，ドレイン領域７，７’を形成する（図１（ｂ））。
【００３５】基板１全面に層間膜であるＰＳＧ８を形成
した。このＰＳＧ８はＮＳＧ（Ｎｏｎｄｏｐｅ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）／ＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、ＴＥＯ
Ｓ（Ｔｅｔｒａｅｔｏｘｙ−Ｓｉｌａｎｅ）で代替する
ことも可能である。ソース，ドレイン領域７，７’の直
上のＰＳＧ８にコンタクトホールをパターニングし、ス
パッタリングによりＡｌを蒸着した後パターニングし、
Ａｌ電極９を形成する（図１（ｃ））。このＡｌ電極９
と、ソース，ドレイン領域７，７’とのオーミックコン
タクト特性を向上させるために、Ｔｉ／ＴｉＮ等のバリ
アメタルを、Ａｌ電極９とソース，ドレイン領域７，
７’との間に形成するのが望ましい。
した。このＰＳＧ８はＮＳＧ（Ｎｏｎｄｏｐｅ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）／ＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、ＴＥＯ
Ｓ（Ｔｅｔｒａｅｔｏｘｙ−Ｓｉｌａｎｅ）で代替する
ことも可能である。ソース，ドレイン領域７，７’の直
上のＰＳＧ８にコンタクトホールをパターニングし、ス
パッタリングによりＡｌを蒸着した後パターニングし、
Ａｌ電極９を形成する（図１（ｃ））。このＡｌ電極９
と、ソース，ドレイン領域７，７’とのオーミックコン
タクト特性を向上させるために、Ｔｉ／ＴｉＮ等のバリ
アメタルを、Ａｌ電極９とソース，ドレイン領域７，
７’との間に形成するのが望ましい。
【００３６】基板１全面にプラズマＳｉＮ膜１０を３０
００Å程度、続いてＰＳＧ１１を１００００Å程度成膜
する（図１（ｄ））。
００Å程度、続いてＰＳＧ１１を１００００Å程度成膜
する（図１（ｄ））。
【００３７】プラズマＳｉＮ膜１０をドライエッチング
ストッパー層として、ＰＳＧ１１を画素間の分離領域の
みを残すようにパターニングし、その後ドレイン領域
７’にコンタクトしているＡｌ電極９直上にスルーホー
ル１２をドライエッチングによりパターニングする（図
１（ｅ））。
ストッパー層として、ＰＳＧ１１を画素間の分離領域の
みを残すようにパターニングし、その後ドレイン領域
７’にコンタクトしているＡｌ電極９直上にスルーホー
ル１２をドライエッチングによりパターニングする（図
１（ｅ））。
【００３８】基板１上にスパッタリング、或いはＥＢ
（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ，電子線）蒸着により、
画素電極１３を１００００Å以上成膜する（図２
（ｆ）））。この画素電極１３としては、Ａｌ，Ｔｉ，
Ｔａ，Ｗ等の金属膜、或いはこれら金属の化合物膜を用
いる。
（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ，電子線）蒸着により、
画素電極１３を１００００Å以上成膜する（図２
（ｆ）））。この画素電極１３としては、Ａｌ，Ｔｉ，
Ｔａ，Ｗ等の金属膜、或いはこれら金属の化合物膜を用
いる。
【００３９】画素電極１３の表面をＣＭＰにより研磨す
る（図２（ｇ））。研磨量はＰＳＧ１１厚を１００００
Å、画素電極厚をｘÅとした場合、ｘÅ以上、ｘ＋１０
０００Å未満である。
る（図２（ｇ））。研磨量はＰＳＧ１１厚を１００００
Å、画素電極厚をｘÅとした場合、ｘÅ以上、ｘ＋１０
０００Å未満である。
【００４０】具体的なＣＭＰは、ＣＭＰ装置として荏原
製作所製ＥＰＯ−１１４、研磨布にＲｏｄｅｌ社製ＳＵ
ＰＲＥＭＥ ＲＮ−Ｈ（Ｄ５１）、スラリーにＦＵＪＩ
ＭＩ社製ＰＬＮＥＲＬＩＴＥ５１０２を用いて行なっ
た。
製作所製ＥＰＯ−１１４、研磨布にＲｏｄｅｌ社製ＳＵ
ＰＲＥＭＥ ＲＮ−Ｈ（Ｄ５１）、スラリーにＦＵＪＩ
ＭＩ社製ＰＬＮＥＲＬＩＴＥ５１０２を用いて行なっ
た。
【００４１】上記の工程により形成されたアクティブマ
トリクス基板の表面にさらに配向膜１５を形成する。次
に、その表面にラビング処理等配向処理を施し、スペー
サ（不図示）を介して対向基板と貼り合わせた後、その
間隙に液晶１４を注入して液晶表示装置とする（図２
（ｈ））。尚、本例において、対向基板は透明基板２０
上にカラーフィルター２１、ブラックマトリクス２２、
ＩＴＯ等からなる共通電極２３、及び配向膜１５’を配
して構成されている。
トリクス基板の表面にさらに配向膜１５を形成する。次
に、その表面にラビング処理等配向処理を施し、スペー
サ（不図示）を介して対向基板と貼り合わせた後、その
間隙に液晶１４を注入して液晶表示装置とする（図２
（ｈ））。尚、本例において、対向基板は透明基板２０
上にカラーフィルター２１、ブラックマトリクス２２、
ＩＴＯ等からなる共通電極２３、及び配向膜１５’を配
して構成されている。
【００４２】次に、本例の反射型液晶表示装置の駆動方
法を説明する。
法を説明する。
【００４３】基板１にオンチップで形成されたシフトレ
ジスタ等の周辺回路により、ソース領域７に信号電位を
与え、それと同時にゲート電極５にゲート電位を印加
し、画素のスイッチングトランジスタをオン状態にし、
ドレイン領域７’に信号電荷を供給する。信号電荷はド
レイン領域７’とＰＷＬ３との間に形成されるｐｎ接合
の空乏層容量に蓄積され、Ａｌ電極９を介して画素電極
１３に電位を与える。画素電極１３の電位が所望の電位
に達した時点で、ゲート電極５の印加電位を切り、画素
スイッチングトランジスタをオフ状態にする。信号電荷
は前述のｐｎ接合容量部に蓄積されているため、画素電
極１３の電位は、次に画素スイッチングトランジスタが
駆動されるまで固定される。この固定された画素電極１
３の電位が図２（ｈ）に示された基板１と対向基板２０
との間に封入された液晶１４を駆動する。
ジスタ等の周辺回路により、ソース領域７に信号電位を
与え、それと同時にゲート電極５にゲート電位を印加
し、画素のスイッチングトランジスタをオン状態にし、
ドレイン領域７’に信号電荷を供給する。信号電荷はド
レイン領域７’とＰＷＬ３との間に形成されるｐｎ接合
の空乏層容量に蓄積され、Ａｌ電極９を介して画素電極
１３に電位を与える。画素電極１３の電位が所望の電位
に達した時点で、ゲート電極５の印加電位を切り、画素
スイッチングトランジスタをオフ状態にする。信号電荷
は前述のｐｎ接合容量部に蓄積されているため、画素電
極１３の電位は、次に画素スイッチングトランジスタが
駆動されるまで固定される。この固定された画素電極１
３の電位が図２（ｈ）に示された基板１と対向基板２０
との間に封入された液晶１４を駆動する。
【００４４】本例のアクティブマトリクス基板は、図２
の（ｈ）から明らかなように、画素電極１３表面が平滑
であり、且つ、隣接する画素電極間間隙に絶縁層が埋め
込まれているため、その上に形成される配向層１５表面
も平滑で凹凸がない。よって、従来この凹凸によって生
じていた、入射光の散乱による光利用効率の低下、ラビ
ング不良によるコントラストの低下、画素電極間の段差
による横方向電界による輝線の発生が防止され、表示画
像の品質が向上する。
の（ｈ）から明らかなように、画素電極１３表面が平滑
であり、且つ、隣接する画素電極間間隙に絶縁層が埋め
込まれているため、その上に形成される配向層１５表面
も平滑で凹凸がない。よって、従来この凹凸によって生
じていた、入射光の散乱による光利用効率の低下、ラビ
ング不良によるコントラストの低下、画素電極間の段差
による横方向電界による輝線の発生が防止され、表示画
像の品質が向上する。
【００４５】［実施例２］実施例１とは異なるアクティ
ブマトリクス基板を有する液晶表示装置について説明す
る。そのアクティブマトリクス基板の製造工程を図３に
沿って説明する。
ブマトリクス基板を有する液晶表示装置について説明す
る。そのアクティブマトリクス基板の製造工程を図３に
沿って説明する。
【００４６】先ず、実施例１と同様にｎ形半導体基板１
上にＬＯＣＯＳ酸化膜２、ＰＷＬ３、ゲート酸化膜４を
形成する（図３（ａ））。
上にＬＯＣＯＳ酸化膜２、ＰＷＬ３、ゲート酸化膜４を
形成する（図３（ａ））。
【００４７】パターニングしたフォトレジストをマスク
として、イオン注入によりドーズ量１０15ｃｍ-2程度の
リンを注入し、不純物濃度１０19ｃｍ-3程度のソース，
ドレイン領域７，７’と画素容量を形成するｎ形不純物
領域３１を形成する。次にｎ形ポリシリコンからなるゲ
ート電極５と画素容量を形成する画素容量電極３０を形
成する（図３（ｂ））。
として、イオン注入によりドーズ量１０15ｃｍ-2程度の
リンを注入し、不純物濃度１０19ｃｍ-3程度のソース，
ドレイン領域７，７’と画素容量を形成するｎ形不純物
領域３１を形成する。次にｎ形ポリシリコンからなるゲ
ート電極５と画素容量を形成する画素容量電極３０を形
成する（図３（ｂ））。
【００４８】基板１上にＰＳＧ８を成膜し、ソース，ド
レイン７，７’上と画素容量電極３０上にコンタクトホ
ールを形成し、スパッタリングによりＡｌを成膜した
後、パターニングによりＡｌ電極９を形成する。ドレイ
ン７’に接合されるＡｌ電極９は画素容量電極３０とド
レイン７’を電気的に連絡している（図３（ｃ））。
レイン７，７’上と画素容量電極３０上にコンタクトホ
ールを形成し、スパッタリングによりＡｌを成膜した
後、パターニングによりＡｌ電極９を形成する。ドレイ
ン７’に接合されるＡｌ電極９は画素容量電極３０とド
レイン７’を電気的に連絡している（図３（ｃ））。
【００４９】以後、実施例１と同様の工程によりアクテ
ィブマトリクス基板を形成する（図３（ｄ））。尚、画
素電極１３はドレイン７’と電気的に連絡されている。
ィブマトリクス基板を形成する（図３（ｄ））。尚、画
素電極１３はドレイン７’と電気的に連絡されている。
【００５０】本例では、画素容量が、ゲート酸化膜４と
画素容量電極３０、及び不純物濃度１０19ｃｍ-3程度の
ｎ形不純物領域３１とから形成されている。ゲート酸化
膜４が画素容量電極３０とｎ形不純物領域３１とを絶縁
しているため、リーク電流の小さいコンデンサが形成さ
れている。このように、画素容量におけるリーク電流が
極めて小さくなった結果、画素電極１３の電位変動が抑
えられ、高コントラスト、高画質の反射型液晶表示装置
が実現される。また、画素容量電極３０が画素内の段差
を低減するため、ＣＭＰによる平坦化が容易となる。
画素容量電極３０、及び不純物濃度１０19ｃｍ-3程度の
ｎ形不純物領域３１とから形成されている。ゲート酸化
膜４が画素容量電極３０とｎ形不純物領域３１とを絶縁
しているため、リーク電流の小さいコンデンサが形成さ
れている。このように、画素容量におけるリーク電流が
極めて小さくなった結果、画素電極１３の電位変動が抑
えられ、高コントラスト、高画質の反射型液晶表示装置
が実現される。また、画素容量電極３０が画素内の段差
を低減するため、ＣＭＰによる平坦化が容易となる。
【００５１】［実施例３］ここでは、実施例１、２とは
異なる反射型の液晶表示装置のアクティブマトリクス基
板の製造工程を図４に沿って説明する。
異なる反射型の液晶表示装置のアクティブマトリクス基
板の製造工程を図４に沿って説明する。
【００５２】実施例１と同様にして基板１上にゲート電
極５、ＰＳＧ８、Ａｌ電極９を形成し、プラズマＳｉＮ
膜１０を成膜する。その後、スパッタリングにより１０
０００Å以上の厚さの画素電極１３を形成する（図４
（ａ））。
極５、ＰＳＧ８、Ａｌ電極９を形成し、プラズマＳｉＮ
膜１０を成膜する。その後、スパッタリングにより１０
０００Å以上の厚さの画素電極１３を形成する（図４
（ａ））。
【００５３】基板１表面全面にＰＳＧ１１を画素電極１
３の厚さ以上の厚さに成膜する（図４（ｂ））。
３の厚さ以上の厚さに成膜する（図４（ｂ））。
【００５４】実施例１と同様にしてＣＭＰにより基板１
表面を研磨し、表面を平坦化する。ＣＭＰの研磨量は、
画素電極１３の成膜厚をｘÅ、ＰＳＧ１１の成膜厚をｙ
Åとした場合、ｙÅ以上、ｘ＋ｙÅ未満である。さらに
配向膜１５を形成する（図４（ｃ））。
表面を研磨し、表面を平坦化する。ＣＭＰの研磨量は、
画素電極１３の成膜厚をｘÅ、ＰＳＧ１１の成膜厚をｙ
Åとした場合、ｙÅ以上、ｘ＋ｙÅ未満である。さらに
配向膜１５を形成する（図４（ｃ））。
【００５５】本例では、画素電極１３のパターニング形
成後、その電極間隙をＰＳＧ１１により埋め込み、その
後にＣＭＰの研磨により画素電極１３を露出させその表
面を平坦化、鏡面仕上げすると同時に画素電極１３を各
々絶縁分離する。ＣＭＰの研磨速度は、ＰＳＧ１１と画
素電極１３とで異なるため、ＣＭＰの終点検知が容易で
あり、ＣＭＰ工程が安定化され、歩留が向上する。
成後、その電極間隙をＰＳＧ１１により埋め込み、その
後にＣＭＰの研磨により画素電極１３を露出させその表
面を平坦化、鏡面仕上げすると同時に画素電極１３を各
々絶縁分離する。ＣＭＰの研磨速度は、ＰＳＧ１１と画
素電極１３とで異なるため、ＣＭＰの終点検知が容易で
あり、ＣＭＰ工程が安定化され、歩留が向上する。
【００５６】［実施例４］本例のアクティブマトリクス
基板の断面図を図５に示す。本例は、実施例１のアクテ
ィブマトリクス基板に、保護膜４０を設けたものであ
る。配向膜１５に合わせた保護膜４０を選択することに
より、配向膜１５の配向が最適化され、液晶の配向特性
が向上し、高画質化が実現される。また、保護膜４０は
画素電極１３を保護するため、画素電極１３の微少な傷
の発生を防ぐこともできる。尚、本例の保護膜４０を実
施例１，２及び３に適用できることは言うまでもない。
基板の断面図を図５に示す。本例は、実施例１のアクテ
ィブマトリクス基板に、保護膜４０を設けたものであ
る。配向膜１５に合わせた保護膜４０を選択することに
より、配向膜１５の配向が最適化され、液晶の配向特性
が向上し、高画質化が実現される。また、保護膜４０は
画素電極１３を保護するため、画素電極１３の微少な傷
の発生を防ぐこともできる。尚、本例の保護膜４０を実
施例１，２及び３に適用できることは言うまでもない。
【００５７】［実施例５］透過型の液晶表示装置に用い
られるアクティブマトリクス基板の製造工程を、図６及
び７に沿って説明する。
られるアクティブマトリクス基板の製造工程を、図６及
び７に沿って説明する。
【００５８】石英基板等の透明基板５０上に、ポリシリ
コン或いはアモルファスシリコンで高さ２０００Å程度
の島状半導体領域５１を形成する（図６（ａ））。
コン或いはアモルファスシリコンで高さ２０００Å程度
の島状半導体領域５１を形成する（図６（ａ））。
【００５９】厚さ１０００Å以下のポリシリコン或いは
アモルファスシリコンを透明基板５０の表面に成膜し、
ＢＦ2 をドーズ量１０12ｃｍ-2程度イオン注入した後、
パターニングし、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）５２を形成する（図６（ｂ））。
アモルファスシリコンを透明基板５０の表面に成膜し、
ＢＦ2 をドーズ量１０12ｃｍ-2程度イオン注入した後、
パターニングし、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）５２を形成する（図６（ｂ））。
【００６０】熱酸化により厚さ３００Å以上のゲート酸
化膜４を形成し、ポリシリコンからなるゲート電極５を
形成する。イオン注入によりＮＬＤ領域６及びソース，
ドレイン７，７’を形成する（図６（ｃ））。
化膜４を形成し、ポリシリコンからなるゲート電極５を
形成する。イオン注入によりＮＬＤ領域６及びソース，
ドレイン７，７’を形成する（図６（ｃ））。
【００６１】層間膜であるＰＳＧ８を成膜後、コンタク
トホールを形成し、Ａｌを成膜、パターニングしてＡｌ
電極９を形成する（図６（ｄ））。
トホールを形成し、Ａｌを成膜、パターニングしてＡｌ
電極９を形成する（図６（ｄ））。
【００６２】層間膜であるＰＳＧ５３と、ＴＦＴの遮光
層５４を順に成膜する（図６（ｅ））。遮光層５４は、
後の熱工程でスパイクの発生がなく、遮光特性の良い、
Ｔｉ，Ｔａ，Ｗ等を２０００Å程度成膜する。尚、この
遮光層５４は図７（ｆ）のパターニング後も電気的につ
ながっており、周辺回路に接続し、ある電位に固定され
ていて画素電極１３との間で画素容量を形成する。
層５４を順に成膜する（図６（ｅ））。遮光層５４は、
後の熱工程でスパイクの発生がなく、遮光特性の良い、
Ｔｉ，Ｔａ，Ｗ等を２０００Å程度成膜する。尚、この
遮光層５４は図７（ｆ）のパターニング後も電気的につ
ながっており、周辺回路に接続し、ある電位に固定され
ていて画素電極１３との間で画素容量を形成する。
【００６３】以降、実施例１と同様の工程により、プラ
ズマＳｉＮ膜１０、ＰＳＧ１１を成膜し、ＰＳＧ１１を
パターニングした後スルーホールをパターニングし、画
素電極１３を成膜する。この画素電極１３の材料をＩＴ
Ｏ等の透明電極とすることにより、透過型の液晶表示装
置が構成され、Ａｌ，Ｔｉ，Ｔａ等の金属材料又はこれ
らの化合物を用いることにより反射型の液晶表示装置が
構成される。引き続き実施例１と同様にしてＣＭＰによ
り表面を研磨し、画素電極１３を平坦化すると同時にＰ
ＳＧ１１を露出させて個々の画素電極１３を絶縁分離す
る（図７（ｇ））。
ズマＳｉＮ膜１０、ＰＳＧ１１を成膜し、ＰＳＧ１１を
パターニングした後スルーホールをパターニングし、画
素電極１３を成膜する。この画素電極１３の材料をＩＴ
Ｏ等の透明電極とすることにより、透過型の液晶表示装
置が構成され、Ａｌ，Ｔｉ，Ｔａ等の金属材料又はこれ
らの化合物を用いることにより反射型の液晶表示装置が
構成される。引き続き実施例１と同様にしてＣＭＰによ
り表面を研磨し、画素電極１３を平坦化すると同時にＰ
ＳＧ１１を露出させて個々の画素電極１３を絶縁分離す
る（図７（ｇ））。
【００６４】本例において、実施例３のＣＭＰ平坦化工
程や実施例４の保護膜４０を適用することも可能であ
る。
程や実施例４の保護膜４０を適用することも可能であ
る。
【００６５】［実施例６］図８〜１０に本例の液晶表示
装置に適用されるアクティブマトリクス基板の製造工程
を示す。
装置に適用されるアクティブマトリクス基板の製造工程
を示す。
【００６６】ｎ形半導体基板１両面にＬＯＣＯＳ酸化膜
２を形成し、画素部のＬＯＣＯＳ酸化膜２上にはＬｐ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＳｉＮ膜６０を４００
０Å以下の厚さで成膜し、ＰＷＬ３を形成する（図８
（ａ））。
２を形成し、画素部のＬＯＣＯＳ酸化膜２上にはＬｐ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＳｉＮ膜６０を４００
０Å以下の厚さで成膜し、ＰＷＬ３を形成する（図８
（ａ））。
【００６７】半導体基板１に実施例１と同様の工程で周
辺回路を、Ｌｐ−ＳｉＮ膜６０上に実施例５のＴＦＴ形
成工程と同様の工程で画素部スイッチングトランジスタ
を形成する（図８（ｂ））。
辺回路を、Ｌｐ−ＳｉＮ膜６０上に実施例５のＴＦＴ形
成工程と同様の工程で画素部スイッチングトランジスタ
を形成する（図８（ｂ））。
【００６８】ＰＳＧ８を成膜し、Ａｌ電極９を形成する
（図８（ｃ））。
（図８（ｃ））。
【００６９】次いで、ＰＳＧ５３、遮光層５４を形成す
る（図８（ｄ））。
る（図８（ｄ））。
【００７０】遮光層５４を、画素部ＴＦＴ直上のみに残
るようにパターニングする（図９（ｅ））。
るようにパターニングする（図９（ｅ））。
【００７１】プラズマＳｉＮ膜１０を３０００Å程度成
膜し（図９（ｆ））、周辺回路上のＰＳＧ１１の高さ
が、遮光層５４よりも高くなるようにＰＳＧ１１を１０
０００Å以上成膜する（図９（ｇ））。
膜し（図９（ｆ））、周辺回路上のＰＳＧ１１の高さ
が、遮光層５４よりも高くなるようにＰＳＧ１１を１０
０００Å以上成膜する（図９（ｇ））。
【００７２】ＰＳＧ１１をパターニングし、基板１裏面
のＬＯＣＯＳ酸化膜２をパターニングして画素部直下の
ＬＯＣＯＳ酸化膜２を除去する（図９（ｈ））、画素電
極１３をＰＳＧ１１の厚さよりも厚く成膜する（図１０
（ｉ））。この画素電極１３の材料を、実施例５と同様
に選択することにより、本実施例を反射型にも透過型に
も構成することができる。
のＬＯＣＯＳ酸化膜２をパターニングして画素部直下の
ＬＯＣＯＳ酸化膜２を除去する（図９（ｈ））、画素電
極１３をＰＳＧ１１の厚さよりも厚く成膜する（図１０
（ｉ））。この画素電極１３の材料を、実施例５と同様
に選択することにより、本実施例を反射型にも透過型に
も構成することができる。
【００７３】実施例１に示したのと同様にして、ＣＭＰ
により表面を研磨し、画素電極１３を平坦化すると同時
に個々の画素電極１３を絶縁分離する（図１０
（ｊ））。ＣＭＰの研磨量は、画素電極１３の厚さをｘ
Å、ＰＳＧ１１の厚さをｙÅとした場合、ｘÅ以上ｘ＋
ｙÅ未満である。
により表面を研磨し、画素電極１３を平坦化すると同時
に個々の画素電極１３を絶縁分離する（図１０
（ｊ））。ＣＭＰの研磨量は、画素電極１３の厚さをｘ
Å、ＰＳＧ１１の厚さをｙÅとした場合、ｘÅ以上ｘ＋
ｙÅ未満である。
【００７４】本例を透過型に適用する場合、液晶実装を
行ない、セル組後、基板１の裏面のＬＯＣＯＳ酸化膜２
をマスクとして、ＴＭＡＨ（テトラメチルアンモニウム
ヒドロオキサイド）、ＫＯＨ等アルカリ系Ｓｉエッチン
グ液で画素部下の基板１をエッチング除去し、くり抜き
部６１を形成する（図１０（ｋ））。尚、反射型を構成
する場合には、当該工程は不要である。
行ない、セル組後、基板１の裏面のＬＯＣＯＳ酸化膜２
をマスクとして、ＴＭＡＨ（テトラメチルアンモニウム
ヒドロオキサイド）、ＫＯＨ等アルカリ系Ｓｉエッチン
グ液で画素部下の基板１をエッチング除去し、くり抜き
部６１を形成する（図１０（ｋ））。尚、反射型を構成
する場合には、当該工程は不要である。
【００７５】本例では、周辺回路が単結晶Ｓｉで形成さ
れているため、高速駆動が可能であり、一方、画素スイ
ッチングトランジスタはメンブレン上に形成された透過
型となっているため、対角０．６インチで３０万画素以
上の高精細、高画質の透過型液晶表示装置が実現する。
また、前記の通り、画素電極の材料を選択することによ
り、反射型の液晶表示装置を構成して、コストダウンを
図ることも可能である。
れているため、高速駆動が可能であり、一方、画素スイ
ッチングトランジスタはメンブレン上に形成された透過
型となっているため、対角０．６インチで３０万画素以
上の高精細、高画質の透過型液晶表示装置が実現する。
また、前記の通り、画素電極の材料を選択することによ
り、反射型の液晶表示装置を構成して、コストダウンを
図ることも可能である。
【００７６】
【発明の効果】以上説明したように、本発明によると、
画素電極表面が平坦で、画素電極間に段差が存在しない
表示装置が構成できる。反射型の表示装置の場合には、
光の反射効率が高く、コントラストが高く、高画質な画
像表示が可能となる。また、液晶表示装置を構成した場
合には、配向膜の配向特性が良好なものとなることに加
え、画素電極間の横方向電界の発生もなく、画像品質を
低下せしめる輝線の発生も防止される。これにより、画
像品質の低下が防止される。
画素電極表面が平坦で、画素電極間に段差が存在しない
表示装置が構成できる。反射型の表示装置の場合には、
光の反射効率が高く、コントラストが高く、高画質な画
像表示が可能となる。また、液晶表示装置を構成した場
合には、配向膜の配向特性が良好なものとなることに加
え、画素電極間の横方向電界の発生もなく、画像品質を
低下せしめる輝線の発生も防止される。これにより、画
像品質の低下が防止される。
【図１】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図２】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図３】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図４】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図５】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図６】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図７】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図８】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図９】本発明の表示装置に用いられるアクティブマト
リクス基板の製造工程の１例を示す図である。
リクス基板の製造工程の１例を示す図である。
【図１０】本発明の表示装置に用いられるアクティブマ
トリクス基板の製造工程の１例を示す図である。
トリクス基板の製造工程の１例を示す図である。
【図１１】従来の表示装置に用いられていたアクティブ
マトリクス基板の製造工程を示す図である。
マトリクス基板の製造工程を示す図である。
【図１２】従来の表示装置に用いられていたアクティブ
マトリクス基板の１例を示す図である。
マトリクス基板の１例を示す図である。
１ 基板 ２ ＬＯＣＯＳ酸化膜 ３ ＰＷＬ ４ ゲート酸化膜 ５ ゲート電極 ６ ＮＬＤ ７ ソース ７’ ドレイン ８ ＰＳＧ ９ Ａｌ電極 １０ プラズマＳｉＮ膜 １１ ＰＳＧ １２ スルーホール １３ 画素電極 １４ 液晶 １５ 配向膜 ２０ 対向基板 ２１ カラーフィルター ２２ ブラックマトリクス ２３ 対向電極 ３０ 画素容量電極 ３１ 不純物領域 ４０ 保護膜 ５０ 透明基板 ５１ ポリシリコン島状領域 ５２ ＴＦＴ ５３ ＰＳＧ ５４ 遮光層 ５５ スルーホール ６０ Ｌｐ−ＳｉＮ膜 ６１ くり抜き部 ８０ スルーホール １２０ 絶縁性基板 １３１ ゲート電極 １３２ 電位固定電極 １３３ 画素容量電極 １３５ 層間膜 １３６ 画素電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343
Claims (66)
- 【請求項１】 基板上に、シリコン層を用いた複数のス
イッチング素子と、該スイッチング素子に接続され、実
質的に平坦な面を有して複数の画素を構成する導電性部
材と、を配して構成されるアクティブマトリクス基板で
あって、 前記導電性部材の端部に、該導電性部材の実質的に平坦
な面に連続し、シリコン原子を含有して構成される絶縁
性部材を配したことを特徴とするアクティブマトリクス
基板。 - 【請求項２】 前記導電性部材の端部に連続する前記絶
縁性部材の面が、実質的に平坦である請求項１に記載の
アクティブマトリクス基板。 - 【請求項３】 前記導電性部材の平坦な面及び、前記絶
縁性部材の平坦な面が、ケミカルメカニカルポリシング
を用いて研磨されたものである請求項２に記載のアクテ
ィブマトリクス基板。 - 【請求項４】 前記導電性部材の平坦な面が、鏡面をな
す請求項３に記載のアクティブマトリクス基板。 - 【請求項５】 前記絶縁性部材と、前記スイッチング素
子との間に、絶縁層を配した請求項１に記載のアクティ
ブマトリクス基板。 - 【請求項６】 前記絶縁性部材が、リンガラスで構成さ
れている請求項１に記載のアクティブマトリクス基板。 - 【請求項７】 前記絶縁層が、前記絶縁性部材をパター
ニングによって形成する際のエッチングストッパーとし
て機能する請求項５に記載のアクティブマトリクス基
板。 - 【請求項８】 前記絶縁層が、ＳｉＮで構成されている
請求項７に記載のアクティブマトリクス基板。 - 【請求項９】 前記導電性部材が、金属或いは金属化合
物で構成されている請求項１に記載のアクティブマトリ
クス基板。 - 【請求項１０】 前記導電性部材が、Ａｌ、Ｔｉ、Ｔ
ａ、Ｗ、ＩＴＯから選択される材料で構成されている請
求項９に記載のアクティブマトリクス基板。 - 【請求項１１】 前記導電性部材が、１００００Å以上
の厚みで形成されている請求項９に記載のアクティブマ
トリクス基板。 - 【請求項１２】 前記基板が、半導体基板で構成されて
いる請求項１に記載のアクティブマトリクス基板。 - 【請求項１３】 前記半導体基板が、単結晶シリコン基
板である請求項１２に記載のアクティブマトリクス基
板。 - 【請求項１４】 前記基板が、透明基板で構成されてい
る請求項１に記載のアクティブマトリクス基板。 - 【請求項１５】 前記透明基板が、石英基板である請求
項１４に記載のアクティブマトリクス基板。 - 【請求項１６】 前記スイッチング素子が、トランジス
タである請求項１に記載のアクティブマトリクス基板。 - 【請求項１７】 前記トランジスタが、単結晶シリコン
を用いて構成されている請求項１６に記載のアクティブ
マトリクス基板。 - 【請求項１８】 前記トランジスタが、多結晶シリコン
を用いて構成されている請求項１６に記載のアクティブ
マトリクス基板。 - 【請求項１９】 前記単結晶シリコン基板中に形成され
た不純物領域と、該不純物領域上に形成された酸化膜を
挟んで形成された画素容量電極と、の間で画素容量が形
成されている請求項１３に記載のアクティブマトリクス
基板。 - 【請求項２０】 前記スイッチング素子上に絶縁層を挟
んで遮光層を設けた請求項１４に記載のアクティブマト
リクス基板。 - 【請求項２１】 前記遮光層が、Ｔｉ、Ｔａ、Ｗから選
択される材料で構成されている請求項２０に記載のアク
ティブマトリクス基板。 - 【請求項２２】 前記遮光層と前記導電性部材との間で
画素容量が形成されている請求項２０に記載のアクティ
ブマトリクス基板。 - 【請求項２３】 基板上に、複数のスイッチング素子
と、該スイッチング素子に接続され、実質的に平坦な面
を有して複数の画素を構成する導電性部材と、を配して
なるアクティブマトリクス基板の製造方法であって、 基板を用意する工程、 前記基板にスイッチング素子を形成する工程、 前記スイッチング素子上に絶縁層を形成する工程、 前記絶縁層を、前記画素間に該画素の分離領域が残るよ
うにパターニングして絶縁性部材を形成する工程、 前記絶縁性部材上に導電性材料層を形成する工程、及び
前記導電性材料層の表面をケミカルメカニカルポリシン
グによって研磨し、導電性部材を形成する工程、 を有することを特徴とするアクティブマトリクス基板の
製造方法。 - 【請求項２４】 前記導電性材料層の表面と、前記絶縁
性部材の表面をケミカルメカニカルポリシングによって
研磨する請求項２３に記載のアクティブマトリクス基板
の製造方法。 - 【請求項２５】 前記導電性部材の表面を鏡面加工する
請求項２３に記載のアクティブマトリクス基板の製造方
法。 - 【請求項２６】 前記絶縁層として、シリコン原子を含
有する絶縁層を用いる請求項２３に記載のアクティブマ
トリクス基板の製造方法。 - 【請求項２７】 前記絶縁層を、成膜法により形成する
請求項２６に記載のアクティブマトリクス基板の製造方
法。 - 【請求項２８】 前記絶縁層として、リンガラスを用い
る請求項２６に記載のアクティブマトリクス基板の製造
方法。 - 【請求項２９】 前記絶縁層を第２の絶縁層として、該
第２の絶縁層を形成するに先立ち、別途第１の絶縁層を
前記スイッチング素子上に形成する請求項２３に記載の
アクティブマトリクス基板の製造方法。 - 【請求項３０】 前記第１の絶縁層を、前記第２の絶縁
層のパターニングの際のエッチングストッパーとして用
いる請求項２９に記載のアクティブマトリクス基板の製
造方法。 - 【請求項３１】 前記第１の絶縁層としてＳｉＮを用い
る請求項３０に記載のアクティブマトリクス基板の製造
方法。 - 【請求項３２】 前記ＳｉＮを、プラズマを用いて成膜
する請求項３１に記載のアクティブマトリクス基板の製
造方法。 - 【請求項３３】 前記パターニングが、ドライエッチン
グ工程を有する請求項３０に記載のアクティブマトリク
ス基板の製造方法。 - 【請求項３４】 前記ケミカルメカニカルポリシング
が、研磨材に含まれる化学成分によるエッチング作用
と、研磨材が有する機械的研磨作用と、を利用して行な
われる請求項２３に記載のアクティブマトリクス基板の
製造方法。 - 【請求項３５】 前記導電性材料層を、成膜法により形
成する請求項２３に記載のアクティブマトリクス基板の
製造方法。 - 【請求項３６】 前記成膜法として、スパッタリング
法、或いは、蒸着法を用いる請求項３５に記載のアクテ
ィブマトリクス基板の製造方法。 - 【請求項３７】 前記導電性材料として、金属或いは金
属化合物を用いる請求項２３に記載のアクティブマトリ
クス基板の製造方法。 - 【請求項３８】 前記導電性材料を、Ａｌ、Ｔｉ、Ｔ
ａ、Ｗ、ＩＴＯから選択される材料で構成する請求項３
７に記載のアクティブマトリクス基板の製造方法。 - 【請求項３９】 前記導電性材料層を、１００００Å以
上の厚みで成膜する請求項３５に記載のアクティブマト
リクス基板の製造方法。 - 【請求項４０】 前記基板として、半導体基板を用いる
請求項２３に記載のアクティブマトリクス基板の製造方
法。 - 【請求項４１】 前記半導体基板が、単結晶シリコン基
板である請求項４０に記載のアクティブマトリクス基板
の製造方法。 - 【請求項４２】 前記基板として、透明基板を用いる請
求項２３に記載のアクティブマトリクス基板の製造方
法。 - 【請求項４３】 前記透明基板が、石英基板である請求
項４２に記載のアクティブマトリクス基板の製造方法。 - 【請求項４４】 前記スイッチング素子が、トランジス
タである請求項２３に記載のアクティブマトリクス基板
の製造方法。 - 【請求項４５】 前記トランジスタを、単結晶シリコン
を用いて構成する請求項４４に記載のアクティブマトリ
クス基板の製造方法。 - 【請求項４６】 前記トランジスタを、多結晶シリコン
を用いて構成する請求項４４に記載のアクティブマトリ
クス基板の製造方法。 - 【請求項４７】 前記単結晶シリコン基板中に不純物領
域を形成し、該不純 物領域上に酸化膜を形成し、さらに
該酸化膜上に画素容量電極を形成し、前記不純物領域と
画素容量電極との間で画素容量を形成する請求項４１に
記載のアクティブマトリクス基板の製造方法。 - 【請求項４８】 前記スイッチング素子上に絶縁層を挟
んで遮光層を形成する請求項４２に記載のアクティブマ
トリクス基板の製造方法。 - 【請求項４９】 前記遮光層を、Ｔｉ、Ｔａ、Ｗから選
択される材料で構成する請求項４８に記載のアクティブ
マトリクス基板の製造方法。 - 【請求項５０】 前記遮光層と前記導電性部材との間で
画素容量を形成する請求項４８に記載のアクティブマト
リクス基板の製造方法。 - 【請求項５１】 基板上に、複数のスイッチング素子
と、該スイッチング素子に接続され複数の画素を構成す
る導電性部材と、を備えたアクティブマトリクス基板
と、前記画素に対向する電極を備えた対向基板と、の間
に液晶材料を配して構成される表示装置であって、前記
アクティブマトリクス基板として、請求項１〜２２のい
ずれかに記載のアクティブマトリクス基板を用いたこと
を特徴とする表示装置。 - 【請求項５２】 前記アクティブマトリクス基板上に配
向膜を有する請求項５１に記載の表示装置。 - 【請求項５３】 前記対向基板上に配向膜を有する請求
項５１に記載の表示装置。 - 【請求項５４】 前記対向基板上にカラーフィルターを
有する請求項５１に記載の表示装置。 - 【請求項５５】 前記対向基板上にブラックマトリクス
を有する請求項５１に記載の表示装置。 - 【請求項５６】 前記アクティブマトリクス基板と前記
対向基板との間にスペーサーを有する請求項５１に記載
の表示装置。 - 【請求項５７】 反射型液晶表示装置として機能する請
求項５１に記載の表示装置。 - 【請求項５８】 透過型液晶表示装置として機能する請
求項５１に記載の表示装置。 - 【請求項５９】 前記アクティブマトリクス基板が単結
晶シリコン基板を用いて構成され、該単結晶シリコン基
板の前記導電性部材が設けられた側とは反対側が部分的
にエッチング除去されて透明化されている請求項５８に
記載の表示装置。 - 【請求項６０】 基板上に、複数のスイッチング素子
と、該スイッチング素子に接続され複数の画素を構成す
る導電性部材と、を備えたアクティブマトリクス基板
と、前記画素に対向する電極を備えた対向基板と、の間
に液晶材料を配して構成される表示装置の製造方法であ
って、前記アクティブマトリクス基板を請求項２３〜５
０のいずれかに記載のアクティブマトリクス基板の製造
方法によって製造することを特徴とする表示装置の製造
方法。 - 【請求項６１】 前記アクティブマトリクス基板上に配
向膜を設ける請求項６０に記載の表示装置の製造方法。 - 【請求項６２】 前記対向基板上に配向膜を設ける請求
項６０に記載の表示装置の製造方法。 - 【請求項６３】 前記対向基板上にカラーフィルターを
設ける請求項６０に記載の表示装置の製造方法。 - 【請求項６４】 前記対向基板上にブラックマトリクス
を設ける請求項６０に記載の表示装置の製造方法。 - 【請求項６５】 前記アクティブマトリクス基板と対向
基板との間にスペーサーを配する請求項６０に記載の表
示装置の製造方法。 - 【請求項６６】 前記アクティブマトリクス基板を単結
晶シリコン基板を用いて構成し、該アクティブマトリク
ス基板と対向基板との間に前記液晶材料を配した後、前
記単結晶シリコン基板の前記導電性部材が設けられたの
とは反対側を部分的にエッチング除去して透明化する請
求項６０に記載の表示装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17871196A JP3108861B2 (ja) | 1995-06-30 | 1996-06-20 | アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法 |
| US08/671,373 US5933204A (en) | 1995-06-30 | 1996-06-27 | Display device and production method thereof with insulating members between pixel electrodes for smooth surface |
| EP01202714A EP1148374A3 (en) | 1995-06-30 | 1996-06-28 | Active matrix substrate |
| TW085107965A TW317002B (ja) | 1995-06-30 | 1996-06-28 | |
| DE69623397T DE69623397D1 (de) | 1995-06-30 | 1996-06-28 | Anzeigevorrichtung und ihre Herstellungsverfahren |
| EP96304815A EP0751417B1 (en) | 1995-06-30 | 1996-06-28 | Display device and production method thereof |
| KR1019960025708A KR100270129B1 (ko) | 1995-06-30 | 1996-06-29 | 표시장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-186473 | 1995-06-30 | ||
| JP18647395 | 1995-06-30 | ||
| JP17871196A JP3108861B2 (ja) | 1995-06-30 | 1996-06-20 | アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法 |
Publications (2)
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