JP3172841B2 - 薄膜トランジスタとその製造方法及び液晶表示装置 - Google Patents

薄膜トランジスタとその製造方法及び液晶表示装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ及び
液晶表示装置に係り、特に、スル−プットの向上を図る
ことのできるアクティブマトリクス型の液晶表示装置に
関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
で用いられる薄膜トランジスタ（ＴＦＴ）のデバイス構
造およびパタ−ン形状に関する従来技術として、例え
ば、ソサイエティ−・フォ−・インフォメ−ション・デ
ィスプレイ・ダイジェスト８３〔１９８３年〕第１４６
貢〜第１４７貢（Society for information Display 83
Digest 1983 ,pp.146-147)等に記載された技術が知ら
れている。
【０００３】図４２は、従来技術によるＴＦＴのパタ−
ン形状を示したものである。図中のＴＦＴは、逆スタガ
−構造であり、図中にゲ−ト電極１、ドレイン電極２、
ソ−ス電極３、及び真性半導体膜４のパタ−ン形状を各
々示している。ここで、従来技術によるＴＦＴの製造方
法としては、 １）絶縁基板上にゲ−ト電極を堆積後、１マスクでパタ
−ニングする、 ２）その後、絶縁膜、真性半導体膜、外因性半導体膜を
順次堆積する、 ３）その後、１マスクで外因性半導体膜、真性半導体膜
を順次パタ−ニングする、 ４）その後、１マスクでゲ−ト電極の引き出しのために
絶縁膜をパタ−ニングする、 ５）その後、ドレインおよびソ−ス電極を堆積後、１マ
スクでドレイン電極およびソ−ス電極、外因性半導体膜
を順次パタ−ニングする、 ６）その後、ＴＦＴの保護膜となる絶縁膜を堆積後、１
マスクでドレイン電極の引き出しのためにＴＦＴの保護
膜となる絶縁膜をパタ−ニングすると言う各プロセスが
最低必要であった。
【０００４】
【発明が解決しようとする課題】前記の従来技術は、図
４２に示すようにゲ−ト電極１と真性半導体膜４の位置
合わせ、及び真性半導体膜４とドレイン電極２、ソ−ス
電極３の位置合わせが必要となる。このため、前記従来
技術では各層間の位置合わせにかなりの時間を要するこ
とになる。また、前記従来技術ではＴＦＴを製作するた
めに最低５マスクは必要になるので、ＴＦＴの製作にか
なりの時間を要することになる。
【０００５】本発明の目的は、前記従来技術の問題を解
決しＴＦＴの製作に時間のかからない、すなわち、高ス
ル−プットで製造可能な薄膜トランジスタとその製造方
法及びアクティブマトリクス型の液晶表示装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的は、逆スタガ−
構造の薄膜トランジスタにおいて、ゲ−ト電極幅がチャ
ネル幅となるようにすることにより達成される。
【０００７】すなわち本発明は、走査配線と信号配線と
の交差部分をドレイン電極部とし、前記信号配線に平行
な短配線と前記走査配線との交差部分をソース電極部と
し、前記ドレイン電極部と前記ソース電極部に挟まれた
部分をゲート電極部とし、前記走査配線上の少なくとも
ゲート電極部には、絶縁膜と、該絶縁膜上に配置した半
導体膜が積層されてなることを特徴とする薄膜トランジ
スタである。
【０００８】前記薄膜トランジスタおいて、ソース電極
部分を形成する前記短配線は、前記走査配線幅より交差
方向に突出しているものがよい。また、ソース電極部分
を形成する前記短配線は、前記信号配線と平行な部分と
前記走査配線に平行な部分とから成る略Ｌ字形状である
ものがよい。また、ゲ−ト電極上にある当該薄膜トラン
ジスタの保護膜としての絶縁膜の直下に真性半導体層が
設けられているものがよい。また、ドレイン電極部の直
下に外因性半導体層が設けられているものがよい。更
に、ドレイン電極部の直下に真性半導体層が設けられて
いるものがよい。
【０００９】前記薄膜トランジスタおいて、走査配線の
当該薄膜トランジスタを形成する付近のみが線幅を広く
形成されたものがよい。また、ソース電極は反射用電極
を兼ねる大きさ及び形状に形成されたものがよい。ま
た、ＩＴＯ（インジウム−スズ−酸化物）がソース電極
に接続されたものがよい。ここで、真性半導体層の上に
絶縁膜が設けられているものがよい。
【００１０】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、絶縁膜、真性半導体膜、外因性半導体膜を順次堆積
し、裏面露光を用いて外因性半導体膜、真性半導体膜を
順次パタ−ニングする工程と、 その後、ドレイン電極
およびソ−ス電極を堆積後、１マスクでドレイン電極お
よびソ−ス電極、外因性半導体膜を順次パタ−ニングす
る工程と、 その後、薄膜トランジスタの保護膜となる
絶縁膜を堆積後、１マスクで薄膜トランジスタ保護膜と
なる絶縁膜、真性半導体膜を順次パタ−ニングする工程
と、を含むことを特徴とする薄膜トランジスタの製造方
法である。
【００１１】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、絶縁膜、真性半導体膜、外因性半導体膜を順次堆積
する工程と、 その後、ドレイン電極およびソ−ス電極
を堆積後、１マスクでドレイン電極およびソ−ス電極、
外因性半導体膜を順次パタ−ニングする工程と、 その
後、薄膜トランジスタの保護膜となる絶縁膜を堆積後、
１マスクで薄膜トランジスタの保護膜となる絶縁膜、真
性半導体膜を順次パタ−ニングする工程と、を含むこと
を特徴とする薄膜トランジスタの製造方法である。
【００１２】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、絶縁膜、真性半導体膜を順次堆積し、裏面露光を用
いて真性半導体膜をパタ−ニングする工程と、 その
後、ドレイン電極およびソ−ス電極を堆積後、１マスク
でドレイン電極およびソ−ス電極をパタ−ニングする工
程と、 その後、薄膜トランジスタの保護膜となる絶縁
膜を堆積後、１マスクで薄膜トランジスタの保護膜とな
る絶縁膜、真性半導体膜を順次パタ−ニングする工程
と、を含むことを特徴とする薄膜トランジスタの製造方
法である。
【００１３】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、絶縁膜、真性半導体膜、外因性半導体膜を順次堆積
し、裏面露光を用いて外因性半導体膜、真性半導体膜を
順次パタ−ニングする工程と、 その後、ドレイン電極
およびソ−ス電極を堆積後、１マスクでドレイン電極お
よびソ−ス電極、外因性半導体膜を順次パタ−ニングす
る工程と、 その後、薄膜トランジスタの保護膜となる
絶縁膜を堆積後、１マスクで薄膜トランジスタの保護膜
となる絶縁膜をパタ−ニングする工程と、を含むことを
特徴とする薄膜トランジスタの製造方法である。
【００１４】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、絶縁膜、真性半導体膜、外因性半導体膜を順次堆積
し、裏面露光を用いて外因性半導体膜をパタ−ニングす
る工程と、 その後、ドレイン電極およびソ−ス電極を
堆積後、１マスクでドレイン電極およびソ−ス電極、外
因性半導体膜を順次パタ−ニングする工程と、 その
後、薄膜トランジスタの保護膜となる絶縁膜を堆積後、
１マスクで薄膜トランジスタの保護膜となる絶縁膜をパ
タ−ニングする工程と、を含むことを特徴とする薄膜ト
ランジスタの製造方法である。
【００１５】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲ−ト電極を
堆積後、１マスクでパタ−ニングする工程と、 その
後、第１層目の絶縁膜、真性半導体膜、第２層目の絶縁
膜を順次堆積する工程と、 その後、１マスクで前記第
２層目の絶縁膜をパタ−ニングする工程と、 その後、
外因性半導体膜、ドレイン電極およびソ−ス電極を堆積
後、１マスクでドレイン電極およびソ−ス電極、外因性
半導体膜、真性半導体膜を順次パタ−ニングする工程
と、を含むことを特徴とする薄膜トランジスタの製造方
法である。
【００１６】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲート電極と
なるＣｒを堆積後、１マスクでパターニングする工程
と、その後、ゲート絶縁膜、真性半導体膜、外因性半導
体膜、ドレイン電極およびソース電極となるＡｌ−Ｓｉ
を連続堆積後、１マスクでＡｌ−Ｓｉ電極、外因性半導
体膜を順次パターニングする工程と、 その後、透明電
極を堆積し、１マスクで該透明電極をパターニングする
工程と、 その後、薄膜トランジスタの保護膜となる絶
縁膜を堆積後、この絶縁膜をマスクにして真性半導体
膜、ゲート絶縁膜を順次パターニングする工程と、を含
むことを特徴とする薄膜トランジスタの製造方法であ
る。
【００１７】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲート電極と
なるＣｒを堆積後、１マスクでパターニングする工程
と、その後、ゲート絶縁膜、真性半導体膜、外因性半導
体膜を順次堆積後、絶縁基板側からの裏面露光を用いて
外因性半導体膜、真性半導体膜を順次パターニングする
工程と、 その後、ドレイン電極およびソース電極とな
るＡｌ−Ｓｉを連続堆積後、１マスクでＡｌ−Ｓｉ電
極、外因性半導体膜を順次パターニングする工程と、
その後、透明電極を堆積し、１マスクで該透明電極をパ
ターニングする工程と、 その後、薄膜トランジスタの
保護膜となる絶縁膜を堆積後、該絶縁膜をマスクにして
真性半導体膜、ゲート絶縁膜を順次パターニングする工
程と、を含むことを特徴とする薄膜トランジスタの製造
方法である。
【００１８】また本発明は、前記いずれかの薄膜トラン
ジスタを製造するに際して、絶縁基板上にゲート電極と
なるＣｒを堆積後、１マスクでパターニングする工程
と、その後、ゲート絶縁膜、真性半導体膜、外因性半導
体膜、ドレイン電極およびソース電極となるＡｌ−Ｓｉ
を連続堆積後、１マスクでＡｌ−Ｓｉ電極、外因性半導
体膜を順次パターニングする工程と、 その後、薄膜ト
ランジスタの保護膜となる絶縁膜を堆積後、該絶縁膜を
マスクにして真性半導体膜、ゲート絶縁膜を順次パター
ニングする工程と、を含むことを特徴とする薄膜トラン
ジスタの製造方法である。
【００１９】前記のいずれかに記載の薄膜トランジスタ
の製造方法において、ソ−ス電極端子に接続される透明
電極は、裏面露光を用いてパタ−ニングされるものがよ
い。
【００２０】また本発明は、画素用の薄膜トランジスタ
として前記いずれかに記載の薄膜トランジスタを直列に
複数接続して形成したことを特徴とするアクティブマト
リクス型の液晶表示装置である。
【００２１】また本発明は、画素用の薄膜トランジスタ
として前記いずれかに記載の薄膜トランジスタを並列に
複数接続して形成したことを特徴とするアクティブマト
リクス型の液晶表示装置である。
【００２２】
【作用】本発明に係る薄膜トランジスタによれば、ゲ−
ト電極幅がチャネル幅となる。従って、各層間の位置合
わせが極めて緩和されるのでスル−プットが向上する。
また本発明の上記製造方法を用いると、ゲ−ト電極とド
レインおよびソ−ス電極が重なるだけでＴＦＴが形成さ
れるため、前記構造の薄膜トランジスタを容易に製造す
ることができる。また、上記製造方法ではゲ−ト電極引
き出し用のマスクを考慮すると４マスクでＴＦＴが製作
できる。したがって、スル−プットが向上する。
【００２３】
【実施例】以下、本発明に係る薄膜トランジスタ及びそ
れを用いた液晶表示装置の実施例を図面により詳細に説
明する。図１の（ａ）〜（ｄ）は、本発明に係る薄膜ト
ランジスタの第１実施例の各製造工程におけるパタ−ン
図、図２の（ａ）〜（ｃ）は、図１のＡ−Ａ線、Ｂ−Ｂ
線及びＣ−Ｃ線の断面図、図３〜図９はそれの各製造工
程を示した図、図１０はマトリックス状に形成された薄
膜トランジスタの平面図である。本発明の第１実施例の
薄膜トランジスタ部の製造方法は、以下の通りである。
【００２４】１） ガラス基板５上にゲ−ト電極１とな
るＡｌとＣｒ（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパ
タ−ニングする。このとき、蓄積容量（Ｃstg）電極６
も形成する（図１（ａ）、図３）。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積し、その後、裏面露光を用いてｎ＋層８、ｉ層４を
順次パタ−ニングする（図１（ａ）、図４）。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３およびｎ＋層８を順次パタ−ニングす
る（図１（ｂ）、図５、図６）。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ（Pass
ivation)膜９を堆積した後、１マスクで有機ＰＡＳ膜９
及びｉ層４を順次パタ−ニングする（図１（ｃ）、図
７）。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のＳｉＮ膜７をパタ−ニングする（図１（ｃ）、図
８）。 ６） その後、Ａｌ １０を堆積し、１マスクでＡｌ １
０をパタ−ニングする（図１（ｄ）、図９）。
【００２５】すなわち、上記実施例はＴＦＴ製作後にＡ
ｌ１０をソ−ス電極３に接続させていることから反射型
ＴＦＴ−ＬＣＤの構成である。図１（ｃ）を見るとわか
るように、本発明の第１実施例のパタ−ンだと、ゲ−ト
電極１となる走査配線とドレイン電極２となる信号配線
およびソ−ス電極３となる短配線が重なるだけで、その
重なり部分に各電極部１，２，３が形成される。そして
結果的にゲ−ト電極１の幅がチャネル幅となる。このこ
とにより層間の位置合わせが極めて緩和されるのでスル
−プットが向上する。図１（ｃ）の領域１１は、有機Ｐ
ＡＳ膜９が存在する領域を示す。
【００２６】また、上記プロセスではゲ−ト電極引き出
し用のマスクを考慮すると４マスクでＴＦＴが製作でき
る。したがって、スル−プットが向上する。また、デバ
イス構造としての特徴は、ゲ−ト電極１上にあるＴＦＴ
の保護膜としての絶縁膜９直下には真性半導体層４が必
ず挿入されていることである。なお、図１を見ればわか
るように本発明の第１実施例では蓄積容量Ｃstgを反射
電極用のＡｌ１０とＣstg電極６間で形成している。
【００２７】図１１は本発明の第２実施例の断面構造図
であり、図１１（ａ）は図１のＡ−Ａ線断面図、図１１
（ｂ）は図１のＢ−Ｂ線断面図、図１１（ｃ）は図１の
Ｃ−Ｃ線断面図である。本発明の第２実施例の薄膜トラ
ンジスタ部の製造方法は以下の通りである。 １） ガラス基板５上にゲ−ト電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパタ−ニングす
る。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積する。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３およびｎ＋層８を順次パタ−ニングす
る。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ膜９を
堆積後、１マスクで有機ＰＡＳ膜９、ｉ層４を順次パタ
−ニングする。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のＳｉＮ膜７をパタ−ニングする。 ６） その後、Ａｌ１０を堆積し、１マスクでＡｌ１０
をパタ−ニングする。
【００２８】すなわち、第２実施例は第１実施例におけ
る裏面露光を省いた実施例である。よって、第２実施例
も反射型ＴＦＴ−ＬＣＤの構成である。図１１（ｂ）を
見るとわかるように、本発明の第２実施例の断面構造だ
とドレイン電極２の直下には必ずｎ＋層８が挿入されて
おり、また、ｉ層４も挿入されている。その結果として
基板面が平坦化されるので、ドレイン電極２の線切れが
緩和される。また、裏面露光を省いた工程だけスル−プ
ットが向上する。また、上記プロセスではゲ−ト電極引
き出し用のマスクを考慮すると４マスクでＴＦＴが製作
できる。したがって、スル−プットが向上する。
【００２９】図１２は本発明の第３実施例の断面構造図
であり、図１２（ａ）は図１のＡ−Ａ線断面図、図１２
（ｂ）は図１のＢ−Ｂ線断面図、図１２（ｃ）は図１の
Ｃ−Ｃ線断面図である。本発明の第３実施例の薄膜トラ
ンジスタ部の製造方法は以下の通りである。 １） ガラス基板５上にゲ−ト電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパタ−ニングす
る。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４を堆積し、その後裏面露光を用いてｉ
層４をパターニングする。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３をパタ−ニングする。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ膜９を
堆積後、１マスクで有機ＰＡＳ膜９、ｉ層４を順次パタ
−ニングする。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のＳｉＮ膜７をパタ−ニングする。 ６） その後、Ａｌ１０を堆積し、１マスクでＡｌ１０
をパタ−ニングする。
【００３０】すなわち、第３実施例は第１実施例におけ
るｎ＋層９の堆積を省いた実施例である。よって、第２
実施例も反射型ＴＦＴ−ＬＣＤの構成である。上記実施
例だとｎ＋層９を用いていないので、ｉ層４を極めて薄
膜化することが可能となる。したがって、ＴＦＴのリ−
ク電流を低減することができる。また、レ−ザ−アニ−
ルを用いて電界効果移動度を上げる際にも有利である。
また、ｎ＋層９の堆積を省いた工程だけスル−プットが
向上する。また、上記プロセスではゲ−ト電極引き出し
用のマスクを考慮すると４マスクでＴＦＴが製作でき
る。したがって、スル−プットが向上する。
【００３１】図１３の（ａ）〜（ｃ）は、本発明の第４
実施例の各製造工程におけるパタ−ン図である。この実
施例の特徴は蓄積容量Ｃstgを反射電極用のＡｌ１０と
前段のゲ−ト電極１’間で形成していることである。
【００３２】図１４の（ａ）〜（ｃ）は、本発明の第５
実施例の各製造工程におけるパタ−ン図である。この実
施例の特徴は、ＴＦＴを形成する付近のゲ−ト電極１の
幅のみを広くしていることである。このことにより、画
素部の開口率が高くなり、かつ、ＴＦＴの駆動能力が高
くなる。
【００３３】図１５（ａ）（ｂ）は、本発明第６実施例
の各製造工程におけるパタ−ン図、図１６は本発明の第
６実施例の断面構造図であり、図１６（ａ）は図１５の
Ａ−Ａ線断面図、図１６（ｂ）は図１５のＢ−Ｂ線断面
図、図１６（ｃ）は図１５のＣ−Ｃ線断面図である。本
発明の第６実施例の薄膜トランジスタ部の製造方法は以
下の通りである。 １） ガラス基板５上にゲ−ト電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパタ−ニングす
る。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積し、その後、裏面露光を用いてｎ＋層８、ｉ層４を
順次パタ−ニングする。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３およびｎ＋層８を順次パタ−ニングす
る。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ膜９を
堆積後、１マスクで有機ＰＡＳ膜９をパタ−ニングす
る。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のｉ層４とＳｉＮ膜７をパタ−ニングする。
【００３４】すなわち、第６実施例はソ−ス電極３を直
接反射用電極にしているので、マスク数が１枚減らせ
る。図１５を見るとわかるように本発明の第６実施例の
パタ−ンだとゲ−ト電極１とドレイン電極２およびソ−
ス電極３が重なるだけでＴＦＴが形成される。結果とし
てはゲ−ト電極１の幅がチャネル幅となる。このことに
より層間の位置合わせが極めて緩和されるのでスル−プ
ットが向上する。また、上記プロセスではゲ−ト電極引
き出し用のマスクを考慮すると、４マスクで反射型ＴＦ
Ｔ−ＬＣＤが製作できる。したがって、スル−プットが
向上する。なお、図１５を見ればわかるように、本発明
の第６実施例では蓄積容量Ｃstgをソ−ス電極(Ａｌ／Ｃ
ｒ)３とＣstg電極６間で形成している。
【００３５】図１７は本発明の第７実施例の断面構造図
であり、図１７（ａ）は図１５のＡ−Ａ線断面図、図１
７（ｂ）は図１５のＢ−Ｂ線断面図、図１７（ｃ）は図
１５のＣ−Ｃ線断面図である。本発明の第７実施例の薄
膜トランジスタ部の製造方法は以下の通りである。 １） ガラス基板５上にゲ−ト電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパタ−ニングす
る。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積し、その後、裏面露光を用いてｎ＋層８をパタ−ニ
ングする。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３およびｎ＋層８を順次パタ−ニングす
る。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ膜９を
堆積後、１マスクで有機ＰＡＳ膜９をパタ−ニングす
る。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のｉ層４とＳｉＮ膜７をパタ−ニングする。
【００３６】すなわち、第７実施例は第６実施例におけ
るｉ層４の裏面露光を省いた実施例である。図１７を見
るとわかるように、本発明の第７実施例の断面構造だと
ドレイン電極２の直下には必ずｉ層うが挿入されてい
る。結果として基板面が平坦化されるので、ドレイン電
極２の線切れが緩和される。また、ｉ層４の裏面露光を
省いた工程だけスル−プットが向上する。また、上記プ
ロセスではゲ−ト電極引き出し用のマスクを考慮すると
４マスクで反射型ＴＦＴ−ＬＣＤが製作できる。したが
って、スル−プットが向上する。
【００３７】図１８の（ａ）〜（ｄ）は、本発明の各製
造工程における第８実施例のパターン図であり、図１９
は本発明の第８実施例の断面構造図で、図１９（ａ）は
図１８のＡ−Ａ線断面図、図１９（ｂ）は図１８のＢ−
Ｂ線断面図、図１９（ｃ）は図１８のＣ−Ｃ線断面図で
あり、図２０〜図２５はそれの各製造工程を示した図で
ある。本発明の第８実施例の薄膜トランジスタ部の製造
方法は以下の通りである。 １） ガラス基板５上にゲート電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパターニングす
る。 ２） その後、ゲート絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、ＴＦＴの保護膜となるＳｉＮ膜１２
を順次堆積する。 ３） その後、１マスクでＴＦＴの保護膜となるＳｉＮ
膜１２をパターニングする。 ４） その後、外因性半導体膜（ｎ＋層）８、ドレイン
電極２およびソース電極３となるＣｒとＡｌ（＝Ａｌ／
Ｃｒ）を堆積後、１マスクでＡｌ／Ｃｒ電極２，３、ｎ
＋層８、真性半導体膜４を順次パターニングする。 ５） その後、透明電極であるＩＴＯ（ インジウム−
スズ−酸化物、IndiumTin Oxide）１３を堆積し、１マ
スクでＩＴＯ１３をパターニングする。 ６） その後、第３番目のＳｉＮ膜を堆積後または第３
番目のＳｉＮ膜を堆積させないで、ゲート電極引き出し
用に１マスクで端子部のＳｉＮ膜７をパターニングす
る。
【００３８】すなわち、第８実施例はＴＦＴ製作後にＩ
ＴＯ１３をソース電極３に接続させていることから、透
明型ＴＦＴ−ＬＣＤの構成である。図１８を見るとわか
るように、本発明の第８実施例のパターンだとゲート電
極１とドレイン電極２およびソース電極３が重なるだけ
でＴＦＴが形成される。結果としてはゲート電極１の幅
がチャネル幅となり、ＴＦＴの保護層となるＳｉＮ膜１
２の長さがチャネル長となる。このことにより層間の位
置合わせが極めて緩和されるのでスループットが向上す
る。また、上記プロセスではゲート電極引き出し用のマ
スクを考慮すると４マスクでＴＦＴが製作できる。した
がって、スループットが向上する。
【００３９】また、デバイス構造としての特徴は、ドレ
イン電極２の直下には外因性半導体層８が必ず挿入され
ていることである。また、上記デバイス構造では真性半
導体膜４と外因性半導体膜８の選択エッチングがないた
め、真性半導体膜４の厚さを極めて薄くできる。したが
って、ＴＦＴのリーク電流が低減される。また、真性半
導体膜４の薄膜化は、ＴＦＴの高移動度化を目的とした
レーザアニールを行う際にも有効である。なお、図１８
を見ればわかるように、本発明の第８実施例では蓄積容
量ＣstgをＩＴＯ１３とＣstg電極６間で形成している。
【００４０】図２６の（ａ）〜（ｄ）は、本発明の各製
造工程における第９実施例のパターン図であり、図２７
は本発明の第９実施例の断面構造図で、図２７（ａ）は
図２６のＡ−Ａ線断面図、図２７（ｂ）は図２６のＢ−
Ｂ線断面図、図２７（ｃ）は図２６のＣ−Ｃ線断面図で
ある。本発明の第９実施例の薄膜トランジスタ部の製造
方法は以下の通りである。 １） ガラス基板５上にゲート電極１００となるＣｒを
堆積後、１マスクでパターニングする。 ２） その後、ゲート絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８、ドレ
イン電極２００およびソース電極３００となるＡｌ−Ｓ
ｉを連続堆積後、１マスクでＡｌ−Ｓｉ電極２００，３
００、ｎ＋層８を順次パターニングする。 ３） その後、透明電極であるＩＴＯ１３を堆積し、１
マスクでＩＴＯ１３をパターニングする。 ４） その後、有機ＰＡＳ膜９を印刷し、有機ＰＡＳ膜
９をマスクにしてｉ層４、ゲート絶縁膜となるＳｉＮ膜
７を順次パターニングする。
【００４１】すなわち、第９実施例はＴＦＴ製作後にＩ
ＴＯ１３をソース電極３００に接続させていることか
ら、透過型ＴＦＴ−ＬＣＤの構成である。図２６を見る
とわかるように、ゲート電極１００とドレイン電極２０
０およびソース電極３００が重なるだけでＴＦＴが形成
される。また、上記プロセスでは有機ＰＡＳ膜９をマス
クにしてゲート絶縁膜となるＳｉＮ膜７をパターニング
することにより、ゲート電極１００の端子部が露出され
る。したがって、上記プロセスではゲート電極引き出し
用のマスクを考慮しても４マスクでＴＦＴが形成され
る。
【００４２】図２８は本発明の第１０実施例の断面構造
図で、図２８（ａ）は図２６のＡ−Ａ線断面図、図２８
（ｂ）は図２６のＢ−Ｂ線断面図、図２８（ｃ）は図２
６のＣ−Ｃ線断面図である。本発明の第１０実施例の薄
膜トランジスタ部の製造方法は以下の通りである。 １） ガラス基板５上にゲート電極１００となるＣｒを
堆積後、１マスクでパターニングする。 ２） その後、ゲート絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積後、ガラス基板５側からの裏面露光を用いてｎ＋層
８、ｉ層４を順次パターニングする。 ３） その後、ドレイン電極２００およびソース電極３
００となるＡｌ−Ｓｉを連続堆積後、１マスクでＡｌ−
Ｓｉ電極２００，３００およびｎ＋層８を順次パターニ
ングする。 ４） その後、透明電極であるＩＴＯ１３を堆積し、１
マスクでＩＴＯ１３をパターニングする。 ５） その後、有機ＰＡＳ膜９を印刷し、この有機ＰＡ
Ｓ膜よをマスクにしてｉ層４、ゲート絶縁膜となるＳｉ
Ｎ膜７を順次パターニングする。すなわち、第１０実施
例は第９実施例に裏面露光工程を追加した実施例であ
る。
【００４３】図２９の（ａ）〜（ｄ）は、本発明の各製
造工程における第１１実施例のパターン図であり、図３
０は本発明の第１１実施例の断面構造図で、図３０
（ａ）は図２９のＡ−Ａ線断面図、図３０（ｂ）は図２
９のＢ−Ｂ線断面図、図３０（ｃ）は図２９のＣ−Ｃ線
断面図である。本発明の第１１実施例の薄膜トランジス
タ部の製造方法は以下の通りである。 １） ガラス基板５上にゲート電極１００となるＣｒを
堆積後、１マスクでパターニングする。 ２） その後、ゲート絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８、ドレ
イン電極２００およびソース電極３００となるＡｌ−Ｓ
ｉを連続堆積後、１マスクでＡｌ−Ｓｉ電極２００，３
００およびｎ＋層８を順次パターニングする。 ３） その後、有機ＰＡＳ膜９を印刷し、この有機ＰＡ
Ｓ膜９をマスクにしてｉ層４、ゲート絶縁膜となるＳｉ
Ｎ膜７を順次パターニングする。 ４） その後、Ａｌ１０を堆積し、１マスクでＡｌ１０
をパターニングする。
【００４４】すなわち、第１１実施例はＴＦＴ製作後に
Ａｌ１０をソース電極３００に接続させていることか
ら、反射型ＴＦＴ−ＬＣＤの構成である。図２９を見る
とわかるようにゲート電極１００とドレイン電極２００
およびソース電極３００が重なるだけでＴＦＴが形成さ
れる。また、上記プロセスでは有機ＰＡＳ膜９をマスク
にしてゲート絶縁膜となるＳｉＮ膜７をパターニングす
ることにより、ゲート電極１００の端子部が露出され
る。したがって、上記プロセスではゲート電極引き出し
用のマスクを考慮しても４マスクでＴＦＴが形成され
る。
【００４５】図３１の（ａ）〜（ｃ）は、本発明の各製
造工程における第１２実施例のパターン図であり、図３
２は本発明の第１２実施例の断面構造図で、図３２
（ａ）は図３１のＡ−Ａ線断面図、図３２（ｂ）は図３
１のＢ−Ｂ線断面図である。本発明の第９実施例の薄膜
トランジスタ部の製造方法は以下の通りである。 １） ガラス基板５上にゲ−ト電極１となるＡｌとＣｒ
（＝Ｃｒ／Ａｌ）を堆積後、１マスクでパタ−ニングす
る。 ２） その後、ゲ−ト絶縁膜となるＳｉＮ膜７、真性半
導体膜（ｉ層）４、外因性半導体膜（ｎ＋層）８を順次
堆積し、その後、裏面露光を用いてｎ＋層８、ｉ層４を
順次パタ−ニングする。 ３） その後、ドレイン電極２およびソ−ス電極３とな
るＣｒとＡｌ(＝Ａｌ／Ｃｒ)を堆積後、１マスクでＡｌ
／Ｃｒ電極２，３およびｎ＋層８を順次パタ−ニングす
る。 ４） その後、ＴＦＴの保護膜となる有機ＰＡＳ膜９を
堆積後、１マスクで有機ＰＡＳ膜９とｉ層４をパタ−ニ
ングする。 ５） その後、ゲ−ト電極引き出し用に１マスクで端子
部のＳｉＮ膜７をパタ−ニングする。 ６） その後、透明電極であるＩＴＯ１３を堆積し、裏
面露光技術を用いてマスクなしでＩＴＯ１３をパタ−ニ
ングする。
【００４６】すなわち、第１２実施例はＴＦＴ製作後に
ＩＴＯ１３をソ−ス電極３に接続させていることから、
透過型ＴＦＴ−ＬＣＤの構成である。上記実施例の特徴
はＩＴＯ１３を堆積した後、裏面露光する際に故意に露
光時間を長く、或いは短くしてソ−ス電極３上にＩＴＯ
１３が残るようにしたことである。このことにより、マ
スクなしでソ−ス電極３とＩＴＯ１３は電気的に接続さ
れる。なお、図３１を見ればわかるように、本発明の第
１２実施例では蓄積容量Ｃstgをソ−ス電極３のＡｌ／
ＣｒとＣstg電極６間で形成している。
【００４７】図３３の（ａ）〜（ｃ）は、本発明の第１
３実施例の各製造工程におけるパタ−ン図であり、本発
明の前記第１２実施例のソース電極部分が分割されたパ
タ−ンの変形例である。第１３実施例だと開口率が高く
なるという利点がある。
【００４８】図３４の（ａ）〜（ｃ）は、本発明の第１
４実施例の各製造工程におけるパタ−ン図である。第１
４実施例の特徴は、第１のソース電極３１、第２のソー
ス電極３２及び第３のソース電極３３をゲート電極１上
に並べて設けることにより、ＴＦＴ群を直列に接続した
ことである。このことにより、ＴＦＴのリ−ク電流が低
減できる。
【００４９】図３５の（ａ）〜（ｃ）は、本発明の第１
５実施例の各製造工程におけるパタ−ン図である。第１
５実施例の特徴は、ゲート電極１にバイパス１１０を設
けることにより、ＴＦＴ群を並列に接続したことであ
る。このことにより、どちらかのＴＦＴが不良になって
も画素部には正常な表示信号が供給される。
【００５０】図３６はステンシルマスクを有するスパッ
タ装置４０の概略図を示したものである。図３７に示し
たように、そのパタ−ンが形成すべき例えばゲ−ト電極
のパタ−ンと同じに形成されたステンシルマスク４１が
ガラス基板５とＡｌ板又はＣｒ板４３との間に設けられ
ている。ガラス基板はステージ４２に保持されている。
Ａｌ板又はＣｒ板４３からスパッタされた電極材料がガ
ラス基板５上に堆積されてゲ−ト電極、あるいはドレイ
ン及びソ−ス電極を形成するものである。これにより、
従来使われていたホトリソグラフィ工程は不要になる。
したがって、ＴＦＴ製造のスル−プットは向上する。ま
た蒸着装置にも同様にこのステンシルマスクは適用する
ことができる。
【００５１】図３８は、本発明による液晶パネルの応用
の一実施例である。前記ＴＦＴを備えた反射型あるいは
透過型の液晶パネル５１を、カバー５２に実装する。カ
バー５２と対をなす本体５３にはキーボード５４が有
る。カバー５２を閉めると突起物の無い箱型の外観にな
り、携帯に便利なぽポータブル型のパーソナルコンピュ
ータあるいはワードプロセッサになる。また調光用のス
イッチ５５はカバー５２の開閉部に有るとカバー５２を
小型にすることができる。液晶パネル５１が反射型の場
合、カバー５２は非常に薄くすることができる。また、
液晶パネル５２はモノクロ、カラーどちらでも用いるこ
とが可能である。
【００５２】図３９は、別な応用の実施例である。反射
型カラー液晶パネル５６を、カバー５７に実装する。カ
バー５７と対をなす本体５８にはキーボード５９が有
る。カバー５７を閉めると突起物の無い箱型の外観にな
り、携帯に便利なポータブル型のパーソナルコンピュー
タあるいはワードプロセッサになる。反射型カラー液晶
パネル５６の下部のカバー５７に、周囲光の明るさ、色
調をモニターする光学素子６０が取り付けられている。
反射型のカラー液晶パネルの場合は、周囲光の光量と色
調によって液晶パネルによって再生される画像の色調が
変化してしまう。このために、光学素子６０によって周
囲光の明るさ、色調を測定して、液晶パネルに与える信
号電圧を制御し最適な色再現を行う。この時、最適な色
再現とは、再現しようとする色に最も近くなるような再
現方法ばかりでなく、極端な色調の周囲光の場合、使用
者が色の違いを明確に認識できるように最終的には再生
色を変更してしまう方法をも含む。この方式により反射
型においても最適な色再生が実現でき、例えば単色光源
の下での各種の作業においても十分に使用できる用にな
る。また透過型カラー液晶パネルにおいても、周囲光の
影響は大きく、周囲光が極端に偏った分光特性を持つと
き周囲光の色調測定による色再現は有効である。また、
モノクロ液晶パネルの場合も有効である。
【００５３】図４０は、携帯用パーソナルコンピュータ
あるいはワードプロセッサのカバー部の一実施例であ
る。カバー６１には反射型あるいは透過型の液晶パネル
６２がはめこまれている。また本体６３には図示してい
ないが、キーボードが組み込まれている。カバー６１と
本体６３をつなぐ腕木部６４ａ，ｂはカバー６１の側面
よりでており、カバー６１を上下にスライドさせること
ができる。この腕木部のスライドによって、液晶パネル
の位置を最適な状態にセットすることができる。
【００５４】図４１は、反射型液晶パネルによる一応用
例である。反射型液晶パネルはバックライト付きの透過
型液晶パネルと比較して、低消費電力、軽量、薄型であ
り、携帯用パーソナルコンピュータや、ワードプロセッ
サ等に非常に適している。しかし、光源を外部に求める
ことから、光量不足による使用条件が限定されてしまう
ことも有る。透過型液晶パネルでは、液晶パネルとバッ
クライトとの間に半透過型の反射板を配置してバックラ
イトをつけないときは反射型として使用できる用にした
ものも有るが、光の利用効率の悪さからあまり実用的で
はない。さらにバックライト使用時では、半透過型の反
射板によりバックライト光の効率が低下してしまう。本
実施例は基本的には反射型液晶パネルを用い、周囲光不
足の場合等に用いるフロントライト６５をカバー６６に
組み込み、使用時に引き出して点燈すると、光６７がパ
ネル面を照明する。フロントライト６５は、未使用時に
はカバー６６の一部分になる。
【００５５】
【発明の効果】以上説明したように本発明によれば、ゲ
−ト電極とドレインおよびソ−ス電極が重なるだけでＴ
ＦＴが形成され、結果的にゲ−ト電極の幅がチャネル幅
となる。このことにより層間の位置合わせが極めて緩和
されるのでスル−プットが向上する。また、本発明の製
造方法によれば、ゲ−ト電極引き出し用のマスクを考慮
すると４マスクでＴＦＴが製作できる。したがって、ス
ル−プットが向上する。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の薄膜トランジスタの
第１実施例の各製造工程におけるパタ−ン図である。
【図２】（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１
のＢ−Ｂ線断面図、（ｃ）は図１のＣ−Ｃ線断面図であ
る。
【図３】本発明の第１実施例の製造工程の一工程を示す
図である。
【図４】本発明の第１実施例の製造工程の一工程を示す
図である。
【図５】本発明の第１実施例の製造工程の一工程を示す
図である。
【図６】本発明の第１実施例の製造工程の一工程を示す
図である。
【図７】本発明の第１実施例の製造工程の一工程を示す
図である。
【図８】本発明の第１実施例の製造工程の一工程を示す
図である。
【図９】本発明の第１実施例の製造工程の一工程を示す
図である。
【図１０】マトリックス形状に形成された本発明の薄膜
トランジスタの平面図である。
【図１１】本発明の薄膜トランジスタの第２実施例の断
面構造図であり、（ａ）は図１のＡ−Ａ線断面図、
（ｂ）は図１のＢ−Ｂ線断面図、（ｃ）は図１のＣ−Ｃ
線断面図である。
【図１２】本発明の薄膜トランジスタの第３実施例の断
面構造図であり、（ａ）は図１のＡ−Ａ線断面図、
（ｂ）は図１のＢ−Ｂ線断面図、（ｃ）は図１のＣ−Ｃ
線断面図である。
【図１３】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第４実施例の各製造工程におけるパタ−ン図である。
【図１４】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第５実施例の各製造工程におけるパタ−ン図である。
【図１５】（ａ）（ｂ）は本発明の薄膜トランジスタの
第６実施例の各製造工程におけるパタ−ン図である。
【図１６】本発明の薄膜トランジスタの第６実施例の断
面構造図であり、（ａ）は図１５のＡ−Ａ線断面図、
（ｂ）は図１５のＢ−Ｂ線断面図、（ｃ）は図１５のＣ
−Ｃ線断面図である。
【図１７】本発明の薄膜トランジスタの第７実施例の断
面構造図であり、（ａ）は図１５のＡ−Ａ線断面図、
（ｂ）は図１５のＢ−Ｂ線断面図、（ｃ）は図１５のＣ
−Ｃ線断面図である。
【図１８】（ａ）〜（ｄ）は本発明の薄膜トランジスタ
の第８実施例の各製造工程におけるパタ−ン図である。
【図１９】本発明の薄膜トランジスタの第８実施例の断
面構造図であり、（ａ）は図１８のＡ−Ａ線断面図、
（ｂ）は図１８のＢ−Ｂ線断面図、（ｃ）は図１８のＣ
−Ｃ線断面図である。
【図２０】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２１】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２２】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２３】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２４】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２５】本発明の第８実施例の製造工程の一工程を示
す図である。
【図２６】（ａ）〜（ｄ）は本発明の薄膜トランジスタ
の第９実施例の各製造工程におけるパタ−ン図である。
【図２７】本発明の薄膜トランジスタの第９実施例の断
面構造図であり、（ａ）は図２６のＡ−Ａ線断面図、
（ｂ）は図２６のＢ−Ｂ線断面図、（ｃ）は図２６のＣ
−Ｃ線断面図である。
【図２８】本発明の薄膜トランジスタの第１０実施例の
断面構造図であり、（ａ）は図２６のＡ−Ａ線断面図、
（ｂ）は図２６のＢ−Ｂ線断面図、（ｃ）は図２６のＣ
−Ｃ線断面図である。
【図２９】（ａ）〜（ｄ）は本発明の薄膜トランジスタ
の第１１実施例の各製造工程におけるパタ−ン図であ
る。
【図３０】本発明の薄膜トランジスタの第１１実施例の
断面構造図であり、（ａ）は図２９のＡ−Ａ線断面図、
（ｂ）は図２９のＢ−Ｂ線断面図、（ｃ）は図２９のＣ
−Ｃ線断面図である。
【図３１】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第１２実施例の各製造工程におけるパタ−ン図であ
る。
【図３２】本発明の薄膜トランジスタの第１２実施例の
断面構造図であり、（ａ）は図３１のＡ−Ａ線断面図、
（ｂ）は図３１のＢ−Ｂ線断面図である。
【図３３】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第１３実施例の各製造工程におけるパタ−ン図であ
る。
【図３４】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第１４実施例の各製造工程におけるパタ−ン図であ
る。
【図３５】（ａ）〜（ｃ）は本発明の薄膜トランジスタ
の第１５実施例の各製造工程におけるパタ−ン図であ
る。
【図３６】ステンシルマスクを有するスパッタ装置の概
略構成図である。
【図３７】ステンシルマスクのパターン図である。
【図３８】本発明のＴＦＴを用いた応用例１の斜視図で
ある。
【図３９】本発明のＴＦＴを用いた応用例２の斜視図で
ある。
【図４０】本発明のＴＦＴを用いた応用例３の斜視図で
ある。
【図４１】本発明のＴＦＴを用いた応用例４の斜視図で
ある。
【図４２】従来例の薄膜トランジスタのパターン図であ
る。
【符号の説明】
１ ゲート電極 ２ ドレイン電極 ３ ソース電極 ４ 真性半導体膜 ５ ガラス電極 ６ Ｃstg電極 ７ ゲート絶縁膜 ８ 外因性半導体膜 ９ 有機ＰＡＳ膜 １０ Ａｌ １１ 有機ＰＡＳ膜がある領域 １２ ＴＦＴの保護膜となるＳｉＮ膜 １３ ＩＴＯ ３１ 第１のソース電極 ３２ 第２のソース電極 ３３ 第３のソース電極 ４０ スパッタ装置 ４１ ステンシルマスク ４２ ステージ ４３ Ａｌ板又はＣｒ板 １００ ゲート電極となるＣｒ ２００ ドレイン電極 ３００ ソース電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−52130（ＪＰ，Ａ) 特開 昭64−29821（ＪＰ，Ａ) 特開 昭61−166587（ＪＰ，Ａ) 特開 平２−168630（ＪＰ，Ａ) 特開 昭61−171166（ＪＰ，Ａ) 特開 昭61−290491（ＪＰ，Ａ) 特開 昭62−92370（ＪＰ，Ａ) 特開 平４−111323（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1343 H01L 29/78

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】 走査配線と信号配線との交差部分をドレ
    イン電極部とし、前記信号配線に平行な短配線と前記走
    査配線との交差部分をソース電極部とし、前記ドレイン
    電極部と前記ソース電極部に挟まれた部分をゲート電極
    部とし、前記走査配線上の少なくともゲート電極部に
    は、絶縁膜と、該絶縁膜上に配置した半導体膜が積層さ
    れてなることを特徴とする薄膜トランジスタ。
  2. 【請求項２】 請求項１に記載の薄膜トランジスタおい
    て、ソース電極部分を形成する前記短配線は、前記走査
    配線幅より交差方向に突出していることを特徴とする薄
    膜トランジスタ。
  3. 【請求項３】 請求項１又は２に記載の薄膜トランジス
    タおいて、ソース電極部分を形成する前記短配線は、前
    記信号配線と平行な部分と前記走査配線に平行な部分と
    から成る略Ｌ字形状であることを特徴とする薄膜トラン
    ジスタ。
  4. 【請求項４】 請求項１〜３のいずれかに記載の薄膜ト
    ランジスタおいて、ゲ−ト電極上にある当該薄膜トラン
    ジスタの保護膜としての絶縁膜の直下に真性半導体層が
    設けられていることを特徴とする薄膜トランジスタ。
  5. 【請求項５】 請求項１〜４のいずれかに記載の薄膜ト
    ランジスタおいて、ドレイン電極部の直下に外因性半導
    体層が設けられていることを特徴とする薄膜トランジス
    タ。
  6. 【請求項６】 請求項１〜４のいずれかに記載の薄膜ト
    ランジスタおいて、ドレイン電極部の直下に真性半導体
    層が設けられていることを特徴とする薄膜トランジス
    タ。
  7. 【請求項７】 請求項１〜６のいずれかに記載の薄膜ト
    ランジスタおいて、走査配線の当該薄膜トランジスタを
    形成する付近のみが線幅を広く形成されたことを特徴と
    する薄膜トランジスタ。
  8. 【請求項８】 請求項１〜７のいずれかに記載の薄膜ト
    ランジスタおいて、ソース電極は反射用電極を兼ねる大
    きさ及び形状に形成されたことを特徴とする薄膜トラン
    ジスタ。
  9. 【請求項９】 請求項１〜７のいずれかに記載の薄膜ト
    ランジスタおいて、ＩＴＯ（インジウム−スズ−酸化
    物）がソース電極に接続されたことを特徴とする薄膜ト
    ランジスタ。
  10. 【請求項１０】 請求項６に記載の薄膜トランジスタお
    いて、真性半導体層の上に絶縁膜が設けられていること
    を特徴とする薄膜トランジスタ。
  11. 【請求項１１】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、絶縁膜、真性半導体膜、外因性半導
    体膜を順次堆積し、裏面露光を用いて外因性半導体膜、
    真性半導体膜を順次パタ−ニングする工程と、 その
    後、ドレイン電極およびソ−ス電極を堆積後、１マスク
    でドレイン電極およびソ−ス電極、外因性半導体膜を順
    次パタ−ニングする工程と、 その後、薄膜トランジス
    タの保護膜となる絶縁膜を堆積後、１マスクで薄膜トラ
    ンジスタ保護膜となる絶縁膜、真性半導体膜を順次パタ
    −ニングする工程と、を含むことを特徴とする薄膜トラ
    ンジスタの製造方法。
  12. 【請求項１２】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、絶縁膜、真性半導体膜、外因性半導
    体膜を順次堆積する工程と、 その後、ドレイン電極お
    よびソ−ス電極を堆積後、１マスクでドレイン電極およ
    びソ−ス電極、外因性半導体膜を順次パタ−ニングする
    工程と、 その後、薄膜トランジスタの保護膜となる絶
    縁膜を堆積後、１マスクで薄膜トランジスタの保護膜と
    なる絶縁膜、真性半導体膜を順次パタ−ニングする工程
    と、を含むことを特徴とする薄膜トランジスタの製造方
    法。
  13. 【請求項１３】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、絶縁膜、真性半導体膜を順次堆積
    し、裏面露光を用いて真性半導体膜をパタ−ニングする
    工程と、 その後、ドレイン電極およびソ−ス電極を堆
    積後、１マスクでドレイン電極およびソ−ス電極をパタ
    −ニングする工程と、 その後、薄膜トランジスタの保
    護膜となる絶縁膜を堆積後、１マスクで薄膜トランジス
    タの保護膜となる絶縁膜、真性半導体膜を順次パタ−ニ
    ングする工程と、を含むことを特徴とする薄膜トランジ
    スタの製造方法。
  14. 【請求項１４】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、絶縁膜、真性半導体膜、外因性半導
    体膜を順次堆積し、裏面露光を用いて外因性半導体膜、
    真性半導体膜を順次パタ−ニングする工程と、 その
    後、ドレイン電極およびソ−ス電極を堆積後、１マスク
    でドレイン電極およびソ−ス電極、外因性半導体膜を順
    次パタ−ニングする工程と、 その後、薄膜トランジス
    タの保護膜となる絶縁膜を堆積後、１マスクで薄膜トラ
    ンジスタの保護膜となる絶縁膜をパタ−ニングする工程
    と、を含むことを特徴とする薄膜トランジスタの製造方
    法。
  15. 【請求項１５】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、絶縁膜、真性半導体膜、外因性半導
    体膜を順次堆積し、裏面露光を用いて外因性半導体膜を
    パタ−ニングする工程と、 その後、ドレイン電極およ
    びソ−ス電極を堆積後、１マスクでドレイン電極および
    ソ−ス電極、外因性半導体膜を順次パタ−ニングする工
    程と、 その後、薄膜トランジスタの保護膜となる絶縁
    膜を堆積後、１マスクで薄膜トランジスタの保護膜とな
    る絶縁膜をパタ−ニングする工程と、を含むことを特徴
    とする薄膜トランジスタの製造方法。
  16. 【請求項１６】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲ−ト電極を堆積後、１マスクでパタ−ニングする
    工程と、 その後、第１層目の絶縁膜、真性半導体膜、
    第２層目の絶縁膜を順次堆積する工程と、 その後、１
    マスクで前記第２層目の絶縁膜をパタ−ニングする工程
    と、 その後、外因性半導体膜、ドレイン電極およびソ
    −ス電極を堆積後、１マスクでドレイン電極およびソ−
    ス電極、外因性半導体膜、真性半導体膜を順次パタ−ニ
    ングする工程と、を含むことを特徴とする薄膜トランジ
    スタの製造方法。
  17. 【請求項１７】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲート電極となるＣｒを堆積後、１マスクでパター
    ニングする工程と、 その後、ゲート絶縁膜、真性半導
    体膜、外因性半導体膜、ドレイン電極およびソース電極
    となるＡｌ−Ｓｉを連続堆積後、１マスクでＡｌ−Ｓｉ
    電極、外因性半導体膜を順次パターニングする工程と、
    その後、透明電極を堆積し、１マスクで該透明電極を
    パターニングする工程と、 その後、薄膜トランジスタ
    の保護膜となる絶縁膜を堆積後、この絶縁膜をマスクに
    して真性半導体膜、ゲート絶縁膜を順次パターニングす
    る工程と、を含むことを特徴とする薄膜トランジスタの
    製造方法。
  18. 【請求項１８】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲート電極となるＣｒを堆積後、１マスクでパター
    ニングする工程と、 その後、ゲート絶縁膜、真性半導
    体膜、外因性半導体膜を順次堆積後、絶縁基板側からの
    裏面露光を用いて外因性半導体膜、真性半導体膜を順次
    パターニングする工程と、 その後、ドレイン電極およ
    びソース電極となるＡｌ−Ｓｉを連続堆積後、１マスク
    でＡｌ−Ｓｉ電極、外因性半導体膜を順次パターニング
    する工程と、 その後、透明電極を堆積し、１マスクで
    該透明電極をパターニングする工程と、 その後、薄膜
    トランジスタの保護膜となる絶縁膜を堆積後、該絶縁膜
    をマスクにして真性半導体膜、ゲート絶縁膜を順次パタ
    ーニングする工程と、を含むことを特徴とする薄膜トラ
    ンジスタの製造方法。
  19. 【請求項１９】 請求項１〜１０のうちいずれか１項に
    記載の薄膜トランジスタを製造するに際して、絶縁基板
    上にゲート電極となるＣｒを堆積後、１マスクでパター
    ニングする工程と、 その後、ゲート絶縁膜、真性半導
    体膜、外因性半導体膜、ドレイン電極およびソース電極
    となるＡｌ−Ｓｉを連続堆積後、１マスクでＡｌ−Ｓｉ
    電極、外因性半導体膜を順次パターニングする工程と、
    その後、薄膜トランジスタの保護膜となる絶縁膜を堆
    積後、該絶縁膜をマスクにして真性半導体膜、ゲート絶
    縁膜を順次パターニングする工程と、を含むことを特徴
    とする薄膜トランジスタの製造方法。
  20. 【請求項２０】 請求項１６〜１８のいずれかに記載の
    薄膜トランジスタの製造方法において、ソ−ス電極端子
    に接続される透明電極は、裏面露光を用いてパタ−ニン
    グされることを特徴とする透過型の薄膜トランジスタの
    製造方法。
  21. 【請求項２１】 画素用の薄膜トランジスタとして請求
    項１〜１０に記載の薄膜トランジスタを直列に複数接続
    して形成したことを特徴とするアクティブマトリクス型
    の液晶表示装置。
  22. 【請求項２２】 画素用の薄膜トランジスタとして請求
    項１〜１０に記載の薄膜トランジスタを並列に複数接続
    して形成したことを特徴とするアクティブマトリクス型
    の液晶表示装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3507117B2 (ja) * 1993-02-26 2004-03-15 キヤノン株式会社 Ｔｆｔ基板及び該基板を有する液晶表示装置
EP0652461B1 (en) * 1993-11-08 2000-04-12 Varintelligent (Bvi) Limited Liquid crystal display
GB9322948D0 (en) * 1993-11-08 1994-01-05 Varintelligent Bvi Ltd Liquid crystal display
US5486485A (en) * 1994-02-18 1996-01-23 Philip Electronics North America Corporation Method of manufacturing a reflective display
JPH07321328A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 薄膜トランジスタ駆動液晶表示装置およびその製法
JP3108861B2 (ja) * 1995-06-30 2000-11-13 キヤノン株式会社 アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法
JP3871764B2 (ja) * 1997-03-26 2007-01-24 株式会社半導体エネルギー研究所 反射型の表示装置
US6023309A (en) * 1997-12-22 2000-02-08 Philips Electronics North America Corporation Reflective liquid crystal display having integral light shielding
JP2000122095A (ja) * 1998-10-20 2000-04-28 Sanyo Electric Co Ltd 反射型液晶表示装置
US6657695B1 (en) * 1999-06-30 2003-12-02 Samsung Electronics Co., Ltd. Liquid crystal display wherein pixel electrode having openings and protrusions in the same substrate
US6563559B2 (en) 2000-02-02 2003-05-13 Sanyo Electric Co., Ltd. Reflective liquid crystal display having increase luminance for each display pixel
JP3841198B2 (ja) * 2001-03-13 2006-11-01 日本電気株式会社 アクティブマトリクス基板及びその製造方法
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
US6897477B2 (en) 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
KR101219038B1 (ko) * 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704002A (en) * 1982-06-15 1987-11-03 Matsushita Electric Industrial Co., Ltd. Dot matrix display panel with a thin film transistor and method of manufacturing same
JPS59105617A (ja) * 1982-12-08 1984-06-19 Sharp Corp 液晶表示装置の製造方法
JPH06101478B2 (ja) * 1985-02-20 1994-12-12 セイコー電子工業株式会社 薄膜トランジスタとその製造方法
FR2586859B1 (fr) * 1985-08-27 1987-11-20 Thomson Csf Procede de fabrication d'un transistor de commande pour ecran plat de visualisation et element de commande realise selon ce procede
FR2593327B1 (fr) * 1986-01-23 1988-10-28 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces utilisant deux ou trois niveaux de masquage
JPS62214670A (ja) * 1986-03-14 1987-09-21 Nec Corp 薄膜トランジスタの製造方法
US5027226A (en) * 1987-09-18 1991-06-25 Ricoh Company, Ltd. Contact type image sensor
JP2740813B2 (ja) * 1988-02-26 1998-04-15 セイコープレシジョン株式会社 非晶質シリコン薄膜トランジシタアレイ基板
JPH01217423A (ja) * 1988-02-26 1989-08-31 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタアレイ基板
JPH0242761A (ja) * 1988-04-20 1990-02-13 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法
JPH01302769A (ja) * 1988-05-30 1989-12-06 Seikosha Co Ltd 逆スタガー型シリコン薄膜トランジスタの製造方法
US5053354A (en) * 1988-05-30 1991-10-01 Seikosha Co., Ltd. Method of fabricating a reverse staggered type silicon thin film transistor
JPH01302768A (ja) * 1988-05-30 1989-12-06 Seikosha Co Ltd 逆スタガー型シリコン薄膜トランジスタ
US5240848A (en) * 1988-11-21 1993-08-31 Monsanto Company Dna sequences encoding human vascular permeability factor having 189 amino acids
JP2807496B2 (ja) * 1989-08-11 1998-10-08 シャープ株式会社 アクティブマトリクス基板
DE69032893T2 (de) * 1989-11-30 1999-07-22 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Werkstoff für elektrische Leiter, Elektronikagerät welches diesen verwendet und Flüssig-Kristall-Anzeige
JP2714993B2 (ja) * 1989-12-15 1998-02-16 セイコーエプソン株式会社 液晶表示装置
JP2604867B2 (ja) * 1990-01-11 1997-04-30 松下電器産業株式会社 反射型液晶表示デバイス
JPH0423470A (ja) * 1990-05-18 1992-01-27 Fuji Xerox Co Ltd イメージセンサ
JPH0750710B2 (ja) * 1990-06-06 1995-05-31 富士ゼロックス株式会社 多層配線構造
JPH04335320A (ja) * 1991-05-10 1992-11-24 Seiko Instr Inc カラー表示装置の製造方法
JPH0545640A (ja) * 1991-08-09 1993-02-26 Ricoh Co Ltd 液晶表示装置

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