KR100803177B1 - 액정표시장치용 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

액정표시장치용 박막 트랜지스터 및 그 제조방법이 개시되어 있다. 상기 박막 트랜지스터는 표시 영역 및 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판, 기판 상에 형성되고 제1 방향으로 신장되는 게이트 배선, 게이트 배선 및 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 액티브 패턴, 액티브 패턴과 일부 중첩되면서 게이트 절연막 상에 형성되고 제2 방향으로 신장되는 데이터 배선, 데이터 배선 및 게이트 절연막 상에 형성된 유기 보호막 패턴, 유기 보호막 패턴 상에 형성되고 데이터 배선 위로 유기 보호막 패턴에 형성된 제1 비어 홀을 통해 데이터 배선과 연결된 화소 전극, 및 유기 보호막 패턴 상에 형성되며 게이트 배선 위로 게이트 절연막과 유기 보호막 패턴에 걸쳐 형성된 제2 비어 홀을 통해 게이트 배선과 연결된 패드 전극을 구비한다. 제2 비어 홀의 바닥 엣지에서 게이트 절연막이 유기 보호막 패턴에 비해 돌출되어 유기 보호막 패턴의 하부에서 언더컷을 제거한다. 보호막을 유기 절연막의 단일 층으로 형성하고, 보호막 하부에서 언더컷을 제거하여 후속 공정에서 증착되어질 도전막의 단차 도포 불량을 방지한다.

Description

액정표시장치용 박막 트랜지스터 및 그 제조방법{Thin film transistor for liquid crystal device and method of manufacturing the same}
도 1은 종래의 반사형 액정표시장치용 박막 트랜지스터의 평면도이다.
도 2a 내지 도 4b는 종래의 다른 방법에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다.
도 5a 및 도 9b는 본 발명의 제1 실시예에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제1 실시예가 적용되는 반사형 액정표시장치용 박막 트랜지스터의 평면도이다.
도 11a 내지 도 11c는 각각 도 10의 C-C′, D-D′ 및 E-E′선에 따른 액정표시장치용 박막 트랜지스터의 단면도들이다.
도 12a 내지 도 17b는 본 발명의 제1 실시예가 적용되는 반사형 액정표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 평면도 및 단면도들이다.
도 18a 내지 도 22b는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 제3 실시예에 의한 반사투과형 액정표시장치용 박막 트랜지스터의 평면도이다.
도 24a 내지 도 27c는 본 발명의 제3 실시예에 의한 액정표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명〉
50, 100, 300 : 반도체 기판 52, 102, 302 : 게이트 전극
101, 301 : 게이트 라인 54, 106, 306 : 게이트 절연막
108, 308 : 액티브 패턴 103, 303 : 게이트 패드
104 : 데이터 패드 110, 310 : 데이터 라인
111, 311 : 드레인 전극 56, 112, 312 : 소오스 전극
58, 114, 314 : 유기 보호막 122 : 브리지 전극
59a, 59b, 116, 117, 118, 119, 210, 211, 317 : 비어 홀
60b, 120, 330 : 화소 전극 60a, 121, 332 : 패드 전극
320 : 투명 전극층 322 : 반사 전극층
본 발명은 액정표시장치용 박막 트랜지스터(thin film transistor for liquid crystal display device) 및 그 제조방법에 관한 것으로, 보다 상세하게는 포토마스크의 수를 줄일 수 있는 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 것이다.
오늘날과 같은 정보화 사회에 있어서 전자 디스플레이 장치(electronic display device)의 역할은 갈수록 중요해지며, 각종 전자 디스플레이 장치가 다양한 산업 분야에 광범위하게 사용되고 있다.
일반적으로 전자 디스플레이 장치란 다양한 정보를 시각을 통해 인간에게 전달하는 장치를 말한다. 즉, 전자 디스플레이 장치란 각종 전가 기기로부터 출력되는 전기적 정보 신호를 인간의 시각으로 인식 가능한 광 정보 신호로 변환하는 전자 장치라고 정의할 수 있으며, 인간과 전자 기기를 연결하는 가교적 역할을 담당하는 장치로 정의될 수도 있다.
이러한 전자 디스플레이 장치에 있어서, 광 정보 신호가 발광 현상에 의해 표시되는 경우에는 발광형 표시(emissive display) 장치로 불려지며, 반사, 산란, 간섭 현상 등에 의해 광 변조를 표시되는 경우에는 수광형 표시(non-emissive display) 장치로 일컬어진다. 능동형 표시 장치라고도 불리는 상기 발광형 표시 장치로는 음극선관(cathode ray tube; CRT), 플라즈마 디스플레이 패널(plasma display panel; PDP), 발광 다이오드(light emitting diode; LED) 및 일렉트로 루미네슨트 디스플레이(electroluminescent display; ELD) 등을 들 수 있다. 또한, 수동형 표시 장치인 상기 수광형 표시 장치에는 액정표시장치(liquid crystal display; LCD), 전기화학 표시장치(electrochemical display; ECD) 및 전기 영동 표시장치(electrophoretic image display; EPID) 등이 해당된다.
텔레비전이나 컴퓨터용 모니터 등과 같은 화상표시장치에 사용되는 음극선관(CRT)은 표시 품질 및 경제성 등의 면에서 가장 높은 점유율을 차지하고 있으나, 무거운 중량, 큰 용적 및 높은 소비 전력 등과 같은 많은 단점을 가지고 있다.
그러나, 반도체 기술의 급속한 진보에 의해 각종 전자 장치의 고체화, 저 전압 및 저 전력화와 함께 전자 기기의 소형 및 경량화에 따라 새로운 환경에 적합한 전자 디스플레이 장치, 즉 얇고 가벼우면서도 낮은 구동 전압 및 낮은 소비 전력의 특징을 갖춘 평판 패널(flat panel)형 디스플레이 장치에 대한 요구가 급격히 증대하고 있다.
현재 개발된 여러 가지 평판 디스플레이 장치 중에서 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있을 뿐만 아니라, 음극선관에 가까운 화상 표시가 가능하기 때문에 다양한 전자 장치에 광범위하게 사용되고 있다.
액정표시장치는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 상기 전극에 전압을 인가하여 상기 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절하여 디스플레이 장치이다. 액정표시장치는 외부 광원을 이용하여 화상을 표시하는 투과형 액정표시장치와 외부 광원 대신 자연광을 이용한 반사형 액정표시장치로 구분될 수 있다. 또한, 상기 두 장의 기판에는 각각 전극이 형성되며, 각 전극에 인가되는 전압을 스위칭하기 위한 박막 트랜지스터가 두 장의 기판 중 하나의 기판에 형성된다.
통상적으로, 액정표시장치의 박막 트랜지스터가 형성되는 기판은 마스크를 이용한 사진식각 공정을 통해 제조하는 것이 일반적인데, 현재는 7매의 마스크를 사용하고 있다.
도 1은 종래의 반사형 액정표시장치용 박막 트랜지스터의 단면도이다.
도 1를 참조하면, 유리, 석영 또는 사파이어로 이루어진 투명 기판(10) 상에 게이트막으로서, 예컨대 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 몰리브덴 텅스텐(MoW) 등의 단일 금속막이나 이중 금속막을 증착한 후, 사진식각 공정으로 상기 게이트막을 패터닝하여 게이트 배선을 형성한다(제1 마스크). 상기 게이트 배선은 게이트 전극(12), 상기 게이트 전극(12)에 연결되는 게이트 라인 및 외부로부터 신호를 인가받아 상기 게이트 라인으로 전달하는 게이트 패드(13)를 포함한다.
상기 게이트 배선이 형성된 기판(10) 상에 실리콘 질화물로 이루어진 게이트 절연막(14)을 약 4500Å의 두께로 형성한다. 상기 게이트 절연막(14) 상에 비정질실리콘과 같은 반도체막을 증착하고 이를 사진식각 공정으로 패터닝하여 박막 트랜지스터의 액티브 패턴(16)을 형성한다(제2 마스크).
상기 액티브 패턴(16) 및 게이트 절연막(14) 상에 금속막을 증착한 후 사진식각 공정으로 상기 금속막을 패터닝하여 데이터 배선을 형성한다(제3 마스크). 상기 데이터 배선은 소오스 전극(18), 드레인 전극(19) 및 화상 신호를 전달하기 위한 데이터 패드(도시하지 않음)를 포함한다.
상기 데이터 배선 및 게이트 절연막(14) 상에 실리콘 질화물로 이루어진 무기 보호막(20)을 약 4000Å의 두께로 형성한 후, 사진식각 공정으로 상기 소오스 전극(18) 위, 게이트 배선 위 및 데이터 패드 위의 상기 무기 보호막(20) 및 게이트 절연막(14)을 건식 식각한다(제4 마스크).
상기 무기 보호막(20) 상에 감광성 유기 보호막(22)을 약 2∼4㎛의 두께로 도포한 후, 포토마스크를 사용하여 상기 유기 보호막(22)을 노광한다(제5 마스크). 이때, 소오스 전극(18) 위, 게이트 배선 위 및 데이터 패드 위의 상기 유기 보호막(22)이 완전(full) 노광된다.
또한, 화소부의 반사판을 산란 구조로 만들기 위해 또다른 포토마스크를 이용하여 상기 유기 보호막(22)을 다시 한번 노광한다(제6 마스크). 이때, 상기 표시 영역의 유기 보호막(22)은 노광기의 분해능 정도의 선폭을 갖는 불규칙한 패턴으로 불완전 노광된다.
이어서, 상기 노광된 유기 보호막(22)을 현상하면 상기 표시 영역의 유기 보호막(22) 표면에 다수의 요철이 형성됨과 동시에, 소오스 전극(18)을 노출시키는 제1 비어 홀 및 게이트 패드(13)를 노출시키는 제2 비어 홀이 형성된다. 또한, 도시하지는 않았으나, 데이터 패드를 노출시키는 제3 비어 홀도 형성된다.
상기 비어 홀들이 형성된 유기 보호막(22) 상에 알루미늄(Al)과 같은 반사 금속막을 증착한 후 이를 사진식각 공정으로 패터닝하여 상기 제1 비어 홀을 통해 소오스 전극(18)과 연결되는 화소 전극(26) 및 상기 제2 비어 홀을 통해 게이트 패드(13)와 연결되는 게이트 패드 전극(27)을 형성한다(제7 마스크). 또한, 상기 제3 비어 홀을 통해 데이터 패드와 연결되는 데이터 패드 전극(도시하지 않음)도 함께 형성된다. 상기 화소 전극(26)은 게이트 배선과 데이터 배선으로 둘러싸인 화소 영역 내에 형성되며, 반사판으로 제공된다.
상술한 종래 방법에 의하면, 박막 트랜지스터를 제조하기 위해 게이트 배선, 액티브 패턴, 데이터 배선, 무기 보호막, 유기 보호막 및 화소 전극의 총 6층에서 사진식각 공정이 필요하며, 이에 따라 총 6매의 포토마스크가 요구된다.
포토마스크의 수가 늘어날수록 공정 비용과 공정 오류의 확률이 증가하여 제조 원가를 높이는 원인이 되므로, 공정 단순화를 위해 무기 보호막을 생략하여 보호막을 단일 층으로 형성하는 방법이 제안되었다.
도 2a 내지 도 4b는 무기 보호막을 생략한 종래의 다른 방법에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다. 여기서, 도 2a, 3a, 및 4a는 표시 영역의 일부분을 도시하고, 도 2b, 3b 및 4b는 패드 영역의 일부분을 도시한다.
도 2a 및 도 2b를 참조하면, 제1 금속막으로 이루어진 게이트 배선(42), 무기 절연막으로 이루어진 게이트 절연막(43) 및 제2 금속막으로 이루어진 데이터 배선(44)이 순차적으로 형성되어 있는 기판(40) 상에 감광성 물질로 이루어진 유기 보호막(45)을 도포한 후, 포토마스크(30)를 이용하여 상기 유기 보호막(45)의 비어 홀 영역(45a, 45b)을 노광한다.
도 3a 및 도 3b를 참조하면, 현상 공정으로 상기 유기 보호막(45)의 노광된 영역을 제거하여 유기 보호막 패턴(45c)을 형성한다. 이어서, 상기 유기 보호막 패턴(45c)을 식각 마스크로 이용하여 그 하부의 게이트 절연막(42)을 건식 식각하여 상기 데이터 배선(44)을 노출시키는 제1 비어 홀(46) 및 게이트 배선(42)을 노출시키는 제2 비어 홀(47)을 형성한다. 이때, 상기 무기 절연막이 측면 식각(side etch)되어 유기 보호막 패턴(45c)의 하부에 언더컷(A)이 발생한다. 마찬가지로, 상기 데이터 배선(44)이 몰리브덴(Mo)이나 몰리브덴 텅스텐(MoW)과 같이 소모량이 많 은 재료로 형성될 경우에는, 상기 제1 비어 홀(46)의 가장자리에서 상기 데이터 배선(44)이 측면 식각되어 유기 보호막 패턴(45c)의 하부에 언더컷(A)이 발생한다. 이와 동시에, 상기 제1 비어 홀(46)의 바닥에서도 데이터 배선(44)이 소정 두께만큼 소모된다(B).
도 4a 및 도 4b를 참조하면, 상기 제1 및 제2 비어 홀(46, 47)이 형성된 유기 보호막 패턴(45c) 상에 알루미늄(Al)과 같은 반사 금속막을 증착한 후 이를 사진식각 공정으로 패터닝한다. 그러면, 상기 제1 비어 홀(46)을 통해 데이터 배선(44)과 연결되는 화소 전극(48) 및 제2 비어 홀(47)을 통해 게이트 배선(42)과 연결되는 패드 전극(49)이 형성된다.
이때, 상기 유기 보호막 패턴(45c)의 하부에 형성되어 있는 언더컷으로 인하여 상기 반사 금속막의 단파 도포성이 불량해짐으로써 제1 및 제2 비어 홀(46, 47)의 바닥에서 반사 금속막이 단락되는 문제가 발생한다. 따라서, 이러한 언더컷 문제를 해결하지 못하면 보호막을 유기 절연막의 단일 층으로 사용할 수 없어 포토마스크의 수를 줄일 수 없게 된다.
따라서, 본 발명의 제1의 목적은 보호막을 단일 층으로 형성하여 포토마스크의 수를 줄일 수 있는 액정표시장치용 박막 트랜지스터를 제공하는데 있다.
본 발명의 제2의 목적은 보호막을 단일 층으로 형성하여 포토마스크의 수를 줄일 수 있는 액정표시장치용 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 제3의 목적은 보호막을 단일 층으로 형성하고, 투명 전극으로 IZO(indium-zinc-oxide)를 사용하여 반사 전극과 투명 전극 간의 계면 특성을 향상시킬 수 있는 반사투과형 액정표시장치용 박막 트랜지스터의 제조방법을 제공하는데 있다.
상기 제1의 목적을 달성하기 위하여 본 발명은, 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 형성되고, 제1 방향으로 신장되는 게이트 배선; 상기 게이트 배선 및 기판 상에 형성되고, 상기 게이트 배선을 부분적으로 노출하는 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브 패턴; 상기 액티브 패턴과 일부 중첩되면서 상기 게이트 절연막 상에 형성되고, 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선; 상기 데이터 배선 및 게이트 절연막 상에 형성되고, 상기 데이터 배선을 부분적으로 노출하는 제1 비어홀과 상기 부분적으로 노출된 게이트 배선을 노출하는 제2 비어 홀을 구비하는 유기 보호막 패턴; 상기 유기 보호막 패턴 상에 형성되고, 상기 데이터 배선 위로 상기 제1 비어 홀을 통해 상기 데이터 배선과 연결된 화소 전극; 및 상기 유기 보호막 패턴 상에 형성되며, 상기 제2 비어 홀을 통해 상기 게이트 배선과 연결된 패드 전극을 구비하며, 상기 제2 비어 홀의 바닥 엣지에서 상기 게이트 절연막이 상기 유기 보호막 패턴에 비해 상기 제2 비어홀의 내측으로 돌출되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터를 제공한다.
상기 제2의 목적을 달성하기 위하여 본 발명은, 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 제1 방향으로 신장되는 게이 트 배선을 형성하는 단계; 상기 게이트 배선 상에 게이트 절연막을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계; 상기 데이터 배선 및 게이트 절연막 상에 유기 보호막을 형성하는 단계; 비어 홀이 형성되어질 영역의 가장자리에서 상기 유기 보호막의 경사가 낮아지도록 사진 공정을 실시하여 유기 보호막 패턴을 형성하는 단계; 상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 데이터 배선을 노출시키는 제1 비어 홀 및 상기 게이트 배선을 노출시키는 제2 비어 홀을 형성하는 단계; 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계; 및 상기 유기 보호막 패턴 상에, 상기 제1 비어 홀을 통해 상기 데이터 배선과 연결되는 화소 전극 및 상기 제2 비어 홀을 통해 상기 게이트 배선과 연결되는 패드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법을 제공한다.
또한, 본 발명의 상기 제2의 목적은 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에, 상기 표시 영역 내에 형성하는 게이트 전극을 포함하는 게이트 라인과 상기 패드 영역에 형성하고 상기 게이트 라인의 끝단에 연결된 게이트 패드를 포함하며 제1 방향으로 신장되는 게이트 배선을 형성하는 단계; 상기 게이트 배선 및 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 액티브 패턴을 형성하는 단계; 상기 게이트 절연막 상에, 상기 액티브 패턴의 제1 영역과 중첩되는 제1 전극과 상기 액티브 패턴의 상기 제1 영역과 대향되는 제2 영역과 중첩되는 제2 전극을 포함하며 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계; 상기 데이터 배선 및 게이트 절 연막 상에 유기 보호막을 형성하는 단계; 비어 홀이 형성되어질 영역의 가장자리에서 상기 유기 보호막의 경사가 낮아지도록 사진 공정을 실시하여 유기 보호막 패턴을 형성하는 단계; 상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 제1 전극을 노출시키는 제1 비어 홀 및 상기 게이트 패드를 노출시키는 제2 비어 홀을 형성하는 단계; 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계; 및 상기 유기 보호막 패턴 상에, 상기 제1 비어 홀을 통해 상기 제1 전극과 연결되는 화소 전극 및 상기 제2 비어 홀을 통해 상기 게이트 패드와 연결되는 패드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법에 의해 달성될 수도 있다.
본 발명의 상기 제3의 목적은 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 제1 방향으로 신장되는 게이트 배선을 형성하는 단계; 상기 게이트 배선 상에 게이트 절연막을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계; 상기 데이터 배선 및 상기 게이트 절연막 상에, 상기 데이터 배선을 노출시키는 제1 비어 홀 및 상기 게이트 배선을 노출시키는 제2 비어 홀을 갖는 보호막을 형성하는 단계; 상기 제1 및 제2 비어 홀과 상기 보호막 상에 IZO로 이루어진 투명 전극층 및 반사 전극층을 차례로 증착하는 단계; 상기 표시 영역 내의 반사 영역에서는 두껍게 잔류하고 투과 영역에서는 얇게 잔류하도록 상기 반사 전극층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 반사 전극층 및 상기 투명 전극층을 동시에 습식 식각하는 단계; 상기 투과 영역의 반사 전극층이 노출되도록 상기 포토레지스트 패턴을 소정 두께만큼 제거하는 단계; 상기 투과 영역의 반사 전극층을 건식 식각으로 제거하는 단계; 및 상기 포토레지스트 패턴을 제거하여 투명 전극 및 상기 투명 전극의 주변을 둘러싸는 반사 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반사투과형 액정표시장치용 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 제1 실시예에 의하면, 비어 홀 영역의 가장자리에 슬릿 또는 반투명막으로 이루어진 부분 노광 패턴이 형성된 포토마스크를 이용하여 유기 절연막으로 이루어진 보호막을 1회 노광하여 비어 홀 영역의 가장자리에서 상기 유기 보호막의 경사가 낮아지도록 유기 보호막 패턴을 형성한다. 이어서, 유기 보호막 패턴을 식각 마스크로 이용한 건식 식각 공정을 실시하여 비어 홀을 형성한 후, 상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 유기 보호막 패턴 하부의 언더컷을 제거한다. 이와 같이 언더컷이 제거되면 비어 홀의 바닥 엣지에서 유기 보호막 패턴의 하부막이 돌출되므로, 후속 공정에서 증착되는 금속막의 단차 도포 불량이 발생하지 않는다.
여기서, 상기 포토마스크에서 화소부의 반사판에 대응되는 위치에도 부분 노광 패턴을 형성하면, 하나의 포토마스크를 이용한 1회의 노광 공정만으로 비어 홀을 형성함과 동시에 유기 보호막의 표면에 다수의 요철 구조를 형성할 수 있다. 따라서, 반사 투과 복합형이나 반사형 액정표시장치에 있어서 포토마스크의 수를 종래의 7매에서 5매로 줄일 수 있다.
본 발명의 제2 실시예에 의하면, 두 개의 포토마스크를 이용하여 노광 공정 을 2회 연속 실시하여 비어 홀 영역의 가장자리에 낮은 두께의 유기 보호막 패턴을 남긴다. 이어서, 상기 유기 보호막 패턴을 이용하여 비어 홀을 형성한 후, 에싱 또는 플라즈마 건식 식각 공정으로 상기 유기 보호막 패턴의 하부에 형성되는 언더컷을 제거한다. 따라서, 화소 전극용 금속막의 단차 도포 불량을 방지할 수 있다.
여기서, 상기 두 개의 포토마스크 중 하나의 포토마스크를 유기 보호막의 요철구조 노광을 위한 마스크로도 사용할 수 있으므로, 반사 투과 복합형이나 반사형 액정표시장치에 있어서 포토마스크의 수를 종래의 7매에서 6매로 줄일 수 있다.
본 발명의 제3 실시예에 의하면, 반사 투과 복합형 액정표시장치에 있어서 투명 전극을 ITO(indium-tin-oxide) 대신 IZO(indium-zinc oxide)로 형성함으로써 투명 전극과 반사 전극 간의 계면 특성을 향상시킬 수 있다. 또한, 보호막을 유기 절연막의 단일 층으로 형성하여 투명 전극의 끝단을 게이트 배선 및 데이터 배선과 중첩시킨 후, 상기 중첩된 영역의 부근에 반사 전극을 남김으로써 충분한 투과를 위한 개구율을 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 5a 및 도 9b는 본 발명의 제1 실시예에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 박막 트랜지스터가 형성되는 기판의 패드 영역의 일부분을 도시하고, 각 b도는 상기 기판의 표시 영역의 일부분을 도시한다.
도 5a 및 도 5b를 참조하면, 제1 금속막으로 이루어진 게이트 배선(52), 무기 절연막으로 이루어진 게이트 절연막(54) 및 제2 금속막으로 이루어진 데이터 배선(56)이 순차적으로 형성되어 있는 기판(50) 상에 감광성 유기 보호막(58)을 약 2㎛ 이상의 두께로 도포한다.
이어서, 상기 유기 보호막(58)의 오픈 영역, 즉 비어 홀 영역의 가장자리에 슬릿 또는 반투명막으로 이루어진 부분 노광 패턴이 형성되어 있는 포토마스크(80)를 이용하여 상기 유기 보호막(58)을 노광한다. 그러면, 상기 비어 홀 영역의 중앙부에서는 유기 보호막(58)이 완전 노광되는 반면, 상기 비어 홀 영역의 가장자리에서는 상기 슬릿에 의해 유기 보호막(58)이 회절 노광된다. 바람직하게는, 상기 포토마스크(80)의 부분 노광 패턴은 노광기의 분해능의 1/2 정도의 선폭을 갖는 오픈 패턴으로 형성한다. 또한, 반사 투과 복합형이나 반사형 액정표시장치의 경우, 별도의 포토마스크를 이용한 노광 공정을 실시하지 않고 상기 부분 노광 패턴을 화소부의 반사판에 대응되도록 형성하여 유기 보호막의 표면에 산란을 위한 다수의 요철 구조를 형성할 수 있다.
이어서, 상기 노광된 유기 보호막(58)을 현상하면, 비어 홀 영역의 가장자리에서 유기 보호막(58)의 경사(slope)가 낮아지게 된다. 그러면, 상기 유기 보호막(58)에 상기 데이터 배선(56)을 부분적으로 노출시키는 제1 비어 홀(59) 및 게이트 배선(52)을 부분적으로 노출시키기 위한 제2 비어 홀(61)이 형성된다.
도 6a 및 도 6b를 참조하면, 현상이 완료된 유기 보호막 패턴(58a)을 식각 마스크로 이용하여 그 하부의 게이트 절연막(54)을 건식 식각한다. 그러면, 상기 제2 비어홀(61)부위의 게이트 배선이 부분적으로 노출된다. 이때, 무기 절연막으로 이루어진 게이트 절연막(54)이 측면 식각되어 상기 유기 보호막 패턴(58a)의 하부에 언더컷(U)이 발생한다. 마찬가지로, 상기 데이터 배선(56)이 몰리브덴(Mo)이나 몰리브덴 텅스텐(MoW)과 같이 소모량이 많은 재료로 형성될 경우, 상기 제1 비어 홀(59)의 가장자리에서 상기 데이터 배선(56)이 측면 식각되어 유기 보호막 패턴(58a)의 하부에 언더컷(U)이 발생한다. 이와 동시에, 상기 제1 비어 홀(59)의 바닥에서도 데이터 배선(56)이 소정 두께만큼 소모된다(M).
도 7a 및 도 7b를 참조하면, 상기 유기 보호막 패턴(58a)을 에싱하여 유기 보호막 패턴(58a)을 수직·수평 방향으로 소정 두께만큼 제거함으로써(58b), 그 하부의 언더컷(U)을 제거한다. 여기서, 상기 에싱 대신에 플라즈마 건식 식각 공정을 사용할 수도 있다.
이때, 회절 노광에 의해 형성된 비어 홀 가장자리에서의 유기 보호막의 경사가 낮기 때문에 적은 양의 에싱으로도 유기 보호막의 수평 후퇴거리가 커진다. 즉, 비어 홀 가장자리에서의 유기 보호막 경사를 θ라 하고 유기 보호막의 수직 후퇴거리를 y라 하면, 상기 유기 보호막의 수평 후퇴거리 x는
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가 된다. 따라서, 언더컷을 제거하기 위하여 과도한 에싱을 실시하지 않아도 되므로 화소부 내에서 유기 보호막 표면의 요철들이 무너지는 문제가 발생하지 않는다.
상술한 에싱 공정이 완료되면, 도 8a에 도시한 바와 같이 상기 제2 비어 홀(61)의 바닥 엣지(S1)에서 게이트 절연막(54)이 유기 보호막 패턴(58c)에 비해 상기 제2 비어홀(61)의 내측으로 돌출된다. 마찬가지로, 도 8b에 도시한 바와 같이 상기 제1 비어 홀(59)의 바닥 엣지(S2)에서 데이터 배선(56)이 유기 보호막 패턴(58c)에 비해 돌출된다. 즉, 상기 제1 비어 홀(59)의 부위에서 상기 게이트 배선(56)은 표면부에 그루브를 형성하는 단차부를 구비하고, 상기 제1 비어홀(59)의 측벽에서 상기 데이터 배선(56)의 단차부가 상기 유기 보호막 패턴(58c)에 비하여 상기 제1 비어홀(59)의 내측으로 돌출되어 형성된다.
도 9a 및 도 9b를 참조하면, 상술한 바와 같이 비어 홀의 바닥 엣지에서 유기 보호막 패턴(58c)의 하부막이 돌출되어 있는 상태에서 결과물의 전면에 알루미늄(Al)과 같은 반사 금속막을 증착한 후 이를 사진식각 공정으로 패터닝한다. 그러면, 상기 제1 비어 홀(59)을 통해 데이터 배선(56)과 연결되는 화소 전극(62) 및 제2 비어 홀(61)을 통해 게이트 배선(52)과 연결되는 패드 전극(64)이 형성된다. 상기 반사 금속막은 유기 보호막 패턴(58c) 하부의 언더컷이 제거된 상태에서 증착되므로, 양호한 단차 도포성을 갖는다.
도 10은 본 발명의 제1 실시예가 적용되는 반사형 액정표시장치용 박막 트랜지스터의 평면도이다. 도 11a 내지 도 11c는 각각 도 10의 C-C′, D-D′ 및 E-E′선에 따른 액정표시장치용 박막 트랜지스터의 단면도들이다.
도 10 내지 도 11c를 참조하면, 투명 기판(100) 상에 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 몰리브덴 텅스텐(MoW) 등의 단일 금속막이나 이중 금속막으로 이루어진 게이트 배선이 형성된다. 상기 게이트 배선은 제1 방향( 즉, 횡방향)으로 신장되는 게이트 라인(101), 상기 게이트 라인(101)의 끝단에 연결되어 외부로부터 주사 신호를 인가받아 상기 게이트 라인(101)으로 전달하는 게이트 패드(103), 및 상기 게이트 라인(101)의 일부분인 박막 트랜지스터의 게이트 전극(102)을 포함한다.
상기 게이트 배선 및 기판(100) 상에는 무기 절연물로 이루어진 게이트 절연막(106)이 형성된다. 상기 게이트 전극(102)에 대응되는 게이트 절연막(106)의 위에는 비정질 실리콘과 같은 반도체막으로 이루어진 액티브 패턴(108)이 형성된다.
상기 액티브 패턴(108) 및 게이트 절연막(106) 상에는 상기 제1 방향과 직교하는 제2 방향(즉, 종방향)으로 신장되는 데이터 배선(110)이 형성된다. 상기 데이터 배선(110)은 상기 액티브 패턴(108)의 제1 영역과 중첩되는 제1 전극(이하, 소오스 전극이라 한다)(112)과 상기 액티브 패턴(108)의 상기 제1 영역과 대향되는 제2 영역과 중첩되는 제2 전극(이하, 드레인 전극이라 한다)(111)을 포함한다. 종래의 액정표시장치에서는 화상 신호를 전달하기 위한 데이터 패드를 상기 데이터 배선과 동일한 층으로 형성하지만, 본 실시예에서는 게이트 배선을 형성할 때 데이터 패드(104)를 함께 형성한다. 즉, 상기 데이터 패드(104)와 게이트 배선은 동일한 층으로 형성된다.
상기 데이터 배선(110), 액티브 패턴(108) 및 게이트 절연막(106) 상에는 상기 소오스 전극(112)을 노출시키는 제1 비어 홀(116) 및 상기 게이트 패드(103)를 노출시키는 제2 비어 홀(117)을 갖는 유기 보호막 패턴(114a)이 형성된다. 화소부들이 모여 화상을 표시하는 영역인 표시 영역에서는 상기 유기 보호막 패턴(114a) 의 표면에 빛의 산란을 위한 다수의 요철 구조가 형성된다.
상기 유기 보호막 패턴(114a) 상에는 상기 제1 비어 홀(116)을 통해 소오스 전극(112)과 연결되는 화소 전극(120) 및 상기 제2 비어 홀(117)을 통해 게이트 패드(103)와 연결되는 패드 전극(121)이 형성된다. 상기 화소 전극(120)은 박막 트랜지스터로부터 화상 신호를 받아 상부 기판의 전극(도시 안됨)과 함께 전기장을 생성하는 역할을 한다. 상기 화소 전극(120)은 게이트 라인(101)과 데이터 배선(110)에 의해 구획되는 화소부 내에 형성되며, 높은 개구율을 확보하기 위해 그 가장자리가 상기 게이트 라인(101) 및 데이터 배선(110)과 중첩되어 있다.
또한, 본 실시예에서는 데이터 패드(104)와 데이터 배선(110)과 별도의 층으로 형성하기 때문에 상기 데이터 배선(110)과 데이터 패드(104)를 전기적으로 연결하기 위한 브리지 전극(122)이 요구된다. 이를 위하여, 상기 제1 및 제2 비어 홀(116, 117)을 형성할 때 상기 유기 보호막 패턴(114a)에 데이터 배선(110)의 끝단을 노출시키는 제3 비어 홀(118) 및 데이터 패드(104)를 노출시키는 제4 비어 홀(119)을 함께 형성한 후, 상기 화소 전극(120)과 동일한 층으로 브리지 전극(122)을 형성한다. 즉, 상기 브리지 전극(122)은 상기 제3 비어 홀(118)과 제4 비어 홀(119)을 통해 데이터 배선(110)의 끝단과 데이터 패드(104)를 전기적으로 연결시키는 역할을 한다.
도 12a 내지 도 17b는 본 발명의 제1 실시예가 적용되는 반사형 액정표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 평면도 및 단면도들이다.
도 12a는 게이트 배선이 형성된 기판의 평면도이고, 도 12b 및 도 12c는 각 각, 도 12a의 12b-12b′선 및 12c-12c′선에 따른 단면도들이다. 유리, 석영 또는 사파이어와 같은 절연 물질로 이루어진 투명 기판(100) 상에 게이트막으로서, 예컨대 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 또는 몰리브덴 텅스텐(MoW) 등의 단일 금속막이나 이중 금속막을 증착한 후, 사진식각 공정으로 상기 게이트막을 패터닝하여 게이트 배선을 형성한다(제1 마스크). 상기 게이트 배선은 제1 방향(즉, 횡방향)으로 신장되는 게이트 라인(101), 표시 영역에 형성되고 상기 게이트 라인(101)의 일부분인 게이트 전극(102) 및 상기 게이트 라인(101)의 끝단에 연결되어 패드 영역에 형성되는 게이트 패드(103)를 포함한다. 또한, 본 실시예에서는 상기 게이트 배선을 형성할 때 화상 신호를 박막 트랜지스터로 전달하기 위한 데이터 패드(104)를 함께 형성한다.
바람직하게는, 상기 게이트막은 단단한 패드를 형성하기 위해 크롬(Cr) 또는 텅스텐이 30% 이상 함유된 몰리브덴 텅스텐(MoW)으로 형성한다.
도 13a는 액티브 패턴(108)이 형성된 기판의 평면도이고, 도 13b 및 도 13c는 각각, 도 13a의 13b-13b′선 및 13c-13c′선에 따른 단면도들이다. 상기 게이트 배선이 형성된 기판(100) 상에 실리콘 질화물과 같은 무기 절연막으로 이루어진 게이트 절연막(106)을 약 4500Å의 두께로 형성한다. 상기 게이트 절연막(106) 상에 비정질실리콘과 같은 반도체막을 증착하고 이를 사진식각 공정으로 패터닝하여 박막 트랜지스터의 액티브 패턴(108)을 형성한다(제2 마스크).
도 14a는 데이터 배선(110)이 형성된 기판의 평면도이고, 도 14b 및 도 14c는 각각, 도 14a의 14b-14b′선 및 14c-14c′선에 따른 단면도들이다. 상기 액티브 패턴(108) 및 게이트 절연막(106) 상에 몰리브덴(Mo)이나 몰리브덴 텅스텐(MoW)과 같은 몰리브덴 합금, 또는 크롬(Cr) 등의 금속막을 증착한 후 사진식각 공정으로 상기 금속막을 패터닝하여 데이터 배선(110)을 형성한다(제3 마스크). 상기 데이터 배선(110)은 상기 게이트 배선과 직교하는 제2 방향(즉, 종방향)으로 신장되며, 액티브 패턴(108)의 제1 영역과 중첩되는 소오스 전극(112)과, 상기 액티브 패턴(108)의 상기 제1 영역의 반대편인 제2 영역과 중첩되는 드레인 전극(111)을 포함한다.
여기서, 본 실시예에서는 상기 액티브 패턴(108)과 데이터 배선(110)을 2회의 사진식각 공정으로 형성하였으나, 1회의 사진식각 공정으로 상기 액티브 패턴(108)과 데이터 배선(110)을 형성할 수도 있다. 즉, 상기 게이트 절연막(106) 상에 액티브 패턴용 반도체막 및 데이터 배선용 금속막을 순차적으로 증착한 후, 상기 금속막 상에 포토레지스트막을 도포한다. 이어서, 상기 포토레지스트막을 노광 및 현상하여 박막 트랜지스터의 채널부 위에 위치하며 제1 두께를 갖는 제1 부분, 데이터 배선부 위에 위치하며 상기 제1 두께보다 두꺼운 두께를 갖는 제2 부분 및 포토레지스트막이 완전히 제거된 제3 부분을 포함하는 포토레지스트 패턴을 형성한다. 계속해서, 상기 제3 부분 아래의 금속막 및 반도체막, 상기 제1 부분 아래의 금속막, 그리고 상기 제2 부분의 일부 두께를 식각하여 상기 금속막으로 이루어진 데이터 배선 및 상기 반도체막으로 이루어진 액티브 패턴을 형성한다. 이어서, 남아있는 포토레지스트 패턴을 제거하면, 1매의 포토마스크를 이용한 사진식각 공정으로 액티브 패턴(108)과 데이터 배선(110)을 동시에 형성할 수 있다.
도 15a 및 도 15b는 각각 도 14a의 14b-14b′선 및 14c-14c′선에 따른 단면도들로서, 유기 보호막(114)을 노광하는 단계를 도시한다. 상기 데이터 배선(110), 액티브 패턴(108) 및 게이트 절연막(106) 상에 감광성 유기 보호막(114)을 약 2∼4㎛의 두께로 도포한 후, 포토마스크를 사용하여 상기 유기 보호막(114)을 노광한다(제4 마스크). 이때, 상기 포토마스크(150)는 비어 홀 영역(즉, 소오스 전극 위, 게이트 패드 위, 데이터 패드 위, 데이터 배선의 끝단 위)에 대응되는 부분에는 완전 노광 패턴(F)이 형성되고, 상기 비어 홀 영역의 가장자리에 대응되는 부분에는 부분 노광 패턴(P)이 형성된다. 또한, 상기 포토마스크(150)는 화소부의 반사판을 산란 구조로 만들기 위해 화소부에 대응되는 부분에도 부분 노광 패턴을 갖는다. 바람직하게는, 상기 완전 노광 패턴은 노광기의 분해능 이상의 크기를 갖는 오픈 패턴이고, 상기 부분 노광 패턴은 노광기의 분해능의 1/2 정도의 선폭을 갖는 오픈 패턴으로 형성된다. 상기 부분 노광 패턴은 슬릿 또는 반투명막으로 구성된다.
상기 포토마스크(150)를 이용하여 상기 유기 보호막(114)을 노광한 후 현상을 진행하면, 비어 홀 영역들의 중앙부에서는 유기 보호막(114)이 완전히 제거되는 반면, 상기 비어 홀 영역들의 가장자리에서는 상기 부분 노광 패턴(P)에 의해 유기 보호막(114)이 회절 노광되어 유기 보호막의 경사가 낮아지게 된다. 또한, 화소부의 유기 보호막(114)은 그 표면에 다수의 요철이 형성된다.
본 실시예에서는 칩 범프(bump)가 본딩되는 게이트 패드(103) 및 데이터 패드(104)를 오픈시킬 때, 범프 본딩시 미스얼라인에 의해 접촉 불량이 발생하는 것 을 방지하기 위해 패드 위를 각각 오픈시키지 않고 모든 패드들을 전면 오픈시킨다. 이때, 상기 데이터 패드가 종래와 같이 데이터 배선으로 형성된다면, 후속 공정에서 게이트 절연막을 건식 식각할 때 데이터 배선으로 이루어진 데이터 패드의 하부에서 게이트 절연막이 측면 식각되어 언더컷이 형성되며, 이로 인하여 범프 본딩시 데이터 패드의 리프팅이 발생할 수 있다. 따라서, 모든 패드들을 전면 오픈시키기 위해서는 데이터 패드를 게이트 배선과 동일한 층으로 형성하여야 한다.
도 16a는 비어 홀들이 형성된 기판의 평면도이고, 도 16b 및 도 16c는 각각, 도 16a의 16b-16b′선 및 16c-16c′선에 따른 단면도들이다. 현상이 완료된 유기 보호막 패턴(114a)을 식각 마스크로 이용하여 그 하부의 게이트 절연막(106)을 건식 식각한다. 그러면, 상기 소오스 전극(112)을 노출시키는 제1 비어 홀(116) 및 게이트 패드(103)를 노출시키는 제2 비어 홀(117)이 형성된다. 이와 동시에, 데이터 배선(110)의 끝단을 노출시키는 제3 비어 홀(118) 및 데이터 패드(104)를 노출시키는 제4 비어 홀(119)이 형성된다.
상술한 건식 식각 공정시 무기 절연막으로 이루어진 게이트 절연막(106) 또는 데이터 배선(110)이 측면 식각되어 상기 유기 보호막 패턴(114a)의 하부에 언더컷이 발생한다.
계속해서, 상기 유기 보호막 패턴(114a)을 에싱 또는 플라즈마 건식 식각하여 유기 보호막 패턴(114a)을 수직·수평 방향으로 소정 두께만큼 제거함으로써 그 하부의 언더컷을 제거한다. 상술한 에싱 공정이 완료되면, 비어 홀의 바닥 엣지에서 유기 보호막 패턴(114a)의 하부막이 돌출된다(S3, S4).
도 17a 및 도 17b는 각각 도 16a의 16b-16b′선 및 16c-16c′선에 따른 단면도들로서, 상기 비어 홀들(116, 117, 118, 119) 및 유기 보호막 패턴(114a) 상에 알루미늄(Al)이나 은(Ag)과 같이 반사도가 높은 금속막(125)을 증착하는 단계를 도시한 단면도이다.
이어서, 사진식각 공정으로 상기 금속막(125)을 패터닝하면, 도 11a, 도 11b 및 도 11c에 도시한 바와 같이 상기 제1 비어 홀(116)을 통해 소오스 전극(112)과 연결되는 화소 전극(120) 및 상기 제2 비어 홀(117)을 통해 게이트 패드(103)와 연결되는 패드 전극(121)이 형성된다(제5 마스크). 이와 동시에, 상기 제3 비어 홀(118)과 제4 비어 홀(119)을 통해 상기 데이터 배선(110)의 끝단과 상기 데이터 패드(104)를 연결시키는 브리지 전극(122)이 형성된다. 상기 화소 전극(120)은 게이트 배선과 데이터 배선(110)에 의해 구획되는 화소부 내에 형성되며, 높은 개구율을 확보하기 위해 그 가장자리가 상기 게이트 배선 및 데이터 배선(110)과 중첩되도록 형성된다.
상술한 본 발명의 제1 실시예에 의하면, 보호막을 유기 절연막의 단일 층으로 형성하면서 언더컷에 의한 상부 금속막의 단차 도포 불량을 해결함으로써 사진식각 공정을 1회 단축시킬 수 있다. 또한, 유기 보호막에 비어 홀 영역을 노광할 때 반사판의 요철 노광을 동시에 수행함으로써, 노광 공정을 1회 단축시킬 수 있다. 따라서, 종래의 7회 노광 공정을 5회의 노광 공정으로 줄여 공정을 단순화시킬 수 있다. 또한, 액티브 패턴과 데이터 배선을 1회의 사진식각 공정으로 형성할 경우에는 노광 공정을 4회로 줄일 수 있다.
상술한 제1 실시예는 반사형 액정표시장치에 적용하였으나, 반사 투과 복합형 액정표시장치 또는 투과형 액정표시장치에 본 발명의 제1 실시예를 적용할 수 있음은 명백하다.
실시예 2
도 18a 내지 도 22b는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 비어 홀 형성방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 금속막의 위에 무기 절연막이 존재하는 경우를 도시하고, 각 b도는 금속막의 위에 무기 절연막이 존재하지 않는 경우를 도시한다.
도 18a 및 도 18b를 참조하면, 게이트 배선(도시하지 않음) 및 게이트 절연막(202)이 차례로 적층되어 있는 기판(200) 상에 데이터 배선용 금속막(204)을 증착한다. 상기 금속막(204) 상에 실리콘 질화물로 이루어진 무기 절연막(206)을 증착하거나(도 18a) 증착하지 않은 상태에서(도 18b), 결과물 상에 감광성 유기 보호막(208)을 약 2㎛ 이상의 두께로 도포한다.
이어서, 상기 유기 보호막(208)의 제1 영역을 노광하기 위한 제1 포토마스크(250)를 이용하여 상기 유기 보호막(208)을 1차 노광한다. 이때, 상기 제1 영역의 유기 보호막(208)이 소정 두께만큼 노광되지 않도록 상기 제1 영역을 불완전 노광시킨다. 상기 제1 영역에서 노광이 덜되는 두께는 얇을수록 좋으나, 노광 편차만큼 노광량을 조절하는 것이 필요하다.
여기서, 참조부호 209는 1차 노광된 영역을 나타낸다.
도 19a 및 도 19b를 참조하면, 상기 제1 영역보다 사이즈가 작고 상기 제1 영역 내에 위치하는 제2 영역(210)을 노광하기 위한 제2 포토마스크(270)를 이용하여 상기 유기 보호막(208)을 2차 노광한다. 이때, 상기 제1 영역과 제2 영역이 중첩되는 부분의 유기 보호막은 모두 노광된다. 투과형 액정표시장치의 경우에는 상기 2차 노광을 유기 보호막(208)의 노출된 부위가 충분히 노광될 수 있도록 진행한다. 반사 투과 복합형 액정표시장치나 반사형 액정표시장치의 경우에는 상기 2차 노광에 사용되는 제2 포토마스크를 유기 보호막(208)의 요철 구조 노광을 위한 마스크로도 사용함으로써, 요철 구조 노광과 비어 홀 노광을 동시에 실시하여 공정을 단순화시킬 수 있다.
도 20a 및 도 20b를 참조하면, 상술한 바와 같이 두 번 노광된 유기 보호막(208)을 현상하여 노광된 부위를 제거함으로써 유기 보호막 패턴(208a)을 형성한다. 이때, 비어 홀 영역의 가장자리로 갈수록 유기 보호막 패턴(208a)의 경사가 감소하게 되어 낮은 높이의 유기 보호막 패턴이 남게 되는데, 이 부위에서 유기 보호막 패턴(208a)의 두께는 총 두께의 1/3 이하가 된다.
이어서, 도 21a에 도시한 바와 같이 금속막(204)의 위에 무기 절연막(206)이 존재하는 경우에는 상기 유기 보호막 패턴(208a)을 식각 마스크로 이용하여 그 하부의 무기 절연막(206)을 건식 식각하여 상기 금속막(204)을 노출시키는 비어 홀(211)을 형성한다. 이때, 상기 무기 절연막(206)이 측면 식각되어 상기 유기 보호막 패턴(208a)의 하부에 언더컷(U)이 발생한다.
또한, 도 21b에 도시한 바와 같이 금속막(204) 위에 무기 절연막이 존재하지 않는 경우에는 유기 보호막의 현상 후 상기 금속막(204)이 노출되는 비어 홀(212)이 형성된다. 그러나, 상기 금속막(204)과 그 위에 증착되어질 또다른 금속막과의 계면이 오염되거나 산화되어 계면 저항이 증가하는 것을 방지하기 위해 상기 금속막(204)을 소정 두께만큼 습식 식각하여 그 표면 상태를 양호하게 만든다. 이때, 상기 금속막(204)이 측면 식각되어 유기 보호막 패턴(208c)의 하부에 언더컷(U)이 발생한다. 이와 동시에, 상기 비어 홀(212)의 바닥에서도 금속막(204)이 소정 두께만큼 소모된다.
도 22a 및 도 22b를 참조하면, 상기 유기 보호막 패턴(208a)을 에싱하여 유기 보호막 패턴(208a)을 수직·수평 방향으로 소정 두께만큼 제거함으로써, 그 하부의 언더컷(U)을 제거한다. 여기서, 상기 에싱 대신에 플라즈마 건식 식각 공정을 사용할 수도 있다.
상술한 에싱 공정이 완료되면, 도 22a에 도시한 바와 같이 금속막(204)의 위에 무기 절연막(206)이 존재하는 경우 상기 비어 홀(211)의 바닥 엣지(S5)에서 상기 무기 절연막(206)이 유기 보호막 패턴(208b)에 비해 돌출된다. 마찬가지로, 도 22b에 도시한 바와 같이 금속막(204)의 위에 무기 절연막이 존재하지 않는 경우 상기 비어 홀(212)의 바닥 엣지(S6)에서 상기 금속막(204)이 유기 보호막 패턴(208b)에 비해 돌출된다.
이어서, 도시하지는 않았으나, 상술한 바와 같이 비어 홀의 바닥 엣지에서 유기 보호막 패턴(208b)의 하부막이 돌출되어 있는 상태에서 결과물의 전면에 ITO 또는 IZO 등의 투명 도전막이나 알루미늄(Al) 또는 은(Ag) 등의 반사막을 증착한 후 이를 사진식각 공정으로 패터닝하여 상기 비어 홀(211 또는 212)을 통해 금속막(204)과 연결되는 전극을 형성한다. 상기 전극은 유기 보호막 패턴(208b) 하부의 언더컷이 제거된 상태에서 증착되므로, 양호한 단차 도포성을 갖는다.
실시예 3
도 23은 본 발명의 제3 실시예에 의한 반사투과형 액정표시장치용 박막 트랜지스터의 평면도로서, 투과창(340)의 주변을 둘러싸도록 반사판(340)이 형성된다.
도 24a 내지 도 27c는 본 발명의 제3 실시예에 의한 액정표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 여기서, a도, b도 및 c도는 각각, 도 23의 G-G′선, H-H′선 및 L-L′선에 따른 단면도들이다.
도 24a 내지 도 24c를 참조하면, 기판(300) 상에 제1 금속막으로 이루어진 게이트 배선을 형성한 후, 그 위에 실리콘 질화물과 같은 무기 절연막으로 이루어진 게이트 절연막(306)을 형성한다. 상기 게이트 배선은 제1 방향으로 신장되는 게이트 라인(301)과, 상기 게이트 라인(301)의 일부인 박막 트랜지스터의 게이트 전극(302) 및 상기 게이트 라인(301)의 끝단에 연결되어 외부로부터 주사 신호를 인가받아 상기 게이트 라인(301)으로 전달하는 게이트 패드(303)를 포함한다. 이때, 상술한 본 발명의 제1 실시예와 마찬가지로 화상 신호를 박막 트랜지스터의 드레인으로 전달하기 위한 데이터 패드(도시하지 않음)를 상기 게이트 배선과 동일한 층으로 형성할 수 있다.
이어서, 상기 게이트 절연막(306) 상에 반도체막으로 이루어진 액티브 패턴(308)을 형성한 후, 그 위에 제2 금속막으로 이루어진 데이터 배선(310)을 형성한다. 상기 데이터 배선(310)은 상기 게이트 배선과 직교하는 제2 방향으로 신장되며, 소오스 전극(312) 및 상기 데이터 배선(310)과 연결된 드레인 전극(311)을 포함한다.
상기 데이터 배선(310), 액티브 패턴(308) 및 게이트 절연막(306) 상에 보호막으로서, 바람직하게는 감광성 유기 절연막을 약 2㎛ 이상의 두께로 두껍게 형성한다. 이와 같이 유기 절연막을 두껍게 도포하여 보호막을 형성하면, 상기 데이터 배선(310)과 그 위에 형성되어질 화소 전극 사이에 기생 캐패시턴스가 생성되지 않기 때문에 높은 개구율을 확보하기 위하여 상기 화소 전극을 데이터 배선(310) 및 게이트 배선과 중첩되도록 형성할 수 있다.
이어서, 상술한 본 발명의 제1 실시예 또는 제2 실시예와 동일한 방법으로 비어 홀이 형성되어질 영역의 가장자리에서 상기 유기 보호막의 경사가 낮아지도록 사진 공정을 실시하여 유기 보호막 패턴(314)을 형성한다. 즉, 상기 유기 보호막 패턴(314)은 부분 노광 패턴과 완전 노광 패턴이 함께 형성되어 있는 포토마스크를 이용한 1차 노광 방법으로 형성할 수 있다. 또한, 상기 유기 보호막 패턴(314)은 제1 노광 영역을 한정하는 제1 포토마스크를 이용한 1차 노광 단계와, 상기 제1 노광 영역 내에 위치하는 제2 노광 영역을 한정하는 제2 포토마스크를 이용한 2차 노광 단계에 의해 형성할 수도 있다.
계속해서, 상기 유기 보호막 패턴(314)을 식각 마스크로 이용하여 그 하부막을 건식 식각함으로써 상기 데이터 배선, 즉 소오스 전극(312)을 노출시키는 제1 비어 홀(316) 및 상기 게이트 패드(303)를 노출시키는 제2 비어 홀(317)을 형성한다. 이때, 데이터 패드를 게이트 배선과 동일한 층으로 형성하였을 경우에는 상기 데이터 배선(310)과 데이터 패드를 연결하기 위해 데이터 배선(310)의 끝단을 노출시키는 제3 비어 홀 및 데이터 패드를 노출시키는 제4 비어 홀을 함께 형성한다. 바람직하게는, 칩 범프가 본딩되는 게이트 패드(303) 및 데이터 패드를 오픈시킬 때, 범프 미스얼라인에 의해 접촉 불량이 발생하는 것을 방지하기 위해 패드 위를 각각 오픈시키지 않고 모든 패드들을 전면 오픈시킨다.
이어서, 상기 유기 보호막 패턴(314)을 에싱 또는 플라즈마 건식 식각하여 상기 유기 보호막 패턴(314) 하부의 언더컷을 제거한 후, 상기 비어 홀들 및 유기 보호막 패턴(314) 상에 IZO를 약 500∼1200Å의 두께로 스퍼터링하여 투명 전극층(320)을 형성한다. 상기 투명 전극층(320) 상에 알루미늄(Al) 또는 알루미늄 내드뮴(Al-Nd) 등의 알루미늄 합금을 약 1500∼4000Å의 두께로 증착하여 반사 전극층(322)을 형성한다.
그런 다음, 상기 반사 전극층(322) 상에 포토레지스트막(324)을 약 2㎛의 두께로 도포한다.
도 25a 내지 도 25c를 참조하면, 투과 영역(T)에 대응되는 부분 노광 패턴과 반사 영역(R)에 대응되는 완전 노광 패턴이 함께 형성되어 있는 포토마스크(400)를 이용하여 상기 포토레지스트막(324)을 노광한다. 바람직하게는, 상기 부분 노광 패턴은 슬릿 또는 반투명막으로 구성되며, 노광기의 분해능의 1/2 정도의 선폭을 갖는 오픈 패턴으로 형성한다.
이어서, 상기 포토레지스트막(320)을 현상하면, 상기 반사 영역(R)에서는 약 1.9㎛의 두께로 두껍게 잔류하고, 투과 영역(T)에서는 회절 노광에 의해 약 4000Å 이하의 두께로 얇게 잔류하며, 나머지 영역(N)에서는 포토레지스트막이 완전히 제거된 포토레지스트 패턴(324a)이 형성된다. 이때, 게이트 패드 또는 데이터 패드의 신뢰성을 향상시키기 위해 상기 포토마스크(400)의 부분 노광 패턴을 패드 영역에 대응시켜 상기 패드 영역 위의 포토레지스트막이 약 4000Å 이하로 얇게 잔류하도록 한다.
도 26a 내지 도 26c를 참조하면, 상기 포토레지스트 패턴(324a)을 식각 마스크로 이용하여 상기 반사 전극층(322) 및 투명 전극층(320)을 동시에 습식 식각한다. 이때, 습식 식각액으로 알루미늄 에천트인 H3PO4, HNO3 및 CH3 COOH의 혼합액을 사용한다.
이어서, 상기 포토레지스트 패턴(324a)을 에싱 또는 건식 식각하여 상기 투과 영역에서는 포토레지스트 패턴이 완전히 제거되어 그 하부의 반사 전극층(322)이 노출되도록 하고, 상기 반사 영역에서는 포토레지스트 패턴이 존재하도록 한다.
도 27a 내지 도 27c를 참조하면, 남아있는 포토레지스트 패턴(324b)을 식각 마스크로 이용하면서 BCl3 및 Cl2 가스를 이용하여 노출되어 있는 반사 전극층(322)을 건식 식각한다. 그러면, 상기 투과 영역의 반사 전극층(322)이 제거되고 투명 전극층(320)만 남게 된다. 이때, 상기 반사 전극층(322)을 습식 식각하게 되면 하 부막과의 선택비가 없기 때문에 그 하부의 투명 전극층(320)까지 식각될 수 있다.
이어서, 상기 포토레지스트 패턴(324b)을 에싱 및 스트립 공정으로 제거하면, 투명 전극(320a)의 주변에 반사 전극(322a)이 남는 반사 투과 복합형 액정표시장치의 박막 트랜지스터를 완성한다. 상기 제1 비어 홀(316)을 통해 소오스 전극(312)과 연결되는 화소 전극(330)은 투명 전극(320a)과 상기 투명 전극(320a) 위에 적층된 반사 전극(322a)의 이중 층으로 형성된다. 본 실시예에서는 화소 전극(330)을 게이트 배선 및 데이터 배선(310)과 중첩되도록 형성하기 때문에, 상기 배선들과 중첩된 영역의 근처에 반사 전극(322a)이 남게 되어 충분한 투과를 위한 개구율을 얻을 수 있다.
이때, 상기 제2 비어 홀(317)을 통해 게이트 패드(303)와 연결되는 패드 전극(332)은 투명 전극만으로 형성된다. 즉, 패드 영역 위에는 포토마스크의 부분 노광 패턴이 위치하기 때문에, 투과 영역의 반사 전극층을 노출시키는 단계에서 그 부분의 포토레지스트막이 완전히 제거된다. 따라서, 반사 전극층의 건식 식각시 패드 영역 위의 반사 전극층이 모두 제거되어 투명 전극층만 남게 된다.
상술한 본 발명의 제3 실시예에 의하면, 투명 전극층을 IZO로 형성한다. 종래의 ITO 도전막은 그 위에 형성되는 반사막이 알루미늄 또는 알루미늄 합금일 경우, 두 도전막 사이에 전위차가 계속적으로 인가될 때 ITO 도전막과 Al 반사막과의 계면에서 ITO의 산화물(oxide)이 알루미늄(Al)과 반응하여 매우 얇은 Al2O3 절연막이 형성된다. 이에 따라, ITO 도전막의 전위가 Al 반사막에 전달되지 못하는 문제 가 발생한다.
또한, 화소 전극을 패터닝하기 위한 포토레지스트막의 현상시 통상 사용되는 유기용재인 TMAH(Tetra Methyl Ammonium Hydroxide)에 의해 상기 ITO 도전막과 Al 반사막이 전기화학적 반응을 일으켜 ITO 도전막의 부식이 발생하게 된다. 또한, 포토레지스트 패턴을 식각 마스크로 이용하여 반사 전극층과 투명 전극층을 식각하는 단계에서, ITO 도전막을 사용할 경우에는 Al 에천트로 Al 반사막을 습식 식각한 후 ITO 에천트로 ITO 도전막을 습식 식각하여야 한다. 상기 ITO 도전막을 습식 식각할 때 사용되는 습식 식각액은 HCl, HNO3 및 FeCl3의 강산으로서 그 상부에 포토레지스트막이 존재하더라도 Al 도전막을 심하게 식각시킬 수 있다.
이에 반하여 본 발명의 제3 실시예와 같이 IZO를 투명 도전막으로 사용하면, Al 반사막과 IZO 도전막 간의 계면에서 산화 절연막이 형성되지 않으며 포토레지스트막의 현상이 상기 IZO 도전막과 Al 반사막이 전기화학적 반응을 일으키지 않는다. 또한, 포토레지스트 패턴을 식각 마스크로 이용하여 반사 전극층과 투명 전극층을 식각할 때, Al 에천트인 H3PO4, HNO3 및 CH3COOH의 혼합액에서 IZO 도전막이 쉽게 식각되기 때문에 Al 반사막과 IZO 도전막을 동시에 습식 식각할 수 있다. 따라서, 투명 전극과 반사 전극 간의 계면 특성을 향상시키면서 공정을 단순화시킬 수 있다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 비어 홀 영역의 가장자리 에 부분 노광 패턴이 형성된 포토마스크를 이용하여 유기 보호막을 1회 노광하여 비어 홀 영역의 가장자리에서 상기 유기 보호막의 경사가 낮아지도록 유기 보호막 패턴을 형성한다. 이어서, 유기 보호막 패턴을 식각 마스크로 이용한 건식 식각 공정을 실시하여 비어 홀을 형성한 후, 상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 유기 보호막 패턴 하부의 언더컷을 제거한다. 이와 같이 언더컷이 제거되면 비어 홀의 바닥 엣지에서 유기 보호막 패턴의 하부막이 돌출되므로, 후속 공정에서 증착되는 금속막의 단차 도포 불량이 발생하지 않는다.
여기서, 상기 포토마스크에서 화소부의 반사판에 대응되는 위치에도 부분 노광 패턴을 형성하면, 하나의 포토마스크를 이용한 1회의 노광 공정만으로 비어 홀을 형성함과 동시에 유기 보호막의 표면에 다수의 요철 구조를 형성할 수 있다. 따라서, 반사 투과 복합형이나 반사형 액정표시장치에 있어서 포토마스크의 수를 종래의 7매에서 5매로 줄일 수 있다.
상술한 본 발명의 제2 실시예에 의하면, 두 개의 포토마스크를 이용하여 노광 공정을 2회 연속 실시하여 비어 홀 영역의 가장자리에 경사가 감소되면서 낮은 두께를 갖는 유기 보호막 패턴을 남긴다. 이어서, 상기 유기 보호막 패턴을 이용하여 비어 홀을 형성한 후, 에싱 또는 플라즈마 건식 식각 공정으로 상기 유기 보호막 패턴의 하부에 형성되는 언더컷을 제거한다.
여기서, 상기 두 개의 포토마스크 중 하나의 포토마스크를 유기 보호막의 요철구조 노광을 위한 마스크로도 사용할 수 있으므로, 반사 투과 복합형이나 반사형 액정표시장치에 있어서 포토마스크의 수를 종래의 7매에서 6매로 줄일 수 있다.
상술한 본 발명의 제3 실시예에 의하면, 반사 투과 복합형 액정표시장치에 있어서 투명 전극을 ITO 대신 IZO로 형성함으로써 투명 전극과 반사 전극 간의 계면 특성을 향상시키고 공정을 단순화시킬 수 있다. 또한, 보호막을 유기 절연막의 단일 층으로 형성하여 투명 전극의 끝단을 게이트 배선 및 데이터 배선과 중첩시킨 후, 상기 중첩된 영역의 부근에 반사 전극을 남김으로써 충분한 투과를 위한 개구율을 얻을 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (42)

  1. 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 형성되고, 제1 방향으로 신장되는 게이트 배선;
    상기 게이트 배선 및 기판 상에 형성되고, 상기 게이트 배선을 부분적으로 노출하는 게이트 절연막;
    상기 게이트 절연막 상에 형성된 액티브 패턴;
    상기 액티브 패턴과 부분적으로 중첩되면서 상기 게이트 절연막 상에 형성되고, 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선;
    상기 데이터 배선 및 게이트 절연막 상에 형성되고, 상기 데이터 배선을 부분적으로 노출하는 제1 비어홀과 상기 부분적으로 노출된 게이트 배선을 노출하는 제2 비어 홀을 구비하는 유기 보호막 패턴;
    상기 유기 보호막 패턴 상에 형성되고, 상기 데이터 배선 위로 상기 제1 비어 홀을 통해 상기 데이터 배선과 연결된 화소 전극; 및
    상기 유기 보호막 패턴 상에 형성되며, 상기 제2 비어 홀을 통해 상기 게이트 배선과 연결된 패드 전극을 구비하며,
    상기 제2 비어 홀의 바닥 엣지에서 상기 게이트 절연막이 상기 유기 보호막 패턴에 비해 상기 제2 비어 홀의 내측으로 돌출되어 있으며,
    상기 제1 비어 홀 부위에서 상기 데이터 배선은 표면부에 그루브를 형성하는 단차부를 구비하고, 상기 제1 비어 홀의 측벽에서 상기 데이터 배선의 단차부가 상기 유기 보호막 패턴에 비해 상기 제1 비어 홀의 내측으로 돌출되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 배선은 상기 표시 영역 내에 형성된 게이트 전극을 포함하는 게이트 라인과, 상기 패드 영역에 형성되고 상기 게이트 라인의 끝단에 연결된 게이트 패드를 포함하고,
    상기 제2 비어 홀은 상기 게이트 패드 위에 형성된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  4. 제1항에 있어서, 상기 데이터 배선은 상기 액티브 패턴의 제1 영역과 중첩되는 제1 전극과 상기 액티브 패턴의 상기 제1 영역과 대향되는 제2 영역과 중첩되는 제2 전극을 포함하고,
    상기 제1 비어 홀은 상기 제1 전극 위에 형성된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  5. 제1항에 있어서, 상기 기판의 상기 패드 영역에 위치하고 상기 게이트 배선과 동일한 층으로 형성된 데이터 패드를 더 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  6. 제5항에 있어서, 상기 유기 보호막 패턴 상에 상기 화소 전극과 동일한 층으로 형성되며, 상기 데이터 배선의 끝단 위로 상기 유기 보호막 패턴에 형성된 제3 비어 홀과 상기 데이터 패드 위로 상기 게이트 절연막 및 유기 보호막 패턴에 걸쳐 형성된 제4 비어 홀을 통해 상기 데이터 배선의 끝단과 상기 데이터 패드를 연결시키는 브리지 전극을 더 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  7. 제1항에 있어서, 상기 표시 영역의 상기 유기 보호막 패턴의 표면에 다수의 요철이 형성된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  8. 제1항에 있어서, 상기 화소 전극은 투명 전극과 상기 투명 전극 위에 적층된 반사 전극의 이중층으로 형성된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  9. 제8항에 있어서, 상기 패드 전극은 상기 투명 전극의 단일 층으로 형성된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
  10. 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 제1 방향으로 신장되는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 게이트 절연막을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계;
    상기 데이터 배선 및 게이트 절연막 상에 유기 보호막을 형성하는 단계;
    비어 홀이 형성될 영역에 완전 노광 패턴이 형성되고, 상기 비어 홀이 형성되어질 영역의 가장자리에 불완전 노광 패턴이 형성되어 있는 포토마스크를 이용하여 상기 유기 보호막에 사진 공정을 실시하여 유기 보호막 패턴을 형성하는 단계;
    상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 데이터 배선을 부분적으로 노출시키는 제1 비어 홀 및 상기 게이트 배선을 부분적으로 노출시키는 제2 비어 홀을 형성하는 단계;
    상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계; 및
    상기 유기 보호막 패턴 상에, 상기 제1 비어 홀을 통해 상기 데이터 배선과 연결되는 화소 전극 및 상기 제2 비어 홀을 통해 상기 게이트 배선과 연결되는 패드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  11. 삭제
  12. 제10항에 있어서, 상기 불완전 노광 패턴은 슬릿 또는 반투명막으로 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  13. 제10항에 있어서, 상기 불완전 노광 패턴은 노광기의 분해능의 1/2의 선폭을 갖는 오픈 패턴인 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  14. 제10항에 있어서, 상기 포토마스크의 상기 불완전 노광 패턴을 이용하여 상기 유기 보호막의 표면에 다수의 요철을 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에, 상기 표시 영역 내에 형성하는 게이트 전극을 포함하는 게이트 라인과 상기 패드 영역에 형성하고 상기 게이트 라인의 끝단에 연결된 게이트 패드를 포함하며 제1 방향으로 신장되는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 액티브 패턴을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 액티브 패턴의 제1 영역과 중첩되는 제1 전극과 상기 액티브 패턴의 상기 제1 영역과 대향되는 제2 영역과 중첩되는 제2 전극을 포함하며 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계;
    상기 데이터 배선 및 게이트 절연막 상에 유기 보호막을 형성하는 단계;
    비어 홀이 형성되어질 영역에 완전 노광 패턴이 형성되고, 상기 비어 홀이 형성되어질 영역의 가장자리에 불완전 노광 패턴이 형성되어 있는 포토마스크를 이용하여 상기 유기 보호막에 사진 공정을 실시하여 유기 보호막 패턴을 형성하는 단계;
    상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 제1 전극을 노출시키는 제1 비어 홀 및 상기 게이트 패드를 노출시키는 제2 비어 홀을 형성하는 단계;
    상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계; 및
    상기 유기 보호막 패턴 상에, 상기 제1 비어 홀을 통해 상기 제1 전극과 연결되는 화소 전극 및 상기 제2 비어 홀을 통해 상기 게이트 패드와 연결되는 패드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  21. 제20항에 있어서, 상기 게이트 배선을 형성하는 단계에서 상기 기판의 패드 영역 위에 데이터 패드를 동시에 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 게이트 배선은 크롬(Cr) 또는 텅스텐이 함유된 몰리브덴 텅스텐(MoW)으로 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  23. 제21항에 있어서, 상기 제1 및 제2 비어 홀을 형성하는 단계에서, 상기 데이터 배선의 끝단을 노출시키는 제3 비어 홀 및 상기 데이터 패드를 노출시키는 제4 비어 홀을 동시에 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  24. 제23항에 있어서, 상기 화소 전극을 형성하는 단계에서 상기 제3 비어 홀과 상기 제4 비어 홀을 통해 상기 데이터 배선의 끝단과 상기 데이터 패드를 연결시키는 브리지 전극을 동시에 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  25. 제20항에 있어서, 상기 액티브 패턴을 형성하는 단계와 상기 데이터 배선을 형성하는 단계는 1회의 사진식각 공정으로 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  26. 삭제
  27. 삭제
  28. 제20항에 있어서, 상기 유기 보호막 패턴을 형성하는 단계에서 상기 패드 영역이 전면 오픈시키는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  29. 삭제
  30. 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 제1 방향으로 신장되는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 게이트 절연막을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계;
    상기 데이터 배선 및 상기 게이트 절연막 상에, 상기 데이터 배선을 노출시키는 제1 비어 홀 및 상기 게이트 배선을 노출시키는 제2 비어 홀을 갖는 보호막을 형성하는 단계;
    상기 제1 및 제2 비어 홀과 상기 보호막 상에 IZO로 이루어진 투명 전극층 및 반사 전극층을 차례로 증착하는 단계;
    상기 표시 영역 내의 반사 영역에서는 제1 두께로 잔류하고 투과 영역에서는 상기 제1 두께보다 얇은 제2 두께로 잔류하도록 상기 반사 전극층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 반사 전극층 및 상기 투명 전극층을 동시에 습식 식각하는 단계;
    상기 투과 영역의 반사 전극층이 노출되도록 상기 포토레지스트 패턴의 두께를 감소시키는 단계;
    상기 투과 영역의 반사 전극층을 건식 식각으로 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거하여 투명 전극 및 상기 투명 전극의 주변을 둘러싸는 반사 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  31. 제30항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는 상기 투과 영역에 대응되는 불완전 노광 패턴과 상기 반사 영역에 대응되는 완전 노광 패턴이 함께 형성되어 있는 포토마스크를 이용하여 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  32. 제31항에 있어서, 상기 불완전 노광 패턴을 상기 패드 영역에 대응시켜 상기 패드 영역의 반사 전극층을 전부 제거하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  33. 제30항에 있어서, 상기 보호막은 유기 절연물질을 도포하여 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  34. 제33항에 있어서, 상기 투명 전극의 끝단이 상기 게이트 배선 및 상기 데이터 배선과 중첩되도록 형성하고, 상기 중첩된 영역의 부근에 상기 반사 전극을 남기는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  35. 제33항에 있어서, 상기 제1 및 제2 비어 홀을 갖는 보호막을 형성하는 단계는,
    상기 기판 상에 유기 보호막을 형성하는 단계;
    비어 홀이 형성되어질 영역에 완전 노광 패턴이 형성되고, 상기 비어 홀이 형성되어질 영역의 가장자리에 불완전 노광 패턴이 형성되어 있는 포토마스크를 이용하여 상기 유기 보호막에 사진 공정을 실시하여 유기 보호막 패턴을 형성하는 단계;
    상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 데이터 배선을 노출시키는 제1 비어 홀 및 상기 게이트 배선을 노출시키는 제2 비어 홀을 형성하는 단계; 및
    상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  36. 삭제
  37. 삭제
  38. 제30항에 있어서, 상기 반사 전극층 및 상기 투명 전극층을 동시에 습식 식각하는 단계는 H3PO4, HNO3 및 CH3COOH의 혼합액을 사용하여 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  39. 제30항에 있어서, 상기 투과 영역의 반사 전극층이 노출되도록 상기 포토레지스트 패턴의 두께를 감소시키는 단계는 상기 포토레지스트 패턴을 에싱 또는 건식 식각하는 방법에 의해 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  40. 제30항에 있어서, 상기 투과 영역의 반사 전극층을 건식 식각으로 제거하는 단계는 BCl3 및 Cl2 가스를 사용하여 이루어지는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  41. 표시 영역 및 상기 표시 영역의 외곽에 위치한 패드 영역을 포함하는 기판 상에 제1 방향으로 신장되는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 게이트 절연막을 개재하여 상기 제1 방향과 직교하는 제2 방향으로 신장되는 데이터 배선을 형성하는 단계;
    상기 데이터 배선 및 게이트 절연막 상에 유기 보호막을 형성하는 단계;
    제1 포토마스크를 이용하여 상기 유기 보호막의 제1 영역을 1차 노광하되, 상기 제1 영역을 불완전 노광시키는 단계;
    제2 포토마스크를 이용하여 상기 유기 보호막의 상기 제1 영역 내에 위치하는 제2 영역을 2차 노광하는 단계;
    현상 공정으로 상기 제1 영역 및 제2 영역 중 노광된 영역의 유기 보호막을 제거하여 유기 보호막 패턴을 형성하는 단계;
    상기 유기 보호막 패턴을 마스크로 이용하여 상기 게이트 절연막을 식각함으로써 상기 데이터 배선을 부분적으로 노출시키는 제1 비어 홀 및 상기 게이트 배선을 부분적으로 노출시키는 제2 비어 홀을 형성하는 단계;
    상기 유기 보호막 패턴을 에싱 또는 플라즈마 건식 식각하여 상기 유기 보호막 패턴 하부의 언더컷을 제거하는 단계; 및
    상기 유기 보호막 패턴 상에, 상기 제1 비어 홀을 통해 상기 데이터 배선과 연결되는 화소 전극 및 상기 제2 비어 홀을 통해 상기 게이트 배선과 연결되는 패드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
  42. 제41항에 있어서, 상기 1차 노광 단계 또는 상기 2차 노광 단계에서 상기 유기 보호막의 표면에 다수의 요철을 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
KR1020010026147A 2001-05-14 2001-05-14 액정표시장치용 박막 트랜지스터 및 그 제조방법 KR100803177B1 (ko)

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TW090113814A TWI286642B (en) 2001-05-14 2001-06-07 Thin film transistor for liquid crystal device and method of manufacturing the same
CN2009102251963A CN101819971B (zh) 2001-05-14 2001-10-19 用于液晶显示器的薄膜晶体管
CN2005100628863A CN1822350B (zh) 2001-05-14 2001-10-19 制造薄膜晶体管的方法
CNB011370203A CN1258117C (zh) 2001-05-14 2001-10-19 用于液晶显示器的薄膜晶体管及其制造方法
JP2001326774A JP3971909B2 (ja) 2001-05-14 2001-10-24 液晶表示装置用薄膜トランジスターの製造方法
US10/142,977 US6624446B2 (en) 2001-05-14 2002-05-13 Thin film transistor for liquid crystal display and method of manufacturing the same
US10/358,266 US6828167B2 (en) 2001-05-14 2003-02-05 Method for manufacturing a thin film transistor for a liquid crystal display
US10/876,007 US7176494B2 (en) 2001-05-14 2004-06-25 Thin film transistor for liquid crystal display and method of manufacturing the same
JP2007120534A JP4707692B2 (ja) 2001-05-14 2007-05-01 液晶表示装置用薄膜トランジスター基板及びその製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101385244B1 (ko) * 2012-12-28 2014-04-16 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조 방법

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP3823961B2 (ja) * 2002-10-11 2006-09-20 セイコーエプソン株式会社 反射基板の製造方法及び電気光学装置の製造方法
JP2004212933A (ja) 2002-12-31 2004-07-29 Lg Phillips Lcd Co Ltd 液晶表示装置及びアレイ基板の製造方法
US8125601B2 (en) * 2003-01-08 2012-02-28 Samsung Electronics Co., Ltd. Upper substrate and liquid crystal display device having the same
KR100929670B1 (ko) * 2003-01-08 2009-12-03 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
KR100770472B1 (ko) * 2003-03-27 2007-10-26 비오이 하이디스 테크놀로지 주식회사 액정표시소자용 어레이기판의 제조방법
JP2004356616A (ja) * 2003-05-28 2004-12-16 Samsung Electronics Co Ltd 配線用エッチング液及びこれを利用した薄膜トランジスタ表示板の製造方法
TW200531284A (en) 2003-07-29 2005-09-16 Samsung Electronics Co Ltd Thin film array panel and manufacturing method thereof
KR100973809B1 (ko) * 2003-07-29 2010-08-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
CN1605916B (zh) 2003-10-10 2010-05-05 乐金显示有限公司 具有薄膜晶体管阵列基板的液晶显示板及它们的制造方法
KR100558714B1 (ko) * 2003-10-14 2006-03-10 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조 방법
JP4338511B2 (ja) * 2003-12-24 2009-10-07 シャープ株式会社 液晶表示装置
JP2005215279A (ja) * 2004-01-29 2005-08-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
KR20050079530A (ko) * 2004-02-06 2005-08-10 삼성전자주식회사 스페이서 패턴이 형성된 마스크
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
KR101057779B1 (ko) * 2004-06-05 2011-08-19 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
JP2006053405A (ja) * 2004-08-13 2006-02-23 Sharp Corp アレイ基板の製造方法及びそれを用いた液晶表示装置の製造方法
CN100338522C (zh) * 2004-08-26 2007-09-19 友达光电股份有限公司 液晶显示装置的像素电极的制造方法
KR101139522B1 (ko) 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101167304B1 (ko) * 2004-12-31 2012-07-19 엘지디스플레이 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR20060111267A (ko) * 2005-04-22 2006-10-26 삼성전자주식회사 어레이 기판 및 이의 제조 방법
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
KR101158903B1 (ko) * 2005-08-05 2012-06-25 삼성전자주식회사 표시장치용 기판, 그 제조방법 및 이를 갖는 표시장치
KR20070036286A (ko) * 2005-09-29 2007-04-03 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
JP4968429B2 (ja) * 2005-10-26 2012-07-04 大日本印刷株式会社 液晶表示装置用のカラーフィルタ形成基板の製造方法
KR101219046B1 (ko) 2005-11-17 2013-01-08 삼성디스플레이 주식회사 표시장치와 이의 제조방법
KR101159388B1 (ko) * 2005-12-27 2012-06-28 엘지디스플레이 주식회사 액정표시소자와 그 제조 방법
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101303816B1 (ko) * 2006-06-30 2013-09-04 엘지디스플레이 주식회사 액정 표시 장치용 모기판, 이를 이용한 액정 표시 장치 및액정 표시 장치의 제조 방법
KR101209045B1 (ko) * 2006-09-15 2012-12-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2008100042A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Color magnetic display pixel panel
US8707559B1 (en) 2007-02-20 2014-04-29 Dl Technology, Llc Material dispense tips and methods for manufacturing the same
WO2009070025A2 (en) * 2007-11-29 2009-06-04 Polymer Vision Limited An electronic apparatus comprising collapsible display with non-deformable active areas
KR20100023151A (ko) * 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
JP2010199518A (ja) * 2009-02-27 2010-09-09 Oki Semiconductor Co Ltd 半導体装置の製造方法
KR101593538B1 (ko) * 2009-04-09 2016-02-29 삼성디스플레이 주식회사 박막트랜지스터 기판의 제조 방법과 이에 의한 박막트랜지스터 기판
US8864055B2 (en) 2009-05-01 2014-10-21 Dl Technology, Llc Material dispense tips and methods for forming the same
KR20230155614A (ko) 2010-02-26 2023-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20110114089A (ko) * 2010-04-12 2011-10-19 삼성모바일디스플레이주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 포함하는 표시 장치
CN102650780B (zh) * 2011-05-30 2014-11-19 京东方科技集团股份有限公司 一种像素结构、液晶显示面板及制作方法
US9725225B1 (en) 2012-02-24 2017-08-08 Dl Technology, Llc Micro-volume dispense pump systems and methods
TWI484271B (zh) * 2012-08-09 2015-05-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
US20150228675A1 (en) * 2012-09-21 2015-08-13 Sharp Kabushiki Kaisha Liquid crystal display
CN103151359B (zh) * 2013-03-14 2015-11-11 京东方科技集团股份有限公司 一种显示装置、阵列基板及其制作方法
KR20150000215A (ko) * 2013-06-24 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP6001013B2 (ja) * 2013-08-13 2016-10-05 富士フイルム株式会社 酸性ガス分離用スパイラル型モジュール
US20150120197A1 (en) * 2013-10-30 2015-04-30 Chevron U.S.A. Inc. Method of Transforming Reservoir Properties to a Seismic Attribute for Hydrocarbon and Lithology Identification
KR102227564B1 (ko) * 2014-01-20 2021-03-15 삼성디스플레이 주식회사 포토레지스트 조성물
KR102401724B1 (ko) * 2015-04-30 2022-05-25 삼성디스플레이 주식회사 미세 전극 형성 방법
CN105185810A (zh) * 2015-08-07 2015-12-23 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板和显示装置
CN105093729B (zh) * 2015-09-17 2018-02-27 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102624624B1 (ko) * 2016-06-15 2024-01-12 삼성디스플레이 주식회사 집적 회로 및 그 제조 방법
CN106206615B (zh) * 2016-08-26 2020-01-03 深圳市华星光电技术有限公司 阵列基板的制作方法
KR102302592B1 (ko) * 2017-07-18 2021-09-15 삼성전자주식회사 반도체 발광 소자
CN109683401A (zh) * 2019-02-21 2019-04-26 深圳市华星光电技术有限公司 显示面板及其制作方法
CN109659372B (zh) * 2019-03-13 2019-07-09 南京中电熊猫液晶显示科技有限公司 一种薄膜晶体管及其制造方法
US11746656B1 (en) 2019-05-13 2023-09-05 DL Technology, LLC. Micro-volume dispense pump systems and methods
GB2586039A (en) * 2019-07-31 2021-02-03 Flexenable Ltd Stack Patterning
CN114975475A (zh) * 2021-02-24 2022-08-30 合肥鑫晟光电科技有限公司 驱动背板及其制备方法、显示装置
CN113156734B (zh) * 2021-03-11 2022-07-01 昆山龙腾光电股份有限公司 辅助散射面板及其制作方法和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661255A (ja) * 1992-08-04 1994-03-04 Nec Corp 半導体装置の製造方法
KR19990070487A (ko) * 1998-02-20 1999-09-15 구자홍 액정 표시 장치 제조 방법 및 그 제조 방법에 의한 액정 표시 장치
JP2000031276A (ja) * 1998-07-14 2000-01-28 Seiko Epson Corp 半導体装置およびその製造方法
KR20000071744A (ko) * 1999-04-20 2000-11-25 카네코 히사시 액정 표시장치 및 박막 트랜지스터 패널의 제조방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032883A (en) 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
JP3210437B2 (ja) * 1991-09-24 2001-09-17 株式会社東芝 液晶表示装置
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5459595A (en) * 1992-02-07 1995-10-17 Sharp Kabushiki Kaisha Active matrix liquid crystal display
JP3172841B2 (ja) * 1992-02-19 2001-06-04 株式会社日立製作所 薄膜トランジスタとその製造方法及び液晶表示装置
JPH08292449A (ja) 1995-04-25 1996-11-05 Hitachi Ltd アクティブマトリクス型表示装置
US6001539A (en) * 1996-04-08 1999-12-14 Lg Electronics, Inc. Method for manufacturing liquid crystal display
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
TW400556B (en) * 1997-02-26 2000-08-01 Samsung Electronics Co Ltd Composition for a wiring, a wiring using the composition, a manufacturing method thereof, a display using the wiring and a manufacturing method thereof
JP4054102B2 (ja) * 1997-03-27 2008-02-27 東芝電子エンジニアリング株式会社 液晶表示装置及びその製造方法
DE69835888T2 (de) * 1997-04-11 2007-05-03 Hitachi, Ltd. Flüssigkristallanzeigevorrichtung
KR100262953B1 (ko) * 1997-06-11 2000-08-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
US6195140B1 (en) * 1997-07-28 2001-02-27 Sharp Kabushiki Kaisha Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region
JP3283221B2 (ja) * 1997-07-29 2002-05-20 株式会社東芝 液晶表示素子
JPH1184425A (ja) 1997-09-05 1999-03-26 Semiconductor Energy Lab Co Ltd 電気光学装置
KR100271043B1 (ko) * 1997-11-28 2000-11-01 구본준, 론 위라하디락사 액정표시장치의 기판 및 그 제조방법(liquid crystal display and method of manufacturing the same)
JP3410656B2 (ja) * 1998-03-31 2003-05-26 シャープ株式会社 液晶表示装置及びその製造方法
JP4458563B2 (ja) * 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
KR100443840B1 (ko) * 1998-09-01 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
JP3463006B2 (ja) * 1998-10-26 2003-11-05 シャープ株式会社 液晶表示装置の製造方法および液晶表示装置
KR20000031459A (ko) * 1998-11-06 2000-06-05 윤종용 반사형 액정표시장치 및 그의 제조방법
JP3975014B2 (ja) * 1998-11-20 2007-09-12 株式会社アドバンスト・ディスプレイ 液晶表示装置の製造方法
JP3139549B2 (ja) * 1999-01-29 2001-03-05 日本電気株式会社 アクティブマトリクス型液晶表示装置
JP4260334B2 (ja) * 1999-03-29 2009-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6218221B1 (en) * 1999-05-27 2001-04-17 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure and a method of manufacturing the same
US6380559B1 (en) * 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
KR100338011B1 (ko) * 1999-06-30 2002-05-24 윤종용 액정 표시 장치용 기판의 제조 방법
JP2002280567A (ja) * 2001-03-22 2002-09-27 Display Technologies Inc 表示装置用アレイ基板の製造方法
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661255A (ja) * 1992-08-04 1994-03-04 Nec Corp 半導体装置の製造方法
KR19990070487A (ko) * 1998-02-20 1999-09-15 구자홍 액정 표시 장치 제조 방법 및 그 제조 방법에 의한 액정 표시 장치
JP2000031276A (ja) * 1998-07-14 2000-01-28 Seiko Epson Corp 半導体装置およびその製造方法
KR20000071744A (ko) * 1999-04-20 2000-11-25 카네코 히사시 액정 표시장치 및 박막 트랜지스터 패널의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101385244B1 (ko) * 2012-12-28 2014-04-16 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조 방법

Also Published As

Publication number Publication date
CN1822350A (zh) 2006-08-23
CN1258117C (zh) 2006-05-31
JP4707692B2 (ja) 2011-06-22
US6624446B2 (en) 2003-09-23
US6828167B2 (en) 2004-12-07
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US7176494B2 (en) 2007-02-13
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KR20020087162A (ko) 2002-11-22
JP2007293350A (ja) 2007-11-08
JP2002341384A (ja) 2002-11-27
CN101819971A (zh) 2010-09-01
US20040227864A1 (en) 2004-11-18
US20020167009A1 (en) 2002-11-14
CN101819971B (zh) 2013-01-23

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