JPH06132303A - 薄膜トランジスタおよびその作製方法 - Google Patents
薄膜トランジスタおよびその作製方法Info
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- JPH06132303A JPH06132303A JP3340338A JP34033891A JPH06132303A JP H06132303 A JPH06132303 A JP H06132303A JP 3340338 A JP3340338 A JP 3340338A JP 34033891 A JP34033891 A JP 34033891A JP H06132303 A JPH06132303 A JP H06132303A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの活性層端部において発生
する絶縁層の段切れや電界集中現象を、活性層端部の構
成を工夫することで防止する。 【構成】 薄膜トランジスタの活性層３１の端部をその
厚さが端部に向かうつれて除々に薄くなるように構成す
ることによって、活性層を覆う絶縁層であるゲート絶縁
膜３６の厚さが、活性層端部において薄くならないよう
にし、しかもその起伏を滑らかにすることによって電界
集中現象が起こらないようにした構成。
する絶縁層の段切れや電界集中現象を、活性層端部の構
成を工夫することで防止する。 【構成】 薄膜トランジスタの活性層３１の端部をその
厚さが端部に向かうつれて除々に薄くなるように構成す
ることによって、活性層を覆う絶縁層であるゲート絶縁
膜３６の厚さが、活性層端部において薄くならないよう
にし、しかもその起伏を滑らかにすることによって電界
集中現象が起こらないようにした構成。
Description
【０００１】
【産業上の利用分野】本発明は、主にアクティブマトリ
ックス駆動方式の液晶ディスプレイ、イメージセンサ、
サーマルヘッド等に使用されるシリコン薄膜トランジス
タおよびその作製方法に関するものである。
ックス駆動方式の液晶ディスプレイ、イメージセンサ、
サーマルヘッド等に使用されるシリコン薄膜トランジス
タおよびその作製方法に関するものである。
【０００２】
【従来の技術】従来よりシリコン薄膜トランジスタ（以
下ＴＦＴと記す）は小型液晶テレビやコンピュータの液
晶ディスプレイ、さらにはファクシミリ等に用いられる
イメージセンサ、サーマルヘッドに用いられている。以
下従来におけるコプラナ型の結晶性シリコンＴＦＴの作
製工程を示す。まずガラス基板等の絶縁基板上に非晶質
シリコン層を成膜し、５５０℃〜８００℃の熱アニール
またはレーザー照射により結晶化を行う。次にフォトリ
ソグラフィー工程によって結晶化したシリコン層を島状
に形成する。この島状に形成されたシリコン層がチャネ
ル形成領域並びにソース・ドレイン領域を構成する部分
となる。さらにスパッタ法、あるいはＣＶＤ法等によっ
てゲート酸化膜となる酸化珪素膜の層を成膜する。そし
て、ゲート電極の成膜およびパターニングを行ない、さ
らにソース・ドレイン領域への一導電型を付与する不純
物のドーピングをイオン打ち込み法により行い、この不
純物の活性化を行う。最後に水素熱処理を行い、層間絶
縁膜の成膜、コンタクトホールの形成、アルミ電極の形
成を行いコプラナ型のＴＦＴが完成する。
下ＴＦＴと記す）は小型液晶テレビやコンピュータの液
晶ディスプレイ、さらにはファクシミリ等に用いられる
イメージセンサ、サーマルヘッドに用いられている。以
下従来におけるコプラナ型の結晶性シリコンＴＦＴの作
製工程を示す。まずガラス基板等の絶縁基板上に非晶質
シリコン層を成膜し、５５０℃〜８００℃の熱アニール
またはレーザー照射により結晶化を行う。次にフォトリ
ソグラフィー工程によって結晶化したシリコン層を島状
に形成する。この島状に形成されたシリコン層がチャネ
ル形成領域並びにソース・ドレイン領域を構成する部分
となる。さらにスパッタ法、あるいはＣＶＤ法等によっ
てゲート酸化膜となる酸化珪素膜の層を成膜する。そし
て、ゲート電極の成膜およびパターニングを行ない、さ
らにソース・ドレイン領域への一導電型を付与する不純
物のドーピングをイオン打ち込み法により行い、この不
純物の活性化を行う。最後に水素熱処理を行い、層間絶
縁膜の成膜、コンタクトホールの形成、アルミ電極の形
成を行いコプラナ型のＴＦＴが完成する。
【０００３】このようにして製作された従来のコプラナ
型ＴＦＴは図２（Ａ）に示すような構造を有している。
図２（Ａ）において、その上面図のｃ−ｃ, の断面図を
その下に、ｂ−ｂ, の断面図をその右に示す。図２
（Ａ）において、２０はガラス基板、２１はチャネル形
成領域並びにソース・ドレイン領域を構成する結晶性シ
リコン層、２２はゲート絶縁膜となる酸化珪素膜層、２
３はゲート電極、２４はソース・ドレイン電極のアルミ
配線、２５は層間絶縁膜である。また、図示はされてい
ないが、ガラス基板からの不純物の拡散を防止するため
にガラス基板上に保護膜として酸化珪素膜が設けられて
いるのが一般的である。
型ＴＦＴは図２（Ａ）に示すような構造を有している。
図２（Ａ）において、その上面図のｃ−ｃ, の断面図を
その下に、ｂ−ｂ, の断面図をその右に示す。図２
（Ａ）において、２０はガラス基板、２１はチャネル形
成領域並びにソース・ドレイン領域を構成する結晶性シ
リコン層、２２はゲート絶縁膜となる酸化珪素膜層、２
３はゲート電極、２４はソース・ドレイン電極のアルミ
配線、２５は層間絶縁膜である。また、図示はされてい
ないが、ガラス基板からの不純物の拡散を防止するため
にガラス基板上に保護膜として酸化珪素膜が設けられて
いるのが一般的である。
【０００４】
【発明が解決しようとする課題】一般に結晶性シリコン
を用いたＴＦＴにおいて、チャネル形成領域並びにソー
ス・ドレイン領域を構成する活性層である結晶性シリコ
ン層は、非晶質シリコン層を加熱により結晶化させるこ
とによって形成されている。この結晶性シリコンの結晶
性は、出発材料である非晶質シリコン層の厚さが厚い方
が良く、しかもその電気的特性も良好になることが知ら
れている。しかしながら、前述のように島状に形成され
たチャネル形成領域並びにソース・ドレイン領域を構成
するシリコン半導体層（以下単に活性層と記す）の厚さ
を厚くすると、島状に形成された活性層の端部において
大きな段差が形成されるので、シリコン活性層上にゲー
ト絶縁膜となる酸化珪素膜層を成膜した場合、その段差
部分における側面の酸化珪素層の厚さが薄くなってしま
っていた。この様子を図２（Ｂ）に模式的に示す。図２
（Ｂ）は図２（Ａ）のｂ−ｂ, で示される断面に相当す
るものである。なお、この図２（Ａ）層間絶縁膜２５は
示されていない。
を用いたＴＦＴにおいて、チャネル形成領域並びにソー
ス・ドレイン領域を構成する活性層である結晶性シリコ
ン層は、非晶質シリコン層を加熱により結晶化させるこ
とによって形成されている。この結晶性シリコンの結晶
性は、出発材料である非晶質シリコン層の厚さが厚い方
が良く、しかもその電気的特性も良好になることが知ら
れている。しかしながら、前述のように島状に形成され
たチャネル形成領域並びにソース・ドレイン領域を構成
するシリコン半導体層（以下単に活性層と記す）の厚さ
を厚くすると、島状に形成された活性層の端部において
大きな段差が形成されるので、シリコン活性層上にゲー
ト絶縁膜となる酸化珪素膜層を成膜した場合、その段差
部分における側面の酸化珪素層の厚さが薄くなってしま
っていた。この様子を図２（Ｂ）に模式的に示す。図２
（Ｂ）は図２（Ａ）のｂ−ｂ, で示される断面に相当す
るものである。なお、この図２（Ａ）層間絶縁膜２５は
示されていない。
【０００５】一般に酸化珪素膜層を形成するにはスパッ
タ法が一般的に多用されているが、スパッタ法を用いた
場合、ステップカバレージがあまり良くないので、２１
で示されるようなその端部が切り立った島状の活性層に
おいては、点線で囲った２６の部分に示すように活性層
２１の側面の厚さが特に薄くなってしまっていた。特
に、前述のように活性層の厚さを厚くすると活性層端部
側面の絶縁膜層の薄さが顕著になり、この絶縁膜層の段
切れが生じ、活性層２１とゲート電極２３がショートし
たり、そうでなくとも活性層の端部の角の部分における
絶縁膜層に電界が集中し、これが原因となりゲート電極
とソース・ドレイン電極間の耐圧が低下するというよう
な問題が生じていた。
タ法が一般的に多用されているが、スパッタ法を用いた
場合、ステップカバレージがあまり良くないので、２１
で示されるようなその端部が切り立った島状の活性層に
おいては、点線で囲った２６の部分に示すように活性層
２１の側面の厚さが特に薄くなってしまっていた。特
に、前述のように活性層の厚さを厚くすると活性層端部
側面の絶縁膜層の薄さが顕著になり、この絶縁膜層の段
切れが生じ、活性層２１とゲート電極２３がショートし
たり、そうでなくとも活性層の端部の角の部分における
絶縁膜層に電界が集中し、これが原因となりゲート電極
とソース・ドレイン電極間の耐圧が低下するというよう
な問題が生じていた。
【０００６】そして、このような状況は、特にガラス基
板上にＴＦＴを多数設けなければならないアクティブ型
の液晶表示装置やイメージセンサ等においては、歩留り
低下や品質の低下の大きな原因となっていた。
板上にＴＦＴを多数設けなければならないアクティブ型
の液晶表示装置やイメージセンサ等においては、歩留り
低下や品質の低下の大きな原因となっていた。
【０００７】この問題を解決する方法としては、ゲート
酸化膜となる酸化珪素膜層を厚くすることによって、活
性層端部における酸化珪素膜の厚さを実用上十分厚くす
る方法が考えられるが、ゲート酸化膜を厚くすること
は、ＴＦＴの電気特性に影響を及ぼすのでむやみにする
ことができない。一方、ステップカバレージに優れた成
膜方法を用いることによってゲート絶縁膜を成膜し、前
述の活性層端部側面における絶縁膜層の薄さを解決する
方法がある。このような成膜法として、光ＣＶＤ法、熱
ＣＶＤ法等があるが、光ＣＶＤ法は生産性に問題があ
り、また熱ＣＶＤ法は６５０℃以上の高温状態を必要と
するので安価なガラス基板を用いることができないとい
う問題があった。
酸化膜となる酸化珪素膜層を厚くすることによって、活
性層端部における酸化珪素膜の厚さを実用上十分厚くす
る方法が考えられるが、ゲート酸化膜を厚くすること
は、ＴＦＴの電気特性に影響を及ぼすのでむやみにする
ことができない。一方、ステップカバレージに優れた成
膜方法を用いることによってゲート絶縁膜を成膜し、前
述の活性層端部側面における絶縁膜層の薄さを解決する
方法がある。このような成膜法として、光ＣＶＤ法、熱
ＣＶＤ法等があるが、光ＣＶＤ法は生産性に問題があ
り、また熱ＣＶＤ法は６５０℃以上の高温状態を必要と
するので安価なガラス基板を用いることができないとい
う問題があった。
【０００８】本発明は、光ＣＶＤ法、熱ＣＶＤ法等の実
用性に欠けた成膜方法に頼らず、実用的で信頼性が高
く、しかも上記従来のＴＦＴにおける問題を解決したＴ
ＦＴを提供することを目的とする。
用性に欠けた成膜方法に頼らず、実用的で信頼性が高
く、しかも上記従来のＴＦＴにおける問題を解決したＴ
ＦＴを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記の問題を
解決するためにチャネル形成領域、ソース領域、ドレイ
ン領域を構成する島状に形成された半導体層である活性
層を有する薄膜トランジスタであって、前記島状に形成
された活性層の端部の厚さをその端部に向かい漸次薄く
する構成すなわちテーパーをもたせた構成をとり、さら
にこの構成と同時にまたは独立にこの活性層端部を覆う
絶縁層の厚さを該活性層の他の部分を覆う絶縁層の厚さ
よりも実質的に厚くするという構成をとるものである。
解決するためにチャネル形成領域、ソース領域、ドレイ
ン領域を構成する島状に形成された半導体層である活性
層を有する薄膜トランジスタであって、前記島状に形成
された活性層の端部の厚さをその端部に向かい漸次薄く
する構成すなわちテーパーをもたせた構成をとり、さら
にこの構成と同時にまたは独立にこの活性層端部を覆う
絶縁層の厚さを該活性層の他の部分を覆う絶縁層の厚さ
よりも実質的に厚くするという構成をとるものである。
【００１０】上記構成において、チャネル形成領域、ソ
ース領域、ドレイン領域を構成する島状に形成された活
性層には、結晶性シリコンが用いられるが、他の結晶構
造の半導体を用いてもよいことはいうまでもない。
ース領域、ドレイン領域を構成する島状に形成された活
性層には、結晶性シリコンが用いられるが、他の結晶構
造の半導体を用いてもよいことはいうまでもない。
【００１１】上記構成である島状に形成された活性層の
端部の厚さをその端部に向かって漸次薄くする構成と
は、その端部が滑らかにテーパー状に形成された活性層
を有する構成と言い換えることもできる。そしてこのよ
うな構成をとることによって、活性層端部を覆う絶縁層
をも滑らかにテーパーを有した形状とすることができる
ものである。
端部の厚さをその端部に向かって漸次薄くする構成と
は、その端部が滑らかにテーパー状に形成された活性層
を有する構成と言い換えることもできる。そしてこのよ
うな構成をとることによって、活性層端部を覆う絶縁層
をも滑らかにテーパーを有した形状とすることができる
ものである。
【００１２】従来においては、活性層を覆う絶縁層が図
２（Ｂ）の２２に示すように激しい起伏を有しており、
活性層を電気的に保護する効果が特にその端部において
低かったのに対して、上記にように滑らかなテーパーを
有し、起伏の小さい絶縁層を形成することで、活性層端
部における上記従来の問題を解消したものである
２（Ｂ）の２２に示すように激しい起伏を有しており、
活性層を電気的に保護する効果が特にその端部において
低かったのに対して、上記にように滑らかなテーパーを
有し、起伏の小さい絶縁層を形成することで、活性層端
部における上記従来の問題を解消したものである
【００１３】さらに、上記構成を得るために以下に示す
作製方法をとることをさらなる本発明のさらなる構成と
する。すなわち、エッチング率の高い物質を主成分とす
る第１の層を半導体層上に設ける工程と、該第１の層上
にマスクを形成し所定のパターンに形成する工程と、等
方性エッチングによって前記第１の層を選択的にエッチ
ングしサイドエッチングを行う工程と、前記半導体層を
異方性エッチングによってエッチングする工程とを有す
る薄膜トランジスタの作製方法であって、該異方性エッ
チングの異方性を弱めることでマスクの下の部分に存在
する前記半導体層の厚さがその端部から漸次薄くなるよ
うにした構成である。
作製方法をとることをさらなる本発明のさらなる構成と
する。すなわち、エッチング率の高い物質を主成分とす
る第１の層を半導体層上に設ける工程と、該第１の層上
にマスクを形成し所定のパターンに形成する工程と、等
方性エッチングによって前記第１の層を選択的にエッチ
ングしサイドエッチングを行う工程と、前記半導体層を
異方性エッチングによってエッチングする工程とを有す
る薄膜トランジスタの作製方法であって、該異方性エッ
チングの異方性を弱めることでマスクの下の部分に存在
する前記半導体層の厚さがその端部から漸次薄くなるよ
うにした構成である。
【００１４】本発明の構成を端的にいうと、島状の活性
層の端部の厚さをその端部に向かい漸次薄くする構成を
第１の主要構成要素とし、島状の活性層の端部を特別に
覆う絶縁膜層を設ける構成を第２の主要構成要素とする
ものである。
層の端部の厚さをその端部に向かい漸次薄くする構成を
第１の主要構成要素とし、島状の活性層の端部を特別に
覆う絶縁膜層を設ける構成を第２の主要構成要素とする
ものである。
【００１５】なお、本発明の構成においては、活性層を
形成する半導体層の種類や結晶状態はなんら限定される
ものではない。また、ＴＦＴの形式や構造も以下に示す
実施例に限定されるものではない。これは、半導体層端
部に段差が生じてしまうことに起因する問題を解決する
ことが本発明の趣旨であるからである。以下実施例を示
し本発明の構成を実施例に即して説明する。
形成する半導体層の種類や結晶状態はなんら限定される
ものではない。また、ＴＦＴの形式や構造も以下に示す
実施例に限定されるものではない。これは、半導体層端
部に段差が生じてしまうことに起因する問題を解決する
ことが本発明の趣旨であるからである。以下実施例を示
し本発明の構成を実施例に即して説明する。
【００１６】
【実施例】〔実施例１〕本実施例は、チャネル形成領
域、ソース領域、ドレイン領域を構成する活性層である
島状に形成された結晶性シリコン半導体層を有するＴＦ
Ｔ（薄膜トランジスタ）であって、前記島状に形成され
た半導体層の端部は、その厚さがその端部に向かい漸次
減少して設けられており、かつ前記半導体層の端部を覆
う絶縁層をゲート絶縁膜とは別に設けることによって、
活性層端部を覆う絶縁膜層の厚さを他の部分に比較して
実質的に厚くしたことを特徴とするものである。
域、ソース領域、ドレイン領域を構成する活性層である
島状に形成された結晶性シリコン半導体層を有するＴＦ
Ｔ（薄膜トランジスタ）であって、前記島状に形成され
た半導体層の端部は、その厚さがその端部に向かい漸次
減少して設けられており、かつ前記半導体層の端部を覆
う絶縁層をゲート絶縁膜とは別に設けることによって、
活性層端部を覆う絶縁膜層の厚さを他の部分に比較して
実質的に厚くしたことを特徴とするものである。
【００１７】そして上記構成を得るためにエッチング率
の高い物質を主成分とする第１の層を半導体層上に設け
る工程と、該半導体層上にマスクを形成し所定のパター
ンに形成する工程と、前記第１の層を選択的にエッチン
グしサイドエッチングを行う工程と、前記半導体層を異
方性エッチングによってエッッチングする工程とを有す
る薄膜トランジスタの作製工程において、前記異方性エ
ッチングの異方性を弱めることでマスクの下の部分に存
在する前記半導体層の厚さをその端部に向かって漸次薄
くして形成するものである。
の高い物質を主成分とする第１の層を半導体層上に設け
る工程と、該半導体層上にマスクを形成し所定のパター
ンに形成する工程と、前記第１の層を選択的にエッチン
グしサイドエッチングを行う工程と、前記半導体層を異
方性エッチングによってエッッチングする工程とを有す
る薄膜トランジスタの作製工程において、前記異方性エ
ッチングの異方性を弱めることでマスクの下の部分に存
在する前記半導体層の厚さをその端部に向かって漸次薄
くして形成するものである。
【００１８】本実施例は、上記構成における活性層を覆
う絶縁層として酸化珪素膜を、エッチング率の高い第１
の層をＳＯＧ膜としたものである。
う絶縁層として酸化珪素膜を、エッチング率の高い第１
の層をＳＯＧ膜としたものである。
【００１９】本実施例の作製工程を図３以下に示す。本
実施例においては、基板としてガラス基板を用いた。勿
論他の絶縁性基板または半導体基板を用いることもでき
る。本実施例においては、酸化珪素膜が保護膜として成
膜されたガラス基板を基板として用いた。以下、ガラス
基板と保護膜である酸化珪素膜とは一体化しているもの
として扱う。よって、図面には図示されていないが、ガ
ラス基板状には酸化珪素膜が成膜されている。
実施例においては、基板としてガラス基板を用いた。勿
論他の絶縁性基板または半導体基板を用いることもでき
る。本実施例においては、酸化珪素膜が保護膜として成
膜されたガラス基板を基板として用いた。以下、ガラス
基板と保護膜である酸化珪素膜とは一体化しているもの
として扱う。よって、図面には図示されていないが、ガ
ラス基板状には酸化珪素膜が成膜されている。
【００２０】先ず図３に示す如く、ガラス基板３０上に
ＴＦＴの活性層となる非晶質シリコン半導体膜３１を１
５００Åの厚さに成膜する。この非晶質シリコン半導体
膜３１の厚さは何ら限定されるものではない。しかしな
がら、本発明の構成をとった場合、その厚さを厚くする
ことができるという顕著な効果を得ることができ、後の
結晶化において有利であるという特徴を有する。
ＴＦＴの活性層となる非晶質シリコン半導体膜３１を１
５００Åの厚さに成膜する。この非晶質シリコン半導体
膜３１の厚さは何ら限定されるものではない。しかしな
がら、本発明の構成をとった場合、その厚さを厚くする
ことができるという顕著な効果を得ることができ、後の
結晶化において有利であるという特徴を有する。
【００２１】また、半導体層の成膜方法も公知のいかな
る方法によってもよいのであるが、本実施例においては
熱ＣＶＤ法を用いて以下の条件で行った。 反応ガス ジシラン 成膜温度 ４８０℃ 成膜圧力 ０．４Ｔｏｒｒ 尚、成膜速度はできるだけ高い方が好ましく、本実施例
においては８０Å／ｍｉｎ以上で行った。
る方法によってもよいのであるが、本実施例においては
熱ＣＶＤ法を用いて以下の条件で行った。 反応ガス ジシラン 成膜温度 ４８０℃ 成膜圧力 ０．４Ｔｏｒｒ 尚、成膜速度はできるだけ高い方が好ましく、本実施例
においては８０Å／ｍｉｎ以上で行った。
【００２２】上記非晶質シリコン半導体膜３１を成膜
後、加熱アニールを行い、非晶質シリコン半導体を結晶
性シリコン半導体とする。加熱アニール条件は、５５０
℃〜８００℃の温度で６〜７２時間行うものであるが、
本実施例においてはガラス基板の耐熱性を考慮して６０
０℃の温度で４８時間、加熱アニールを行い結晶性シリ
コンを得た。
後、加熱アニールを行い、非晶質シリコン半導体を結晶
性シリコン半導体とする。加熱アニール条件は、５５０
℃〜８００℃の温度で６〜７２時間行うものであるが、
本実施例においてはガラス基板の耐熱性を考慮して６０
０℃の温度で４８時間、加熱アニールを行い結晶性シリ
コンを得た。
【００２３】もちろん、ここでエキシマレーザー等を照
射することによって結晶化を行ってもよい。つぎにシリ
コンに比較して１００倍以上のエッチングレートを有す
る物質としてＳＯＧ（スピンオングラス）を５０００Å
の厚さに成膜し、膜３２を得た。このＳＯＧよりなる膜
３２の役割は等方性エッチングの際にそのエッチングレ
ートの高さを利用してこの膜３２のみを選択的にエッチ
ングし、サイドエッチングを発生させ、このＳＯＧ膜の
みをサイドから選択的にエッチングされた状態を得るこ
とにある。
射することによって結晶化を行ってもよい。つぎにシリ
コンに比較して１００倍以上のエッチングレートを有す
る物質としてＳＯＧ（スピンオングラス）を５０００Å
の厚さに成膜し、膜３２を得た。このＳＯＧよりなる膜
３２の役割は等方性エッチングの際にそのエッチングレ
ートの高さを利用してこの膜３２のみを選択的にエッチ
ングし、サイドエッチングを発生させ、このＳＯＧ膜の
みをサイドから選択的にエッチングされた状態を得るこ
とにある。
【００２４】このＳＯＧ膜は、液体のシリカ溶液をスピ
ンコートによって塗布し、焼き固めたものである。ここ
でＳＯＧを用いるのは、焼き固める温度を制御すること
で、その硬度を変化させることができ、その結果エッチ
ング条件を変化させなくてもエッチングレートを変化さ
せることができるからである。
ンコートによって塗布し、焼き固めたものである。ここ
でＳＯＧを用いるのは、焼き固める温度を制御すること
で、その硬度を変化させることができ、その結果エッチ
ング条件を変化させなくてもエッチングレートを変化さ
せることができるからである。
【００２５】この状態で図３の状態すなわちガラス基板
３０、結晶性シリコン３１、ＳＯＧ膜３２よりなる状態
を得た。
３０、結晶性シリコン３１、ＳＯＧ膜３２よりなる状態
を得た。
【００２６】その後レジスト３３を公知の方法によって
塗布し、さらに所定のレジストパターンを形成した。レ
ジストの種類としてはここでなんら限定されるものでな
いが、ここではポジ型レジストを用い公知の方法でパタ
ーニングを行った。図４にそのレジストパターンの一部
分を示す。この図４に示す部分は、後に島状に形成され
た活性層の端部となる部分である。
塗布し、さらに所定のレジストパターンを形成した。レ
ジストの種類としてはここでなんら限定されるものでな
いが、ここではポジ型レジストを用い公知の方法でパタ
ーニングを行った。図４にそのレジストパターンの一部
分を示す。この図４に示す部分は、後に島状に形成され
た活性層の端部となる部分である。
【００２７】レジストパターンを形成した後、等方性エ
ッチングであるウェットドエッチングを行った。ここで
は、ＳＯＧ膜３２のエッチングレートの速さを利用し、
ＳＯＧ膜３２のみを選択的にエッチングすることによっ
て図５に示すようにサイドエッチングを行った。ここで
の作用は、全ての層の露出している部分にエッチングが
行われるのであるが、ＳＯＧ膜３２は特にエッチングさ
れやすいので、図５に示されるように選択的にエッチン
グされ、いわばサイドエッチングされたようになるので
ある。ここでサイドエッチングする距離は１００００Å
程度とした。ここでは等方性エッチングとして、市販の
ＨＦ溶液とＮＨ4 Ｆ液とを１：２０の割合で混合したエ
ッチング溶液を用い、ウェットエッチングを用いた。
ッチングであるウェットドエッチングを行った。ここで
は、ＳＯＧ膜３２のエッチングレートの速さを利用し、
ＳＯＧ膜３２のみを選択的にエッチングすることによっ
て図５に示すようにサイドエッチングを行った。ここで
の作用は、全ての層の露出している部分にエッチングが
行われるのであるが、ＳＯＧ膜３２は特にエッチングさ
れやすいので、図５に示されるように選択的にエッチン
グされ、いわばサイドエッチングされたようになるので
ある。ここでサイドエッチングする距離は１００００Å
程度とした。ここでは等方性エッチングとして、市販の
ＨＦ溶液とＮＨ4 Ｆ液とを１：２０の割合で混合したエ
ッチング溶液を用い、ウェットエッチングを用いた。
【００２８】さらに、この図５状態で、異方性エッチン
グを行うことによって、シリコン半導体層３１をエッチ
ングするのであるが、異方性を弱めることにより図５の
レジストパターン３３でその上面が覆われる結晶性シリ
コン半導体層３１の表面部分すなわち前工程においてサ
イドエッチングされたＳＯＧ膜３２のエッチングされた
窪み部分にエッチングガスが回り込み結晶性シリコン半
導体層３１がエッチングされる。そしてこの際、結晶性
シリコン半導体層のエッチングは、レジスト３３の端部
に近い場所程速く進行するので図６に示すような形状に
エッチングが行われる。
グを行うことによって、シリコン半導体層３１をエッチ
ングするのであるが、異方性を弱めることにより図５の
レジストパターン３３でその上面が覆われる結晶性シリ
コン半導体層３１の表面部分すなわち前工程においてサ
イドエッチングされたＳＯＧ膜３２のエッチングされた
窪み部分にエッチングガスが回り込み結晶性シリコン半
導体層３１がエッチングされる。そしてこの際、結晶性
シリコン半導体層のエッチングは、レジスト３３の端部
に近い場所程速く進行するので図６に示すような形状に
エッチングが行われる。
【００２９】この状態で本発明の構成の一つである島状
に形成された結晶性シリコン半導体層からなる活性層の
端部の厚さが、その端部３４に向かい漸次薄くなるよう
に形成され、結果としてなだらか端部を有する形状を得
ることができた。
に形成された結晶性シリコン半導体層からなる活性層の
端部の厚さが、その端部３４に向かい漸次薄くなるよう
に形成され、結果としてなだらか端部を有する形状を得
ることができた。
【００３０】ここで重要なのは、なだらかな端部を有す
る島状の半導体層を成膜する際に、該半導体層上にこの
半導体よりもエッチングレートの大きな物質からなる層
（層１とする）を設け、等方性エッチングを行うことに
よって人為的に層１をサイドエッチングさせ、このサイ
ドエッチングされた空間を利用して層１の下にある半導
体層を異方性エッチングでエッチングする点である。
る島状の半導体層を成膜する際に、該半導体層上にこの
半導体よりもエッチングレートの大きな物質からなる層
（層１とする）を設け、等方性エッチングを行うことに
よって人為的に層１をサイドエッチングさせ、このサイ
ドエッチングされた空間を利用して層１の下にある半導
体層を異方性エッチングでエッチングする点である。
【００３１】ここで行われる異方性エッチングの方式
は、特に限定されるものではないが、ここでは、並行平
板型のＲＦ放電によるドライエッチング装置を用い、リ
アクティブイオンエッチングという形式を用いた。他
に、ＥＣＲ方式などのものを用いることができる。
は、特に限定されるものではないが、ここでは、並行平
板型のＲＦ放電によるドライエッチング装置を用い、リ
アクティブイオンエッチングという形式を用いた。他
に、ＥＣＲ方式などのものを用いることができる。
【００３２】ここで行われる異方性エッチングのエッチ
ング条件を以下に示す。 エッチングガス ＣＦ4 ：ＳＦ3 ＝２
０：１ 圧力 ０．０５Ｔｏｒｒ ＲＦ電力 ２００Ｗ 基板に印加するセルフバイアス １００〜１５０Ｖ この異方性エッチングの異方性を制御するには以下のよ
うにする。 ・異方性を高めるには （１）圧力を低くする。 （２）セルフバイアスを高くする。 （３）ＣＦ4 に対するＳＦ3 の比率を低める。 ・異方性を弱くするには （１）圧力を高くする。 （２）セルフバイアスを低くする。 （３）ＣＦ4 に対するＳＦ3 の比率を高める。
ング条件を以下に示す。 エッチングガス ＣＦ4 ：ＳＦ3 ＝２
０：１ 圧力 ０．０５Ｔｏｒｒ ＲＦ電力 ２００Ｗ 基板に印加するセルフバイアス １００〜１５０Ｖ この異方性エッチングの異方性を制御するには以下のよ
うにする。 ・異方性を高めるには （１）圧力を低くする。 （２）セルフバイアスを高くする。 （３）ＣＦ4 に対するＳＦ3 の比率を低める。 ・異方性を弱くするには （１）圧力を高くする。 （２）セルフバイアスを低くする。 （３）ＣＦ4 に対するＳＦ3 の比率を高める。
【００３３】端部の厚さが漸次薄くなる構成を有する島
状の半導体層すなわち、なだらかな端部を有するＴＦＴ
の活性層を得るには、上記に記した手段に従って作製す
ればよいのであるが、本実施例においてはさらにこの端
部を絶縁膜層で覆う構成をとったものを作製した。これ
は、活性層端部を覆う絶縁層の厚さを活性層の他の部分
を覆う絶縁層よりも実質的に厚くする構成を実現するた
めである。。
状の半導体層すなわち、なだらかな端部を有するＴＦＴ
の活性層を得るには、上記に記した手段に従って作製す
ればよいのであるが、本実施例においてはさらにこの端
部を絶縁膜層で覆う構成をとったものを作製した。これ
は、活性層端部を覆う絶縁層の厚さを活性層の他の部分
を覆う絶縁層よりも実質的に厚くする構成を実現するた
めである。。
【００３４】この構成を得るために本実施例では、図６
に示す状態を得た後レジストをアッシングによって必要
な量エッチングし、図７の状態得た。アッシングとは、
膜減りをおこすことにより、活性層端部を基板上面より
見て露出させる作用である。図７の状態を得た後、再度
ＳＯＧ膜の層３２をサイドエッチングさせるために前述
と同じ条件でウエットエッチングを行い１００００Å程
度のサイドエッチングを行い図８の状態を得た。
に示す状態を得た後レジストをアッシングによって必要
な量エッチングし、図７の状態得た。アッシングとは、
膜減りをおこすことにより、活性層端部を基板上面より
見て露出させる作用である。図７の状態を得た後、再度
ＳＯＧ膜の層３２をサイドエッチングさせるために前述
と同じ条件でウエットエッチングを行い１００００Å程
度のサイドエッチングを行い図８の状態を得た。
【００３５】この後、活性層の端部３４を保護するため
の絶縁膜層として酸化珪素膜３５をスパッタ法によって
２０００Å成膜し、図９の状態を得た。この酸化珪素膜
の成膜条件は、ＲＦスパッタ法を用い、 ガス 酸素＋アルゴン＝８：２ 圧力 ０．５Ｐａ ＲＦ電力 ４００Ｗ 基板温度 １５０℃ である。
の絶縁膜層として酸化珪素膜３５をスパッタ法によって
２０００Å成膜し、図９の状態を得た。この酸化珪素膜
の成膜条件は、ＲＦスパッタ法を用い、 ガス 酸素＋アルゴン＝８：２ 圧力 ０．５Ｐａ ＲＦ電力 ４００Ｗ 基板温度 １５０℃ である。
【００３６】そしてレジスト層３３を除去することによ
りリフトオフを行いレジスト上並びにその周囲に成膜さ
れた酸化珪素膜３５を除去し、さらにＳＯＧ膜の層３２
を除去することにより、図１０に示すように活性層の端
部３４が絶縁膜層３５によって覆われた構成を得ること
ができた。この後、ゲート絶縁膜を成膜し公知の工程を
経ることによってＴＦＴを完成させた。
りリフトオフを行いレジスト上並びにその周囲に成膜さ
れた酸化珪素膜３５を除去し、さらにＳＯＧ膜の層３２
を除去することにより、図１０に示すように活性層の端
部３４が絶縁膜層３５によって覆われた構成を得ること
ができた。この後、ゲート絶縁膜を成膜し公知の工程を
経ることによってＴＦＴを完成させた。
【００３７】ここで重要なことは、活性層の端部に絶縁
膜層を選択的に形成できる点である。そして、このよう
な構成をとるとによって、活性層端部を覆う絶縁層の厚
さを他部であるチャネル形成領域上に比較して実質的に
厚くすることができ、簡便に活性層端部を保護すること
ができる構成を得られる。さらに、図１０に示すように
活性層端部が滑らかにテーパーをもって形成されている
ので、その端部を覆う絶縁膜層３５も滑らかにテーパー
をもって形成される。しかも、このような構成をとって
もチャネル形成領域上には従来のＴＦＴと同様にしてゲ
ート絶縁膜を形成することができるという特徴を有する
ものである。
膜層を選択的に形成できる点である。そして、このよう
な構成をとるとによって、活性層端部を覆う絶縁層の厚
さを他部であるチャネル形成領域上に比較して実質的に
厚くすることができ、簡便に活性層端部を保護すること
ができる構成を得られる。さらに、図１０に示すように
活性層端部が滑らかにテーパーをもって形成されている
ので、その端部を覆う絶縁膜層３５も滑らかにテーパー
をもって形成される。しかも、このような構成をとって
もチャネル形成領域上には従来のＴＦＴと同様にしてゲ
ート絶縁膜を形成することができるという特徴を有する
ものである。
【００３８】なお、本実施例においては、絶縁膜層とし
て酸化珪素膜を用いたが他の絶縁膜、例えば窒化膜等を
用いることができることはいうまでもない。
て酸化珪素膜を用いたが他の絶縁膜、例えば窒化膜等を
用いることができることはいうまでもない。
【００３９】図１５に本実施例において作製した試料の
作製過程における図１０に対応した断面ＳＥＭ写真を模
写した図面を示す。図１５に示されているのは、ガラス
基板１５０上に形成された酸化珪素膜よりなる下地保護
膜層１５１、１５００Å厚の結晶性シリコン層からなる
活性層１５２、さらに活性層１５２の端部を覆い滑らか
なテーパーをもつ２０００Å厚の酸化珪素膜層１５３が
示されている。
作製過程における図１０に対応した断面ＳＥＭ写真を模
写した図面を示す。図１５に示されているのは、ガラス
基板１５０上に形成された酸化珪素膜よりなる下地保護
膜層１５１、１５００Å厚の結晶性シリコン層からなる
活性層１５２、さらに活性層１５２の端部を覆い滑らか
なテーパーをもつ２０００Å厚の酸化珪素膜層１５３が
示されている。
【００４０】また、図１６には図１５に示すサンプルと
は異なるサンプルの活性層端部が示されている。図１６
においてはその拡大倍率が大きいので、下地保護膜が２
層になっていることが分かる。また、ゲート絶縁膜１５
５が１０００Åの厚さに設けられていることが示されて
いる。
は異なるサンプルの活性層端部が示されている。図１６
においてはその拡大倍率が大きいので、下地保護膜が２
層になっていることが分かる。また、ゲート絶縁膜１５
５が１０００Åの厚さに設けられていることが示されて
いる。
【００４１】この図１６からも、本発明の構成の一つで
ある島状に形成された結晶性シリコン活性層の端部の厚
さが漸次薄くなっている構成、言い換えればなだらか端
部を有する島状の形状を有する結晶性シリコン層が得ら
れたことがわかる。そして、従来問題であった活性層端
部における絶縁膜の段切れや、極端に絶縁膜が薄くなる
ような形状になっていないことがわかる。
ある島状に形成された結晶性シリコン活性層の端部の厚
さが漸次薄くなっている構成、言い換えればなだらか端
部を有する島状の形状を有する結晶性シリコン層が得ら
れたことがわかる。そして、従来問題であった活性層端
部における絶縁膜の段切れや、極端に絶縁膜が薄くなる
ような形状になっていないことがわかる。
【００４２】図１１は図１０をさらに全体から見た図で
ある。図１１を見ると分かるように活性層３１の端部
は、端に行くに従いその厚さが漸次薄くなっている。そ
してさらにその端部を覆うようにして滑らかなテーパー
をもって酸化珪素膜層３５が設けられている。そして、
この場合チャネル形成領域となる活性層表面には酸化珪
素膜層３５が設けられていないので、ゲート絶縁膜は従
来と同様にして設けることができることもわかる。
ある。図１１を見ると分かるように活性層３１の端部
は、端に行くに従いその厚さが漸次薄くなっている。そ
してさらにその端部を覆うようにして滑らかなテーパー
をもって酸化珪素膜層３５が設けられている。そして、
この場合チャネル形成領域となる活性層表面には酸化珪
素膜層３５が設けられていないので、ゲート絶縁膜は従
来と同様にして設けることができることもわかる。
【００４３】活性層３１の端部周囲は全て図１１に示さ
れているようにその端部が形成されているのも重要な点
である。すなわち、どの様な断面で見ても活性層の端部
は滑らかに形成されており、しかも酸化珪素膜層３５に
よって覆われているのである。以下、公知の工程を経る
ことによって、図１１に示す活性層３１をソース・ドレ
イン領域並びにチャネル領域を構成する領域としてＴＦ
Ｔを作製するのであるが、ここでは以下の方法によって
Ｎチャネル型ＴＦＴ（Ｎチャネル絶縁ゲイト型電界効果
トランジスタ、以下ＮＴＦＴと記す）を作製した。
れているようにその端部が形成されているのも重要な点
である。すなわち、どの様な断面で見ても活性層の端部
は滑らかに形成されており、しかも酸化珪素膜層３５に
よって覆われているのである。以下、公知の工程を経る
ことによって、図１１に示す活性層３１をソース・ドレ
イン領域並びにチャネル領域を構成する領域としてＴＦ
Ｔを作製するのであるが、ここでは以下の方法によって
Ｎチャネル型ＴＦＴ（Ｎチャネル絶縁ゲイト型電界効果
トランジスタ、以下ＮＴＦＴと記す）を作製した。
【００４４】図１１の状態を得た後、ゲート絶縁膜とな
る酸化珪素膜の層をＲＦスパッタ法によって１０００Å
の厚さに成膜する。成膜条件は以下の通りである。 ガス 酸素１００％ 圧力 ０．５Ｐａ ＲＦ電力 ４００Ｗ 基板温度 １５０℃
る酸化珪素膜の層をＲＦスパッタ法によって１０００Å
の厚さに成膜する。成膜条件は以下の通りである。 ガス 酸素１００％ 圧力 ０．５Ｐａ ＲＦ電力 ４００Ｗ 基板温度 １５０℃
【００４５】つぎに図１２に示すようにゲイト電極３７
を形成する。ゲイト電極の形成方法としては、公知の手
段である。ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて
形成すればよく、本発明においては何ら限定されるもの
ではない。本実施例においては、シリコンに対してＮ型
の導電型を付与する５価の元素であるリンを高濃度に添
加した結晶性シリコンからなるゲート電極を設けた。
を形成する。ゲイト電極の形成方法としては、公知の手
段である。ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて
形成すればよく、本発明においては何ら限定されるもの
ではない。本実施例においては、シリコンに対してＮ型
の導電型を付与する５価の元素であるリンを高濃度に添
加した結晶性シリコンからなるゲート電極を設けた。
【００４６】さらに、ソース・ドレイン領域を形成する
ための一導電型（この場合はＮ型）を付与する元素であ
るリンのイオン打ち込みを行い、活性化工程を経てソー
ス、ドレイン領域を形成する。そして、層間絶縁膜３８
として酸化珪素膜の層を前述のスパッタ法によって１０
０００Åの厚さに成膜し、さらにソース・ドレイン領域
への穴開けパターニングを行いソース・ドレイン電極配
線３９となるアルミ層を形成した。図１２を９０度角度
を変えた方向、すなわち図１２の右側の方向から見た点
線Ｃ−Ｃ, で示す断面図を図１３に示す。図１３には、
ゲート電極配線３７の構成が示されている。
ための一導電型（この場合はＮ型）を付与する元素であ
るリンのイオン打ち込みを行い、活性化工程を経てソー
ス、ドレイン領域を形成する。そして、層間絶縁膜３８
として酸化珪素膜の層を前述のスパッタ法によって１０
０００Åの厚さに成膜し、さらにソース・ドレイン領域
への穴開けパターニングを行いソース・ドレイン電極配
線３９となるアルミ層を形成した。図１２を９０度角度
を変えた方向、すなわち図１２の右側の方向から見た点
線Ｃ−Ｃ, で示す断面図を図１３に示す。図１３には、
ゲート電極配線３７の構成が示されている。
【００４７】前述のように従来のＴＦＴにおいては、活
性層３１の端部において、電極ゲート電極３７と活性層
３１との間がゲート絶縁膜のみで仕切られることにな
り、しかも活性層端部が垂直に切り立っているので、そ
の側面においてゲート絶縁膜である絶縁層の厚さが極め
て薄くなってしまい、段切れしないまでもゲート電極と
ソース・ドレイン電極間との間における耐圧を悪くし、
不安定動作の原因となったりしていた。
性層３１の端部において、電極ゲート電極３７と活性層
３１との間がゲート絶縁膜のみで仕切られることにな
り、しかも活性層端部が垂直に切り立っているので、そ
の側面においてゲート絶縁膜である絶縁層の厚さが極め
て薄くなってしまい、段切れしないまでもゲート電極と
ソース・ドレイン電極間との間における耐圧を悪くし、
不安定動作の原因となったりしていた。
【００４８】しかしながら、本実施例においては図１３
で示すように活性層３１の端部３４が滑らかに傾斜して
設けられており、しかもその端部３４の部分には酸化珪
素膜層３５が図１２並びに図１３に示すが端部３４を覆
うように設けられているので、上記従来のＴＦＴにおい
て問題であった点が完全に解決されるという顕著な効果
を有する。しかもこの効果を得るための構成は、本実施
例においてその作製工程を詳細に説明したように従来に
おけるＴＦＴの作製工程に容易に組み入れることが可能
であるという別な特徴も有する。
で示すように活性層３１の端部３４が滑らかに傾斜して
設けられており、しかもその端部３４の部分には酸化珪
素膜層３５が図１２並びに図１３に示すが端部３４を覆
うように設けられているので、上記従来のＴＦＴにおい
て問題であった点が完全に解決されるという顕著な効果
を有する。しかもこの効果を得るための構成は、本実施
例においてその作製工程を詳細に説明したように従来に
おけるＴＦＴの作製工程に容易に組み入れることが可能
であるという別な特徴も有する。
【００４９】なお、本実施例においてはＮチャネル型の
ＴＦＴを示したが、Ｐチャネル型のＴＦＴであっても本
発明の主旨には関係しない。また、ＴＦＴの細部の構造
も本発明の主旨である活性層端部の構成並びにその作製
方法を適用できるものであれば、何ら制限を受けるもの
ではない。
ＴＦＴを示したが、Ｐチャネル型のＴＦＴであっても本
発明の主旨には関係しない。また、ＴＦＴの細部の構造
も本発明の主旨である活性層端部の構成並びにその作製
方法を適用できるものであれば、何ら制限を受けるもの
ではない。
【００５０】〔実施例２〕実施例１においては、活性層
の端部の厚さを漸次薄くする構成、即ち活性層の端部を
滑らかに形成する構成と、該活性層の端部を絶縁膜で覆
う構成の両者の構成を共に有した例を示したが、前記二
つの構成の何方か一方のみの構成を有したＴＦＴであっ
ても前記従来の問題点を解決した構成を有するＴＦＴを
得ることができる。
の端部の厚さを漸次薄くする構成、即ち活性層の端部を
滑らかに形成する構成と、該活性層の端部を絶縁膜で覆
う構成の両者の構成を共に有した例を示したが、前記二
つの構成の何方か一方のみの構成を有したＴＦＴであっ
ても前記従来の問題点を解決した構成を有するＴＦＴを
得ることができる。
【００５１】本実施例においては、活性層端部を滑らか
に形成する構成、すなわち活性層端部においてその厚さ
が端部に向かい漸次減少して設けられている構成を示
す。前述の如く従来のＴＦＴにおいては、図２（Ｂ）に
示すような活性層２１の端部においてゲート電極２３と
活性層２１の端部とが接近してしまうという問題があ
り、本発明はこの問題を解決することを目的とするもの
である。従って、図２（Ｂ）の点線で囲った部分２６で
示す活性層端部における構造を改善できればよいことに
なる。
に形成する構成、すなわち活性層端部においてその厚さ
が端部に向かい漸次減少して設けられている構成を示
す。前述の如く従来のＴＦＴにおいては、図２（Ｂ）に
示すような活性層２１の端部においてゲート電極２３と
活性層２１の端部とが接近してしまうという問題があ
り、本発明はこの問題を解決することを目的とするもの
である。従って、図２（Ｂ）の点線で囲った部分２６で
示す活性層端部における構造を改善できればよいことに
なる。
【００５２】そこで、本実施例においては活性層の端部
をなだらかに形成（端部において活性層の厚さをその端
部に向かい漸次薄くする構成）することによって、活性
層上に形成される絶縁膜層（一般にゲート絶縁膜）の厚
さが、活性層端部側面において薄くならないようにした
ものである。
をなだらかに形成（端部において活性層の厚さをその端
部に向かい漸次薄くする構成）することによって、活性
層上に形成される絶縁膜層（一般にゲート絶縁膜）の厚
さが、活性層端部側面において薄くならないようにした
ものである。
【００５３】本実施例は実施例１において作製したＮＴ
ＦＴの構成を簡略化したものであり、実施例１において
作製したＮＴＦＴの作製工程の一部を省略することで本
実施例を作製することができる。具体的には、実施例１
における作製工程において図７で示される状態を得た
後、レジスト３３並びにＳＯＧ膜の層３２を取り除くこ
とによって活性層を形成し、しかる後にゲート電極、ゲ
ート絶縁膜、ソース・ドレイン領域、ソース・ドレイン
電極等々を形成することによってＮＴＦＴを得るもので
ある。本実施例で作製したＮＴＦＴを図１（Ａ）（Ｂ）
に示す。図１（Ａ）（Ｂ）における各構成部分の符号
は、実施例１の場合と同一である。図１（Ｂ）は、図１
（Ａ）のa-a , で示される部分の断面図である。
ＦＴの構成を簡略化したものであり、実施例１において
作製したＮＴＦＴの作製工程の一部を省略することで本
実施例を作製することができる。具体的には、実施例１
における作製工程において図７で示される状態を得た
後、レジスト３３並びにＳＯＧ膜の層３２を取り除くこ
とによって活性層を形成し、しかる後にゲート電極、ゲ
ート絶縁膜、ソース・ドレイン領域、ソース・ドレイン
電極等々を形成することによってＮＴＦＴを得るもので
ある。本実施例で作製したＮＴＦＴを図１（Ａ）（Ｂ）
に示す。図１（Ａ）（Ｂ）における各構成部分の符号
は、実施例１の場合と同一である。図１（Ｂ）は、図１
（Ａ）のa-a , で示される部分の断面図である。
【００５４】本実施例のような構成をとることによっ
て、活性層端部を覆う絶縁膜層の厚さが薄くならずにす
み、従来問題であった絶縁膜層の段切れや絶縁膜層の薄
くなった部分に発生する電界集中現象が起こらなくな
り、安定した動作と高歩留りが実現できた。
て、活性層端部を覆う絶縁膜層の厚さが薄くならずにす
み、従来問題であった絶縁膜層の段切れや絶縁膜層の薄
くなった部分に発生する電界集中現象が起こらなくな
り、安定した動作と高歩留りが実現できた。
【００５５】勿論本発明の要旨は、活性層の端部をなだ
らかに形成することであるから、他の作製工程、さらに
は他部の構成は何ら限定されるものではない。なお、本
実施例においては、ソース・ドレイン領域を形成するの
にイオン打ち込み法を用い、ソース・ドレイン領域の形
成とチャネル形成領域とを同時にセルフアライン（自己
整合的）に形成したが、チャネル領域、ソース領域、ド
レイン領域がそれぞれ異なる半導体層からなるＴＦＴに
おいてもそのいずれかまたは複数の半導体層の端部に本
発明の構成であるその端部をなだらかにする構成を適用
することは、ＴＦＴの耐圧不良や信頼性の低下を改善す
るのに効果がある。
らかに形成することであるから、他の作製工程、さらに
は他部の構成は何ら限定されるものではない。なお、本
実施例においては、ソース・ドレイン領域を形成するの
にイオン打ち込み法を用い、ソース・ドレイン領域の形
成とチャネル形成領域とを同時にセルフアライン（自己
整合的）に形成したが、チャネル領域、ソース領域、ド
レイン領域がそれぞれ異なる半導体層からなるＴＦＴに
おいてもそのいずれかまたは複数の半導体層の端部に本
発明の構成であるその端部をなだらかにする構成を適用
することは、ＴＦＴの耐圧不良や信頼性の低下を改善す
るのに効果がある。
【００５６】〔実施例３〕本実施例は、実施例１におい
て、活性層３１の端部の構成は従来と同じ段差状の構成
をとり、その段差状に形成された活性層端部に図１４に
示すように絶縁膜層３５を設けることにより、前述の従
来のＴＦＴにおける問題点を解決した構成である。図１
４は、図１３に対応するものである。また、図１３と図
１４は同じ符号を用いており、同符号で異なる構成をと
るのは活性層３１の端部の形状だけである。
て、活性層３１の端部の構成は従来と同じ段差状の構成
をとり、その段差状に形成された活性層端部に図１４に
示すように絶縁膜層３５を設けることにより、前述の従
来のＴＦＴにおける問題点を解決した構成である。図１
４は、図１３に対応するものである。また、図１３と図
１４は同じ符号を用いており、同符号で異なる構成をと
るのは活性層３１の端部の形状だけである。
【００５７】本実施例も実施例１の作製工程を一部変更
することによって得ることができる。即ち、図６の状態
を得るために行われる異方性エッチングの異方性を強め
て行うと、レジスト下にエッチングガスが回り込まず、
従来のようなその端部に段差を有した活性層を得ること
ができる。その後、実施例１に示すのと同様な作製工程
を経てＴＦＴを完成する。
することによって得ることができる。即ち、図６の状態
を得るために行われる異方性エッチングの異方性を強め
て行うと、レジスト下にエッチングガスが回り込まず、
従来のようなその端部に段差を有した活性層を得ること
ができる。その後、実施例１に示すのと同様な作製工程
を経てＴＦＴを完成する。
【００５８】本実施例においても、活性層３１の端部が
酸化珪素膜３５によって覆われ保護されるので従来のよ
うな不都合が生じることはないという特徴を有する。
酸化珪素膜３５によって覆われ保護されるので従来のよ
うな不都合が生じることはないという特徴を有する。
【００５９】
【発明の効果】本発明の構成である結晶性シリコン薄膜
トランジスタ（ＴＦＴ）の活性層の端部をその端部に向
かって漸次その厚さを薄くして設け、さらに活性層端部
を絶縁膜で覆うことによって、活性層端部における絶縁
膜層の厚さを他部よりも実質的に厚くすることができ
た。その結果、活性層端部でのゲート絶縁膜の段切れの
発生がなくなり、また、活性層端部でゲート絶縁膜が薄
くなることによって発生する耐圧不良や信頼性の低下を
改善することができた。
トランジスタ（ＴＦＴ）の活性層の端部をその端部に向
かって漸次その厚さを薄くして設け、さらに活性層端部
を絶縁膜で覆うことによって、活性層端部における絶縁
膜層の厚さを他部よりも実質的に厚くすることができ
た。その結果、活性層端部でのゲート絶縁膜の段切れの
発生がなくなり、また、活性層端部でゲート絶縁膜が薄
くなることによって発生する耐圧不良や信頼性の低下を
改善することができた。
【図１】 実施例を示す。
【図２】 従来のＴＦＴを示す。
【図３】 実施例の作製工程を示す。
【図４】 実施例の作製工程を示す。
【図５】 実施例の作製工程を示す。
【図６】 実施例の作製工程を示す。
【図７】 実施例の作製工程を示す。
【図８】 実施例の作製工程を示す。
【図９】 実施例の作製工程を示す。
【図１０】 実施例の作製工程を示す。
【図１１】 実施例の作製工程を示す。
【図１２】 実施例を示す。
【図１３】 実施例を示す。
【図１４】 実施例を示す。
【図１５】 実施例の断面ＳＥＭ写真の模写図を示す。
【図１６】 実施例の断面ＳＥＭ写真の模写図を示す。
３０ ガラス基板 ３１ シリコン半導体層（活性層） ３２ ＳＯＧ膜の層 ３３ レジスト ３４ 活性層の端部 ３５ 酸化珪素膜層 ３６ 酸化珪素膜層（ゲート絶縁膜） ３７ ゲート電極 ３８ 酸化珪素膜 ３９ アルミ層 １５０ ガラス基板 １５１ 下地保護膜 １５２ 活性層 １５３ 酸化珪素膜 １５４ 下地保護膜 １５５ 酸化珪素膜（ゲート絶縁膜）
Claims (6)
- 【請求項１】エッチング率の高い物質を主成分とする第
１の層を半導体層上に設ける工程と、該第１の層上にマ
スクを形成し所定のパターンに形成する工程と、前記第
１の層を選択的にエッチングしサイドエッチングを行う
工程と、前記半導体層を異方性エッチングによってエッ
チングする工程とを有する薄膜トランジスタの作製方法
であって、該異方性エッチングの異方性を弱めることで
マスクの下の部分に存在する前記半導体層の厚さをその
端部に向かい漸次薄くして形成することを特徴とする薄
膜トランジスタの作製方法。 - 【請求項２】チャネル形成領域、ソース領域、ドレイン
領域を構成する島状に形成された半導体層を有する薄膜
トランジスタであって、前記島状に形成された半導体層
の端部は、その厚さがその端部に向かい漸次減少して設
けられていることを特徴とする薄膜トランジスタ。 - 【請求項３】チャネル形成領域、ソース領域、ドレイン
領域を構成する島状に形成された半導体層を有する薄膜
トランジスタであって、前記島状に形成された半導体層
の端部を覆う絶縁層の厚さを該半導体層の他の部分を覆
う絶縁層の厚さよりも実質的に厚くしたことを特徴とす
る薄膜トランジスタ。 - 【請求項４】チャネル形成領域、ソース領域、ドレイン
領域を構成する島状に形成された半導体層を有する薄膜
トランジスタであって、前記島状に形成された半導体層
の端部は、その厚さがその端部に向かい漸次減少して設
けられており、かつ前記半導体層の端部を覆う絶縁層の
厚さを該半導体層の他の部分を覆う絶縁層の厚さよりも
実質的に厚くしたことを特徴とする薄膜トランジスタ。 - 【請求項５】チャネル形成領域、ソース領域、ドレイン
領域を構成する島状に形成された半導体層を有する薄膜
トランジスタであって、前記島状に形成された半導体層
の端部は絶縁層で覆われ、かつ該絶縁層を覆ってゲート
絶縁膜が設けられていることを特徴とする薄膜トランジ
スタ。 - 【請求項６】チャネル形成領域、ソース領域、ドレイン
領域を構成する島状に形成された半導体層を有する薄膜
トランジスタであって、前記島状に形成された半導体層
の端部は、その厚さがその端部に向かい漸次減少して設
けられ、かつ前記島状に形成された半導体層の端部は絶
縁層で覆われ、該絶縁層の前記半導体層端部を覆った部
分は滑らかに形成されることを特徴とする薄膜トランジ
スタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340338A JPH06132303A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタおよびその作製方法 |
| US07/979,261 US5470762A (en) | 1991-11-29 | 1992-11-20 | Method of fabricating a thin film transistor |
| US08/439,938 US5757030A (en) | 1991-11-29 | 1995-05-12 | Thin film transistor with an insulating film having an increased thickness on a periphery of a semiconductor island |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340338A JPH06132303A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタおよびその作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8026036A Division JPH08264804A (ja) | 1996-01-20 | 1996-01-20 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132303A true JPH06132303A (ja) | 1994-05-13 |
Family
ID=18335985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340338A Pending JPH06132303A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタおよびその作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5470762A (ja) |
| JP (1) | JPH06132303A (ja) |
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