JPS59130465A - Ｍｉｓ半導体装置の製造方法 - Google Patents
Ｍｉｓ半導体装置の製造方法Info
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- JPS59130465A JPS59130465A JP22201883A JP22201883A JPS59130465A JP S59130465 A JPS59130465 A JP S59130465A JP 22201883 A JP22201883 A JP 22201883A JP 22201883 A JP22201883 A JP 22201883A JP S59130465 A JPS59130465 A JP S59130465A
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- Japan
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- film
- grown layer
- oxide film
- gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＳＱＳ型ＭＩＳ半導体装置とその製造方法に関
するものである。
するものである。
ＳＱＳ型ＭＩＳ半導体装置は、サファイア基板上に半導
体をエピタキシャル成長化させ、その半導体にＭＩＳＦ
ＥＴを形成してなるもので、サファイア基板自体が絶縁
材料なので各素子間の分離を必要としないこと、寄生容
量が少な（高速動作に適していること及び、製造工程が
簡単なのでＬＳＩ化に適すること等の特徴をもっている
。
体をエピタキシャル成長化させ、その半導体にＭＩＳＦ
ＥＴを形成してなるもので、サファイア基板自体が絶縁
材料なので各素子間の分離を必要としないこと、寄生容
量が少な（高速動作に適していること及び、製造工程が
簡単なのでＬＳＩ化に適すること等の特徴をもっている
。
第４図は従来の５Ｏ８Ｗ、ＭＩ８半導体装置を示すもの
で、これはサファイア基板上に半導体層をエピタキシャ
ル成長させ、その半導体層を選択的にエツチングするこ
とにより島状のＭＩＳ素子部を形成した後、半導体層表
面を殖く酸化してゲート酸化し、その後配線を施すため
の一連の処理をすることにより形成されるものである。
で、これはサファイア基板上に半導体層をエピタキシャ
ル成長させ、その半導体層を選択的にエツチングするこ
とにより島状のＭＩＳ素子部を形成した後、半導体層表
面を殖く酸化してゲート酸化し、その後配線を施すため
の一連の処理をすることにより形成されるものである。
ところで、かかる従来のＳＯ８型ＭＩＳ半導体装置にお
いては、エピタキシャル半導体成長層の側面部とサファ
イア基板との境界部Ａか弱くその部分において非常にゲ
ート破壊が生じやすかった。
いては、エピタキシャル半導体成長層の側面部とサファ
イア基板との境界部Ａか弱くその部分において非常にゲ
ート破壊が生じやすかった。
したがって本発明はかかるゲート破壊を防止することを
目的とするものである。
目的とするものである。
上記目的を達成するための本発明の要旨は、サファイア
表面上に選択的にエピタキシャル半導体成長層が形成さ
れ、各エピタキシャル半導体成長層＋ ＋
、 Ａ： −の露出面に形成したシリコン酸化
物膜を少なくともゲート電極が配置される部分下におい
て上記エピタキシャル半導体成長層表面よりも側方部の
方を厚くしてなることを特徴とするものである。
表面上に選択的にエピタキシャル半導体成長層が形成さ
れ、各エピタキシャル半導体成長層＋ ＋
、 Ａ： −の露出面に形成したシリコン酸化
物膜を少なくともゲート電極が配置される部分下におい
て上記エピタキシャル半導体成長層表面よりも側方部の
方を厚くしてなることを特徴とするものである。
以下本発明を実施例により睦明する。
第１図は本発明の一実施例に係るＳＱＳ型ＭＩＳ半導体
装置の製造態様を工程１１１に示すもので（ａ） ザ
ファイア基板１０表面上にエピタキシャル半導体成長層
２を形成する。
装置の製造態様を工程１１１に示すもので（ａ） ザ
ファイア基板１０表面上にエピタキシャル半導体成長層
２を形成する。
（ｂ） エピタキシャル半導体成長層２０表面を加熱
酸化することによりシリコン酸化物膜（ＳｉＯ２）３を
形成する。
酸化することによりシリコン酸化物膜（ＳｉＯ２）３を
形成する。
（Ｃ） シリコン酸化物膜３０表面に耐酸化性物質で
あるナイトライ） （８１３Ｎ４ ）膜４を形成する。
あるナイトライ） （８１３Ｎ４ ）膜４を形成する。
（ｄ） フォトエツチングをすることによりフィール
ド部とすべき部分におけるナイトライド膜を除去する。
ド部とすべき部分におけるナイトライド膜を除去する。
さらに残存したナイトライド膜４をマスクとしてＳ ｉ
Ｑ２膜を選択的にエツチングすることに、Ｊ：リフイー
ルド部とすべき部分におけるエピタキシャル半導体成長
層２を露出させる。
Ｑ２膜を選択的にエツチングすることに、Ｊ：リフイー
ルド部とすべき部分におけるエピタキシャル半導体成長
層２を露出させる。
（ｅ） ナイトライド膜４．シリコン酸化膜３をマス
クとしてエピタキシャル半導体成長層２をエツチングす
る。エツチング深さは半導体成長層２の厚さと同じにし
、サファイア基板１を完全に露出させなければならない
。
クとしてエピタキシャル半導体成長層２をエツチングす
る。エツチング深さは半導体成長層２の厚さと同じにし
、サファイア基板１を完全に露出させなければならない
。
エピタキシャル成長層２の上面は１００面であるが、成
長層の側面２ａは１１１面である。そしてＰチャンネル
ＭＩＳ半導体装置の場合、１００面より１１１面の方が
しきい値電圧か低（なるおそれがあるから、寄生チャン
ネル防止のためｎ型不純物を成長層の側面２ａに打ち込
み、核部における不純物濃度を高める。
長層の側面２ａは１１１面である。そしてＰチャンネル
ＭＩＳ半導体装置の場合、１００面より１１１面の方が
しきい値電圧か低（なるおそれがあるから、寄生チャン
ネル防止のためｎ型不純物を成長層の側面２ａに打ち込
み、核部における不純物濃度を高める。
（ｆ） その後、加熱酸化によりエピタキシャル半導
体成長層２の側面２ａにフィールドパシベーション用シ
リコン酸化物１ｉ３ａを形成する。このシリコン酸化物
膜３ａは後で形成するゲート絶縁膜より相当に厚くする
。例えば３０００Ａ稈度の膜厚にする。
体成長層２の側面２ａにフィールドパシベーション用シ
リコン酸化物１ｉ３ａを形成する。このシリコン酸化物
膜３ａは後で形成するゲート絶縁膜より相当に厚くする
。例えば３０００Ａ稈度の膜厚にする。
（ｇ） その後ナイトライド膜４を除去する。
（ｈ） さらに、前の工程（ｇ）で除去したナイトラ
イド膜４に被われていたところの５ｉＱ２膜３をエツチ
ングにより除去し、エピタキシャル半導体成長層２０表
面部を完全に露出させ、側面部にのみフィールドパシベ
ーション用シリコン酸化物膜３ ａを残存させる。
イド膜４に被われていたところの５ｉＱ２膜３をエツチ
ングにより除去し、エピタキシャル半導体成長層２０表
面部を完全に露出させ、側面部にのみフィールドパシベ
ーション用シリコン酸化物膜３ ａを残存させる。
（ｉ）次いで、再度エピタキシャル成長層２０表面を加
熱酸化してゲート絶縁膜５を形成する。このゲート絶縁
膜５の厚さは例えば１０００＾とする。
熱酸化してゲート絶縁膜５を形成する。このゲート絶縁
膜５の厚さは例えば１０００＾とする。
（ｊ）その後多結晶シリコン層６を形成し、それをフォ
トエツチングしてシリコンゲー）を極６を形成する。そ
してこのシリコンゲート電極６をマスクとしてＰ型不純
物をドープしてソース・ドレイン拡散を行う。さらにＰ
ＳＧ膜の形成、コンタクトホールの形成、アルミニウム
膜の形成、アルミニウム膜のフォトエツチング処理を施
すことによりアルミニウム配線膜を形成する。
トエツチングしてシリコンゲー）を極６を形成する。そ
してこのシリコンゲート電極６をマスクとしてＰ型不純
物をドープしてソース・ドレイン拡散を行う。さらにＰ
ＳＧ膜の形成、コンタクトホールの形成、アルミニウム
膜の形成、アルミニウム膜のフォトエツチング処理を施
すことによりアルミニウム配線膜を形成する。
第２南は完成したＳＱＳ型ＭＩＳ半導体装置の平面図を
示す。同図において７はソースＳ、ドレインＤ電極取出
用アルミニウム配線膜であり、７ａはそのコンタクトホ
ール部である。なお、第１図（ｊ）は第２図のＡ−Ａ視
断面図に相当する。
示す。同図において７はソースＳ、ドレインＤ電極取出
用アルミニウム配線膜であり、７ａはそのコンタクトホ
ール部である。なお、第１図（ｊ）は第２図のＡ−Ａ視
断面図に相当する。
このように本発明によればシリコン酸化物膜とナイトラ
イド膜とをマスクとして側面部のみを選択？！（ヒし、
側面パシベーションを従来よりも厚くするので、サファ
イア基板とエピタキシャル成長層２の側面との境界部で
ゲート破壊するのを防止することができる。
イド膜とをマスクとして側面部のみを選択？！（ヒし、
側面パシベーションを従来よりも厚くするので、サファ
イア基板とエピタキシャル成長層２の側面との境界部で
ゲート破壊するのを防止することができる。
なお、ナイトライド膜４とシリコン酸化物膜３を部分的
に形成した状態〔第１図（ｄ）に示した状態〕で、エピ
タキシャル半導体成長層２をフォトエツチングするので
はなく第３図に示すようにナイトライド膜４とシリコン
酸化物膜３をマスクとして加熱酸化し、シリコン酸化物
膜３ａを素子相互間を分離する分離層としても用いるよ
うにしてもよい。このようにすれば、ゲート破壊防止効
果が期待できるだけでなく、製造工程数も少なくするこ
とができるのである。
に形成した状態〔第１図（ｄ）に示した状態〕で、エピ
タキシャル半導体成長層２をフォトエツチングするので
はなく第３図に示すようにナイトライド膜４とシリコン
酸化物膜３をマスクとして加熱酸化し、シリコン酸化物
膜３ａを素子相互間を分離する分離層としても用いるよ
うにしてもよい。このようにすれば、ゲート破壊防止効
果が期待できるだけでなく、製造工程数も少なくするこ
とができるのである。
本発明はＰチャンネル型に限らずＮチャンネル型さらに
はコンプリメンタリＳ ＯＳ型Ｍ Ｉ Ｓ半導体装置に
適用できるものである。また、シリコンゲート型だけで
はなくアルミニウムゲート型にも適用することができる
。
はコンプリメンタリＳ ＯＳ型Ｍ Ｉ Ｓ半導体装置に
適用できるものである。また、シリコンゲート型だけで
はなくアルミニウムゲート型にも適用することができる
。
第１図（ａｌ〜（ｊ）は本発明の一実施例に係る５ＱＳ
２１！！ Ｌｉ Ｉ Ｓ半導体装置の製造態様を工程順
に示す断面図である。第２見は上記実施例に係るＳＱＳ
型ＭＩＳ半導体装置の平面図である。第３図は本発明の
他の実施例を示す断面図である。第４図は従来例を示す
断面図である。 １・・・サファイア基板、２・・・エピタキシャル半導
体成長層、２ａ・・・成長層側断部、３，３ａ・・・シ
リコン酸化物膜、４・・・ナイトライド膜、５・・・ゲ
ート絶縁膜、６・・・多結晶シリコン膜、７・・・アル
ミニウム配線膜、７ａ・・・コンタクトホール部、Ａ・
・・ゲート破壊しやすい部分。 第 １ 図 第 １ 図 第 １ 図
２１！！ Ｌｉ Ｉ Ｓ半導体装置の製造態様を工程順
に示す断面図である。第２見は上記実施例に係るＳＱＳ
型ＭＩＳ半導体装置の平面図である。第３図は本発明の
他の実施例を示す断面図である。第４図は従来例を示す
断面図である。 １・・・サファイア基板、２・・・エピタキシャル半導
体成長層、２ａ・・・成長層側断部、３，３ａ・・・シ
リコン酸化物膜、４・・・ナイトライド膜、５・・・ゲ
ート絶縁膜、６・・・多結晶シリコン膜、７・・・アル
ミニウム配線膜、７ａ・・・コンタクトホール部、Ａ・
・・ゲート破壊しやすい部分。 第 １ 図 第 １ 図 第 １ 図
Claims (1)
- １、絶縁基板表面に形成した複数の半導体領域の露出面
の特定部分に厚い絶縁膜を形成するにあたり、上記半導
体領域の露出面に薄い酸化膜を形成し、その後、上記特
定部分を除いた部分に耐酸化性マスクを形成し、その状
態で再度加熱酸化することを特徴とする電界効果半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22201883A JPS59130465A (ja) | 1983-11-28 | 1983-11-28 | Ｍｉｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22201883A JPS59130465A (ja) | 1983-11-28 | 1983-11-28 | Ｍｉｓ半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5305077A Division JPS53138678A (en) | 1977-05-11 | 1977-05-11 | Sos type mis-semiconductor device and production of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130465A true JPS59130465A (ja) | 1984-07-27 |
Family
ID=16775813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22201883A Pending JPS59130465A (ja) | 1983-11-28 | 1983-11-28 | Ｍｉｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130465A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295463A (ja) * | 1988-05-24 | 1989-11-29 | Nippon Soken Inc | 薄膜半導体素子とその製造方法 |
| JPH0368170A (ja) * | 1989-08-07 | 1991-03-25 | Nippon Soken Inc | 薄膜半導体素子の製造方法 |
| JPH06132303A (ja) * | 1991-11-29 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびその作製方法 |
| JPH08264804A (ja) * | 1996-01-20 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JPH0923010A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| US6144072A (en) * | 1994-11-02 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| JP2004327977A (ja) * | 2003-04-11 | 2004-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| US8120111B2 (en) | 2003-04-11 | 2012-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including insulating film and island-shaped semiconductor film |
-
1983
- 1983-11-28 JP JP22201883A patent/JPS59130465A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295463A (ja) * | 1988-05-24 | 1989-11-29 | Nippon Soken Inc | 薄膜半導体素子とその製造方法 |
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| US6509583B1 (en) | 1994-11-02 | 2003-01-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US6653656B2 (en) | 1994-11-02 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on insulating layer and method of manufacturing the same |
| US7001822B2 (en) | 1994-11-02 | 2006-02-21 | Renesas Technology Corp. | Semiconductor device formed on insulating layer and method of manufacturing the same |
| JPH0923010A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH08264804A (ja) * | 1996-01-20 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2004327977A (ja) * | 2003-04-11 | 2004-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| US8120111B2 (en) | 2003-04-11 | 2012-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including insulating film and island-shaped semiconductor film |
| US9362307B2 (en) | 2003-04-11 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, electronic device having the same, and method for manufacturing the same |
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