JPH11251309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11251309A JPH11251309A JP10047513A JP4751398A JPH11251309A JP H11251309 A JPH11251309 A JP H11251309A JP 10047513 A JP10047513 A JP 10047513A JP 4751398 A JP4751398 A JP 4751398A JP H11251309 A JPH11251309 A JP H11251309A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- sacrificial oxide
- semiconductor device
- manufacturing
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
高圧用素子のドライブ拡散工程が実施される場合に、ゲ
ート酸化膜を良好に形成する。 【解決手段】 LDMOSトランジスタとCMOS回路
とを一体に設ける構成の集積回路素子を製造する際に、
LDMOSトランジスタのp型チャンネル領域に対応し
てイオン注入を行なった後にドライブ拡散工程を実施す
ると、シリコンの表層部分で特にLOCOS酸化膜の近
傍が窒化しやすい。そこで、CMOS回路部の表面の窒
化シリコンを犠牲酸化膜形成工程および犠牲酸化膜除去
工程を実施することにより犠牲酸化膜を50〜60nm
程度形成して取り除く。この後に、ゲート酸化膜を形成
するので、均一に形成することができ、絶縁耐圧も良好
なものとすることができる。
Description
により周囲と区画された論理回路用のMOS素子を含ん
で構成される半導体装置の製造方法に関する。
しては、例えば、負荷駆動用の高圧用素子とこれに制御
信号を与えるための論理演算素子などが1チップに一体
に形成されるICチップなどがある。図7は対象となる
ICチップ1の一部を模式的な断面で示しているもの
で、高圧用素子としてLDMOS(lateral double-dif
fused MOS)トランジスタを備えると共に、論理回路素子
としてCMOSタイプのMOSトランジスタを備えた構
成の部分についてその製造工程の一部を模式的な断面図
で示すものである。
は、シリコン基板2上に絶縁膜3を介して単結晶シリコ
ン薄膜部分を形成したいわゆるSOI基板に形成された
もので、この単結晶シリコン薄膜部分は、LDMOS形
成領域4および論理回路用MOS形成領域5が絶縁膜を
埋め込んだトレンチ6により分離形成されている。
OS形成領域5のそれぞれは、下層側に極めて低不純物
濃度(真性半導体に近い不純物濃度)のi層7aが設け
られると共に、その上層側には低不純物濃度のn型層7
bが設けられている。表面には所定形状にパターニング
したLOCOS酸化膜8が設けられている。LDMOS
形成領域4にはLOCOS酸化膜8の開口部のソース領
域に対応してp型ウェル領域9が所定深さまで形成され
ている。論理回路用MOS形成領域5にはLOCOS酸
化膜8の開口部に対応してp型ウェル領域10およびn
型ウェル領域11が形成されている。
領域には、その表面にゲート酸化膜12が形成されると
共にゲート電極としてポリシリコンゲート13がパター
ニングされている。同図(a)に示す状態では、上述し
た状態のものにパッド酸化を行なって全体に酸化膜14
を形成し、LDMOS形成領域4のチャンネルウェル領
域に対応してフォトリソグラフィ処理によりフォトレジ
ストをパターニングしてp型不純物をイオン注入により
所定深さまで導入した状態を示している。
純物を拡散させるためにドライブ拡散工程を実施する
と、同図(b)に示すように、チャンネルウェル領域1
5が形成される。次に、論理回路用MOS形成領域5の
p型ウェル領域10およびn型ウェル領域11のそれぞ
れのLOCOS酸化膜8の開口部の酸化膜をエッチング
により除去してゲート酸化膜16を形成し(同図(c)
参照)、ゲート電極用のポリシリコン膜を形成してこれ
をパターニングしてゲート電極17を形成する(同図
(d)参照)。
ウェル領域15にはn型のソース領域およびp型のチャ
ンネルコンタクト領域を形成し、論理回路用MOS形成
領域5のp型ウェル領域10およびn型ウェル領域11
のそれぞれには、図示はしないが、n型のソース,ドレ
イン領域およびp型のソース,ドレイン領域が形成さ
れ、もってLDMOSトランジスタおよびMOSトラン
ジスタが形成されるようになっている。
てのLDMOSトランジスタおよび論理回路素子として
のMOSトランジスタなどを同一チップ内に設ける構成
のICチップ1の製造工程においては、高圧用素子の形
成に特有の製造工程や論理回路素子の形成に特有の製造
工程が実施されることになるが、特に、高圧用素子の形
成に特有の製造工程を実施することは、これに対して繊
細な構造を有する論理回路用のMOSトランジスタの構
造的あるいは電気的特性に変動を与える要素が含まれる
場合がある。
は、MOSトランジスタの形成に特有の膜厚を有するゲ
ート酸化膜16を形成する工程の前に、LDMOSトラ
ンジスタの形成に特有のチャンネルウェル領域15を形
成するためのドライブ拡散工程が実施されることになる
が、ドライブ拡散工程では、表面の酸化が促進されない
ように、一般に、窒素雰囲気中で高温熱処理を所定時間
だけ実施することが行なわれる。
で熱処理を行なうことが、MOSトランジスタのp型ウ
ェル領域10やn型ウェル領域11の表面部分で特にL
OCOS酸化膜8の近傍部分においては、表層部のシリ
コン(図8中×印で示す部分)が窒化物に変化すること
が推定される。これは、LOCOS酸化膜8の形成時に
発生したシリコン表面で発生している応力などにより窒
化が促進されると考えられる現象である。
膜16を形成したときに、窒化物となったシリコン部分
がすぐには熱酸化膜とならずに、図7(c),(d)中
丸印で囲った部分Aで次のような不具合となる。すなわ
ち、図8に拡大して示しているように、LOCOS酸化
膜8との境界部分のシリコン表面に窒化された領域B
(図中×印で示す)が形成されるため、これが内側の部
分のように均一に酸化されず、ゲート酸化膜16が縁部
で部分的に窪んだ状態(図中Cで示す)に形成されるこ
とになる。この結果、このように不均一に形成されたゲ
ート酸化膜16を利用したMOSトランジスタは、ゲー
ト酸化膜16が局所的に薄くなっている部分Cで絶縁耐
圧が低下することになり、所望の耐圧特性が得られなく
なる不具合がある。
で、その目的は、LOCOS酸化膜により周囲と区画さ
れた論理回路用のMOS素子を含んで構成される半導体
装置において、論理回路用のMOS素子のゲート酸化膜
の形成工程よりも以前に窒素雰囲気中で行なう熱拡散工
程が存在する場合でも、論理回路用のMOS素子のゲー
ト酸化膜を均一に形成することができるようにした半導
体装置の製造方法を提供することにある。
ば、LOCOS酸化膜(31)により周囲と区画された
論理回路用のMOS素子(23,24)を含んで構成さ
れる半導体装置の製造方法において、論理回路用のMO
S素子(23,24)のゲート酸化膜(44)の形成工
程よりも以前に窒素雰囲気中で行なう熱拡散工程が存在
する場合に、その熱拡散工程の終了後で前記ゲート酸化
膜(44)の形成工程の実施に先だって、犠牲酸化膜形
成工程を実施してゲート酸化膜(44)を形成する部分
の半導体基板の表面に所定膜厚の犠牲酸化膜(50,5
1,52)を熱酸化法により形成し、続いて、犠牲酸化
膜剥離工程を実施して犠牲酸化膜(50,51)をエッ
チング処理して剥離するので、窒素雰囲気中で熱拡散工
程を実施したときに、論理回路用のMOS素子(23,
24)のゲート酸化膜(44)の形成領域の半導体表面
部分をゲート酸化膜(44)が形成し易い状態にして均
一なゲート酸化膜(44)を形成することができるよう
になる。
子(23,24)のゲート酸化膜(44)の形成工程に
先だって窒素雰囲気中で行なう熱拡散工程では、その温
度や時間などの加熱条件によっては、ゲート酸化膜(4
4)を形成する領域の表層の半導体が窒化物になるなど
の変化を来すことに起因して熱酸化によるゲート酸化膜
(44)が均一に形成できなくなる場合が生ずる。この
表層半導体層の変質は、特に、LOCOS酸化膜(3
1)との境界領域部分において発生し易いことがわかっ
ており、このような構造を採用している半導体装置にお
いてゲート酸化膜(44)を均一に形成することができ
るようになり、安定した特性の論理回路用のMOS素子
(23,24)を得ることができるようになる。
工程においては、形成する犠牲酸化膜(50,51,5
2)の膜厚を次のような基準で設定する。すなわち、後
の工程で形成するゲート酸化膜(44)として要求され
ている絶縁耐圧が所定レベル以上となることと、その絶
縁耐圧の値が犠牲酸化膜(50,51,52)の膜厚に
対して安定領域にあるいこととの両者を満たすように設
定される。
(44)の絶縁耐圧の値が犠牲酸化膜(50,51,5
2)を形成したときの膜厚に対する依存性が少なくなる
程度の犠牲酸化膜(50,51,52)の膜厚の領域で
ある。換言すれば、犠牲酸化膜(50,51,52)を
その安定領域の膜厚程度まで形成して犠牲酸化膜剥離工
程にて剥離することで、熱拡散工程で発生した表層半導
体部分の変質領域をほとんど取り去ることができるの
で、この後に形成するゲート酸化膜(44)を良好な特
性のものとすることができる。
いて、犠牲酸化膜形成工程において形成する犠牲酸化膜
(50,51,52)の膜厚として、熱拡散工程で採用
される処理温度および処理時間に応じて異なる前述の安
定領域の範囲に合わせて設定するので、必要且つ最小限
の犠牲酸化を行なうことで確実に適正なゲート酸化膜
(44)を得ることができるようになる。
工程および犠牲酸化膜剥離工程を複数回に分けて実施
し、各犠牲酸化膜形成工程において形成する犠牲酸化膜
(51,52)の膜厚の合計が所定膜厚となるように設
定しているので、必ずしも1回で犠牲酸化膜(50)と
して必要な膜厚を形成しなくとも複数回の犠牲酸化膜形
成工程を経ることにより最終的に合計の膜厚が必要な膜
厚となることで、熱拡散工程で発生した表層半導体部分
の変質領域をほとんど犠牲酸化膜(51,52)に変化
させた上で取り去ることができるようになり、この後に
形成するゲート酸化膜(44)を良好な特性のものとす
ることができる。
工程として、ゲート酸化膜(44)を形成する対象領域
を含んで必要な領域について選択的に実施するので、ゲ
ート酸化膜(44)を形成する領域の変質した半導体層
を確実に除去しながら、犠牲酸化膜(52)の除去が必
ずしも必要ではない領域については、半導体表面を露出
させないように犠牲酸化膜(52)を除去しない状態と
して実施することができる。
工程を、複数回実施するうちの少なくとも1回は全領域
の犠牲酸化膜(51)について剥離するようにしたの
で、窒素雰囲気中で行なう熱拡散工程において受けた半
導体層の除去を全面に行ないながら、特性上で特に大き
く影響を受けるゲート酸化膜(44)領域部分について
はさらに必要な犠牲酸化膜(51,52)の厚さに相当
する分だけ除去することができ、より、実情に対応した
製造工程とすることができる。
1)を論理回路用のMOS素子(23,24)に高圧用
素子(22)を一体に設ける構成とし、その高圧用素子
(22)の形成工程において熱拡散工程としてウェル領
域(33)をドライブ拡散するためのドライブ拡散工程
が設けられているので、このドライブ拡散工程において
発生するゲート酸化膜(44)形成領域のLOCOS酸
化膜(31)近傍の部分への悪影響を取り除いて良質な
ゲート酸化膜(44)を形成することができるようにな
る。
て横方向二重拡散型MOS(LDMOS)トランジスタ
(22)を形成するので、上述したように、そのウェル
領域(33)を形成する場合のドライブ拡散工程におい
て発生するゲート酸化膜(44)形成領域のLOCOS
酸化膜(31)近傍の部分への悪影響を取り除いて良質
なゲート酸化膜(44)を形成することができるように
なる。
を高圧用素子としてのLDMOS型トランジスタおよび
論理回路用MOS素子としてのCMOS回路を備えた構
成の集積回路素子を製造する場合の製造方法に適用した
場合の第1の実施形態について図1ないし図4を参照し
て説明する。
な断面構造で示すもので、高圧用素子であるnチャンネ
ル型のLDMOSトランジスタ22および論理回路用M
OS素子としてのnチャンネル型MOSトランジスタ2
3,pチャンネル型MOSトランジスタ24で構成され
るCMOS論理回路部25を示しており、これらLDM
OSトランジスタ22とCMOS論理回路部25との間
には素子を形成しないバッファ領域26が設けられてい
る。
路素子21は、シリコン基板27上にシリコン酸化膜な
どの絶縁膜28を介して単結晶シリコン薄膜部分を形成
したいわゆるSOI基板に形成されたもので、この単結
晶シリコン薄膜部分に形成されるLDMOSトランジス
タ22,CMOS回路部25およびバッファ領域26の
それぞれの境界部分には絶縁膜28の表面まで達するト
レンチを形成して内部にシリコン酸化物としての絶縁膜
29を埋め込んだトレンチ分離されている。
S回路部25が形成される単結晶シリコン薄膜部分は、
下層側に極めて低不純物濃度(真性半導体に近い不純物
濃度)のi層30aが設けられると共に、その上層側に
は低不純物濃度のn型層30bが設けられている。表面
には所定のパターニングにより形成したLOCOS酸化
膜31が形成されている。LDMOSトランジスタ22
の形成領域にはLOCOS酸化膜31の開口部のソース
領域に対応してp型ウェル領域32が所定深さまで形成
され、そのp型ウェル領域32と重なるようにして所定
領域に形成されるp型チャンネル領域33が形成されて
いる。
n型ソース領域34およびウェルの電位をとる領域35
が形成されている。一方、低濃度n型層30bの表面の
所定部位にはドレインコンタクト領域36が形成されて
いる。p型チャンネル領域33の表面部分には所定膜厚
の高耐圧用のゲート酸化膜37が設けられると共にポリ
シリコンをパターニングして形成したゲート電極38が
形成されている。ゲート電極38および他の部分を全体
に覆うように形成された保護膜39の一部を開口させ
て、アルミニウム膜をパターニングして形成したソース
電極40およびドレイン電極41が設けられている。
トランジスタ22が構成されており、これにより、基板
の表面側にn型ソース領域34とドレインコンタクト領
域36とが配置形成される横型構造とされており、ゲー
ト電極38にゲートバイアスを印加することでソース電
極40とドレイン電極41との間の通電を制御すること
ができる。また、周知のようにこの構造では、二重拡散
構造を採用するので、チャンネル長の形成精度が高くな
ると共に、素子の高耐圧化を図りやすく駆動用のトラン
ジスタとして利用することができるものである。
酸化膜31の開口部に対応して、nチャンネル型MOS
トランジスタ23を形成するためのp型ウェル領域42
およびpチャンネル型MOSトランジスタ24を形成す
るためのn型ウェル領域43が形成されている。
ル領域43のそれぞれの表面にはゲート酸化膜44が形
成され、ポリシリコンをパターニングして形成したゲー
ト電極45が形成される。そして、このゲート電極45
に対応してp型ウェル領域42およびn型ウェル領域4
3のそれぞれの表面部にはソース領域およびドレイン領
域となる拡散領域46が形成され、それぞれにアルミニ
ウムをパターニングすることにより電極47が形成され
ている。なお、図示の状態では、p型ウェル領域42の
ソース領域およびドレイン領域は形成方向の都合で現れ
ない状態となっている。
構成されており、これにより、nチャンネル型MOSト
ランジスタ23およびpチャンネル型MOSトランジス
タ24によりCMOS論理回路が形成される。また、こ
のCMOS回路部25による演算出力は、例えばLDM
OSトランジスタ22の駆動信号として利用されるよう
になっている。
工程について、本発明の要旨と関係する部分について図
3および図4を参照して説明する。すなわち、LDMO
Sトランジスタ22の製造工程においてp型チャンネル
領域33を形成する過程で発生する技術的課題を解決す
る製造工程を設けたところを中心として述べる。
回路素子21を製造する途中の状態を示している。具体
的には、SOI基板として、シリコン基板27上に絶縁
膜28を介してi層30aに相当する単結晶シリコン薄
膜を形成したものを用い、これに、周知のドライエッチ
ング処理などの方法により所定パターンのトレンチを形
成して絶縁膜29を埋め込んだ状態とし、この後、n型
不純物を表面から全面に導入拡散して低濃度n型層30
bを所定深さまで形成している。
面の酸化膜にパターンを形成してp型不純物を導入して
p型ウェル領域32および42を形成すると共にn型不
純物を導入してn型ウェル領域43を形成している。次
いで、フォトリソグラフィ処理により窒化膜を所定パタ
ーンに形成してLOCOS酸化をしてLOCOS酸化膜
31を形成する。窒化膜を除去して同図(a)に示す状
態となる。なお、この後、必要に応じて、仮酸化を行な
って仮酸化膜をシリコン表面に形成した後、この仮酸化
膜を除去して図示の状態とする。
し、続けてその表面にポリシリコン膜を積層形成し、こ
れをフォトリソグラフィ処理によってフォトレジスト4
8を所定形状にパターニングし、ポリシリコン膜および
酸化膜をエッチング除去して、ゲート酸化膜37および
ゲート電極38を形成する(同図(b)参照)。
パッド酸化処理を行なってパッド酸化膜49を積層形成
し、この状態でフォトリソグラフィ処理によってp型チ
ャンネル領域33となる部分を開口するようにフォトレ
ジストをパターニングし、この後、所定条件でイオン注
入を行なう(同図(c)参照)。
ルドライブ拡散工程を行なう。これは、例えば、窒素雰
囲気中で1000℃以上の温度にて行なうもので、好ま
しくは1150℃あるいは1050℃などの温度で、イ
オン注入により導入された不純物が所定の深さまで拡散
されるように時間を設定して行なわれる。これにより、
図4(a)に示すように、p型チャンネル領域33が形
成される。
工程を実施することにより、パッド酸化膜49を介して
シリコンの表面に窒素が侵入し、窒化物を生成する。こ
れは、特にLOCOS酸化膜31を形成した部分に近い
領域のシリコンの表面においてLOCOS酸化膜31か
ら受ける応力歪みに起因して起こる現象と考えられ、こ
れによって前述したように、ゲート酸化膜の形成に支承
を来しているものである。この場合、窒化物が形成され
ている量は、チャンネルウェルドライブ拡散工程の条件
によって異なることが予想される。
膜49をエッチングにより除去し、犠牲酸化膜形成工程
にて、熱酸化を行なうことにより所定膜厚の犠牲酸化膜
50を表面に全面に渡って形成する(同図(a)参
照)。続いて、犠牲酸化膜剥離工程を実施して基板の全
面に形成されている犠牲酸化膜50をエッチングにより
除去する。これにより、CMOS回路部25のp型ウェ
ル領域42およびn型ウェル領域43のそれぞれの表層
の窒化されたシリコンが強制的に酸化されて犠牲酸化膜
50とした上で剥離されるので、窒素化合物に変質して
いないシリコンの表面を露出させた状態とすることがで
きる。
は、犠牲酸化量つまり犠牲酸化膜50形成する膜厚は、
図1に示しているように、この後形成するCMOS回路
部25のゲート酸化膜44の特性と大きく関係してお
り、例えば、発明者らが実測した結果では、40nm程
度以上形成することでゲート酸化膜44の絶縁耐圧が所
定レベル(例えば7MV/cm)で且つプロセス変動の
少ない安定領域に入ることが分かった。したがって、工
程の余裕度を考慮して、例えば、50nm程度ないし6
0nm程度の膜厚の犠牲酸化膜50を形成することが好
ましい。なお、図中、異なる特性は、LOCOS酸化膜
31により囲まれた領域の周囲長さが長い場合(三角
印)と短い場合(丸印)とを示している。
剥離すると、次に、CMOS回路部25のゲート酸化膜
44を形成すべく、ゲート酸化工程を実施する。これ
は、所望の膜厚のゲート酸化膜44を形成するように熱
酸化処理を行なうものである。次いで、全面にポリシリ
コンを所定膜厚だけ形成し、フォトリソグラフィ処理に
よってパターニングすることで、nチャンネル型MOS
トランジスタ23およびpチャンネル型MOSトランジ
スタ24のゲート電極45を形成する(同図(b)参
照)。
り、p型およびn型の不純物を導入してソースコンタク
ト領域34,ウェルの電位をとる領域35,ソース領域
46,ドレイン領域46を形成し、保護膜39を積層形
成して所定部位に開口部を形成し、さらにアルミニウム
膜を蒸着形成してパターニングすることにより電極4
0,41,47を形成して集積回路素子21を形成す
る。
Sトランジスタ22のp型チャンネル領域33を形成す
る際に行なうチャンネルウェルドライブ拡散工程を実施
した後に、CMOS回路部25のゲート酸化膜44を形
成する工程を実施する前に、犠牲酸化膜形成工程および
犠牲酸化膜除去工程を所定条件で実施することにより、
ゲート酸化膜44の形成領域のシリコン表面に形成され
た窒化物を犠牲酸化膜50に変化させた上で除去するこ
とができるようになり、ゲート酸化膜44を均一で絶縁
耐圧を安定したものとすることができるようになる。
に、犠牲酸化膜50の膜厚を40nm以上に設定するこ
とで、ゲート酸化膜44の絶縁耐圧特性が所定レベル以
上で且つ安定領域となることを見出だし、工程の安定性
を考慮して50nm〜60nm程度に形成するようにし
たので、不必要に犠牲酸化膜50を形成して剥離するこ
とによる他の酸化膜への悪影響を極力防止しながら、安
定した電気的特性が得られるゲート酸化膜44を確実に
形成することができる。
発明の第2の実施形態を示すもので、以下、第1の実施
形態と異なる部分について説明する。なお、この第2の
実施形態においては、犠牲酸化膜形成工程および犠牲酸
化膜剥離工程を複数回である2回に分けて実施するよう
にしたもので、2回目の犠牲酸化膜剥離工程ではLDM
OSトランジスタ22側の犠牲酸化膜を残したままと
し、CMOS回路部25の犠牲酸化膜のみを剥離するよ
うにしたところが異なるところである。
拡散工程が終了した後に、第1回目の犠牲酸化膜形成工
程を実施して所定膜厚の犠牲酸化膜51を全面に形成し
た状態を示している。このとき犠牲酸化膜51の形成膜
厚は、第1の実施形態において説明した膜厚である50
〜60nmよりも薄く設定されており、例えば25nm
程度の膜厚だけ形成する。続いて、この犠牲酸化膜51
をエッチングにより剥離してp型チャンネル領域33,
ドレインコンタクト領域36,p型ウェル領域42,n
型ウェル領域43のシリコン面を露出させるようにする
(同図(b)参照)。
では、チャンネルウェルドライブ拡散工程で窒化された
シリコンがある程度酸化されて犠牲酸化膜51として剥
離される。この場合、高圧用素子としてのLDMOSト
ランジスタ22においては、シリコンが窒化されること
による悪影響を大きく受けることはないので、犠牲酸化
膜51の膜厚が25nm程度であっても十分にその効果
を得ることができるが、CMOS回路部25では、ゲー
ト酸化膜44を形成する領域であることから、電気的特
性に対してより敏感に影響を受ける。
施して残りの膜厚分(例えば25nm程度)だけ犠牲酸
化膜52を全面に形成する(同図(c)参照)。この
後、フォトリソグラフィ処理によりフォトレジスト53
を塗布してCMOS回路部25の表面を露出させた状態
にパターニングし、第2回目の犠牲酸化膜剥離工程を実
施してCMOS回路部25の表面に形成されている犠牲
酸化膜52を剥離する(図6(a)参照)。
ライブ拡散工程により発生したシリコンの窒化物を確実
に除去することができ、CMOS回路部25に形成する
ゲート酸化膜44を均一に設けることができ、電気的特
性を安定したものとすることができるようになる。ま
た、このとき、LDMOSトランジスタ22の表面をフ
ォトレジスト53により覆っているので、犠牲酸化膜5
2のエッチング処理によるLOCOS酸化膜31あるい
は高耐圧用のゲート酸化膜37などが悪影響を受けるの
を極力低減でき、耐圧特性などの電気的諸特性の劣化を
防止することができる。
MOS回路部25のゲート酸化膜44を形成すると共に
ポリシリコンによるゲート電極45を形成し(同図
(b)参照)、以下、前述と同様にして工程を進めるこ
とにより集積回路素子21を形成する。
酸化膜形成工程および犠牲酸化膜剥離工程を2回に分け
て実施すると共に、第2回目の犠牲酸化膜剥離工程にお
いては、LDMOSトランジスタ22側に形成された犠
牲酸化膜52を剥離しないようにしているので、チャン
ネルウェルドライブ拡散工程を実施することに起因して
ゲート酸化膜44の特性が劣化するのを確実に防止しな
がら、犠牲酸化膜剥離工程の実施時に発生しやすいLD
MOSトランジスタ22の特性劣化も防止することがで
きるようになる。
と、犠牲酸化膜剥離工程でのエッチングに要する時間が
長くなり、LOCOS酸化膜31の周辺にエッチングが
及んでダメージが与えられ、ひいてはこれがLDMOS
トランジスタ22の耐圧低下につながる。このとき、犠
牲酸化膜51のエッチング量が多くなると、さらに高耐
圧用のゲート酸化膜37が端部から浸食されてしまう場
合があり、このような状態となると、この後のゲート電
極38を形成する際のポリシリコン膜が浸食された部分
まで入り込んで最終状態まで残ることがある。すると、
この浸食部に残存したポリシリコンの悪影響を受けて耐
圧が低下してしまう不具合を引き起こす。そこで、この
実施形態においては、このような事情を考慮して犠牲酸
化膜51のエッチング時間を少なくすることができるこ
とから、上述したような効果を得ることができるのであ
る。。
ものではなく、次のように変形また拡張できる。高圧用
素子は、nチャンネル型のLDMOSトランジスタ22
に限らず、pチャンネル型のLDMOSトランジスタで
も良いし、両者を一体に設けらる構成の半導体装置にも
適用できるし、さらには、縦形のMOSトランジスタを
用いる場合でも適用できる。加えて、MOSトランジス
タのみならず、バイポーラトランジスタや、ダイオード
あるいはサイリスタなどの他の高圧用の用途に使用され
る高圧用素子でも良い。
部25を構成するnチャンネル型MOSトランジスタ2
3やpチャンネル型MOSトランジスタ24に限らず、
nチャンネル型MOSトランジスタのみを用いる構成の
場合やpチャンネル型MOSトランジスタのみを用いる
構成の場合についても適用することができる。
工程は、LDMOSトランジスタ22側の犠牲酸化膜5
0をフォトレジストで覆ってCMOS回路部25側の犠
牲酸化膜50のみを除去するようにしても良い。この場
合は、LDMOSトランジスタ22の表面に犠牲酸化膜
50が残るが、その犠牲酸化膜50が残ることに起因し
て発生する電気的特性の劣化などの悪影響が少なく許容
できる場合には、このようにしても差支えない。
工程を必要に応じて3回以上に分けて行なうこともでき
る。第2の実施形態において、2回の犠牲酸化膜形成工
程では、適宜の膜厚に犠牲酸化膜を形成することができ
る。この場合において、合計の犠牲酸化膜の膜厚が50
〜60nm程度形成されることが条件となる。チャンネ
ルウェルドライブ拡散工程の実施条件が異なる場合に対
応して、図1に相当するデータを得ることにより、犠牲
酸化膜として必要な膜厚をゲート酸化膜の絶縁耐圧が安
定領域に入る条件を求めて設定することができる。
ート酸化膜の絶縁耐圧との相関関係を示す図
的断面図(その1)
分を拡大して示す図
(高圧用素子)、23はnチャンネル型MOSトランジ
スタ(論理回路用MOS素子)、24はpチャンネル型
MOSトランジスタ(論理回路用MOS素子)、25は
CMOS回路部、26はバッファ領域、27はシリコン
基板、28は絶縁膜、29は絶縁膜、30aはi層、3
0bはn型層、31はLOCOS酸化膜、32はp型ウ
ェル領域、33はp型チャンネル領域、34はn型ソー
ス領域、36はドレインコンタクト領域、37はゲート
酸化膜、38はゲート電極、39は保護膜、42はp型
ウェル領域、43はn型ウェル領域、44はゲート酸化
膜、45はゲート電極、50,51,52は犠牲酸化膜
である。
Claims (8)
- 【請求項1】 LOCOS酸化膜(31)により周囲と
区画された論理回路用のMOS素子(23,24)を含
んで構成される半導体装置の製造方法において、 前記論理回路用のMOS素子(23,24)のゲート酸
化膜(44)の形成工程よりも以前に窒素雰囲気中で行
なう熱拡散工程が存在する場合に、その熱拡散工程の終
了後で前記ゲート酸化膜(44)の形成工程の実施に先
だって行なう工程として、 前記ゲート酸化膜(44)を形成する部分の半導体基板
の表面に所定膜厚の犠牲酸化膜(50,51,52)を
熱酸化により形成する犠牲酸化膜形成工程と、 この犠牲酸化膜(50,51)をエッチング処理して剥
離する犠牲酸化膜剥離工程とを設けたことを特徴とする
半導体装置の製造方法。 - 【請求項2】 請求項1に記載の半導体装置の製造方法
において、 前記犠牲酸化膜形成工程は、前記犠牲酸化膜(50,5
1,52)の膜厚として、後の工程で形成するゲート酸
化膜(44)の絶縁耐圧が所定レベル以上となり且つそ
の絶縁耐圧が犠牲酸化膜(50,51,52)の膜厚依
存性が少なくなる安定領域の膜厚に設定されていること
を特徴とする半導体装置の製造方法。 - 【請求項3】 請求項2に記載の半導体装置の製造方法
において、 前記犠牲酸化膜形成工程は、前記犠牲酸化膜(50,5
1,52)の膜厚として、前記熱拡散工程における処理
温度および処理時間に応じて前記安定領域の膜厚となる
ように設定することを特徴とする半導体装置の製造方
法。 - 【請求項4】 請求項1ないし3のいずれかに記載の半
導体装置の製造方法において、 前記犠牲酸化膜形成工程および前記犠牲酸化膜剥離工程
を複数回に分けて実施し、各犠牲酸化膜形成工程におい
て形成する犠牲酸化膜(51,52)の膜厚の合計が所
定膜厚となるように設定されていることを特徴とする半
導体装置の製造方法。 - 【請求項5】 請求項1ないし4のいずれかに記載の半
導体装置の製造方法において、 前記犠牲酸化膜除去工程は、前記ゲート酸化膜(44)
を形成する対象領域を含んで必要な領域について選択的
に実施することを特徴とする半導体装置の製造方法。 - 【請求項6】 請求項5に記載の半導体装置の製造方法
において、 前記犠牲酸化膜剥離工程は、複数回実施するうちの少な
くとも最初の1回は全領域の犠牲酸化膜(51)につい
て剥離するように実施することを特徴とする半導体装置
の製造方法。 - 【請求項7】 請求項1ないし6のいずれかに記載の半
導体装置の製造方法において、 前記半導体装置には、高圧用素子(22)が形成され、
その高圧用素子(22)の形成工程において前記熱拡散
工程としてウェル領域(33)をドライブ拡散するため
のドライブ拡散工程が設けられていることを特徴とする
半導体装置の製造方法。 - 【請求項8】 請求項7に記載の半導体装置の製造方法
において、 前記半導体装置に形成される高圧用素子(22)は横方
向二重拡散型MOS(LDMOS)トランジスタである
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04751398A JP4158219B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04751398A JP4158219B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11251309A true JPH11251309A (ja) | 1999-09-17 |
JP4158219B2 JP4158219B2 (ja) | 2008-10-01 |
Family
ID=12777203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04751398A Expired - Fee Related JP4158219B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4158219B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005514791A (ja) * | 2001-12-27 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Stiのコーナー部の丸みを改善する、シャロー・トレンチ分離方法 |
KR100535062B1 (ko) * | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
JP2006032958A (ja) * | 2004-07-12 | 2006-02-02 | Taiwan Semiconductor Manufacturing Co Ltd | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 |
JP2007158330A (ja) * | 2005-11-30 | 2007-06-21 | Internatl Business Mach Corp <Ibm> | CMOS対応の浅いトレンチのeフューズ構造体及びその製造方法 |
JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
-
1998
- 1998-02-27 JP JP04751398A patent/JP4158219B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100535062B1 (ko) * | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
US6989566B2 (en) | 2001-06-04 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | High-voltage semiconductor device including a floating block |
JP2005514791A (ja) * | 2001-12-27 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Stiのコーナー部の丸みを改善する、シャロー・トレンチ分離方法 |
JP2006032958A (ja) * | 2004-07-12 | 2006-02-02 | Taiwan Semiconductor Manufacturing Co Ltd | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 |
JP2007158330A (ja) * | 2005-11-30 | 2007-06-21 | Internatl Business Mach Corp <Ibm> | CMOS対応の浅いトレンチのeフューズ構造体及びその製造方法 |
JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4158219B2 (ja) | 2008-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2006018974A1 (ja) | 半導体装置およびその製造方法 | |
JP2000156497A (ja) | 半導体装置の製造方法 | |
JPH10326891A (ja) | 半導体装置およびその製造方法 | |
JPH06326090A (ja) | 集積回路の素子分離方法 | |
US6534369B2 (en) | Field effect transistor and method of fabrication | |
JP4158219B2 (ja) | 半導体装置の製造方法 | |
JPS59130465A (ja) | Mis半導体装置の製造方法 | |
JPS6152578B2 (ja) | ||
JPH11135655A (ja) | Pチャネル固有mosトランジスタの製造方法 | |
JP2001156166A (ja) | 半導体装置の製造方法 | |
JP2001176983A (ja) | 半導体装置及びその製造方法 | |
JPH1140538A (ja) | 半導体装置の製造方法 | |
JP3439415B2 (ja) | 半導体装置の製造方法 | |
JP3125929B2 (ja) | 半導体装置の製造方法 | |
JPH08125031A (ja) | 半導体装置及びその製造方法 | |
JPH05198794A (ja) | Mis型電界効果トランジスタ | |
JPH07297275A (ja) | 半導体装置の製造方法 | |
JP3566938B2 (ja) | 半導体装置の製造方法 | |
JPH04233758A (ja) | 半導体装置とその製造方法 | |
JPH1126766A (ja) | Mos型電界効果トランジスタおよびその製造方法 | |
JPH07201773A (ja) | 半導体装置の製造方法 | |
JPH08293564A (ja) | 半導体記憶装置およびその製造方法 | |
JPH11251467A (ja) | 半導体装置及びその製造方法 | |
KR100225383B1 (ko) | 반도체 소자의 제조 방법 | |
JPH04369261A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040506 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080707 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |