JPH11251309A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ回路素子のゲート酸化膜の形成前に
高圧用素子のドライブ拡散工程が実施される場合に、ゲ
ート酸化膜を良好に形成する。 【解決手段】 ＬＤＭＯＳトランジスタとＣＭＯＳ回路
とを一体に設ける構成の集積回路素子を製造する際に、
ＬＤＭＯＳトランジスタのｐ型チャンネル領域に対応し
てイオン注入を行なった後にドライブ拡散工程を実施す
ると、シリコンの表層部分で特にＬＯＣＯＳ酸化膜の近
傍が窒化しやすい。そこで、ＣＭＯＳ回路部の表面の窒
化シリコンを犠牲酸化膜形成工程および犠牲酸化膜除去
工程を実施することにより犠牲酸化膜を５０〜６０ｎｍ
程度形成して取り除く。この後に、ゲート酸化膜を形成
するので、均一に形成することができ、絶縁耐圧も良好
なものとすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＯＣＯＳ酸化膜
により周囲と区画された論理回路用のＭＯＳ素子を含ん
で構成される半導体装置の製造方法に関する。

【０００２】

【発明が解決しようとする課題】この種の半導体装置と
しては、例えば、負荷駆動用の高圧用素子とこれに制御
信号を与えるための論理演算素子などが１チップに一体
に形成されるＩＣチップなどがある。図７は対象となる
ＩＣチップ１の一部を模式的な断面で示しているもの
で、高圧用素子としてＬＤＭＯＳ（lateral double-dif
fused MOS)トランジスタを備えると共に、論理回路素子
としてＣＭＯＳタイプのＭＯＳトランジスタを備えた構
成の部分についてその製造工程の一部を模式的な断面図
で示すものである。

【０００３】図７（ａ）に示す構成では、ＩＣチップ１
は、シリコン基板２上に絶縁膜３を介して単結晶シリコ
ン薄膜部分を形成したいわゆるＳＯＩ基板に形成された
もので、この単結晶シリコン薄膜部分は、ＬＤＭＯＳ形
成領域４および論理回路用ＭＯＳ形成領域５が絶縁膜を
埋め込んだトレンチ６により分離形成されている。

【０００４】ＬＤＭＯＳ形成領域４および論理回路用Ｍ
ＯＳ形成領域５のそれぞれは、下層側に極めて低不純物
濃度（真性半導体に近い不純物濃度）のｉ層７ａが設け
られると共に、その上層側には低不純物濃度のｎ型層７
ｂが設けられている。表面には所定形状にパターニング
したＬＯＣＯＳ酸化膜８が設けられている。ＬＤＭＯＳ
形成領域４にはＬＯＣＯＳ酸化膜８の開口部のソース領
域に対応してｐ型ウェル領域９が所定深さまで形成され
ている。論理回路用ＭＯＳ形成領域５にはＬＯＣＯＳ酸
化膜８の開口部に対応してｐ型ウェル領域１０およびｎ
型ウェル領域１１が形成されている。

【０００５】また、ＬＤＭＯＳ形成領域４のゲート形成
領域には、その表面にゲート酸化膜１２が形成されると
共にゲート電極としてポリシリコンゲート１３がパター
ニングされている。同図（ａ）に示す状態では、上述し
た状態のものにパッド酸化を行なって全体に酸化膜１４
を形成し、ＬＤＭＯＳ形成領域４のチャンネルウェル領
域に対応してフォトリソグラフィ処理によりフォトレジ
ストをパターニングしてｐ型不純物をイオン注入により
所定深さまで導入した状態を示している。

【０００６】この後、イオン注入により導入したｐ型不
純物を拡散させるためにドライブ拡散工程を実施する
と、同図（ｂ）に示すように、チャンネルウェル領域１
５が形成される。次に、論理回路用ＭＯＳ形成領域５の
ｐ型ウェル領域１０およびｎ型ウェル領域１１のそれぞ
れのＬＯＣＯＳ酸化膜８の開口部の酸化膜をエッチング
により除去してゲート酸化膜１６を形成し（同図（ｃ）
参照）、ゲート電極用のポリシリコン膜を形成してこれ
をパターニングしてゲート電極１７を形成する（同図
（ｄ）参照）。

【０００７】以下、ＬＤＭＯＳ形成領域４のチャンネル
ウェル領域１５にはｎ型のソース領域およびｐ型のチャ
ンネルコンタクト領域を形成し、論理回路用ＭＯＳ形成
領域５のｐ型ウェル領域１０およびｎ型ウェル領域１１
のそれぞれには、図示はしないが、ｎ型のソース，ドレ
イン領域およびｐ型のソース，ドレイン領域が形成さ
れ、もってＬＤＭＯＳトランジスタおよびＭＯＳトラン
ジスタが形成されるようになっている。

【０００８】ところで、上述のように、高圧用素子とし
てのＬＤＭＯＳトランジスタおよび論理回路素子として
のＭＯＳトランジスタなどを同一チップ内に設ける構成
のＩＣチップ１の製造工程においては、高圧用素子の形
成に特有の製造工程や論理回路素子の形成に特有の製造
工程が実施されることになるが、特に、高圧用素子の形
成に特有の製造工程を実施することは、これに対して繊
細な構造を有する論理回路用のＭＯＳトランジスタの構
造的あるいは電気的特性に変動を与える要素が含まれる
場合がある。

【０００９】すなわち、同図（ｃ）に示した図の工程で
は、ＭＯＳトランジスタの形成に特有の膜厚を有するゲ
ート酸化膜１６を形成する工程の前に、ＬＤＭＯＳトラ
ンジスタの形成に特有のチャンネルウェル領域１５を形
成するためのドライブ拡散工程が実施されることになる
が、ドライブ拡散工程では、表面の酸化が促進されない
ように、一般に、窒素雰囲気中で高温熱処理を所定時間
だけ実施することが行なわれる。

【００１０】ところが、このように高温で窒素雰囲気中
で熱処理を行なうことが、ＭＯＳトランジスタのｐ型ウ
ェル領域１０やｎ型ウェル領域１１の表面部分で特にＬ
ＯＣＯＳ酸化膜８の近傍部分においては、表層部のシリ
コン（図８中×印で示す部分）が窒化物に変化すること
が推定される。これは、ＬＯＣＯＳ酸化膜８の形成時に
発生したシリコン表面で発生している応力などにより窒
化が促進されると考えられる現象である。

【００１１】そして、このことは、その後のゲート酸化
膜１６を形成したときに、窒化物となったシリコン部分
がすぐには熱酸化膜とならずに、図７（ｃ），（ｄ）中
丸印で囲った部分Ａで次のような不具合となる。すなわ
ち、図８に拡大して示しているように、ＬＯＣＯＳ酸化
膜８との境界部分のシリコン表面に窒化された領域Ｂ
（図中×印で示す）が形成されるため、これが内側の部
分のように均一に酸化されず、ゲート酸化膜１６が縁部
で部分的に窪んだ状態（図中Ｃで示す）に形成されるこ
とになる。この結果、このように不均一に形成されたゲ
ート酸化膜１６を利用したＭＯＳトランジスタは、ゲー
ト酸化膜１６が局所的に薄くなっている部分Ｃで絶縁耐
圧が低下することになり、所望の耐圧特性が得られなく
なる不具合がある。

【００１２】本発明は、上記事情に鑑みてなされたもの
で、その目的は、ＬＯＣＯＳ酸化膜により周囲と区画さ
れた論理回路用のＭＯＳ素子を含んで構成される半導体
装置において、論理回路用のＭＯＳ素子のゲート酸化膜
の形成工程よりも以前に窒素雰囲気中で行なう熱拡散工
程が存在する場合でも、論理回路用のＭＯＳ素子のゲー
ト酸化膜を均一に形成することができるようにした半導
体装置の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】請求項１の発明によれ
ば、ＬＯＣＯＳ酸化膜（３１）により周囲と区画された
論理回路用のＭＯＳ素子（２３，２４）を含んで構成さ
れる半導体装置の製造方法において、論理回路用のＭＯ
Ｓ素子（２３，２４）のゲート酸化膜（４４）の形成工
程よりも以前に窒素雰囲気中で行なう熱拡散工程が存在
する場合に、その熱拡散工程の終了後で前記ゲート酸化
膜（４４）の形成工程の実施に先だって、犠牲酸化膜形
成工程を実施してゲート酸化膜（４４）を形成する部分
の半導体基板の表面に所定膜厚の犠牲酸化膜（５０，５
１，５２）を熱酸化法により形成し、続いて、犠牲酸化
膜剥離工程を実施して犠牲酸化膜（５０，５１）をエッ
チング処理して剥離するので、窒素雰囲気中で熱拡散工
程を実施したときに、論理回路用のＭＯＳ素子（２３，
２４）のゲート酸化膜（４４）の形成領域の半導体表面
部分をゲート酸化膜（４４）が形成し易い状態にして均
一なゲート酸化膜（４４）を形成することができるよう
になる。

【００１４】この場合において、論理回路用のＭＯＳ素
子（２３，２４）のゲート酸化膜（４４）の形成工程に
先だって窒素雰囲気中で行なう熱拡散工程では、その温
度や時間などの加熱条件によっては、ゲート酸化膜（４
４）を形成する領域の表層の半導体が窒化物になるなど
の変化を来すことに起因して熱酸化によるゲート酸化膜
（４４）が均一に形成できなくなる場合が生ずる。この
表層半導体層の変質は、特に、ＬＯＣＯＳ酸化膜（３
１）との境界領域部分において発生し易いことがわかっ
ており、このような構造を採用している半導体装置にお
いてゲート酸化膜（４４）を均一に形成することができ
るようになり、安定した特性の論理回路用のＭＯＳ素子
（２３，２４）を得ることができるようになる。

【００１５】請求項２の発明によれば、犠牲酸化膜形成
工程においては、形成する犠牲酸化膜（５０，５１，５
２）の膜厚を次のような基準で設定する。すなわち、後
の工程で形成するゲート酸化膜（４４）として要求され
ている絶縁耐圧が所定レベル以上となることと、その絶
縁耐圧の値が犠牲酸化膜（５０，５１，５２）の膜厚に
対して安定領域にあるいこととの両者を満たすように設
定される。

【００１６】この場合、安定領域とは、ゲート酸化膜
（４４）の絶縁耐圧の値が犠牲酸化膜（５０，５１，５
２）を形成したときの膜厚に対する依存性が少なくなる
程度の犠牲酸化膜（５０，５１，５２）の膜厚の領域で
ある。換言すれば、犠牲酸化膜（５０，５１，５２）を
その安定領域の膜厚程度まで形成して犠牲酸化膜剥離工
程にて剥離することで、熱拡散工程で発生した表層半導
体部分の変質領域をほとんど取り去ることができるの
で、この後に形成するゲート酸化膜（４４）を良好な特
性のものとすることができる。

【００１７】請求項３の発明によれば、上述の場合にお
いて、犠牲酸化膜形成工程において形成する犠牲酸化膜
（５０，５１，５２）の膜厚として、熱拡散工程で採用
される処理温度および処理時間に応じて異なる前述の安
定領域の範囲に合わせて設定するので、必要且つ最小限
の犠牲酸化を行なうことで確実に適正なゲート酸化膜
（４４）を得ることができるようになる。

【００１８】請求項４の発明によれば、犠牲酸化膜形成
工程および犠牲酸化膜剥離工程を複数回に分けて実施
し、各犠牲酸化膜形成工程において形成する犠牲酸化膜
（５１，５２）の膜厚の合計が所定膜厚となるように設
定しているので、必ずしも１回で犠牲酸化膜（５０）と
して必要な膜厚を形成しなくとも複数回の犠牲酸化膜形
成工程を経ることにより最終的に合計の膜厚が必要な膜
厚となることで、熱拡散工程で発生した表層半導体部分
の変質領域をほとんど犠牲酸化膜（５１，５２）に変化
させた上で取り去ることができるようになり、この後に
形成するゲート酸化膜（４４）を良好な特性のものとす
ることができる。

【００１９】請求項５の発明によれば、犠牲酸化膜除去
工程として、ゲート酸化膜（４４）を形成する対象領域
を含んで必要な領域について選択的に実施するので、ゲ
ート酸化膜（４４）を形成する領域の変質した半導体層
を確実に除去しながら、犠牲酸化膜（５２）の除去が必
ずしも必要ではない領域については、半導体表面を露出
させないように犠牲酸化膜（５２）を除去しない状態と
して実施することができる。

【００２０】請求項６の発明によれば、犠牲酸化膜剥離
工程を、複数回実施するうちの少なくとも１回は全領域
の犠牲酸化膜（５１）について剥離するようにしたの
で、窒素雰囲気中で行なう熱拡散工程において受けた半
導体層の除去を全面に行ないながら、特性上で特に大き
く影響を受けるゲート酸化膜（４４）領域部分について
はさらに必要な犠牲酸化膜（５１，５２）の厚さに相当
する分だけ除去することができ、より、実情に対応した
製造工程とすることができる。

【００２１】請求項７の発明によれば、半導体装置（２
１）を論理回路用のＭＯＳ素子（２３，２４）に高圧用
素子（２２）を一体に設ける構成とし、その高圧用素子
（２２）の形成工程において熱拡散工程としてウェル領
域（３３）をドライブ拡散するためのドライブ拡散工程
が設けられているので、このドライブ拡散工程において
発生するゲート酸化膜（４４）形成領域のＬＯＣＯＳ酸
化膜（３１）近傍の部分への悪影響を取り除いて良質な
ゲート酸化膜（４４）を形成することができるようにな
る。

【００２２】請求項８の発明によれば、高圧用素子とし
て横方向二重拡散型ＭＯＳ（ＬＤＭＯＳ）トランジスタ
（２２）を形成するので、上述したように、そのウェル
領域（３３）を形成する場合のドライブ拡散工程におい
て発生するゲート酸化膜（４４）形成領域のＬＯＣＯＳ
酸化膜（３１）近傍の部分への悪影響を取り除いて良質
なゲート酸化膜（４４）を形成することができるように
なる。

【００２３】

【発明の実施の形態】（第１の実施形態）以下、本発明
を高圧用素子としてのＬＤＭＯＳ型トランジスタおよび
論理回路用ＭＯＳ素子としてのＣＭＯＳ回路を備えた構
成の集積回路素子を製造する場合の製造方法に適用した
場合の第１の実施形態について図１ないし図４を参照し
て説明する。

【００２４】図２は、集積回路素子２１の一部を模式的
な断面構造で示すもので、高圧用素子であるｎチャンネ
ル型のＬＤＭＯＳトランジスタ２２および論理回路用Ｍ
ＯＳ素子としてのｎチャンネル型ＭＯＳトランジスタ２
３，ｐチャンネル型ＭＯＳトランジスタ２４で構成され
るＣＭＯＳ論理回路部２５を示しており、これらＬＤＭ
ＯＳトランジスタ２２とＣＭＯＳ論理回路部２５との間
には素子を形成しないバッファ領域２６が設けられてい
る。

【００２５】次に、内部構造について説明する。集積回
路素子２１は、シリコン基板２７上にシリコン酸化膜な
どの絶縁膜２８を介して単結晶シリコン薄膜部分を形成
したいわゆるＳＯＩ基板に形成されたもので、この単結
晶シリコン薄膜部分に形成されるＬＤＭＯＳトランジス
タ２２，ＣＭＯＳ回路部２５およびバッファ領域２６の
それぞれの境界部分には絶縁膜２８の表面まで達するト
レンチを形成して内部にシリコン酸化物としての絶縁膜
２９を埋め込んだトレンチ分離されている。

【００２６】ＬＤＭＯＳトランジスタ２２およびＣＭＯ
Ｓ回路部２５が形成される単結晶シリコン薄膜部分は、
下層側に極めて低不純物濃度（真性半導体に近い不純物
濃度）のｉ層３０ａが設けられると共に、その上層側に
は低不純物濃度のｎ型層３０ｂが設けられている。表面
には所定のパターニングにより形成したＬＯＣＯＳ酸化
膜３１が形成されている。ＬＤＭＯＳトランジスタ２２
の形成領域にはＬＯＣＯＳ酸化膜３１の開口部のソース
領域に対応してｐ型ウェル領域３２が所定深さまで形成
され、そのｐ型ウェル領域３２と重なるようにして所定
領域に形成されるｐ型チャンネル領域３３が形成されて
いる。

【００２７】また、このｐ型チャンネル領域３３内には
ｎ型ソース領域３４およびウェルの電位をとる領域３５
が形成されている。一方、低濃度ｎ型層３０ｂの表面の
所定部位にはドレインコンタクト領域３６が形成されて
いる。ｐ型チャンネル領域３３の表面部分には所定膜厚
の高耐圧用のゲート酸化膜３７が設けられると共にポリ
シリコンをパターニングして形成したゲート電極３８が
形成されている。ゲート電極３８および他の部分を全体
に覆うように形成された保護膜３９の一部を開口させ
て、アルミニウム膜をパターニングして形成したソース
電極４０およびドレイン電極４１が設けられている。

【００２８】以上のようにｎチャンネル型のＬＤＭＯＳ
トランジスタ２２が構成されており、これにより、基板
の表面側にｎ型ソース領域３４とドレインコンタクト領
域３６とが配置形成される横型構造とされており、ゲー
ト電極３８にゲートバイアスを印加することでソース電
極４０とドレイン電極４１との間の通電を制御すること
ができる。また、周知のようにこの構造では、二重拡散
構造を採用するので、チャンネル長の形成精度が高くな
ると共に、素子の高耐圧化を図りやすく駆動用のトラン
ジスタとして利用することができるものである。

【００２９】また、ＣＭＯＳ回路部２５にはＬＯＣＯＳ
酸化膜３１の開口部に対応して、ｎチャンネル型ＭＯＳ
トランジスタ２３を形成するためのｐ型ウェル領域４２
およびｐチャンネル型ＭＯＳトランジスタ２４を形成す
るためのｎ型ウェル領域４３が形成されている。

【００３０】これらｐ型ウェル領域４２およびｎ型ウェ
ル領域４３のそれぞれの表面にはゲート酸化膜４４が形
成され、ポリシリコンをパターニングして形成したゲー
ト電極４５が形成される。そして、このゲート電極４５
に対応してｐ型ウェル領域４２およびｎ型ウェル領域４
３のそれぞれの表面部にはソース領域およびドレイン領
域となる拡散領域４６が形成され、それぞれにアルミニ
ウムをパターニングすることにより電極４７が形成され
ている。なお、図示の状態では、ｐ型ウェル領域４２の
ソース領域およびドレイン領域は形成方向の都合で現れ
ない状態となっている。

【００３１】以上のようにＣＭＯＳ回路部２５の一部が
構成されており、これにより、ｎチャンネル型ＭＯＳト
ランジスタ２３およびｐチャンネル型ＭＯＳトランジス
タ２４によりＣＭＯＳ論理回路が形成される。また、こ
のＣＭＯＳ回路部２５による演算出力は、例えばＬＤＭ
ＯＳトランジスタ２２の駆動信号として利用されるよう
になっている。

【００３２】次に、上記構成の集積回路素子２１の製造
工程について、本発明の要旨と関係する部分について図
３および図４を参照して説明する。すなわち、ＬＤＭＯ
Ｓトランジスタ２２の製造工程においてｐ型チャンネル
領域３３を形成する過程で発生する技術的課題を解決す
る製造工程を設けたところを中心として述べる。

【００３３】図３（ａ）は、前述した図２の構成の集積
回路素子２１を製造する途中の状態を示している。具体
的には、ＳＯＩ基板として、シリコン基板２７上に絶縁
膜２８を介してｉ層３０ａに相当する単結晶シリコン薄
膜を形成したものを用い、これに、周知のドライエッチ
ング処理などの方法により所定パターンのトレンチを形
成して絶縁膜２９を埋め込んだ状態とし、この後、ｎ型
不純物を表面から全面に導入拡散して低濃度ｎ型層３０
ｂを所定深さまで形成している。

【００３４】続いて、フォトリソグラフィ処理により表
面の酸化膜にパターンを形成してｐ型不純物を導入して
ｐ型ウェル領域３２および４２を形成すると共にｎ型不
純物を導入してｎ型ウェル領域４３を形成している。次
いで、フォトリソグラフィ処理により窒化膜を所定パタ
ーンに形成してＬＯＣＯＳ酸化をしてＬＯＣＯＳ酸化膜
３１を形成する。窒化膜を除去して同図（ａ）に示す状
態となる。なお、この後、必要に応じて、仮酸化を行な
って仮酸化膜をシリコン表面に形成した後、この仮酸化
膜を除去して図示の状態とする。

【００３５】次に、熱酸化により全面に酸化膜を形成
し、続けてその表面にポリシリコン膜を積層形成し、こ
れをフォトリソグラフィ処理によってフォトレジスト４
８を所定形状にパターニングし、ポリシリコン膜および
酸化膜をエッチング除去して、ゲート酸化膜３７および
ゲート電極３８を形成する（同図（ｂ）参照）。

【００３６】フォトレジスト４８を除去した後、全面に
パッド酸化処理を行なってパッド酸化膜４９を積層形成
し、この状態でフォトリソグラフィ処理によってｐ型チ
ャンネル領域３３となる部分を開口するようにフォトレ
ジストをパターニングし、この後、所定条件でイオン注
入を行なう（同図（ｃ）参照）。

【００３７】次に、熱拡散工程としてのチャンネルウェ
ルドライブ拡散工程を行なう。これは、例えば、窒素雰
囲気中で１０００℃以上の温度にて行なうもので、好ま
しくは１１５０℃あるいは１０５０℃などの温度で、イ
オン注入により導入された不純物が所定の深さまで拡散
されるように時間を設定して行なわれる。これにより、
図４（ａ）に示すように、ｐ型チャンネル領域３３が形
成される。

【００３８】なお、このチャンネルウェルドライブ拡散
工程を実施することにより、パッド酸化膜４９を介して
シリコンの表面に窒素が侵入し、窒化物を生成する。こ
れは、特にＬＯＣＯＳ酸化膜３１を形成した部分に近い
領域のシリコンの表面においてＬＯＣＯＳ酸化膜３１か
ら受ける応力歪みに起因して起こる現象と考えられ、こ
れによって前述したように、ゲート酸化膜の形成に支承
を来しているものである。この場合、窒化物が形成され
ている量は、チャンネルウェルドライブ拡散工程の条件
によって異なることが予想される。

【００３９】この後、全面に形成されていたパッド酸化
膜４９をエッチングにより除去し、犠牲酸化膜形成工程
にて、熱酸化を行なうことにより所定膜厚の犠牲酸化膜
５０を表面に全面に渡って形成する（同図（ａ）参
照）。続いて、犠牲酸化膜剥離工程を実施して基板の全
面に形成されている犠牲酸化膜５０をエッチングにより
除去する。これにより、ＣＭＯＳ回路部２５のｐ型ウェ
ル領域４２およびｎ型ウェル領域４３のそれぞれの表層
の窒化されたシリコンが強制的に酸化されて犠牲酸化膜
５０とした上で剥離されるので、窒素化合物に変質して
いないシリコンの表面を露出させた状態とすることがで
きる。

【００４０】なお、上述の犠牲酸化膜形成工程において
は、犠牲酸化量つまり犠牲酸化膜５０形成する膜厚は、
図１に示しているように、この後形成するＣＭＯＳ回路
部２５のゲート酸化膜４４の特性と大きく関係してお
り、例えば、発明者らが実測した結果では、４０ｎｍ程
度以上形成することでゲート酸化膜４４の絶縁耐圧が所
定レベル（例えば７ＭＶ／ｃｍ）で且つプロセス変動の
少ない安定領域に入ることが分かった。したがって、工
程の余裕度を考慮して、例えば、５０ｎｍ程度ないし６
０ｎｍ程度の膜厚の犠牲酸化膜５０を形成することが好
ましい。なお、図中、異なる特性は、ＬＯＣＯＳ酸化膜
３１により囲まれた領域の周囲長さが長い場合（三角
印）と短い場合（丸印）とを示している。

【００４１】さて、上述のようにして犠牲酸化膜５０を
剥離すると、次に、ＣＭＯＳ回路部２５のゲート酸化膜
４４を形成すべく、ゲート酸化工程を実施する。これ
は、所望の膜厚のゲート酸化膜４４を形成するように熱
酸化処理を行なうものである。次いで、全面にポリシリ
コンを所定膜厚だけ形成し、フォトリソグラフィ処理に
よってパターニングすることで、ｎチャンネル型ＭＯＳ
トランジスタ２３およびｐチャンネル型ＭＯＳトランジ
スタ２４のゲート電極４５を形成する（同図（ｂ）参
照）。

【００４２】以下、周知の製造工程を実施することによ
り、ｐ型およびｎ型の不純物を導入してソースコンタク
ト領域３４，ウェルの電位をとる領域３５，ソース領域
４６，ドレイン領域４６を形成し、保護膜３９を積層形
成して所定部位に開口部を形成し、さらにアルミニウム
膜を蒸着形成してパターニングすることにより電極４
０，４１，４７を形成して集積回路素子２１を形成す
る。

【００４３】このような本実施形態によれば、ＬＤＭＯ
Ｓトランジスタ２２のｐ型チャンネル領域３３を形成す
る際に行なうチャンネルウェルドライブ拡散工程を実施
した後に、ＣＭＯＳ回路部２５のゲート酸化膜４４を形
成する工程を実施する前に、犠牲酸化膜形成工程および
犠牲酸化膜除去工程を所定条件で実施することにより、
ゲート酸化膜４４の形成領域のシリコン表面に形成され
た窒化物を犠牲酸化膜５０に変化させた上で除去するこ
とができるようになり、ゲート酸化膜４４を均一で絶縁
耐圧を安定したものとすることができるようになる。

【００４４】この場合において、図１にも示したよう
に、犠牲酸化膜５０の膜厚を４０ｎｍ以上に設定するこ
とで、ゲート酸化膜４４の絶縁耐圧特性が所定レベル以
上で且つ安定領域となることを見出だし、工程の安定性
を考慮して５０ｎｍ〜６０ｎｍ程度に形成するようにし
たので、不必要に犠牲酸化膜５０を形成して剥離するこ
とによる他の酸化膜への悪影響を極力防止しながら、安
定した電気的特性が得られるゲート酸化膜４４を確実に
形成することができる。

【００４５】（第２の実施形態）図５および図６は、本
発明の第２の実施形態を示すもので、以下、第１の実施
形態と異なる部分について説明する。なお、この第２の
実施形態においては、犠牲酸化膜形成工程および犠牲酸
化膜剥離工程を複数回である２回に分けて実施するよう
にしたもので、２回目の犠牲酸化膜剥離工程ではＬＤＭ
ＯＳトランジスタ２２側の犠牲酸化膜を残したままと
し、ＣＭＯＳ回路部２５の犠牲酸化膜のみを剥離するよ
うにしたところが異なるところである。

【００４６】図５（ａ）は、チャンネルウェルドライブ
拡散工程が終了した後に、第１回目の犠牲酸化膜形成工
程を実施して所定膜厚の犠牲酸化膜５１を全面に形成し
た状態を示している。このとき犠牲酸化膜５１の形成膜
厚は、第１の実施形態において説明した膜厚である５０
〜６０ｎｍよりも薄く設定されており、例えば２５ｎｍ
程度の膜厚だけ形成する。続いて、この犠牲酸化膜５１
をエッチングにより剥離してｐ型チャンネル領域３３，
ドレインコンタクト領域３６，ｐ型ウェル領域４２，ｎ
型ウェル領域４３のシリコン面を露出させるようにする
（同図（ｂ）参照）。

【００４７】これにより、シリコン面が露出される部分
では、チャンネルウェルドライブ拡散工程で窒化された
シリコンがある程度酸化されて犠牲酸化膜５１として剥
離される。この場合、高圧用素子としてのＬＤＭＯＳト
ランジスタ２２においては、シリコンが窒化されること
による悪影響を大きく受けることはないので、犠牲酸化
膜５１の膜厚が２５ｎｍ程度であっても十分にその効果
を得ることができるが、ＣＭＯＳ回路部２５では、ゲー
ト酸化膜４４を形成する領域であることから、電気的特
性に対してより敏感に影響を受ける。

【００４８】次に、第２回目の犠牲酸化膜形成工程を実
施して残りの膜厚分（例えば２５ｎｍ程度）だけ犠牲酸
化膜５２を全面に形成する（同図（ｃ）参照）。この
後、フォトリソグラフィ処理によりフォトレジスト５３
を塗布してＣＭＯＳ回路部２５の表面を露出させた状態
にパターニングし、第２回目の犠牲酸化膜剥離工程を実
施してＣＭＯＳ回路部２５の表面に形成されている犠牲
酸化膜５２を剥離する（図６（ａ）参照）。

【００４９】これにより、前述したチャンネルウェルド
ライブ拡散工程により発生したシリコンの窒化物を確実
に除去することができ、ＣＭＯＳ回路部２５に形成する
ゲート酸化膜４４を均一に設けることができ、電気的特
性を安定したものとすることができるようになる。ま
た、このとき、ＬＤＭＯＳトランジスタ２２の表面をフ
ォトレジスト５３により覆っているので、犠牲酸化膜５
２のエッチング処理によるＬＯＣＯＳ酸化膜３１あるい
は高耐圧用のゲート酸化膜３７などが悪影響を受けるの
を極力低減でき、耐圧特性などの電気的諸特性の劣化を
防止することができる。

【００５０】この後、フォトレジスト５３を剥離し、Ｃ
ＭＯＳ回路部２５のゲート酸化膜４４を形成すると共に
ポリシリコンによるゲート電極４５を形成し（同図
（ｂ）参照）、以下、前述と同様にして工程を進めるこ
とにより集積回路素子２１を形成する。

【００５１】このような第２の実施形態によれば、犠牲
酸化膜形成工程および犠牲酸化膜剥離工程を２回に分け
て実施すると共に、第２回目の犠牲酸化膜剥離工程にお
いては、ＬＤＭＯＳトランジスタ２２側に形成された犠
牲酸化膜５２を剥離しないようにしているので、チャン
ネルウェルドライブ拡散工程を実施することに起因して
ゲート酸化膜４４の特性が劣化するのを確実に防止しな
がら、犠牲酸化膜剥離工程の実施時に発生しやすいＬＤ
ＭＯＳトランジスタ２２の特性劣化も防止することがで
きるようになる。

【００５２】これは、犠牲酸化膜５１を厚く形成する
と、犠牲酸化膜剥離工程でのエッチングに要する時間が
長くなり、ＬＯＣＯＳ酸化膜３１の周辺にエッチングが
及んでダメージが与えられ、ひいてはこれがＬＤＭＯＳ
トランジスタ２２の耐圧低下につながる。このとき、犠
牲酸化膜５１のエッチング量が多くなると、さらに高耐
圧用のゲート酸化膜３７が端部から浸食されてしまう場
合があり、このような状態となると、この後のゲート電
極３８を形成する際のポリシリコン膜が浸食された部分
まで入り込んで最終状態まで残ることがある。すると、
この浸食部に残存したポリシリコンの悪影響を受けて耐
圧が低下してしまう不具合を引き起こす。そこで、この
実施形態においては、このような事情を考慮して犠牲酸
化膜５１のエッチング時間を少なくすることができるこ
とから、上述したような効果を得ることができるのであ
る。。

【００５３】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。高圧用
素子は、ｎチャンネル型のＬＤＭＯＳトランジスタ２２
に限らず、ｐチャンネル型のＬＤＭＯＳトランジスタで
も良いし、両者を一体に設けらる構成の半導体装置にも
適用できるし、さらには、縦形のＭＯＳトランジスタを
用いる場合でも適用できる。加えて、ＭＯＳトランジス
タのみならず、バイポーラトランジスタや、ダイオード
あるいはサイリスタなどの他の高圧用の用途に使用され
る高圧用素子でも良い。

【００５４】論理回路用のＭＯＳ素子は、ＣＭＯＳ回路
部２５を構成するｎチャンネル型ＭＯＳトランジスタ２
３やｐチャンネル型ＭＯＳトランジスタ２４に限らず、
ｎチャンネル型ＭＯＳトランジスタのみを用いる構成の
場合やｐチャンネル型ＭＯＳトランジスタのみを用いる
構成の場合についても適用することができる。

【００５５】第１の実施形態において、犠牲酸化膜剥離
工程は、ＬＤＭＯＳトランジスタ２２側の犠牲酸化膜５
０をフォトレジストで覆ってＣＭＯＳ回路部２５側の犠
牲酸化膜５０のみを除去するようにしても良い。この場
合は、ＬＤＭＯＳトランジスタ２２の表面に犠牲酸化膜
５０が残るが、その犠牲酸化膜５０が残ることに起因し
て発生する電気的特性の劣化などの悪影響が少なく許容
できる場合には、このようにしても差支えない。

【００５６】犠牲酸化膜形成工程および犠牲酸化膜剥離
工程を必要に応じて３回以上に分けて行なうこともでき
る。第２の実施形態において、２回の犠牲酸化膜形成工
程では、適宜の膜厚に犠牲酸化膜を形成することができ
る。この場合において、合計の犠牲酸化膜の膜厚が５０
〜６０ｎｍ程度形成されることが条件となる。チャンネ
ルウェルドライブ拡散工程の実施条件が異なる場合に対
応して、図１に相当するデータを得ることにより、犠牲
酸化膜として必要な膜厚をゲート酸化膜の絶縁耐圧が安
定領域に入る条件を求めて設定することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す犠牲酸化量とゲ
ート酸化膜の絶縁耐圧との相関関係を示す図

【図２】対象となるＩＣチップの要部の模式的断面図

【図３】製造工程を示す模式的断面図（その１）

【図４】製造工程を示す模式的断面図（その２）

【図５】本発明の第２の実施形態の製造工程を示す模式
的断面図（その１）

【図６】製造工程を示す模式的断面図（その２）

【図７】従来例の製造工程を示す模式的断面図

【図８】図７中でゲート酸化膜の膜厚が不均一となる部
分を拡大して示す図

【符号の説明】

２１は集積回路素子、２２はＬＤＭＯＳトランジスタ
（高圧用素子）、２３はｎチャンネル型ＭＯＳトランジ
スタ（論理回路用ＭＯＳ素子）、２４はｐチャンネル型
ＭＯＳトランジスタ（論理回路用ＭＯＳ素子）、２５は
ＣＭＯＳ回路部、２６はバッファ領域、２７はシリコン
基板、２８は絶縁膜、２９は絶縁膜、３０ａはｉ層、３
０ｂはｎ型層、３１はＬＯＣＯＳ酸化膜、３２はｐ型ウ
ェル領域、３３はｐ型チャンネル領域、３４はｎ型ソー
ス領域、３６はドレインコンタクト領域、３７はゲート
酸化膜、３８はゲート電極、３９は保護膜、４２はｐ型
ウェル領域、４３はｎ型ウェル領域、４４はゲート酸化
膜、４５はゲート電極、５０，５１，５２は犠牲酸化膜
である。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＬＯＣＯＳ酸化膜（３１）により周囲と
   区画された論理回路用のＭＯＳ素子（２３，２４）を含
   んで構成される半導体装置の製造方法において、 前記論理回路用のＭＯＳ素子（２３，２４）のゲート酸
   化膜（４４）の形成工程よりも以前に窒素雰囲気中で行
   なう熱拡散工程が存在する場合に、その熱拡散工程の終
   了後で前記ゲート酸化膜（４４）の形成工程の実施に先
   だって行なう工程として、 前記ゲート酸化膜（４４）を形成する部分の半導体基板
   の表面に所定膜厚の犠牲酸化膜（５０，５１，５２）を
   熱酸化により形成する犠牲酸化膜形成工程と、 この犠牲酸化膜（５０，５１）をエッチング処理して剥
   離する犠牲酸化膜剥離工程とを設けたことを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   において、 前記犠牲酸化膜形成工程は、前記犠牲酸化膜（５０，５
   １，５２）の膜厚として、後の工程で形成するゲート酸
   化膜（４４）の絶縁耐圧が所定レベル以上となり且つそ
   の絶縁耐圧が犠牲酸化膜（５０，５１，５２）の膜厚依
   存性が少なくなる安定領域の膜厚に設定されていること
   を特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２に記載の半導体装置の製造方法
   において、 前記犠牲酸化膜形成工程は、前記犠牲酸化膜（５０，５
   １，５２）の膜厚として、前記熱拡散工程における処理
   温度および処理時間に応じて前記安定領域の膜厚となる
   ように設定することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項１ないし３のいずれかに記載の半
   導体装置の製造方法において、 前記犠牲酸化膜形成工程および前記犠牲酸化膜剥離工程
   を複数回に分けて実施し、各犠牲酸化膜形成工程におい
   て形成する犠牲酸化膜（５１，５２）の膜厚の合計が所
   定膜厚となるように設定されていることを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 請求項１ないし４のいずれかに記載の半
   導体装置の製造方法において、 前記犠牲酸化膜除去工程は、前記ゲート酸化膜（４４）
   を形成する対象領域を含んで必要な領域について選択的
   に実施することを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   において、 前記犠牲酸化膜剥離工程は、複数回実施するうちの少な
   くとも最初の１回は全領域の犠牲酸化膜（５１）につい
   て剥離するように実施することを特徴とする半導体装置
   の製造方法。
7. 【請求項７】 請求項１ないし６のいずれかに記載の半
   導体装置の製造方法において、 前記半導体装置には、高圧用素子（２２）が形成され、
   その高圧用素子（２２）の形成工程において前記熱拡散
   工程としてウェル領域（３３）をドライブ拡散するため
   のドライブ拡散工程が設けられていることを特徴とする
   半導体装置の製造方法。
8. 【請求項８】 請求項７に記載の半導体装置の製造方法
   において、 前記半導体装置に形成される高圧用素子（２２）は横方
   向二重拡散型ＭＯＳ（ＬＤＭＯＳ）トランジスタである
   ことを特徴とする半導体装置の製造方法。