JPH06326090A - 集積回路の素子分離方法 - Google Patents

集積回路の素子分離方法

Info

Publication number
JPH06326090A
JPH06326090A JP6080566A JP8056694A JPH06326090A JP H06326090 A JPH06326090 A JP H06326090A JP 6080566 A JP6080566 A JP 6080566A JP 8056694 A JP8056694 A JP 8056694A JP H06326090 A JPH06326090 A JP H06326090A
Authority
JP
Japan
Prior art keywords
oxide film
film
element isolation
forming
oxidizable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6080566A
Other languages
English (en)
Other versions
JP3701326B2 (ja
Inventor
Sung-Tae Ahn
聖泰 安
Tai-Su Park
泰緒 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH06326090A publication Critical patent/JPH06326090A/ja
Application granted granted Critical
Publication of JP3701326B2 publication Critical patent/JP3701326B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【目的】 素子分離領域（非活性領域）の幅が狭い所で
も十分な厚さのフィルド酸化膜を形成することの可能な
改良された LOCOS方法を提供する。 【構成】 素子分離領域１０、１１を限定した後、１次
フィルド酸化により素子分離領域１０、１１上に１次フ
ィルド酸化膜１２、１３を形成する。次に、その結果物
上にHTO, LTO, SOG などの酸化膜を形成する。次いで、
乾式食刻法による異方性食刻または CMPなどによって前
記酸化膜を素子分離領域１０、１１にのみ残して除去す
る。このとき、幅の狭い素子分離領域１０では素子分離
領域１０の全面にわたって前記酸化膜が残存してそのま
ま２次フィルド酸化膜１４を形成する。これにより、幅
の狭い素子分離領域１０の１次フィルド酸化膜と２次フ
ィルド酸化膜との総厚さが厚さが幅の広い酸化分離領域
１１の１次フィルド酸化膜の厚さと等しいか、むしろ厚
い素子分離構造を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路（integrated c
ircuits ）の素子分離方法（device isolation method
) に係り、特に素子分離領域（非活性領域）の幅が狭
い所でも十分な量（厚さ）のフィルド酸化膜を形成する
ことが可能な改良されたLOCOS(Local oxidation of Sil
licon)方法に関する。
【０００２】
【従来の技術】集積回路が高集積を必要とするようにな
る以前には、バイポーラ素子の場合には接合隔離技術に
よって十分な隔離がなされ、MOS 素子の場合には保護酸
化膜によって隣接酸化膜間に完全な隔離がなされた。し
かし、半導体装置の高集積化傾向に従って素子分離領域
を最小化する必要が生じ、最近まではLOCOS 方法がその
ような素子分離方法の主流をなして来た。しかし、素子
設計寸法がサブミクロン(submicron) の大きさまで縮む
につれ、LOCOS 方法は多数の欠陥を露出するようになっ
た。その欠点中一つは、素子分離構造の形成時に幅が広
い素子分離領域ではフィルド酸化膜が多く成長し幅が狭
い素子分離領域ではフィルド酸化膜が少なく成長する、
いわゆるフィルド酸化膜シニング効果（field oxide th
inning effect)である。（参照文献；S.Wolf, Sillicon
Processing for the VLSI ERA Vol.2. California: La
ttice Press, 1990,p.26 ) 図１は従来のLOCOS 系列の素子分離方法で発生するフィ
ルド酸化膜シニング効果を説明するための断面図であ
る。
【０００３】半導体基板１上で窒化膜２の部分食刻で限
定された各素子分離領域５、６に形成されたフィルド酸
化膜３、４はＷ１の幅を有する狭い素子分離領域５では
Ｌ１の厚さを有し、Ｗ２の幅を有する広い素子分離領域
６ではＬ２の厚さを有する。一般に、Ｗ１＜Ｗ２ならＬ
１＜Ｌ２の関係が成立する。すなわち、素子分離領域の
幅が小さいほど形成されるフィルド酸化膜の厚さが小さ
くなり、幅が広い素子分離領域のフィルド酸化膜の厚さ
と幅が狭い素子分離領域のフィルド酸化膜の厚さとの間
に差が生じる。この差はＷ１がサブミクロンの大きさに
なると極めて深刻になる。例えば、 1.5μm の幅を有す
る素子分離領域ではフィルド酸化膜が約400nmの厚さに
成長するとき、0.8 μm の幅を有する素子分離領域では
約 290nmの厚さを有することになる。（参照文献；S.Wo
lf, Sillicon Processing for the VLSI ERA Vol.2. Ca
lifornia: Lattice Press, 1990,p.26) このような現象
は幅が広い素子分離領域と狭い素子分離領域との利用可
能な酸化体減少（Reduction in oxidants ) の差に起因
することが知られている。
【０００４】前述したフィルド酸化膜シニング効果は多
数の問題を引き起こす。後続工程のゲートポリシリコン
蒸着前の湿式食刻工程では幅が広い素子分離領域でも幅
が狭い素子分離領域でも同じ量のフィルド酸化膜が除去
されるため、幅が狭い素子分離領域では素子分離に十分
なフィルド酸化膜を維持することができなくなり隔離大
きさ（isolation size) が大幅に縮むようになる。従っ
て、後続工程のソース／ドレンイオン注入時イオンがさ
らに近く注入されるためパンチスルー（punchthrough)
が発生する。また、後工程のエッチバック（Etch back)
の結果フィルド（Field)の鋭い段差以下にフィルド酸化
膜が残ることにより、後続するゲートポリシリコンの食
刻が不十分になり前記ゲートポリシリコンが互いに連結
するストリンガ（stringer）問題を起こす。またフィル
ド酸化膜の厚さが小さくなりゲートポリシリコンと下部
シリコンとの容量（capacitance)が増加して半導体装置
の速度を減少させ、フィルド酸化後フィルドイオンを注
入するポストインプランティション（post-implantatio
n)時に注入されるイオンの位置を同一にすることができ
ずスレショルド電圧（threshold voltage)の調節が難し
くなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は前記フ
ィルド酸化膜シニング効果による多数の問題点を解決す
るため、幅が狭い素子分離領域のフィルド酸化膜の厚さ
が幅が広い素子分離領域のフィルド酸化膜の厚さと等し
いか、むしろ厚い素子分離構造を形成することが可能な
改良された LOCOS方法を提供することである。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の半導体装置の素子分離方法は、半導体基板
上にパッド酸化膜と窒化膜とを順次に形成する段階と、
前記窒化膜を部分食刻して活性領域を電気的に隔離する
素子分離領域を限定する段階と、前記素子分離領域の熱
酸化（Thermal Oxidation ）によって１次フィルド酸化
膜を形成する段階と、前記食刻された窒化膜および前記
１次フィルド酸化膜上の全面に酸化物質を覆って酸化膜
を形成する段階と、前記酸化膜が前記素子分離領域にの
みセルフアライン（self-align）されて残るように前記
酸化膜を除去し、前記１次フィルド酸化膜上に２次フィ
ルド酸化膜を形成する段階と、前記活性領域の前記窒化
膜と前記パッド酸化膜とを除去する段階とを含む。
【０００７】また本発明は、半導体基板上にパッド酸化
膜と窒化膜とを順次に形成する段階と、前記窒化膜を部
分食刻して活性領域を電気的に隔離する素子分離領域を
限定する段階と、前記素子分離領域の熱酸化( Thermal
Oxidation)によって１次フィルド酸化膜を形成する段階
と、前記食刻された窒化膜および前記１次フィルド酸化
膜上の全面に可酸化物を覆って可酸化膜を形成する段階
と、前記素子分離領域にのみ前記可酸化膜がセルフアラ
インされて残るように前記可酸化膜を除去する段階と、
前記１次フィルド酸化膜上に残った前記可酸化膜を２次
フィルド酸化させて２次フィルド酸化膜を形成する段階
と、前記活性領域の前記窒化膜と前記パッド酸化膜とを
順次に除去する段階とを含む半導体装置の素子分離方法
によっても達成されうる。
【０００８】
【作用】本発明によれば、幅が狭い素子分離領域のフィ
ルド酸化膜の厚さが幅が広い素子分離領域のフィルド酸
化膜の厚さと等しいか、むしろ厚い素子分離構造を形成
することができるLOCOS 方法を提供することにより、従
来のLOCOS 系列の素子分離方法が有する欠点の一つであ
るフィルド酸化膜シニング効果を克服し、サブミクロン
以下の設計寸法でも素子分離に十分なフィルド酸化膜の
量（厚さ）を提供することができる。
【０００９】
【実施例】以下添付した図面に基づき、本発明を詳細に
説明する。 （第１実施例）図２〜図４は本発明による素子分離方法
の一実施例の製造工程を示す断面図である。
【００１０】図２の（Ａ）、図３の（Ａ）および図４の
（Ａ）は幅が狭い素子分離領域の製造工程を示し、図２
の（Ｂ）、図３の（Ｂ）および図４の（Ｂ）は幅が広い
素子分離領域の製造工程を示す。まず、図２の（Ａ）お
よび図２の（Ｂ）に示すように半導体基板７上にパッド
酸化膜８を熱的成長させて窒化膜９を１０００〜２００
０Å程度の厚さで蒸着した後、ホトリソグラフィ（phot
olithography) 工程によって素子分離領域となる部位の
窒化膜９を除去することにより活性領域を電気的に隔離
する素子分離領域１０、１１を限定する。次いで、活性
領域（素子形成領域）間にパンチスルーの危険が大きい
場合には、窒化膜を部分的に除去して露出した素子分離
領域１０、１１に形成されたパッド酸化膜８と半導体基
板７を乾式法あるいは湿式法によって順次に食刻してリ
セス（recessed) 構造を形成する工程を追加することも
できる。前記工程はリセスの深さが少なく活性領域（素
子形成領域）間にパンチスルーの危険が大きい場合に適
用することができる。次に、窒化膜９を酸化マスク（Ox
idation Mask) として使用して前記素子分離領域の熱酸
化によって１０００〜２０００Å程度の厚さで１次フィ
ルド酸化膜１２、１３を成長させる。
【００１１】次いで、図３の（Ａ）および図３の（Ｂ）
に示すように、前記図２の（Ａ）および図２の（Ｂ）に
示したように素子分離領域１０、１１に１次フィルド酸
化膜１２、１３を形成した後、その結果物の全面に蒸着
などの方法で酸化物質を覆って酸化膜（図示せず）を形
成する。この酸化物質としては例えば、HTO(high tempe
rature oxide）、 LTO(low temperature oxide）、 SOG
(spin on glass) などが使用可能である。次いで、乾式
食刻法による異方性食刻または CMPなどの方法で前記素
子分離領域にのみ前記酸化膜がセルフアラインされて残
るように前記酸化膜を除去することにより、１次フィル
ド酸化膜１２、１３上に２次フィルド酸化膜１４、１５
を形成する。この際、図３の（Ａ）に示すように素子分
離領域の幅が狭い所ではコンタクトエッチ(contact etc
h)が足りないように素子分離領域全体にわたって前記酸
化膜が残存してそのまま２次フィルド酸化膜１４を形成
し、図３の（Ｂ）に示すように素子分離領域の幅が広い
所では前記酸化膜がスペーサ（spacer) 形態に残って２
次フィルド酸化膜１５を形成する。ここで、前記酸化膜
の除去方法として乾式食刻法による異方性食刻の代わり
に CMP(chemical mechanical polishing) を使用する
と、幅が広い素子分離領域では残存する酸化物質の量は
前記の場合と同程度だが、幅の狭い素子分離領域ではは
るかに多い量の酸化物質が残存して狭い素子分離領域の
２次フィルド酸化膜の厚さが増加するようになるため本
発明の効果をさらに高めることができる。これにより、
幅の狭い素子分離領域の１次フィルド酸化膜および２次
フィルド酸化膜の総厚さが幅の広い素子分離領域の１次
フィルド酸化膜の厚さと等しいか、むしろ大きい素子分
離構造が得られる。
【００１２】さらに、前記２次フィルド酸化膜を熱処理
（annealing)し、熱酸化膜（thermal oxide)のように湿
式食刻に対する耐性が強い構造に変換する工程を追加す
ることも可能である。この熱処理工程は前記酸化物質を
覆って前記酸化膜を形成した直後、前記２次フィルド酸
化膜を形成する前に実施することもできる。次に、図４
の（Ａ）および図４の（Ｂ）に示すように、活性領域
（素子形成領域）の窒化膜９とパッド酸化膜８とを順次
に除去する。この際、窒化膜除去後にフィルド酸化膜の
上部縁の兎耳状に突出した部分はゲートポリシリコン蒸
着前に数回の湿式食刻工程を経る間に鈍くなり、図４の
（Ａ）と図４の（Ｂ）に示すようになだらかな輪郭（pr
ofile)となる。
【００１３】（第２実施例）図２〜図７は本発明による
素子分離方法のまた他の実施例の製造工程を示す断面図
である。ここで、図２の（Ａ）、図５の（Ａ）、図６の
（Ａ）および図７の（Ａ）は幅が狭い素子分離領域の製
造工程を示し、図２の（Ｂ）、図５の（Ｂ）、図６の
（Ｂ）および図７の（Ｂ）は幅が広い素子分離の領域の
製造工程を示す。
【００１４】まず、図２の（Ａ）および図２の（Ｂ）に
示すように半導体基板７上にパッド酸化膜８を熱的成長
させ、窒化膜９を１０００〜２０００Å程度の厚さで蒸
着した後、ホトリソグラフィ(Photolithography)工程に
よって素子分離領域になる部位の窒化膜９を除去するこ
とにより、活性領域を電気的に隔離する素子分離領域１
０、１１を限定する。次いで、活性領域（素子形成領
域）間にパンチスルーの危険が大きい場合には、窒化膜
を部分的に除去して露出した素子分離領域１０、１１に
形成されたパッド酸化膜８と半導体基板７を乾式法ある
いは湿式法によって順次に食刻してリセス（recess) 構
造を形成する工程を追加することもできる。前記工程は
リセスの深さが浅くて活性領域（素子形成領域）間にパ
ンチスルーの危険が大きい場合に実施することができ
る。
【００１５】次に、窒化膜９を酸化マスク（Oxidation
Mask) として使用し、前記素子分離領域の熱酸化によっ
て１０００〜２０００Å程度の厚さで１次フィルド酸化
膜１２、１３を成長させる。次に、図５の（Ａ）および
図５の（Ｂ）に示すように、素子分離領域１０、１１に
１次フィルド酸化膜１２、１３を形成した後、その結果
物の前面に可酸化物質（例えばポリシリコン）を覆って
可酸化膜（図示せず）を形成する。次いで、乾式食刻法
による異方性食刻または CMPなどの方法で前記可酸化膜
が前記素子分離領域にのみセルフアラインされて残るよ
うに前記可酸化膜を除去する。この際、図５の（Ａ）に
示すように素子分離領域の幅が狭い所ではコンタクトエ
ッチが足りないように素子分離領域全体にわたって可酸
化膜１６が残存し、図５Ｂに示すように素子分離領域の
幅が広い所では可酸化膜１７がスペーサ形態に残る。前
記可酸化膜の除去方法として乾式食刻法による異方性食
刻の代わりに CMPを用いると、幅が広い素子分離領域で
は残存する可酸化物質の量は前記の場合と同程度だが、
幅の狭い素子分離領域でははるかに多い量の可酸化物質
が残存するようになり本発明の効果をさらに高めること
ができる。
【００１６】次いで、図６の（Ａ）および図６の（Ｂ）
に示すように、前記残存した可酸化膜１６、１７を２次
フィルド酸化させることにより２次フィルド酸化膜１
８、１９を形成する。これにより、幅が狭い素子分離領
域の１次フィルド酸化膜および２次フィルド酸化膜の総
厚さが幅が広い素子分離領域の１次フィルド酸化膜の厚
さと等しいか、むしろ厚い素子分離構造を得ることがで
きる。
【００１７】次に、図７の（Ａ）および図７の（Ｂ）に
示すように、前記活性領域の窒化膜９とパッド酸化膜８
とを順次に除去する。この際、窒化膜除去後にフィルド
酸化膜の上部縁の兎耳状に突出した部分はゲートポリシ
リコン蒸着前に数回の湿式食刻工程を経る間に鈍くな
り、図７の（Ａ）と図７の（Ｂ）に示すようになだらか
な輪郭（profile)となる。
【００１８】以上の実施例をもって本発明を詳細に説明
したが、この技術分野で通常の知識を持った者なら、本
発明の技術的思想の範囲を逸脱しない範囲内で本発明の
細部事項の多様な変形が可能なことが判る。
【００１９】
【発明の効果】本発明によれば、フィルド酸化膜シニン
グ効果によるパンチスルー、ストリンガ、容量増加によ
る半導体装置の速度低下およびスレショルド電圧調節の
困難等を防止することができるという利点がある。
【図面の簡単な説明】
【図１】従来の LOCOS素子分離方法で現れるフィルド酸
化膜シニング効果を説明するための断面図である。
【図２】本発明の第１実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【図３】本発明の第１実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【図４】本発明の第１実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【図５】本発明の第２実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【図６】本発明の第２実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【図７】本発明の第２実施例による半導体装置の素子分
離方法を示す製造工程図であり、（Ａ）は素子分離領域
の幅が狭い場合を示し、（Ｂ）は素子分離領域の幅が広
い場合を示す。
【符号の説明】
７ 半導体基板 ８ パッド酸化膜 ９ 窒化膜 １０ 素子分離領域 １１ 素子分離領域 １２ １次フィルド酸化膜 １３ １次フィルド酸化膜 １４ ２次フィルド酸化膜 １５ ２次フィルド酸化膜 １６ 可酸化膜 １７ 可酸化膜 １８ ２次フィルド酸化膜 １９ ２次フィルド酸化膜

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にパッド酸化膜と窒化膜と
    を順次に形成する段階と、 前記窒化膜を部分食刻して活性領域を電気的に隔離する
    素子分離領域を限定する段階と、 前記素子分離領域の熱酸化（Thermal Oxidation ）によ
    って１次フィルド酸化膜を形成する段階と、 前記食刻された窒化膜および前記１次フィルド酸化膜上
    の全面に酸化物質を覆って酸化膜を形成する段階と、 前記酸化膜が前記素子分離領域にのみセルフアラインさ
    れて残るように前記酸化膜を除去し、前記１次フィルド
    酸化膜上に２次フィルド酸化膜を形成する段階と、 前記活性領域の前記窒化膜と前記パッド酸化膜とを除去
    する段階とを含むことを特徴とする集積回路の素子分離
    方法。
  2. 【請求項２】 前記素子分離領域を限定する段階直後
    に、前記素子分離領域の前記パッド酸化膜と半導体基板
    とを順次に食刻してリセス構造を形成する工程をさらに
    含むことを特徴とする請求項１記載の集積回路の素子分
    離方法。
  3. 【請求項３】 前記酸化膜の形成段階直後に、前記酸化
    膜を熱処理する工程をさらに含むことを特徴とする請求
    項１記載の集積回路の素子分離方法。
  4. 【請求項４】 前記酸化膜の形成段階直後に、前記酸化
    膜を熱処理する工程をさらに含むことを特徴とする請求
    項２記載の集積回路の素子分離方法。
  5. 【請求項５】 前記２次フィルド酸化膜の形成段階直後
    に、前記２次フィルド酸化膜を熱処理する工程をさらに
    含むことを特徴とする請求項１記載の集積回路の素子分
    離方法。
  6. 【請求項６】 前記２次フィルド酸化膜の形成段階直後
    に、前記２次フィルド酸化膜を熱処理する工程をさらに
    含むことを特徴とする請求項２記載の集積回路の素子分
    離方法。
  7. 【請求項７】 前記酸化膜を形成するための前記酸化物
    質は HTO、LTO およびSOG よりなる群から選択されるい
    ずれか一つを使用することを特徴とする請求項１記載の
    集積回路の素子分離方法。
  8. 【請求項８】 前記酸化膜を形成するための前記酸化物
    質は HTO、LTO およびSOG よりなる群から選択されるい
    ずれか一つを使用することを特徴とする請求項２記載の
    集積回路の素子分離方法。
  9. 【請求項９】 前記２次フィルド酸化膜の形成段階にお
    いて、前記酸化膜の除去は乾式食刻法による異方性食刻
    によって遂行されることを特徴とする請求項１記載の集
    積回路の素子分離方法。
  10. 【請求項１０】 前記２次フィルド酸化膜の形成段階に
    おいて、前記酸化膜の除去は乾式食刻法による異方性食
    刻によって遂行されることを特徴とする請求項２記載の
    集積回路の素子分離方法。
  11. 【請求項１１】 前記２次フィルド酸化膜の形成段階に
    おいて、前記酸化膜の除去はCMP(Chemical Mechanical
    Polishing)によって遂行されることを特徴とする請求項
    １記載の集積回路の素子分離方法。
  12. 【請求項１２】 前記２次フィルド酸化膜の形成段階に
    おいて、前記酸化膜の除去はCMP(Chemical Mechanical
    Polishing)によって遂行されることを特徴とする請求項
    ２記載の集積回路の素子分離方法。
  13. 【請求項１３】 半導体基板上にパッド酸化膜と窒化膜
    とを順次に形成する段階と、 前記窒化膜を部分食刻し、活性領域を電気的に隔離する
    素子分離領域を限定する段階と、 前記素子分離領域の熱酸化によって１次フィルド酸化膜
    を形成する段階と、 前記食刻された窒化膜および１次フィルド酸化膜の全面
    に可酸化物質を覆って可酸化膜を形成する段階と、 前記素子分離領域にのみ前記可酸化膜がセルフアライン
    されて残るように前記可酸化膜を除去する段階と、 前記１次フィルド酸化膜上に残る前記可酸化膜を２次フ
    ィルド酸化させ、２次フィルド酸化膜を形成する段階
    と、 前記活性領域の前記窒化膜と前記パッド酸化膜とを順次
    に除去する段階とを含むことを特徴とする集積回路の素
    子分離方法。
  14. 【請求項１４】 前記素子分離領域を限定する段階直後
    に、前記素子分離領域の前記パッド酸化膜と半導体基板
    とを順次に食刻してリセス構造を形成する工程をさらに
    含むことを特徴とする請求項１３記載の集積回路の素子
    分離方法。
  15. 【請求項１５】 前記可酸化膜を形成するための前記可
    酸化物質としてポリシリコンを使用することを特徴とす
    る請求項１３記載の集積回路の素子分離方法。
  16. 【請求項１６】 前記可酸化膜を形成するための前記可
    酸化物質としてポリシリコンを使用することを特徴とす
    る請求項１４記載の集積回路の素子分離方法。
  17. 【請求項１７】 前記可酸化膜の除去段階は乾式食刻法
    による異方性食刻によって遂行されることを特徴とする
    請求項１３記載の集積回路の素子分離方法。
  18. 【請求項１８】 前記可酸化膜の除去段階は乾式食刻法
    による異方性食刻によって遂行されることを特徴とする
    請求項１４記載の集積回路の素子分離方法。
  19. 【請求項１９】 前記可酸化膜の除去段階はCMP によっ
    て遂行されることを特徴とする請求項１３記載の集積回
    路の素子分離方法。
  20. 【請求項２０】 前記可酸化膜の除去段階はCMP によっ
    て遂行されることを特徴とする請求項１４記載の集積回
    路の素子分離方法。
JP08056694A 1993-04-24 1994-04-19 集積回路の素子分離方法 Expired - Fee Related JP3701326B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930006925A KR960005556B1 (ko) 1993-04-24 1993-04-24 반도체장치의 소자분리방법
KR1993P6925 1993-04-24

Publications (2)

Publication Number Publication Date
JPH06326090A true JPH06326090A (ja) 1994-11-25
JP3701326B2 JP3701326B2 (ja) 2005-09-28

Family

ID=19354404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08056694A Expired - Fee Related JP3701326B2 (ja) 1993-04-24 1994-04-19 集積回路の素子分離方法

Country Status (3)

Country Link
US (1) US5567645A (ja)
JP (1) JP3701326B2 (ja)
KR (1) KR960005556B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4637397B2 (ja) * 2001-04-16 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700733A (en) * 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
US5679600A (en) * 1995-10-11 1997-10-21 Micron Technology, Inc. Double locos for submicron isolation
US5747376A (en) * 1995-12-27 1998-05-05 Lg Semicon Co., Ltd. Method for fabricating isolation layer of semiconductor device
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US5756390A (en) * 1996-02-27 1998-05-26 Micron Technology, Inc. Modified LOCOS process for sub-half-micron technology
US5728622A (en) * 1996-03-18 1998-03-17 Winbond Electronics Corporation Process for forming field oxide layers in semiconductor devices
US5930647A (en) * 1997-02-27 1999-07-27 Micron Technology, Inc. Methods of forming field oxide and active area regions on a semiconductive substrate
JPH10284478A (ja) * 1997-04-07 1998-10-23 Miyazaki Oki Electric Co Ltd 半導体装置の製造方法
US5851901A (en) * 1997-04-11 1998-12-22 Advanced Micro Devices Method of manufacturing an isolation region of a semiconductor device with advanced planarization
TW415018B (en) * 1997-10-18 2000-12-11 United Microelectronics Corp Manufacture of LOCOS
US6063690A (en) * 1997-12-29 2000-05-16 Utmc Microelectronics Systems Inc. Method for making recessed field oxide for radiation hardened microelectronics
US6674134B2 (en) 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
US7037814B1 (en) * 2003-10-10 2006-05-02 National Semiconductor Corporation Single mask control of doping levels
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
CN110223916B (zh) * 2019-05-06 2022-03-08 瑞声科技(新加坡)有限公司 一种硅晶片的加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7204741A (ja) * 1972-04-08 1973-10-10
US3911562A (en) * 1974-01-14 1975-10-14 Signetics Corp Method of chemical polishing of planar silicon structures having filled grooves therein
JPS60128635A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 素子分離領域の形成方法
JPH0691155B2 (ja) * 1984-06-21 1994-11-14 株式会社東芝 半導体装置の製造方法
JPS62282446A (ja) * 1986-05-31 1987-12-08 Toshiba Corp 半導体装置の製造方法
JPH03266435A (ja) * 1990-03-16 1991-11-27 Toshiba Corp 半導体装置およびその製造方法
JPH04162528A (ja) * 1990-10-24 1992-06-08 Hitachi Ltd 半導体装置の製造方法
JP2849199B2 (ja) * 1990-11-09 1999-01-20 松下電器産業株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4637397B2 (ja) * 2001-04-16 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP3701326B2 (ja) 2005-09-28
US5567645A (en) 1996-10-22
KR960005556B1 (ko) 1996-04-26

Similar Documents

Publication Publication Date Title
EP1487011B1 (en) Integrated circuits having adjacent regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
JP3171764B2 (ja) 半導体装置の製造方法
JPH06326090A (ja) 集積回路の素子分離方法
US5300797A (en) Coplanar twin-well integrated circuit structure
JP2682529B2 (ja) 半導体素子の素子分離絶縁膜形成方法
JPH06318634A (ja) 半導体装置の素子分離方法
JPH09181170A (ja) 素子分離膜形成方法
JP4175650B2 (ja) 半導体装置の製造方法
US5879997A (en) Method for forming self aligned polysilicon contact
JPH11145273A (ja) 半導体装置の製造方法
JPH06163532A (ja) 半導体素子分離方法
US5985725A (en) Method for manufacturing dual gate oxide layer
US7504314B2 (en) Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom
US6344374B1 (en) Method of fabricating insulators for isolating electronic devices
US6020251A (en) Method of forming buried diffusion junctions in conjunction with shallow-trench isolation structures in a semiconductor device
US5763316A (en) Substrate isolation process to minimize junction leakage
JP4592193B2 (ja) 半導体装置の製造方法
JP2707901B2 (ja) 半導体装置の製造方法
KR19990011636A (ko) 반도체장치의 소자분리방법
KR100312656B1 (ko) 비씨-에스오아이 소자의 제조방법
JPH09139382A (ja) 半導体装置の製造方法
KR100208449B1 (ko) 반도체 소자의 제조방법
EP1403917A1 (en) Process for manufacturing semiconductor wafers incorporating differentiated isolating structures
KR0167600B1 (ko) 반도체 장치의 소자 분리 방법
JPS6331124A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050713

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080722

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090722

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090722

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100722

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110722

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110722

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120722

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees